KR101100417B1 - 가변지연회로 및 이를 포함하는 지연고정루프 - Google Patents
가변지연회로 및 이를 포함하는 지연고정루프 Download PDFInfo
- Publication number
- KR101100417B1 KR101100417B1 KR1020100020321A KR20100020321A KR101100417B1 KR 101100417 B1 KR101100417 B1 KR 101100417B1 KR 1020100020321 A KR1020100020321 A KR 1020100020321A KR 20100020321 A KR20100020321 A KR 20100020321A KR 101100417 B1 KR101100417 B1 KR 101100417B1
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- signal
- delay unit
- unit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000007423 decrease Effects 0.000 claims abstract description 49
- 230000004044 response Effects 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 12
- 230000008859 change Effects 0.000 description 10
- 230000003247 decreasing effect Effects 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
본 발명은 동작 범위의 제한이 없이 입력신호의 위상을 지연시킬 수 있는 가변지연회로 및 이러한 가변지연회로를 포함하는 지연고정루프에 관한 것으로, 본 발명에 따른 가변지연회로는 제1지연부와 제2지연부를 포함하고 입력신호를 지연하여 출력신호를 생성하는 지연회로; 상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 입력신호를 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부; 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부를 포함한다.
Description
본 발명은 가변지연회로에 관한 것으로 더욱 자세하게는 지연증가신호가 입력되면 지연값을 증가시키고 지연감소신호가 입력되면 지연값을 감소시켜 입력신호의 위상을 지연시킬 수 있는 가변지연회로를 설계하는 기술에 관한 것이다.
현재 이용되고 있는 대부분의 시스템은 모두 클럭에 동기되어 작동하는 방식을 택하고 있다. 따라서 이러한 시스템들에 있어서 클럭의 품질은 매우 중요하다.
클럭 데이터 복원 회로(clock and data recovery, CDR)는 데이터 통신 분야에서 시스템에서 필요로 하는 클럭과 전송된 데이터를 데이터 스트림에서 올바르게 복원해 내는 핵심 회로이다. 데이터를 최적의 위치에서 읽기 위해서, 클럭의 위상을 데이터를 읽기 위한 최적의 지점으로 이동을 시켜서 데이터를 읽어야 하며, 이는 클럭의 위상과 데이터의 위상을 일치시켜서 이루어진다. 따라서 클럭의 위상을 자유롭게 조절할 수 있는 회로를 필요로 한다. 클럭의 위상을 조절하는 대표적인 회로에는 위상고정루프(phase-locked loop, PLL)와 지연고정루프(delay-locked loop, DLL)가 있다.
도 1은 지연고정루프의 일반적인 구조를 나타내는 구성도이다.
지연고정루프는 입력클럭(IN_CLK)를 지연시켜 출력클럭(OUT_CLK) 생성하는 지연부(110), 출력클럭(OUT_CLK)을 지연고정루프가 적용된 시스템 내부의 지연값만큼 지연시켜 피드백클럭(FB_CLK)으로 출력하는 레플리카지연부(120), 입력클럭 (IN_CLK)과 피드백클럭(FB_CLK)를 일치시키기 위해 입력신호(IN_CLK)와 피드백클럭(FB_CLK)를 비교하여 지연부의 지연값을 늘리거나 줄이는 위상비교부(130)를 포함한다.
지연부(110)는 위상비교부(130)의 제어를 받아 자신의 지연값을 늘리거나 줄인다. 그런데, 지연부(110)의 지연값에는 한계가 있어서 지연부(110)의 지연값이 무한히 늘어나거나 무한히 줄어드는 것은 불가능하다. 따라서 이러한 지연부(110)의 지연값의 한계에 따라서 지연고정루프의 동작범위가 제한된다.
이러한 문제는 지연고정루프 뿐만이 아니라 동작 중에 지연값을 늘리거나 줄여야 하는 모든 회로에서 나타난다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 지연값을 무한히 증가시키거나 감소시킬 수 있는 가변지연회로, 및 이를 포함하는 지연고정루프 회로를 제공하고자 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 가변지연회로는, 제1지연부와 제2지연부를 포함하고 입력신호를 지연하여 출력신호를 생성하는 지연회로; 상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 입력신호를 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부; 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부를 포함한다.
상기 입력신호는 클럭이며, 상기 제2제어부는 상기 선택되지 않은 지연부의 지연값이 N*클럭(N은 2이상의 정수)-선택된 지연부의 지연값이 되도록 제어하는 것을 특징으로 한다.
상기 선택신호 발생부는, 상기 제1지연부와 상기 제2지연부의 지연값 차이가 M*클럭(M은 1이상의 정수)인 시점에서 선택되는 지연부를 변경하는 선택신호를 발생시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 지연고정루프는, 외부클럭을 지연시켜 내부클럭을 출력하는 가변지연부; 상기 내부클럭을 지연시켜 피드백클럭을 생성하는 레플리카 지연부; 및 상기 피드백클럭과 상기 외부클럭의 위상을 비교해 지연증감신호를 생성하는 위상비교부를 포함하고 상기 가변지연부는, 본 발명에 따른 상기 가변지연회로인 것을 특징으로 한다.
또한, 본 발명에 따른 지연고정루프는, 외부클럭을 지연시켜 내부클럭을 출력하는 가변지연부; 상기 내부클럭을 지연시켜 피드백클럭을 생성하는 레플리카 지연부; 및 상기 피드백클럭과 상기 외부 클럭의 위상을 비교해 지연증감신호를 생성하는 위상비교부를 포함하고, 상기 가변지연부는 제1지연부와 제2지연부를 포함하고 상기 외부 클럭을 지연하여 상기 내부클럭을 생성하는 지연회로; 상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 외부클럭을 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부; 상기 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부를 포함한다.
본 발명은, 두 전압제어지연라인을 번갈아 가며 사용하므로 입력신호를 무제한 지연시킬 수 있게 된다. 하나의 전압제어지연라인의 지연값을 더 늘리거나 줄일 수 없는 한계에 도달했을 때 나머지 다른 전압제어지연라인을 사용하는 동작을 통하여 입력신호를 무제한 지연시킬 수 있게 된다.
또한, 가변지연회로의 회로면적을 크게 늘리지 않으면서도 입력신호의 위상을 무제한을 가변시킬 수 있다는 장점이 있다.
도 1은 지연고정루프의 일반적인 구성을 나타내는 구성도,
도 2는 본 발명의 입력신호와 출력신호를 나타내는 블록도,
도 3는 본 발명의 일실시예에 따른 가변지연회로의 구성도,
도 4는 본 발명의 동작을 설명하기 위한 도면,
도 5는 본 발명에 따른 가변지연회로의 내부에서 전압제어지연라인들(333, 343)의 지연값의 변화를 나타내기 위한 도면.
도 6에 본 발명의 선택신호발생부(360)의 동작원리를 나타내는 도면,
도 7은 본 발명의 선택신호발생부(360)의 일실시예에 따른 구성도,
도 8은 본 발명에 따른 지연고정루프의 구성을 나타내는 구성도.
도 2는 본 발명의 입력신호와 출력신호를 나타내는 블록도,
도 3는 본 발명의 일실시예에 따른 가변지연회로의 구성도,
도 4는 본 발명의 동작을 설명하기 위한 도면,
도 5는 본 발명에 따른 가변지연회로의 내부에서 전압제어지연라인들(333, 343)의 지연값의 변화를 나타내기 위한 도면.
도 6에 본 발명의 선택신호발생부(360)의 동작원리를 나타내는 도면,
도 7은 본 발명의 선택신호발생부(360)의 일실시예에 따른 구성도,
도 8은 본 발명에 따른 지연고정루프의 구성을 나타내는 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 입력신호와 출력신호를 나타내는 블록도이다.
가변지연회로(210)는 지연증감신호(UP_IN/DN_IN)에 응답하여 자신의 입력신호(IN_CLK)의 지연값을 늘리거나 줄인다. 지연증감신호(UP_IN/DN_IN)는 가변지연회로(210)의 지연값을 조절하는 신호이다. 지연증감신호(UP_IN/DN_IN)는 하나의 신호로 구성될 수도 있으며, 2 이상이 신호로 구성될 수 있다.
지연증감신호(UP_IN/DN_IN)가 하나의 신호로 구성되는 경우에, 지연증감신호(UP_IN/DN_IN)의 논리값이 지연값의 증가 또는 감소에 관한 정보를 나타낸다. 예를 들어, 지연증감신호(UP_IN/DN_IN)가 '하이'이면 가변지연회로의 지연값을 증가시키라는 것을 의미하고, 지연증감신호(UP_IN/DN_IN)가 '로우'이면 가변지연회로(210)의 지연값을 감소시키라는 것을 의미할 수 있다.
지연증감신호(UP_IN/DN_IN)가 2개의 신호 즉 지연증가신호(UP_IN)와 지연감소신호(DN_IN)로 구성되는 경우에는 지연증가신호(UP_IN)가 활성화되면 가변지연회로(210)의 지연값을 증가시키라는 것을 의미하고, 지연감소신호(DN_IN)가 활성화되면 가변지연회로(210)의 지연값을 증가시키라는 것을 의미할 수 있다.
도 2의 블록도에서는 지연증가신호(UP_IN)와 지연감소신호(DN_IN)를 나누어 입력받는 가변지연회로(210)를 나타내었다.
도 3은 본 발명의 일실시예에 따른 가변지연회로(210)의 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 가변지연회로(210)는 제1지연부(330)와 제2지연부(340)를 포함하고 입력신호(IN_CLK)를 지연하여 출력신호(OUT_CLK)를 생성하는 지연회로(350), 지연회로(350)의 지연값을 검출해 제1지연부(330)와 제2지연부(340) 중 입력신호(IN_CLK)를 지연시킬 지연부를 선택하는 선택신호(CH_SIG)를 생성하는 선택신호발생부(360), 지연증감신호(UP_IN/DN_IN)에 응답하여 선택신호(CH_SIG)에 의해 선택된 지연부의 지연값을 제어하는 제1제어부(310), 및 선택신호(CH_SIG)에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부(340)를 포함하여 구성된다. 도 3에서는 입력신호(IN_CLK)와 출력신호(OUT_CLK)가 클럭신호(CLOCK SIGNAL)인 것으로 예시하였다.
이하 선택신호발생부(360)에서 생성된 선택신호(CH_SIG)에 의해 선택되어 입력신호(IN_CLK)를 지연시켜 출력신호(OUT_CLK)를 생성하는 지연부를 '선택지연부'라 하고, 선택신호발생부(360)에서 생성된 선택신호(CH_SIG)에 의해 선택되지 않아 '선택지연부'의 출력을 입력받아 지연시켜 출력하는 지연부를 '비선택지연부'라 한다. 제1지연부(330)와 제2지연부(340) 중 하나가 '선택지연부'가 되고 나머지 하나가 '비선택지연부'가 된다.
지연회로(350)는 입력신호(IN_CLK)를 지연하여 출력신호(OUT_CLK)를 생성한다. 지연회로(350)에는 제1지연부(330)와 제2지연부(340)가 포함되는데, 이 중 '선택지연부'에 의해 입력신호(IN_CLK)가 지연되어 출력신호(OUT_CLK)가 생성된다. '선택지연부'의 지연값을 더 증가시키거나 감소시킬 수 없는 상황이되면, '비선택지연부'와 '선택지연부'가 서로 바뀐다. 예를 들어 제1지연부(330)가 '선택지연부'이고 제2지연부(340)이 '비선택지연부'인 상황에서 제1지연부(330)의 지연값이 한계에 도달해 더 증가시키거나 감소시킬 수 없는 상황이되면, 제2지연부(340)이 '선택지연부'로 바뀌고 제1지연부(330)이 '비선택지연부'로 바뀌게 된다.
제1지연부(330)는 '선택지연부'인 경우 제1충전/방전전류(C_I1/DC_I1)에 응답하여 자신의 지연값을 조절하고 '비선택지연부'인 경우 제2충전/방전전류(C_I2/DC_I2)에 응답하여 제2지연부(340)의 출력신호(OUT_CLK)를 지연시킨다. 제1지연부(330)은 선택신호(CH_SIG)가 '하이'인 경우 '선택지연부'가 되고 '로우'인 경우 '비선택지연부'가 된다. 제1지연부(330)는 제1선택부(331), 제1루프필터(332), 및 제1전압제어지연라인(333)을 포함하여 구성될 수 있다. 제1선택부(331)는 선택신호(CH_SIG)가 '하이'인 경우 제1충전/방전전류(C_I1/DC_I1)를 제1루프필터(332)로 통과시키고 '로우'인 경우 제2충전/방전전류(C_I2/DC_I2)를 제1루프필터(332)로 통과시킨다. 제1루프필터(332)는 제1선택부(331)가 선택한 충전/방전 전류에 응답하여 충전/방전된다. 제1전압제어지연라인(333)은 제1루프필터(332)에 충전된 전압이 낮으면 지연값이 증가하고, 충전된 전압이 높으면 지연값이 줄어든다.
제2지연부(340)는 '선택지연부'인 경우 제1충전/방전전류(C_I1/DC_I1)에 응답하여 자신의 지연값을 조절하고 '비선택지연부'인 경우 제2충전/방전전류(C_I2/DC_I2)에 응답하여 제1지연부(330)의 출력신호(OUT_CLK)를 지연시킨다. 제2지연부(340)은 선택신호(CH_SIG)가 '로우'인 경우 '선택지연부'가 되고 '하이'인 경우 '비선택지연부'가 된다. 제2지연부(340)는 제2선택부(341), 제2루프필터(342), 및 제2전압제어지연라인(343)을 포함하여 구성될 수 있다. 제2선택부(331)는 선택신호(CH_SIG)가 '로우'인 경우 제1충전/방전전류(C_I1/DC_I1)를 제2루프필터(342)로 통과시키고 '하이'인 경우 제2충전/방전전류(C_I2/DC_I2)를 제2루프필터(342)로 통과시킨다. 제2루프필터(342)는 제2선택부(342)가 선택한 충전/방전 전류에 응답하여 충전/방전된다. 제2전압제어지연라인(343)은 제2루프필터(342)에 충전된 전압이 낮으면 지연값이 증가하고, 충전된 전압이 높으면 지연값이 줄어든다.
지연회로(350)는, 선택신호(CH_SIG)에 응답하여 입력신호(IN_CLK)와 제2지연부(340)의 출력신호 중 하나를 제1지연부(330)에 입력하기 위한 제3선택부(351), 선택신호(CH_SIG)에 응답하여 제1지연부(330)의 출력신호와 입력신호(IN_CLK) 중 하나를 제2지연부(340)에 입력하기 위한 제4선택부(352); 및 선택신호(CH_SIG)에 응답하여 '선택지연부'의 출력을 가변지연회로(210)의 출력신호(OUT_CLK)로 선택하고 입력신호(IN_CLK)가 제1지연부(330)와 제2지연부(340)를 모두 통과한 신호 제2제어부(320)로 전달하기 위한 제5선택부(353)를 포함하여 구성될 수 있다. 제3선택부(351)는 선택신호(CH_SIG)가 '하이'이면 입력신호(IN_CLK)를 제1지연부(330)에 입력하고, '로우'이면 제2지연부(340)의 출력신호(OUT_CLK)를 제1지연부(330)에 전달한다. 제4선택부(352)는 선택신호(CH_SIG)가 '하이'이면 제1지연부(330)의 출력신호(OUT_CLK)를 제2지연부(340)에 입력하고, '로우'이면 입력신호(IN_CLK)를 제2지연부(340)에 전달한다. 제5선택부(353)은 선택신호(CH_SIG)가 '하이'이면 제1지연부(330)의 출력시호를 가변지연회로(210)의 출력신호(OUT_CLK)로 선택하고 제2지연부(340)의 출력신호를 제2제어부(320)으로 전달하고, '로우'이면 제2지연부(340)의 출력신호를 가변지연회로(210)의 출력신호(OUT_CLK)로 선택하고 제1지연부(330)의 출력신호를 제2제어부(320)으로 전달한다.
선택신호(CH_SIG)가 '하이'인 경우와 '로우'인 경우를 나누어 지연회로(350)의 동작을 살펴본다.
선택신호(CH_SIG)가 '하이'인 경우, 제1지연부(330)는 제3선택부(351)를 통과한 입력신호(IN_CLK)를 제1전압제어지연라인(333)에 의해 지연시켜 출력신호(OUT_CLK)를 생성한다. 이 때 제2지연부(340)의 지연값은 제1선택부(331)를 통과한 제1충전/방전전류(C_I1/DC_I1)에 의해 제어된다.
제2지연부(340)는 제4선택부(352)를 통과한 제1지연부(330)의 출력신호를 제2전압제어지연라인(343)에 의해 지연시켜 제2제어부(320)로 전달한다. 이 때 지연값은 제2선택부(341)를 통과한 제2충전/방전전류 (C_I2/DC_I2)에 의해 제어된다.
선택신호(CH_SIG)가 '로우'인 경우, 제2지연부(340)는 제4선택부(352)를 통과한 입력신호(IN_CLK)를 제2전압제어지연라인(343)에 의해 지연시켜 출력신호(OUT_CLK)를 생성한다. 이 때 지연값은 제2선택부(341)를 통과한 제1충전/방전전류(C_I1/DC_I1)에 의해 제어된다. 제1지연부(330)는 제3선택부(352)를 통과한 제2지연부(340)의 출력신호를 제1전압제어지연라인(333)에 의해 지연시켜 제2제어부(320)로 전달한다. 이 때 제1지연부(330)의 지연값은 제1선택부(331)를 통과한 제2충전/방전전류(C_I2/DC_I2)에 의해 제어된다.
제1제어부(310)는 지연증감신호(UP_IN/DN_IN)에 응답하여 '선택지연부'의 지연값을 증가시키거나 감소시키도록 제어한다. 제1제어부(310)는 제1충전/방전전류(C_I1/DC_I1)를 발생시키는 제1전하펌프(311)를 포함하여 구성될 수 있다. 제1전하펌프(311)는 지연증가신호(UP_IN)에 응답하여 제1방전전류(C_I1)을 발생시키고, 지연감소신호(DN_IN)에 응답하여 제1충전전류(DC_I1)을 발생시킨다.
제2제어부(320)는 '비선택지연부'의 지연값이 2*클럭-'선택지연부'의 지연값이 되도록 '비선택지연부'의 지연값을 증가시키거나 감소시키도록 제어한다. 제2제어부(320)는 입력신호(IN_CLK)와 입력신호(IN_CLK)가 제1지연부(330)와 제2지연부(340)를 모두 통과한 신호를 입력받아 '비선택지연부'의 지연값을 제어하는 제어신호(CON_SIG)를 생성하는 총지연검출기(321); 및 제어신호(CON_SIG)에 응답하여 제2충전/방전전류 (C_I2/DC_I2)를 발생시키는 제2전하펌프(322)를 포함하여 구성될 수 있다. 총지연검출기(321)는 '비선택지연부'의 지연값을 증가시키거나 감소시키는 제어신호(CON_SIG)를 생성한다. 총지연검출기(321)는 선택신호(CH_SIG)가 '하이'인 경우(제1지연부(330)가 '선택지연부'인 경우) 제2지연부(340)의 지연값이 2*클럭-제1지연부(330)의 지연값이 되게한다. 즉 제1지연부(330)의 지연값이 증가하면 제2지연부(340)의 지연값을 감소시키는 제어신호(CON_SIG)를 생성하고 제1지연부(330)의 지연값이 감소하면 제2지연부(340)의 지연값을 감소시키는 제어신호(CON_SIG)를 생성한다. 총지연검출기(321)는 선택신호(CH_SIG)가 '로우'인 경우(제2지연부(340)이 '선택지연부'인 경우) 제1지연부(330)의 지연값이 2*클럭-제2지연부(340)의 지연값이 되게한다.
즉 제2지연부(340)의 지연값이 증가하면 제1지연부(330)의 지연값을 감소시키도록 제어하고 제2지연부(340)의 지연값이 감소하면 제1지연부(330)의 지연값을 증가시키도록 제어한다. 제2전하펌프(321)는 지연값을 증가시키는 경우 제2방전전류(C_I1)을 발생시키고, 지연값을 감소시키는 경우 제2충전전류(DC_I2)을 발생시킨다.
선택신호발생부(360)는 제1지연부(330)와 제2지연부(340)의 지연값의 차이가 1*클럭인 시점에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시킨다. 예를 들어 초기상태에서 제1지연부(330)가 '선택지연부'이고 지연증가신호(UP_IN)가 입력되면 제1지연부(330)의 지연값이 증가하고 제2지연부(340)의 지연값은 감소하여 제1지연부(330)의 지연값이 1.5*클럭, 제2지연부(340)의 지연값이 0.5*클럭이 되면 제2지연부(340)가 '선택지연부'로 변경된다. 초기상태에서 제1지연부(330)가 '선택지연부'이고 지연감소신호(UP_IN)가 입력되면 제1지연부(330)의 지연값이 감소하고 제2지연부(340)의 지연값은 증가하다가 제1지연부(330)의 지연값이 0.5*클럭, 제2지연부(340)의 지연값이 1.5*클럭이 되면 제2지연부(340)가 '선택지연부'로 변경된다. 초기 상태에서 제2지연부(240)가 '선택지연부'인 경우에도 위와 같은 방식으로 '선택지연부'와 '비선택지연부'가 변경된다. 제1지연부(330)와 제2지연부(340)의 지연값의 차이는 M*클럭이면 '선택지연부'와 '비선택지연부'를 변경할 수 있다. 왜냐하면 지연값이 0.5*클럭, 1.5*클럭, 2.5*클럭, 또는 0.5*클럭+M*클럭 인 경우 위상의 관점에서는 모두 입력신호(IN_CLK)와 출력신호(IN_CLK)의 위상차이가 0.5*클럭으로 동일하므로 '선택지연부'와 '비선택지연부'가 변경되어도 연속적으로 동작 할 수 있기 때문이다. (이하 설명에서는 지연값의 차이가 1*클럭이라고 가정한다.)
상기 실시예에서 제2제어부(340)가 제1지연부(330)와 제2지연부(340)의 지연값의 합이 2*클럭이 되도록 하는 이유는 제1지연부(330)와 제2지연부(340)의 지연값의 범위가 0.5*클럭-α~1.5*클럭+α(α는 마진)라고 가정하고 있기 때문이다. 따라서 제1지연부(330)와 제2지연부(340)의 지연값의 범위가 0.5*클럭-α~2.5*클럭+α인 경우 제1지연부(330)와 제2지연부(340)의 지연값의 합을 3*클럭으로 할 수도 있다. 즉, 제1지연부(330)와 제2지연부(340)가 가질 수 있는 지연값의 범위에 따라 제1지연부(330)와 제2지연부(340)의 지연값의 합은 2*클럭이 아닌 N*클럭(N은 2이상의 정수)이 될 수 있다. (이하 설명에서는 제1지연부(330)과 제2지연부(340)의 지연값의 범위가 0.5*클럭-α~1.5*클럭+α라 가정하고, 제2제어부(320)는 제1지연부(330)와 제2지연부(340)의 지연값의 합이 2*클럭으로 유지되도록 제어한다는 가정하에 설명하기로 한다.)
도 4 본 발명의 동작을 설명하기 위한 도면이다.
도 4에서 (1)은 초기상태이다.
가로막대의 길이는 각 지연부에 의한 지연값을 의미한다. 가로막대 내부에 있는 출력신호(OUT_CLK)를 표시하는 윗방향 화살표의 왼쪽 부분의 길이가 제1지연부(330)의 지연값이고 오른쪽 부분의 길이가 제2지연부(340)의 지연값에 해당한다.
가로막대의 총길이는 2*클럭으로 총지연검출기(410)에 의해서 일정하게 유지된다. 총지연검출기(410)는 입력신호(IN_CLK)와 입력신호가 제1지연부(330)와 제2지연부(340)를 모두 통과한 신호에 응답하여 제1지연부(330)와 제2지연부(340)의 지연값의 합을 유지시킨다.
도 4에서 (1)은 제1지연부(330)와 제2지연부(340)의 지연값이 모두 1*클럭인 상태이다. 다만 초기 상태에서 각 지연부의 지연값이 반드시 1*클럭일 필요는 없다. 즉 가로막대의 1/4지점(제1지연부의 지연값이 0.5*클럭이고 제2지연부의 지연값이 1.5*클럭인 지점)과 3/4지점(제1지연부의 지연값이 1.5*클럭이고 제2지연부의 지연값이 0.5*클럭인 지점) 사이라면 어떤 곳이든 초기상태가 될 수 있다. 이하 제1지연부(330)가 '선택지연부'라고 가정하고 설명한다.
도 4에서 (2)는 지연증가신호(UP_IN)가 입력되어 제1지연부(330)의 지연값이 증가하여 1.5*클럭이되고 제2지연부(340)의 지연값이 감소하여 0.5*클럭이 된 상태이다. 제1지연부(330)의 지연값이 1.5*클럭에 도달하면 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제2지연부(340)가 '선택지연부'로 제1지연부(330)가 '비선택지연부'로 변경된다.
도 4에서 (3)는 지연감소신호(DN_IN)가 입력되어 제1지연부(330)의 지연값이 감소하여 0.5*클럭이되고 제2지연부(340)의 지연값이 증가하여 1.5*클럭이 된 상태이다. 제1지연부(330)의 지연값이 0.5*클럭에 도달하면 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제2지연부(340)가 '선택지연부'로 제1지연부(330)가 '비선택지연부'로 변경된다.
도 5는 본 발명에 따른 가변지연회로(210)의 내부의 지연부에서 전압제어지연라인(333, 343)들의 지연값의 변화를 나타내기 위한 개념도이다.
도 5의 (1)은 초기상태로 제1전압제어지연라인(333)의 지연값과 제2전압제어지연라인(343)의 지연값이 1*클럭이다.
도 5의 (2)는 제1전압제어지연라인(333)의 지연값이 증가하고 제2전압제어지연라인(343)의 지연값이 감소한 상태이다. 제1지연부(330)가 '선택지연부'라고 가정하면 지연증가신호(UP_IN)가 입력되어 제1전압제어지연라인(333)의 지연값이 증가하고 제2전압제어지연라인(343)의 지연값이 감소한다. 제1전압제어지연라인(333)의 지연값이 1.5*클럭이고 제2전압제어지연라인(343)의 지연값이 0.5*클럭일 때 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제2지연부(340)가 '선택지연부'로 제1지연부(330)가 '비선택지연부'로 변경된다. 제2지연부(340)가 '선택지연부'라고 가정하면 지연감소신호(DN_IN)가 입력되어 제2전압제어지연라인(343)의 지연값이 감소하고 제1전압제어지연라인(333)의 지연값이 증가한다. 제2전압제어지연라인(343)의 지연값이 0.5*클럭이고 제1전압제어지연라인(333)의 지연값이 1.5*클럭일 때 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제1지연부(330)가 '선택지연부'로 제2지연부(340)가 '비선택지연부'로 변경된다.
도 5의 (3)는 제1전압제어지연라인(333)의 지연값이 감소하고 제2전압제어지연라인(343)의 지연값이 증가한 상태이다. 제1지연부(330)가 '선택지연부'라고 가정하면 지연감소신호(DN_IN)가 입력되어 제1전압제어지연라인(333)의 지연값이 감소하고 제2전압제어지연라인(343)의 지연값이 증가한다. 제1전압제어지연라인(333)의 지연값이 0.5*클럭이고 제2전압제어지연라인(343)의 지연값이 1.5*클럭일 때 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제2지연부(340)가 '선택지연부'로 제1지연부(330)가 '비선택지연부'로 변경된다. 제2지연부(340)가 '선택지연부'라고 가정하면 지연증가신호(UP_IN)가 입력되어 제2전압제어지연라인(343)의 지연값이 증가하고 제1전압제어지연라인(333)의 지연값이 감소한다. 제2전압제어지연라인(343)의 지연값이 1.5*클럭이고 제1전압제어지연라인(333)의 지연값이 0.5*클럭일 때 선택신호발생부(360)에서 '선택지연부'를 선택하는 선택신호(CH_SIG)의 논리값을 변경시켜 제1지연부(330)가 '선택지연부'로 제2지연부(340)가 '비선택지연부'로 변경된다.
도 6에 본 발명의 선택신호발생부(360)의 동작원리를 나타내는 도면이다.
선택신호발생부(360)는 입력신호(IN_CLK)와 위상이 정반대인 입력신호B(IN_CLKB)와 출력신호(OUT_CLK)를 비교하여 선택신호(CH_SIG)의 논리값을 변경시킨다.
가변지연회로(210)의 지연값이 감소하는 경우 출력신호(OUT_CLK)는 왼쪽으로 이동하고 지연값이 증가하는 경우 오른쪽으로 이동한다. 출력신호(OUT_CLK)에 표시된 윗방향 화살표 즉 출력신호(OUT_CLK)의 라이징엣지(이하 '라이징엣지'라 한다.)의 이동을 기준으로 살펴본다. 초기상태에서 출력신호(OUT_CLK)는 입력신호(IN_CLK)를 1*클럭만큼 지연시킨 신호에 해당한다. 다만 초기상태는 선택신호(CH_SIG)에 의해 선택되어 입력신호(IN_CLK)를 지연시킨 지연부의 지연값이 0.5*클럭과 1.5*클럭의 사이이면 되고 반드시 도 6과 같은 초기상태에서 지연값이 1*클럭일 필요는 없다. 즉 도 6에서 윗방향 화살표가 A구간 또는 B구간의 임의의 위치에서 시작되어도 무관하다.
먼저 지연값이 감소하는 경우 출력신호(OUT_CLK)는 왼쪽으로 이동하여 라이징엣지가 제1경계선(601)에 도달하면 지연값이 0.5*클럭이 되어 한계에 도달한다. 따라서 선택신호발생부(360)는 선택신호(CH_SIG)의 논리값을 변경시킨다. 또한 지연값이 증가하는 경우 출력신호(OUT_CLK)가 오른쪽으로 이동하여 라이징엣지가 제2경계선(602) 도달하면 지연값이 1.5*클럭이 되어 한계에 도달하므로 선택신호발생부(360)는 선택신호(CH_SIG)의 논리값을 변경시킨다. 출력신호(OUT_CLK)가 B구간과 C구간 사이에서 이동하는 경우에는 즉 제1경계선(601)과 제2경계선(602) 사이에서 움직이는 경우에는 '선택지연부'의 지연값이 한계에 도달하지 않으므로, 선택신선택신호(CH_SIG)의 논리값이 변경되지 않는다.
정리하면 선택신호발생부(360)는 '선택지연부'의 지연값을 더 늘리거나 줄일수 없는 한계에 도달한 경우에, 선택신호(CH_SIG)의 논리값을 이전의 논리값과 다르게 변경시킨다.
도 7은 본 발명의 선택신호발생부(360)의 일실시예에 따른 구성도이다.
선택신호발생부(360)는 상기 설명한 바와 같이 '선택지연부'의 지연값이 한계에 도달하면 선택신호(CH_SIG)를 논리값을 변경하여 '선택지연부'와 '비선택지연부'를 변경한다.
제1펄스파발생기(710)은 입력신호(IN_SIG)와 위상이 정반대인 입력신호B(IN_CLKB)의 라이징엣지에서 펄스신호를 생성하고 제2펄스파발생기(720)은 출력신호(OUT_CLK)의 라이징엣지에서 펄스신호를 생성하며 제3펄스파발생기(730)은 AND게이트(760)의 출력신호(Z)의 라이징엣지에서 펄스신호를 생성한다. 제1D플립플롭(740)은 입력신호B(IN_CLKB)의 라이징엣지에서 제1펄스파발생기(710)의 출력을 저장하여 1*클럭 동안 출력하고 제2D플립플롭(750)은 출력신호(OUT_CLK)의 라이징엣지에서 제2펄스파발생기(720)의 출력을 저장하여 1*클럭 동안 출력한다.
먼저 선택신호발생부(360)의 선택신호(CH_SIG)의 논리값이 유지되는 경우를 설명한다.
'선택지연부'의 지연값이 도 6의 B구간과 C구간사이에서 변하는 경우에는 AND게이트의 입력신호(X, Y)가 모두 '로우'가 되어 출력신호(Z)가 '로우'가 된다. 제3펄스파발생기(730)에서 펄스파가 생성되지 않으므로 T플립플롭(770)의 클럭신호(CLK)가 '로우'가 되어 선택신호(CH_SIG)가 원래의 논리값을 유지한다.
다음으로 도 6에서 출력신호(OUT_CLK)가 왼쪽으로 움직여 제1경계선(601)에 도달하여 선택신호(CH_SIG)의 논리값이 변경되는 경우를 설명한다.
제1펄스파발생기(710)에서 발생된 펄스파의 '하이' 구간이 입력신호B (IN_CLKB)의 라이징엣지와 만나 제1D플립플롭(740)에서 펄스폭이 1*클럭인 펄스신호가 출력되고 제2펄스파발생기(720)에서 발생된 펄스파의 '하이' 구간이 출력신호 (OUT_CLK)의 라이징엣지와 만나 제2D플립플롭(750)에서 펄스폭이 1*클럭인 펄스신호가 출력된다. 따라서 1*클럭 동안 AND게이트(760)의 입력신호(X, Y)가 '하이'가 되어 AND게이트(760)의 출력신호(Z)가 1*클럭동안 '하이'가 되고 제3펄스파발생기(730)에 의해서 펄스신호가 생성되고 T플립플롭(770)으로 입력되면 T플립플롭(770)의 입력신호(T)가 항상 '하이'이므로 T플립플롭(770)의 출력인 선택신호(CH_SIG)의 논리값이 바뀐다.
마지막으로 도 6에서 출력신호(OUT_CLK)가 오른쪽으로 움직여 제2경계선(602)에 도달하여 선택신호(CH_SIG)의 논리값이 변경되는 경우를 설명한다.
제1펄스파발생기(710)에서 발생된 펄스파의 '하이' 구간이 입력신호B (IN_CLKB)의 라이징엣지와 만나 제1D플립플롭(740)에서 펄스폭이 1*클럭인 펄스신호가 출력되고 제2펄스파발생기(720)에서 발생된 펄스파의 '하이' 구간이 출력신호 (OUT_CLK)의 라이징엣지와 만나 제2D플립플롭(750)에서 펄스폭이 1*클럭인 펄스신호가 출력된다. 따라서 1*클럭 동안 AND게이트(760)의 입력신호(X, Y)가 '하이'가 되어 AND게이트(760)의 출력신호(Z)가 1*클럭동안 '하이'가 되고 제3펄스파발생기(730)에 의해서 펄스신호가 생성되고 T플립플롭(770)으로 입력되면 T플립플롭(770)의 입력신호(T)가 항상 '하이'이므로 T플립플롭(770)의 출력인 선택신호(CH_SIG)의 논리값이 바뀐다.
참고로 T플립플롭은 데이터신호가 '로우'이면 클럭신호(CLK)에 관계없이 출력신호의 값을 종전값으로 유지하고, 데이터신호가 '하이'이면 클럭신호(CLK)가 '하이'가 될 때마다 출력신호를 변경한다. 즉 출력신호가 '하이'일때 클럭신호(CLK)가 '하이'가 되면 출력신호를 '로우'로, 출력신호가 '로우'일때 클럭신호(CLK)가 하이'가 되면 출력신호를 '하이'로 변경한다.
도 8은 본 발명의 가변지연회로(210)가 지연고정루프에 적용된 것을 도시한 도면이다.
지연고정루프는 입력클럭(IN_CLK)를 지연시켜 출력클럭(OUT_CLK) 생성하는 지연부(810), 출력클럭(OUT_CLK)을 지연고정루프가 적용된 시스템 내부의 지연값만큼 지연시켜 피드백클럭(FB_CLK)으로 출력하는 레플리카지연부(820), 입력클럭 (IN_CLK)과 피드백클럭(FB_CLK)를 일치시키기 위해 입력신호(IN_CLK)와 피드백클럭(FB_CLK)를 비교하여 지연부의 지연값을 늘리거나 줄이는 위상비교부(830)를 포함한다. 도 8의 지연고정루프는 도 1의 구성도에서 지연부(810)가 본 발명의 가변지연회로(210)으로 구성된 것을 특징으로 한다. 본 발명의 가변지연회로(210)을 지연고정루프의 적용하면 지연고정루프의 입력이 가변지연회로(210)의 입력신호(IN_CLK), 지연고정루프의 출력이 가변지연회로(210)의 출력신호(OUT_CLK)가 되고, 위상비교기의 출력이 가변지연회로(210)의 지연증감신호(UP_IN/DN_IN)가 된다.
본 발명의 가변지연회로(210)는 지연값에 한계가 없으므로 도 8의 지연고정루프는 종래의 지연고정루프와는 달리 동작범위의 제한이 없다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
UP_IN : 지연증가신호 DN_IN : 지연감소신호
IN_CLK : 입력신호 OUT_CLK : 출력신호
CON_SIG : 제어신호 CH_SIG : 선택신호
C_I1 : 제1충전전류 DC_I1 : 제1방전전류
C_I2 : 제2충전전류 DC_I2 : 제2방전전류
310 : 제1제어부 311 : 제1전하펌프
320 : 제2제어부 321 : 총지연검출기
322 : 제2전하펌프
330 : 제1지연부 331 : 제1선택부
332 : 제1루프필터 333 : 제1전압제어지연라인
340 : 제2지연부 341 : 제2선택부
342 : 제2루프필터 343 : 제2전압제어지연라인
350 : 지연회로 351 : 제3선택부
352 : 제4선택부 353 : 제5선택부
360 : 선택신호 발생부
IN_CLK : 입력신호 OUT_CLK : 출력신호
CON_SIG : 제어신호 CH_SIG : 선택신호
C_I1 : 제1충전전류 DC_I1 : 제1방전전류
C_I2 : 제2충전전류 DC_I2 : 제2방전전류
310 : 제1제어부 311 : 제1전하펌프
320 : 제2제어부 321 : 총지연검출기
322 : 제2전하펌프
330 : 제1지연부 331 : 제1선택부
332 : 제1루프필터 333 : 제1전압제어지연라인
340 : 제2지연부 341 : 제2선택부
342 : 제2루프필터 343 : 제2전압제어지연라인
350 : 지연회로 351 : 제3선택부
352 : 제4선택부 353 : 제5선택부
360 : 선택신호 발생부
Claims (14)
- 제1지연부와 제2지연부를 포함하고 입력신호를 지연하여 출력신호를 생성하는 지연회로;
상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 입력신호를 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부;
지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및
상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부
를 포함하는 가변지연회로.
- 제 1항에 있어서,
상기 입력신호는 클럭이며,
상기 제2제어부는 상기 선택되지 않은 지연부의 지연값이 N*클럭(N은 2이상의 정수)-선택된 지연부의 지연값이 되도록 제어하는 것을 특징으로 하는 가변지연회로.
- 제 2항에 있어서,
상기 선택신호 발생부는
상기 제1지연부와 상기 제2지연부의 지연값 차이가 M*클럭(M은 1이상의 정수)인 시점에서 선택되는 지연부를 변경하는 선택신호를 발생시키는 것을 특징으로 하는 가변지연회로.
- 제 1항에 있어서,
상기 제1제어부는
상기 지연증감신호에 응답하여 제1충전/방전전류를 발생시키는 제1전하펌프
를 포함하는 것을 특징으로 하는 가변지연회로.
- 제 4항에 있어서,
상기 제2제어부는
상기 입력신호와 상기 입력신호가 상기 제1지연부와 상기 제2지연부를 모두 통과한 신호를 입력받아 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제어신호를 생성하는 총지연검출기; 및
상기 제어신호에 응답하여 제2충전/방전전류를 발생시키는 제2전하펌프를 포함하는 것을 특징으로 하는 가변지연회로.
- 제 5항에 있어서,
상기 제1지연부는
상기 제1충전/방전전류 또는 상기 제2충전/방전전류 중 하나를 선택하기 위한 제1선택부;
상기 제1선택부의 출력에 응답하여 충방전되는 제1루프필터;
상기 제1루프필터에 충전된 전압에 응답하여 자신에 입력된 신호를 지연해 출력하는 제1전압제어지연라인
을 포함하는 것을 특징으로 하는 가변지연회로.
- 제 6항에 있어서,
상기 제2지연부는
상기 제1충전/방전전류 또는 상기 제2충전/방전전류 중 하나를 선택하기 위한 제2선택부;
상기 제2선택부의 출력에 응답하여 충방전되는 제2루프필터; 및
상기 제2루프필터의 출력전압에 응답하여 자신에 입력된 신호를 지연해 출력하는 제2전압제어지연라인
을 포함하는 것을 특징으로 하는 가변지연회로.
- 제 5항에 있어서,
상기 지연회로는
상기 선택신호에 응답하여 상기 입력신호와 제2지연부의 출력신호 중 하나를 상기 제1지연부에 입력하기 위한 제3선택부;
상기 선택신호에 응답하여 상기 제1지연부의 출력신호와 상기 입력신호 중 하나를 상기 제2지연부에 입력하기 위한 제4선택부; 및
상기 선택신호에 응답하여 상기 제1지연부와 상기 제2지연부의 출력신호 중 하나를 가변지연회로의 출력신호로 선택하고, 나머지 하나의 신호를 상기 제2제어부로 전달하기 위한 제5선택부
를 더 포함하는 것을 특징으로 하는 가변지연회로.
- 외부클럭을 지연시켜 내부클럭을 출력하는 가변지연부;
상기 내부클럭을 지연시켜 피드백클럭을 생성하는 레플리카 지연부; 및
상기 피드백클럭과 상기 외부클럭의 위상을 비교해 지연증감신호를 생성하는 위상비교부를 포함하고,
상기 가변지연부는
제1지연부와 제2지연부를 포함하고 상기 외부클럭을 지연하여 상기 내부클럭을 생성하는 지연회로;
상기 지연회로의 지연값을 검출해 상기 제1지연부와 상기 제2지연부 중 상기 외부클럭을 지연시킬 지연부를 선택하는 선택신호를 생성하는 선택신호발생부;
상기 지연증감신호에 응답하여 상기 선택신호에 의해 선택된 지연부의 지연값을 제어하는 제1제어부; 및
상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제2제어부
를 포함하는 것을 특징으로 하는 지연고정루프.
- 제 9항에 있어서,
상기 제2제어부는 상기 선택되지 않은 지연부의 지연값이 N*클럭(N은 2이상의 정수)-선택된 지연부의 지연값이 되도록 제어하는 것을 특징으로 하는 지연고정루프.
- 제 10항에 있어서,
상기 선택신호발생부는
상기 제1지연부와 상기 제2지연부의 지연값 차이가 M*클럭(M은 1이상의 정수)인 시점에서 선택되는 지연부를 변경하는 선택신호를 발생시키는 것을 특징으로 하는 지연고정루프.
- 제 11항에 있어서,
상기 제1제어부는
상기 지연증감신호에 응답하여 제1충전/방전전류를 발생시키는 제1전하펌프
를 포함하고,
상기 제2제어부는
상기 입력신호와 상기 입력신호가 상기 제1지연부와 상기 제2지연부를 모두 통과한 신호를 입력받아 상기 선택신호에 의해 선택되지 않은 지연부의 지연값을 제어하는 제어신호를 생성하는 총지연검출기; 및
상기 제어신호에 응답하여 제2충전/방전전류를 발생시키는 제2전하펌프를 포함하는 것을 특징으로 하는 지연고정루프.
- 제 12항에 있어서,
상기 제1지연부는
상기 제1충전/방전전류 또는 상기 제2충전/방전전류 중 하나를 선택하기 위한 제1선택부;
상기 제1선택부의 출력에 응답하여 충방전되는 제1루프필터;
상기 제1루프필터에 충전된 전압에 응답하여 자신에 입력된 신호를 지연해 출력하는 제1전압제어지연라인
을 포함하고,
상기 제2지연부는
상기 제1충전/방전전류 또는 상기 제2충전/방전전류 중 하나를 선택하기 위한 제2선택부;
상기 제2선택부의 출력에 응답하여 충방전되는 제2루프필터; 및
상기 제2루프필터의 출력전압에 응답하여 자신에 입력된 신호를 지연해 출력하는 제2전압제어지연라인
을 포함하는 것을 특징으로 하는 지연고정루프.
- 제 12항에 있어서,
상기 지연회로는
상기 선택신호에 응답하여 상기 입력신호와 제2지연부의 출력신호 중 하나를 상기 제1지연부에 입력하기 위한 제3선택부;
상기 선택신호에 응답하여 상기 제1지연부의 출력신호와 상기 입력신호 중 하나를 상기 제2지연부에 입력하기 위한 제4선택부; 및
상기 선택신호에 응답하여 상기 제1지연부와 상기 제2지연부의 출력신호 중 하나를 상기 가변지연부의 출력신호로 선택하고, 나머지 하나의 신호를 상기 제2제어부로 전달하기 위한 제5선택부
를 더 포함하는 것을 특징으로 하는 지연고정루프.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100020321A KR101100417B1 (ko) | 2010-03-08 | 2010-03-08 | 가변지연회로 및 이를 포함하는 지연고정루프 |
| US13/035,093 US8451970B2 (en) | 2010-03-08 | 2011-02-25 | Variable delay circuit and delay-locked loop including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100020321A KR101100417B1 (ko) | 2010-03-08 | 2010-03-08 | 가변지연회로 및 이를 포함하는 지연고정루프 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110101361A KR20110101361A (ko) | 2011-09-16 |
| KR101100417B1 true KR101100417B1 (ko) | 2011-12-30 |
Family
ID=44531340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100020321A Active KR101100417B1 (ko) | 2010-03-08 | 2010-03-08 | 가변지연회로 및 이를 포함하는 지연고정루프 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8451970B2 (ko) |
| KR (1) | KR101100417B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010252094A (ja) * | 2009-04-16 | 2010-11-04 | Renesas Electronics Corp | Ｐｌｌ回路 |
| FI122601B (fi) * | 2011-04-28 | 2012-04-13 | Fastrax Ltd | Korrelaationlaskentamenetelmä, -laite ja -järjestelmä |
| KR101839882B1 (ko) * | 2011-12-29 | 2018-03-20 | 에스케이하이닉스 주식회사 | 위상차 양자화 회로 및 이의 지연값 조절회로, 지연회로 |
| KR102143109B1 (ko) | 2014-03-04 | 2020-08-10 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
| US11595032B2 (en) | 2021-05-27 | 2023-02-28 | Skyworks Solutions, Inc. | Signal delay control using a recirculating delay loop and a phase interpolator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100644127B1 (ko) * | 2005-01-03 | 2006-11-10 | 학교법인 포항공과대학교 | 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘 |
| US7332950B2 (en) * | 2005-06-14 | 2008-02-19 | Micron Technology, Inc. | DLL measure initialization circuit for high frequency operation |
| JP2009177778A (ja) * | 2008-01-25 | 2009-08-06 | Elpida Memory Inc | Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法 |
| US8283956B2 (en) * | 2009-04-01 | 2012-10-09 | Honeywell International Inc. | Radiation-hardened charge pump topology |
-
2010
- 2010-03-08 KR KR1020100020321A patent/KR101100417B1/ko active Active
-
2011
- 2011-02-25 US US13/035,093 patent/US8451970B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8451970B2 (en) | 2013-05-28 |
| KR20110101361A (ko) | 2011-09-16 |
| US20110216864A1 (en) | 2011-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4789172B2 (ja) | 半導体記憶素子におけるディレイロックループ及びそのロック方法 | |
| US7560963B2 (en) | Delay-locked loop apparatus and delay-locked method | |
| US9520883B2 (en) | Frequency detection circuit and reception circuit | |
| KR102268767B1 (ko) | 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치 | |
| KR101046274B1 (ko) | 클럭지연회로 | |
| KR100743493B1 (ko) | 적응식 지연 고정 루프 | |
| KR100857855B1 (ko) | 반도체 메모리 장치 및 그 구동방법 | |
| US7825712B2 (en) | Multi-phase clock signal generating circuit having improved phase difference and a controlling method thereof | |
| KR20060038138A (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법 | |
| KR20030002130A (ko) | 레지스터 제어 지연고정루프 | |
| KR101591679B1 (ko) | 지연 동기화 루프 기반의 클럭 전송형 수신기 | |
| KR101100417B1 (ko) | 가변지연회로 및 이를 포함하는 지연고정루프 | |
| KR100639617B1 (ko) | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 | |
| KR101738875B1 (ko) | 코오스 로킹 검출기 및 이를 포함하는 지연 로킹 루프 | |
| KR20080089092A (ko) | 위상 고정 루프 | |
| JP4298688B2 (ja) | クロック発生回路及びクロック発生方法 | |
| EP1913696B1 (en) | Delay-locked loop | |
| KR100525096B1 (ko) | Ｄｌｌ 회로 | |
| KR100839499B1 (ko) | 딜레이 제어 장치 및 방법 | |
| KR100735548B1 (ko) | 지연동기회로 및 방법 | |
| KR20080091927A (ko) | 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법 | |
| KR20100129017A (ko) | 지연 동기 루프 및 이를 포함하는 전자 장치 | |
| KR102347844B1 (ko) | 집적 회로 | |
| US8063708B2 (en) | Phase locked loop and method for operating the same | |
| KR101027347B1 (ko) | 지연고정루프 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20100308 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110716 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20111219 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20111222 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20111223 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20151030 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160928 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160928 Start annual number: 6 End annual number: 6 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20180822 |
|
| FPAY | Annual fee payment |
Payment date: 20180822 Year of fee payment: 7 |
|
| PR0401 | Registration of restoration |
Patent event code: PR04011E01D Patent event date: 20180822 Comment text: Registration of Restoration |
|
| PR1001 | Payment of annual fee |
Payment date: 20180822 Start annual number: 7 End annual number: 7 |
|
| R401 | Registration of restoration | ||
| FPAY | Annual fee payment |
Payment date: 20181025 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20181025 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20201208 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20211025 Start annual number: 11 End annual number: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20221021 Start annual number: 12 End annual number: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20231020 Start annual number: 13 End annual number: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20241021 Start annual number: 14 End annual number: 14 |