[go: up one dir, main page]

KR101135420B1 - 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법 - Google Patents

이중 보간 방식의 클록 데이터 복원 회로 및 그 방법 Download PDF

Info

Publication number
KR101135420B1
KR101135420B1 KR1020090133283A KR20090133283A KR101135420B1 KR 101135420 B1 KR101135420 B1 KR 101135420B1 KR 1020090133283 A KR1020090133283 A KR 1020090133283A KR 20090133283 A KR20090133283 A KR 20090133283A KR 101135420 B1 KR101135420 B1 KR 101135420B1
Authority
KR
South Korea
Prior art keywords
clock
phase
interpolation
degree
clocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020090133283A
Other languages
English (en)
Other versions
KR20110076540A (ko
Inventor
안희선
박원기
이성철
이윤식
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
Priority to KR1020090133283A priority Critical patent/KR101135420B1/ko
Publication of KR20110076540A publication Critical patent/KR20110076540A/ko
Application granted granted Critical
Publication of KR101135420B1 publication Critical patent/KR101135420B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

이중 보간(Dual-Interpolation) 방식에 의해 1/4 레이트 주파수를 이용하면서도 1/2 레이트 주파수 방식과 동일한 공급 클록 수를 유지함으로써, 클록 생성기의 주파수를 낮출 수 있고, 멀티채널 수신기용 클록 복원 회로의 전력 소모를 낮출 수 있는 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법이 제공된다. 이중 보간 방식의 클록 데이터 복원 회로는, 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 클록 생성기; 클록 생성기로부터 공급된 제1 클록 및 제2 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 제1 위상 보간부; 제1 위상 보간부에 의해 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 제2 위상 보간부; 및 수신된 데이터와 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 위상 검출기를 포함한다.
클록 데이터, 복원 회로, CDR, 위상 보간, 이중 보간, 1/4-레이트

Description

이중 보간 방식의 클록 데이터 복원 회로 및 그 방법 {Clock data recovery circuit using dual-interpolator, and method for the same}
본 발명은 클록 데이터 복원에 관한 것으로, 보다 구체적으로, 이중 보간 기법을 이용하여 수신 데이터 레이트의 1/4 주파수 클록으로 동작하는 클록 데이터 복원 회로(Clock Data Recovery: CDR) 및 그 동작 방법에 관한 것이다.
많은 수의 송수신단을 서로 연결할 때, 통신 선로에서 소요되는 비용을 절감하고, 병렬로 전송할 경우의 잡음(noise), 특히 크로스토크(Cross-talk) 잡음 등을 해결하기 위해서 직렬로 고속의 데이터를 전송하는 방식이 선호되고 있는 추세이다. 즉, 직렬 방식의 통신은 하나의 광선로나 동축(coaxial) 또는 트위스트-페어(twisted-pair) 케이블을 이용하여 고속으로 데이터를 전송함으로써 병렬 방식의 통신에 비해서 유리한 점이 있다.
이러한 직렬 방식의 통신에서, 고속의 디지털 데이터와 동기된 클록을 별도로 전송하는 대신에, 수신단 측에서 수신한 데이터의 스트림(Stream)으로부터 수신 데이터가 동기된 클록을 재생해내는 방법을 이용하는데, 이것을 클록 복원 회로(Clock Recovery Circuit: CDR) 등의 용어로 정의하여 통칭하고 있다. 종래에는 위상 고정 루프(Phase Locked Loop: PLL)를 이용하거나 또는 지연 고정 루프(Delay Locked Loop; DLL)를 이용하여 클록 복원 회로(CDR)를 구현하고 있다.
한편, 일반적인 멀티채널 수신기용 클록 데이터 복원 회로(CDR)는 클록 생성기로부터 입력 데이터 속도의 1/2 주파수 클록을 공급받아 데이터를 복원한다. 최근, 전송 대역폭의 증가 추세에 따른 클록 생성기의 주파수 증가가 요구됨에 따라, 1/4 또는 1/8의 낮은 주파수를 사용하는 방식이 증가하고 있다. 그런데 클록 주파수를 줄이는 경우, 클록 생성기로부터 공급받아야 하는 클록 수가 증가하게 되고, 이에 따라 클록 공급에 필요한 전력소모 및 클록 간의 스큐가 증가하는 치명적 단점이 수반될 수 있다.
이에 따라 종래의 기술에 따른 클록 데이터 복원 회로의 경우, 다중 위상 클록을 사용하여 입력 데이터 속도의 1/2 주파수인 1/2-레이트 클록을 이용하여 데이터를 복원하는 방식을 주로 사용하고 있다.
도 1은 종래의 기술에 따른 1/2-레이트 클록을 이용한 클록 데이터 복원 회로의 구성도로서, 4개의 복원부가 하나의 클록 생성기를 공유하는 구조로 이루어진다.
도 1을 참조하면, 종래의 기술에 따른 1/2-레이트 클록을 이용한 클록 데이터 복원 회로(10)는, 위상 보간부(Interpolator: 11), 위상 검출부(Phase Detector: 12), 여과기(13), 위상 조절기(Phase Controller: 14), 기준신호 발생 기(15) 및 클록 생성기(16)를 포함한다.
클록 생성기(16)는 데이터 비트-레이트의 1/2에 해당하는 주파수를 갖는 다중 위상 클록(0도, 90도)을 도면부호 A~D로 도시된 각각의 채널에 공급한다. 각각의 채널(A~D)로 공급된 클록들은 2개의 위상 보간회로로 구성된 위상 보간부(11)에 의해 데이터의 최적 샘플링 위치로 이동된다. 이러한 샘플링 클록의 이동을 위해 위상 검출기(12)는 데이터를 입력받아 클록 생성기(16)로부터 공급된 클록과의 비교를 수행한 후, 두 클록 주기 동안에 각각 8개씩의 UP 신호와 Down 신호를 출력한다.
이후, 위상 검출기(12)의 출력값들은 여과기(13)를 통해 UP 신호와 Down 신호간의 수적 우열을 판단하여 하나의 UP, Down 또는 HOLD 상태로 최종 판정된다. 위상 조절기(14)는 각 여과기(13)의 출력값에 해당하는 전류를 위상 보간부(11)에 전달한다.
이러한 종래의 기술에 따른 1/2-레이트 클록을 이용한 클록 데이터 복원 회로(10)는 근시성(Plesiochronous) 환경에서 필연적으로 발생하는 송수신기 간의 주파수 차이를 보상할 수 있도록 영역 제한이 없는 무한 위상 천이를 가능하게 한다.
도 2는 1/2-레이트 클록을 이용한 클록 데이터 복원 회로의 데이터와 클록 간의 동작 타이밍도로서, 1/2-레이트 클록을 이용하였을 때 잠김(lock on)상태에서의 데이터와 클록 간의 관계를 나타낸다.
도 2에 도시된 바와 같이, 90도 및 270도 클록에 의하여 데이터의 천이 구간이 검출되고, 이 정보는 0도 및 180도 클록이 데이터 최적 샘플링위치를 찾아가는 데 사용된다.
도 3은 종래의 기술에 따른 4개의 1/2-레이트 90도 위상차 클록을 이용한 클록 데이터 복원 회로를 예시하는 도면으로서, 미합중국 등록특허번호 제6,002,279호에 "Clock Recovery Circuit"하는 명칭으로 개시된 클록 복원 회로를 도시한 것이다.
도 3을 참조하면, 종래의 기술에 따른 4개의 1/2-레이트 90도 위상차 클록을 이용한 클록 데이터 복원 회로(30)는, 위상 검출기(31), 신호 분주기(32), DAC(Digital Analog Converter) 제어부(33), DAC(34), 위상 보간부(35) 및 클록 생성기(36)를 포함한다.
여기서, 위상 보간부(35)는 클록 생성부(36)에서 출력된 90도 위상차를 가지는 네 개의 클록을 이용하여 DAC(34)로부터 출력된 가중치에 의해 위상 보간하여 입력 데이터의 위상을 추종(Tracking)하는 출력 클록을 출력하고, 이러한 출력 클록은 다시 위상 검출기(31)로 재입력되어 궤환 폐회로를 형성한다.
이때, 클록 데이터 복원 회로(30)는 직렬 입력 데이터 레이트의 1/2 주파수를 갖는 클록들을 이용하여 위상 보간하는 방식으로 동작한다. 즉, 직렬 입력 데이터의 레이트가 8.5GBps 라면, 위상 보간부(35)에는 4.25GHz의 주파수를 가지는 제1 클록과 제1 클록에 대해서 각각 90도, 180도, 270도의 위상차를 가지는 제2 클록 내지 제4 클록을 포함하는 4개의 클록을 입력받아서 동작한다.
그러나 종래의 기술에 따른 4개의 1/2-레이트 90도 위상차 클록을 이용한 클록 데이터 복원 회로(30)는 클록 버퍼의 수가 늘어남으로써 칩의 면적이 증가하고, 전력 소모가 늘어나게 된다.
한편, 전술한 4개의 1/2-레이트 90도 위상차 클록을 이용한 클록 데이터 복원 회로(30)의 문제점을 해결하기 위한 선행 기술로서, 대한민국 특허등록번호 제10-574619호(출원일: 2004년 08월 04일)에는 "수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는 클록 데이터 복원 회로 및 그 동작 방법"이라는 명칭의 발명이 개시되어 있는데, 도 4를 참조하여 설명한다.
도 4는 종래의 기술에 따른 1/4-레이트 클록을 이용한 클록 데이터 복원 회로의 구성도이다.
도 4를 참조하면, 종래의 기술에 따른 1/4-레이트 클록을 이용한 클록 데이터 복원 회로는, 위상 검출기(40), 위상 보간부 제어회로(50), 위상 보간부(60) 및 클록 생성기(70)를 포함하며, 이때, 상기 위상 보간부 제어회로(50)는 신호 분주기(51), DAC 제어부(52) 및 DAC(53)을 포함한다.
클록 생성기(70)에 의해 생성된 네 개의 4분 1 주파수 클록은 위상 보간부(60)에 입력되어 입력 데이터를 추종하여 동기된 입력 데이터 레이트의 1/4 주파수를 가지는 0도 클록과 상기 0도 클록에 각각 45도, 90도, 135도의 위상차를 가지는 클록들로 위상 보간된다.
종래의 기술에 따른 1/4-레이트 클록을 이용한 클록 데이터 복원 회로는, 수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하면서 4개의 위상 보간부(61, 62, 63, 64)를 이용하여 수신 데이터를 추종하는 45도 위상차를 가지는 수신 데이터 레이트의 1/4 주파수를 갖는 네 개 클록을 생성한다.
한편, 최근 전송 대역폭의 증가 추세에 따른 클록 생성기의 주파수 증가가 요구됨에 따라, 1/4 혹은 1/8-레이트 클록 방식에 대한 요구가 증가하고 있다. 그러나 클록 주파수를 줄이는 경우, 클록 생성기로부터 공급받아야 하는 클록 수가 증가하게 되고, 이에 따라 클록 공급에 필요한 전력소모 및 클록 간의 스큐 증가라는 치명적 단점이 수반된다. 따라서 1/4-레이트 클록을 사용하면서 1/2-레이트 클록 방식과 동일한 공급 클록 수를 유지하는 효율성 증대가 필요하다.
도 5는 1/2-레이트 방식과 같은 수의 클록을 공급받았을 때 데이터와 1/4-레이트 클록간의 동작 타이밍도로서, 클록 생성기로부터 1/2-레이트 방식과 같은 수의 클록을 공급 받았을 때, 데이터와 1/4-레이트 클록간의 타이밍 관계를 나타낸다.
도 5에 도시된 바와 같이, 1/4-레이트 클록을 사용할 경우, 4개의 다중 위상 클록(0도, 90도, 180도, 270도)으로 데이터를 샘플링하게 된다. 그러나 도 2와는 달리 데이터의 최적 샘플링 위치를 찾아가는데 필요한 데이터 천이 정보를 제공해야 할 클록들이 존재하지 않는다.
그러나 전술한 등록특허 제10-0574619호에 따른 "수신 데이터 레이트의 4분의 1 주파수 클록으로 동작하는 클록 데이터 복원 회로 및 그 동작 방법"과 같이 4개의 위상 보간회로로 구성된 위상 보간부를 사용할 경우, 1/4-레이트 클록으로 정상적인 클록 및 데이터 복원이 가능하지만, 위상 보간회로의 수적 증가로 인해서, 전력 소모 및 하드웨어 복잡도가 증가한다는 문제점이 있다.
전술한 문제점을 해결하기 위한 본 발명이 이루고자 하는 기술적 과제는, 이중 보간(Dual-Interpolation) 방식에 의해 1/4 레이트 주파수를 이용하면서도 1/2 레이트 주파수 방식과 동일한 공급 클록 수를 유지함으로써, 클록 생성기의 주파수를 낮출 수 있는 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법을 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 멀티채널 수신기용 클록 복원 회로의 전력 소모를 낮출 수 있는 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법을 제공하기 위한 것이다.
전술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명에 따른 이중 보간 방식의 클록 데이터 복원 회로는, 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 클록 생성기; 상기 클록 생성기로부터 공급된 제1 클록 및 제2 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 제1 위상 보간부; 상기 제1 위상 보간부에 의해 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 제2 위상 보간부; 및 상기 수신된 데이터와 상기 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 위상 검출기를 포함하여 구성된다.
여기서, 상기 제1 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 0도 클록이고, 상기 제2 클록은 90도 클록이며, 상기 제1 위상 보간부의 제1 위상 보간을 통해 생성된 0도 및 90도 클록은 데이터를 샘플링하는데 이용될 수 있다.
여기서, 상기 제3 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 45도 클록이고, 상기 제2 클록은 135도 클록이며, 상기 제2 위상 보간부는 상기 제1 위상 보간부로부터 입력된 0도 및 90도 클록 사이에 45도 및 135도 클록을 추가로 생성하는 것을 특징으로 한다.
여기서, 상기 제2 위상 보간부는 전력 소모가 적은 인버터(Inverter) 조합으로 구현될 수 있다.
여기서, 상기 제2 위상 보간부는 상기 제2 위상 보간을 통해 추가로 생성된 45도 및 135도 클록을 이용하여 데이터 천이를 검출할 수 있다.
여기서, 상기 위상 보간된 0도 및 45도, 90도 및 135도 클록은 궤환(Feedback)을 통해 상기 제1 위상 보간부의 제1 위상 보간을 수행하기 위한 정보로 사용될 수 있다.
또한, 본 발명에 따른 이중 보간 방식의 클록 데이터 복원 회로는, 상기 위상 검출기로부터 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력하는 여과기; 및 상기 여과기의 출력을 받아 상기 제1 위상 보간부의 전류값을 조절하는 위상 조절기를 추가로 포함할 수 있다.
한편, 전술한 기술적 과제를 달성하기 위한 다른 수단으로서, 본 발명에 따 른 이중 보간 방식의 클록 데이터 복원 방법은, a) 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 단계; b) 제1 위상 보간부를 사용하여 상기 공급된 제1 클록 및 제2 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 단계; c) 제2 위상 보간부를 사용하여 상기 제1 위상 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 단계; d) 상기 수신된 데이터와 상기 위상 보간된 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 단계; e) 상기 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력하는 단계; 및 f) 상기 최종 출력된 UP 신호 또는 DOWN 신호에 따라 상기 제1 위상 보간 수행시 제1 위상 보간부의 전류값을 조절하는 단계를 포함하여 이루어진다.
여기서, 상기 제1 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 0도 클록이고, 상기 제2 클록은 90도 클록이며, 상기 b) 단계의 제1 위상 보간부는 제1 위상 보간을 통해 생성된 0도 및 90도 클록을 데이터를 샘플링하는데 이용될 수 있다.
여기서, 상기 제3 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 45도 클록이고, 상기 제2 클록은 135도 클록이며, 상기 c) 단계의 제2 위상 보간부는 상기 제1 위상 보간부로부터 입력된 0도 및 90도 클록 사이에 45도 및 135도 클록을 추가로 생성할 수 있다.
본 발명에 따르면, 이중 보간(Dual-Interpolation) 방식에 의해 1/4 레이트 주파수를 이용하면서도 1/2 레이트 주파수 방식과 동일한 공급 클록 수를 유지함으로써, 클록 생성기의 주파수를 낮출 수 있다.
본 발명에 따르면, 멀티채널 수신기용 클록 복원 회로의 전력 소모를 낮출 수 있다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
본 발명의 실시예로서, 제1 위상 보간부 및 제2 위상 보간부의 이중 보간 방식에 의해 1/4 레이트 주파수를 이용하면서도 1/2 레이트 주파수 방식과 동일한 공급 클록 수를 유지할 수 있는 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법이 제공된다.
도 6은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로의 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로(100)는, 제1 위상 보간부(110), 제2 위상 보간부(120), 위상 검출기(130), 여과기(140), 위상 조절기(150), 기준신호 발생기(160) 및 클록 생성기(170)를 포함한다.
클록 생성기(170)는 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성한다. 클록 생성기(170)는 수신 데이터 레이트의 1/4에 해당하는 주파수를 갖는 다중 위상 클록을 도면부호 A 내지 D로 도시된 각각의 채널에 공급한다. 이때, 공급하는 클록의 수는 1/2-레이트 방식에서와 동일하다.
이때, 각 채널(A~D)은 가변 위상 보간부들인 제1 위상 보간부(110) 및 제2 위상 보간부(120)로 이루어진 이중 보간 구조를 포함하며, 이에 따라 제1 위상 보간부(110)는 4개의 위상 보간회로가 아닌 2개의 위상 보간회로로 구성되어 있기 때문에 전력 소모가 줄어들게 된다.
기준신호 발생기(160)는 상기 클록 생성기(170)가 클록을 생성하도록 기준신 호를 제공한다.
제1 위상 보간부(110)는 상기 클록 생성기(170)로부터 공급된 제1 클록 및 제2?? 클록, 즉, 0도 클록 및 90도 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행한다. 즉, 제1 위상 보간부(110)는 데이터의 최적 샘플링 위치에 복원 클록을 위치시키고, 수신된 클록과 입력 데이터간의 주파수 차이를 보상하기 위해 0도 클록 및 90도 클록의 위상 천이를 수행한다. 이때, 상기 제1 위상 보간부(110)의 제1 위상 보간을 통해 생성된 0도 및 90도 클록은 데이터를 샘플링하는데 이용된다.
제2 위상 보간부(120)는 상기 제1 위상 보간부에 의해 보간된 0도 클록 및 90도 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록, 즉, 45도 클록 및 135도 클록을 추가로 생성하여 제2 위상 보간을 수행한다. 즉, 제2 위상 보간부(120)는 제1 위상 보간부(110)에 의해 위상 보간이 끝난 클록들 사이에 데이터 천이 정보를 검출하기 위한 클록인 45도 클록 및 135도 클록을 추가로 생성하는 역할을 수행한다.
또한, 상기 제2 위상 보간부(120)는 전력 소모가 적은 인버터(Inverter) 조합으로 구현되며, 상기 제2 위상 보간부(120)는 상기 제2 위상 보간을 통해 추가로 생성된 45도 및 135도 클록을 이용하여 데이터 천이를 검출하게 된다.
위상 검출기(130)는 상기 수신된 데이터와 상기 0도 클록, 45도 클록, 90도 클록 및 35도 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시킨다.
여기서, 상기 위상 보간된 0도 및 45도, 90도 및 135도 클록은 궤환(Feedback)을 통해 상기 제1 위상 보간부의 제1 위상 보간을 수행하기 위한 정보로 사용된다.
여과기(140)는 상기 위상 검출기(130)로부터 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력한다.
위상 조절기(150)는 상기 여과기(140)의 출력을 받아 상기 제1 위상 보간부(110)의 전류값을 조절한다.
따라서 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로(100)는 1/4-레이트 클록을 이용함으로써 클록 생성기(170)의 클록 주파수를 낮추어 전력 소모를 줄일 수 있고, 이때, 1/4-레이트 클록을 이용할 때 생기는 공급 클록 수 증가라는 단점을 극복하도록 종래의 기술에 따른 1/2-레이트 방식과 같은 수의 클록만을 공급받는 구조를 사용함으로써 클록 공급에 필요한 전력 소모 및 클록 간 스큐를 줄일 수 있다.
또한, 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로(100)는 종래의 기술에서 4개의 위상 보간회로로 이루어진 위상 보간부를 사용하는 것과 달리, 제1 위상 보간부(110)에서 전력 소모가 많이 드는 위상 보간회로를 2개만 사용하며, 또한, 전력 소모가 적은 제2 위상 보간부(120)를 사용하여 전력 소모를 줄일 수 있다.
한편, 도 7은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 방법의 동작흐름도이다.
도 7을 참조하면, 도 7은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 방법은, 먼저, 데이터를 수신하고, 또한 기준신호 발생기에 의해 기준신호를 발생한다(S110).
다음으로, 상기 기준신호에 따라 상기 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성한다(S120). 이때, 상기 제1 클록은 0도 클록이고, 상기 제2 클록은 90도 클록이다.
다음으로, 제1 위상 보간부를 사용하여 상기 공급된 제1 클록 및 제2 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행한다(S130). 이때, 상기 제1 위상 보간부에서 제1 위상 보간을 통해 생성된 0도 및 90도 클록은 데이터를 샘플링하는데 이용하게 된다.
다음으로, 제2 위상 보간부를 사용하여 상기 제1 위상 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행한다(S140). 상기 제3 클록은 45도 클록이고, 상기 제2 클록은 135도 클록이며, 상기 제2 위상 보간부의 상기 제2 위상 보간을 통해 추가로 생성된 45도 및 135도 클록은 데이터 천이를 검출하게 된다.
다음으로, 상기 수신된 데이터와 상기 위상 보간된 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시킨다(S150).
다음으로, 상기 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력한다(S160).
다음으로, 상기 최종 출력된 UP 신호 또는 DOWN 신호에 따라 상기 제1 위상 보간 수행시 제1 위상 보간부의 전류값을 조절한다(S170). 즉, 상기 위상 보간된 0도 및 45도, 90도 및 135도 클록은 궤환(Feedback)을 통해 상기 제1 위상 보간을 수행하기 위한 정보로 사용될 수 있다.
한편, 도 8은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제1 위상 보간부의 회로도이고, 도 9는 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제2 위상 보간부의 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제1 위상 보간부(110)는 종래와 비교하면, 4개의 위상 보간회로가 아닌 2개의 위상 보간회로(111, 112)로 구성되며, 0도 클록 및 90도 클록을 데이터의 최적 샘플링 위치로 이동시켜 제1 위상 보간을 수행하게 된다.
도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제2 위상 보간부(120)는 제1 위상 보간부(110)의 회로로부터 입력된 0도 및 90도 클록 사이에 45도 및 135도 클록을 생성하며, 간단한 인버터 조합만으로 구현이 가능하기 때문에 전력 소모가 줄어든다.
제2 위상 보간부(120)는 1차로 위상 보간된 0도 클록 및 90도 클록 사이에 45도 및 135도 클록을 추가로 생성하도록 예를 들면, 13개의 인버터(121a, 121b, 122a, 122b, 123a, 123b, 124a, 124b, 125~129)를 사용할 수 있지만, 이에 국한되는 것은 아니다.
한편, 도 10은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로의 데이터와 클록 간의 동작 타이밍도이다.
도 10은 제1 및 제2 위상 보간부(110, 120)에 의해 이중 보간이 수행된 다중 위상 클록들(0도, 45도, 90도, 135도)과 수신된 데이터 사이의 관계를 나타낸다. 이때, 제1 위상 보간을 통해 생성된 0도 및 90도 클록은 데이터를 샘플링하는데 이용되며, 제2 위상 보간을 통해 추가 생성된 45도 및 135도 클록은 데이터 천이를 검출하며, 상기 다중 위상 클록(0도, 45도, 90도, 135도)은 궤환(Feedback)을 통해 제1 위상 보간을 수행하기 위한 정보로 사용된다.
결국, 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법에 따르면, 2개의 위상 보간회로로 구성된 제1 위상 보간부와 인버터만으로 이루어진 제2 보간부로 이루어진 이중 보간 방식을 사용함으로써 전력 소모 및 하드웨어 복잡도를 크게 낮출 수 있다. 도 10을 전술한 도 5와 비교하면, 낮은 주파수의 클록을 이용하고도 결과적으로 동일한 동작을 수행한다는 것을 알 수 있다.
본 발명의 실시예에 따르면, 이중 보간 기법을 이용한 수신 데이터 레이트의 1/4 주파수 클록으로 동작하는 저전력 특성이 우수한 데이터 복원 회로를 제공하며, 또한, 수신 데이터 레이트의 1/4 주파수의 낮은 주파수 클록을 이용함으로써, 공급 클록 수 및 위상 보간회로의 수가 적은 저전력 클록 데이터 복원 회로를 제공할 수 있다.
본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로는 HDMI, DVI, PCI-Express, USB 등의 데이터 복원부에 적용될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않 고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 1/2-레이트 클록을 이용한 클록 데이터 복원 회로의 구성도이다.
도 2는 1/2-레이트 클록을 이용한 클록 데이터 복원 회로의 데이터와 클록 간의 동작 타이밍도이다.
도 3은 종래의 기술에 따른 4개의 1/2-레이트 90도 위상차 클록을 이용한 클록 데이터 복원 회로를 예시하는 도면이다.
도 4는 종래의 기술에 따른 1/4-레이트 클록을 이용한 클록 데이터 복원 회로의 구성도이다.
도 5는 1/2-레이트 방식과 같은 수의 클록을 공급받았을 때 데이터와 1/4-레이트 클록간의 동작 타이밍도이다.
도 6은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로의 구성도이다.
도 7은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 방법의 동작흐름도이다.
도 8은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제1 위상 보간부의 회로도이다.
도 9는 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로에서 제2 위상 보간부의 회로도이다.
도 10은 본 발명의 실시예에 따른 이중 보간 방식의 클록 데이터 복원 회로 의 데이터와 클록 간의 동작 타이밍도이다.
< 도면부호의 간단한 설명 >
100: 클록 데이터 복원 회로
110: 제1 위상 보간부
120: 제2 위상 보간부
130: 위상 검출기
140: 여과기
150: 위상 조절기
160: 기준신호 발생기
170: 클록 생성기

Claims (12)

  1. 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 클록 생성기;
    2개의 위상 보간회로를 이용하여, 상기 클록 생성기로부터 공급된 제1 클록 및 제2 클록을 데이터의 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 제1 위상 보간부;
    인버터 조합으로 구현되며, 상기 제1 위상 보간부에 의해 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 제2 위상 보간부; 및
    상기 수신된 데이터와 상기 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 위상 검출기
    를 포함하는 이중 보간 방식의 클록 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 제1 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 0도 클록이고, 상기 제2 클록은 90도 클록이며, 상기 제1 위상 보간부의 제1 위상 보간을 통해 생성된 0도 및 90도 클록은 데이터를 샘플링하는데 이용되는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 회로.
  3. 제2항에 있어서,
    상기 제3 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 45도 클록이고, 상기 제4 클록은 135도 클록이며, 상기 제2 위상 보간부는 상기 제1 위상 보간부로부터 입력된 0도 및 90도 클록 사이에 45도 및 135도 클록을 추가로 생성하는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 회로.
  4. 삭제
  5. 제3항에 있어서,
    상기 제2 위상 보간부는 상기 제2 위상 보간을 통해 추가로 생성된 45도 및 135도 클록을 이용하여 데이터 천이를 검출하는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 회로.
  6. 제3항에 있어서,
    상기 위상 보간된 0도 및 45도, 90도 및 135도 클록은 궤환(Feedback)을 통해 상기 제1 위상 보간부의 제1 위상 보간을 수행하기 위한 정보로 사용되는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 위상 검출기로부터 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력하는 여과기; 및
    상기 여과기의 출력을 받아 상기 제1 위상 보간부의 전류값을 조절하는 위상 조절기
    를 추가로 포함하는 이중 보간 방식의 클록 데이터 복원 회로.
  8. a) 수신 데이터 레이트의 1/4 주파수를 갖는 제1 클록, 상기 제1 클록과 90도의 위상차를 갖는 제2 클록을 생성하는 단계;
    b) 2개의 위상 보간회로를 구비한 제1 위상 보간부를 사용하여 상기 공급된 제1 클록 및 제2 클록을 데이터의 샘플링 위치로 이동시켜 제1 위상 보간을 수행하는 단계;
    c) 인버터 조합으로 구현된 제2 위상 보간부를 사용하여 상기 제1 위상 보간된 제1 및 제2 클록 사이에 각각 45도의 위상차를 갖는 제3 클록 및 제4 클록을 추가로 생성하여 제2 위상 보간을 수행하는 단계;
    d) 상기 수신된 데이터와 상기 위상 보간된 제1 내지 제4 클록간의 위상 비교를 통해 8개의 UP 신호와 8개의 DOWN 신호를 발생시키는 단계;
    e) 상기 출력된 8개의 UP 신호와 8개의 DOWN 신호의 우열을 판단하여 UP 신호 또는 DOWN 신호를 최종 출력하는 단계; 및
    f) 상기 최종 출력된 UP 신호 또는 DOWN 신호에 따라 상기 제1 위상 보간 수행시 제1 위상 보간부의 전류값을 조절하는 단계
    를 포함하는 이중 보간 방식의 클록 데이터 복원 방법.
  9. 제8항에 있어서,
    상기 제1 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 0도 클록이고, 상기 제2 클록은 90도 클록이며, 상기 b) 단계의 제1 위상 보간부는 제1 위상 보간을 통해 생성된 0도 및 90도 클록을 데이터를 샘플링하는데 이용하는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 방법.
  10. 제9항에 있어서,
    상기 제3 클록은 상기 수신 데이터 레이트의 1/4 주파수를 갖는 45도 클록이고, 상기 제4 클록은 135도 클록이며, 상기 c) 단계의 제2 위상 보간부는 상기 제1 위상 보간부로부터 입력된 0도 및 90도 클록 사이에 45도 및 135도 클록을 추가로 생성하는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 방법.
  11. 제10항에 있어서,
    상기 c) 단계의 제2 위상 보간부는 상기 제2 위상 보간을 통해 추가로 생성된 45도 및 135도 클록을 이용하여 데이터 천이를 검출하는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 방법.
  12. 제10항에 있어서,
    상기 d) 단계의 위상 보간된 0도 및 45도, 90도 및 135도 클록은 궤환을 통 해 상기 b) 단계의 제1 위상 보간을 수행하기 위한 정보로 사용되는 것을 특징으로 하는 이중 보간 방식의 클록 데이터 복원 방법.
KR1020090133283A 2009-12-29 2009-12-29 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법 Active KR101135420B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090133283A KR101135420B1 (ko) 2009-12-29 2009-12-29 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133283A KR101135420B1 (ko) 2009-12-29 2009-12-29 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법

Publications (2)

Publication Number Publication Date
KR20110076540A KR20110076540A (ko) 2011-07-06
KR101135420B1 true KR101135420B1 (ko) 2012-07-09

Family

ID=44916427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133283A Active KR101135420B1 (ko) 2009-12-29 2009-12-29 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법

Country Status (1)

Country Link
KR (1) KR101135420B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298416B1 (ko) * 2011-12-29 2013-08-20 한양대학교 산학협력단 클록 데이터 복원 장치
KR101488597B1 (ko) * 2013-06-03 2015-01-30 고려대학교 산학협력단 멀티채널 인터페이스 장치
US9209960B1 (en) * 2014-11-21 2015-12-08 Xilinx, Inc. Fast locking CDR for burst mode
CN109274607B (zh) * 2018-11-09 2020-09-11 国网宁夏电力有限公司电力科学研究院 一种百/千兆自适应光以太网物理层实现电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009219078A (ja) 2008-03-13 2009-09-24 Hitachi Ltd クロックデータリカバリ回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009219078A (ja) 2008-03-13 2009-09-24 Hitachi Ltd クロックデータリカバリ回路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
제목:A 40-Gb/s Clock and Data Recovery Circuit in 0.18-m CMOS Technology, 저자: J.Lee & B.Razavi, 발행처: IEEE Journal of Solid-State Circuits, 발행일: 2003.12.
제목:Quarter-Rate Bang-Bang 위상검출기를 사용한 0.18μm CMOS 10Gbps CDR 회로 설계, 저자: 차충현 외 4명 , 발행처:한국전기전자학회-논문지, 발행일:2009.02.

Also Published As

Publication number Publication date
KR20110076540A (ko) 2011-07-06

Similar Documents

Publication Publication Date Title
US11374558B2 (en) Measurement and correction of multiphase clock duty cycle and skew
KR100570632B1 (ko) 클록복원회로 및 방법과 이를 이용한 고속 데이터송수신회로
US7321248B2 (en) Phase adjustment method and circuit for DLL-based serial data link transceivers
US8374305B2 (en) Clock recovery circuit and data recovery circuit
US7672417B2 (en) Clock and data recovery
JP4668750B2 (ja) データ再生回路
US7782103B2 (en) Phase adjustment circuit
US20060001494A1 (en) Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference
US7526049B2 (en) Data sampling circuit and semiconductor integrated circuit
US9036755B2 (en) Circuits and methods for time-average frequency based clock data recovery
US8698528B2 (en) CDR circuit, reception circuit, and electronic device
KR20090061595A (ko) 통신 시스템, 수신 장치, 및 수신 방법
KR101135420B1 (ko) 이중 보간 방식의 클록 데이터 복원 회로 및 그 방법
US7230985B2 (en) Look-ahead decision feedback equalizing receiver
JP2009239768A (ja) 半導体集積回路装置、及び、クロックデータ復元方法
US20140362962A1 (en) System and Method For Adaptive N-Phase Clock Generation For An N-Phase Receiver
US10644870B2 (en) Clock recovery system
US20040047441A1 (en) Source synchronous interface using a dual loop delay locked loop and variable analog data delay lines
US20140226771A1 (en) Timing recovery circuit and receiver circuit including the same
JP2004356701A (ja) ハーフレートｃｄｒ回路
KR101225314B1 (ko) 클럭 데이터 복원 장치 및 그 동작 방법
KR102342830B1 (ko) 다중-위상 멀티플라잉 지연고정루프 기반 디지털 클락 데이터 복구 장치 및 방법
JP5791090B2 (ja) 位相制御装置及び位相制御方法
KR100511364B1 (ko) 루프내 지연 보상 업/다운 발생기를 이용한 클럭 복원 회로
KR100894123B1 (ko) 데이터 재생 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20091229

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110303

Patent event code: PE09021S01D

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20111027

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120328

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120404

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120405

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150109

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150109

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20151224

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20151224

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180404

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20180404

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20200401

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20210405

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20240326

Start annual number: 13

End annual number: 13