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KR102663432B1 - 클록 데이터 복원 회로 및 이를 포함하는 수신기 - Google Patents

클록 데이터 복원 회로 및 이를 포함하는 수신기 Download PDF

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KR102663432B1 KR1020160181259A KR20160181259A KR102663432B1 KR 102663432 B1 KR102663432 B1 KR 102663432B1 KR 1020160181259 A KR1020160181259 A KR 1020160181259A KR 20160181259 A KR20160181259 A KR 20160181259A KR 102663432 B1 KR102663432 B1 KR 102663432B1
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control signal
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Abstract

클록 데이터 복원 회로는 위상 검출기, 비례 경로 회로, 적분 경로 회로, 발진 회로 및 이득 제어 회로를 포함한다. 상기 위상 검출기는 복원 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 발생하고, 상기 입력 데이터 신호와 상기 복원 클록 신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생한다. 상기 비례 경로 회로는 이득 제어 신호에 기초하여 상기 업 신호 및 상기 다운 신호를 업 제어 신호 및 다운 제어 신호로 변환한다. 상기 적분 경로 회로는 상기 업 신호 및 상기 다운 신호를 누적하여 적분 제어 신호를 발생한다. 상기 발진 회로는 상기 적분 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 결정하고, 상기 업 제어 신호 및 상기 다운 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 주파수 스텝만큼 조절한다. 상기 이득 제어 회로는 상기 주파수 스텝이 동작 조건에 관계 없이 일정하도록 상기 이득 제어 신호를 발생한다.

Description

클록 데이터 복원 회로 및 이를 포함하는 수신기{Clock data recovery circuit and receiver including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 클록 데이터 복원 회로 및 이를 포함하는 수신기에 관한 것이다.
최근 CMOS 집적 회로 기술로 구현되는 전자 시스템에서, 칩들(chips) 간의 통신은 보다 빠른 속도와 광 대역폭을 요구하고 있다. 이에 따라 각 칩은 직렬 링크(serial link)와 같은 고속의 입출력 인터페이스(I/O interface) 회로를 포함하고 있다. 상기 직렬 링크 방식의 통신에서는 통신 채널을 통해 데이터를 수신하는 수신기를 위한 클록 신호(clock signal)가 별도로 전송되지 않고, 데이터만이 상기 통신 채널을 통해 전송될 수 있다. 이 경우, 수신기는 초당 수 기가 비트(giga bit)에 달하는 직렬 데이터를 처리하기 위해 상기 직렬 데이터로부터 클록 정보와 데이터 정보를 추출하는 클록 데이터 복원(CDR, clock data recovery) 회로를 필요로 한다. 입력 지터에 대한 내성(input jitter tolerance)이 확보되지 않는 경우 상기 클록 데이터 복원 회로가 오동작하거나 성능이 저하되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 향상된 입력 지터 내성을 갖는 클록 데이터 복원 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 향상된 입력 지터 내성을 갖는 클록 데이터 복원 회로를 포함하는 수신기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클록 데이터 복원 회로는 위상 검출기, 비례 경로 회로, 적분 경로 회로, 발진 회로 및 이득 제어 회로를 포함한다. 상기 위상 검출기는 복원 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 발생하고, 상기 입력 데이터 신호와 상기 복원 클록 신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생한다. 상기 비례 경로 회로는 이득 제어 신호에 기초하여 상기 업 신호 및 상기 다운 신호를 업 제어 신호 및 다운 제어 신호로 변환한다. 상기 적분 경로 회로는 상기 업 신호 및 상기 다운 신호를 누적하여 적분 제어 신호를 발생한다. 상기 발진 회로는 상기 적분 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 결정하고, 상기 업 제어 신호 및 상기 다운 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 주파수 스텝만큼 조절한다. 상기 이득 제어 회로는 상기 주파수 스텝이 동작 조건에 관계 없이 일정하도록 상기 이득 제어 신호를 발생한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수신기는, 통신 채널을 통하여 수신된 입력 데이터 신호에 기초하여 복원 클록 신호 및 복원 데이터 신호를 발생하는 클록 데이터 복원 회로를 포함한다. 상기 클록 데이터 복원 회로는, 상기 복원 클록 신호에 응답하여 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 발생하고, 상기 입력 데이터 신호와 상기 복원 클록 신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 검출기, 이득 제어 신호에 기초하여 상기 업 신호 및 상기 다운 신호를 업 제어 신호 및 다운 제어 신호로 변환하는 비례 경로 회로, 상기 업 신호 및 상기 다운 신호를 누적하여 적분 제어 신호를 발생하는 적분 경로 회로, 상기 적분 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 결정하고, 상기 업 제어 신호 및 상기 다운 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 주파수 스텝만큼 조절하는 발진 회로 및 상기 주파수 스텝이 동작 조건에 관계 없이 일정하도록 상기 이득 제어 신호를 발생하는 이득 제어 회로를 포함한다.
본 발명의 실시예들에 따른 클록 데이터 복원 회로는 복원 클록 신호의 주파수 스텝이 동작 조건에 관계 없이 일정하도록 비례 경로의 이득을 제어함으로써 동작 조건에 관계 없이 균일한 주파수 전달 특성을 구현하여 클록 데이터 복원 회로 및 이를 포함하는 수신기의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 클록 데이터 복원 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 동작 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 주파수 스텝의 캘리브레이션 방법을 나타내는 순서도이다.
도 4는 도 1의 클록 데이터 복원 회로에 포함되는 비례 경로 회로의 일 실시예를 나타내는 블록도이다.
도 5a 및 도 5b는 도 4의 비례 경로 회로에 포함되는 업 비례 경로 회로 및 다운 비례 경로 회로의 일 실시예를 나타내는 도면이다.
도 6 및 도 7은 도 5a의 업 비례 경로 회로 및 도 5b의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
도 8은 도 4의 비례 경로 회로에 포함되는 다운 비례 경로 회로의 일 실시예를 나타내는 도면이다.
도 9 및 도 10은 도 5a의 업 비례 경로 회로 및 도 8의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
도 11은 도 4의 비례 경로 회로에 포함되는 업 비례 경로 회로의 일 실시예를 나타내는 도면이다.
도 12 및 도 13은 도 11의 업 비례 경로 회로 및 도 5b의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
도 14는 도 1의 클록 데이터 복원 회로에 포함되는 이득 제어 회로의 일 실시예를 나타내는 블록도이다.
도 15는 도 14의 이득 제어 회로에 포함되는 이득 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 16은 도 14의 이득 제어 회로의 캘리브레이션 모드에서의 동작의 일 예를 나타내는 타이밍도이다.
도 17은 본 발명의 일 실시예에 따른 주파수 스텝의 캘리브레이션 방법을 나타내는 순서도이다.
도 18은 도 1의 클록 데이터 복원 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이다.
도 19는 도 18의 발진 회로에 포함되는 버렉터 어레이의 일 실시예를 나타내는 도면이다.
도 20은 도 18의 발진 회로의 동작을 나타내는 타이밍도이다.
도 21은 도 1의 클록 데이터 복원 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다.
도 23은 도 22의 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이다.
도 24는 도 23의 발진 회로의 동작을 나타내는 타이밍도이다.
도 25 및 도 26은 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 노말 동작 모드에서의 동작들을 나타내는 타이밍도들이다.
도 27은 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 클록 데이터 복원 회로를 나타내는 블록도이다.
도 1을 참조하면, 클록 데이터 복원 회로(clock data recovery circuit)(1000)는 위상 검출기(phase detector)(PD)(100), 적분 경로 회로(integral path circuit)(IPC)(200), 비례 경로 회로(proportional path circuit)(PPC)(300), 발진 회로(oscillation circuit)(OSC)(400) 및 이득 제어 회로(gain control circuit)(GCC)(500)를 포함한다. 실시예에 따라서, 클록 데이터 복원 회로(1000)는 자동 주파수 제어 회로(automatic frequency control circuit)(AFC)(600)를 더 포함할 수 있다.
위상 검출기(100)는 외부의 송신기로부터 통신 채널을 통하여 입력 데이터 신호(IDAT)를 수신하고 클록 데이터 복원 회로(1000) 내에서 생성된 복원 클록 신호(CLK)를 수신할 수 있다. 위상 검출기(100)는 복원 클록 신호(CLK)에 응답하여 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 실시예에 따라, 위상 검출기(100)는 복원 클록 신호(CLK)의 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성하거나, 복원 클록 신호(CLK)의 하강 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다.
또한, 위상 검출기(100)는 입력 데이터 신호(IDAT) 및 복원 클록 신호(CLK)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생할 수 있다.
일 실시예에서 위상 검출기(100)는 뱅뱅 위상 검출기(bang-bang phase detector)일 수 있다. 도 25를 참조하여 설명하는 바와 같이 뱅뱅 위상 검출기는 상보적인 로직 레벨들을 갖는 업 신호(UP) 및 다운 신호(DN)를 발생할 수 있다. 로직 하이 레벨을 가지는 업 신호(UP)는 입력 데이터 신호(IDAT)가 복원 클록 신호(CLK)보다 위상이 앞서는 것을 나타내고, 로직 하이 레벨을 가지는 다운 신호(DN)는 복원 클록 신호(CLK)가 입력 데이터 신호(IDAT)보다 위상이 앞서는 것을 나타낸다.
다른 실시예에서 위상 검출기(100)는 선형 위상 검출기(linear phase detector)일 수 있다. 도 26을 참조하여 설명하는 바와 같이 선형 위상 검출기(100)는 입력 데이터 신호(IDAT)와 복원 클록 신호(CLK)의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호(UP) 및 다운 신호(DN)를 생성할 수 있다. 즉, 입력 데이터 신호(IDAT)와 복원 클록 신호(CLK)의 위상 차가 연속적으로 증가될수록 선형 위상 검출기에 의해 생성된 업 신호(UP) 및 다운 신호(DN)의 펄스 폭 차이가 연속적으로 증가될 수 있다.
비례 경로 회로(300)는 이득 제어 신호(GCON)에 기초하여 업 신호(UP) 및 다운 신호(DN)를 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)로 변환한다. 비례 경로 회로(300)의 실시예들에 대해서는 도 4 내지 도 13을 참조하여 후술한다.
적분 경로 회로(200)는 업 신호(UP) 및 다운 신호(DN)를 누적하여 적분 제어 신호(IPCON)를 발생한다. 일 실시예에서, 적분 경로 회로(200)는 적분 제어 신호(IPCON)를 아날로그 신호로 제공하는 구성을 가질 수 있다. 예를 들어, 적분 경로 회로(200)는 전하 펌프 및 저역 통과 필터를 포함하여 아날로그 전압 신호를 적분 제어 신호(IPCON)로서 발생할 수 있다. 나아가 적분 경로 회로(200)는 전압-전류 컨버터를 더 포함하여 아날로그 전류 신호를 적분 제어 신호(IPCON)로서 발생할 수 있다. 다른 실시예에서, 적분 경로 회로(200)는 적분 제어 신호(IPCON)를 디지털 신호로 제공하는 구성을 가질 수도 있다. 예를 들어, 적분 경로 회로(200)는 업 신호(UP) 및 다운 신호(DN)를 디지털 필터링하여 디지털 제어 코드를 적분 제어 신호(IPCON)로서 발생하는 디지털 루프 필터를 포함할 수 있다.
발진 회로(400)는 적분 제어 신호(IPCON)에 기초하여 복원 클록 신호(CLK)의 주파수를 결정한다. 또한 발진 회로(400)는 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)에 기초하여 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 조절한다. 발진 회로(400)는 적분 제어 신호(IPCON)의 유형, 자동 주파수 제어 회로(600)의 포함 유무 등에 따라서 디지털 제어 발진기, 아날로그 제어 발진기 또는 디지털과 아날로그의 혼합형 발진기로 구현될 수 있다.
발진 회로(400)는 적분 제어 신호(IPCON)에 상응하는 주파수를 가지는 복원 클록 신호(CLK)의 주파수를 생성할 수 있다. 예를 들어, 적분 제어 신호(IPCON)가 상대적으로 큰 값을 가지는 경우 발진 회로(400)는 상대적으로 높은 주파수를 가지는 복원 클록 신호(CLK)를 발생하고, 적분 제어 신호(IPCON)가 상대적으로 작은 값을 가지는 경우 발진 회로(400)는 상대적으로 낮은 주파수를 가지는 복원 클록 신호(CLK)를 발생할 수 있다.
또한, 발진 회로(400)는 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)에 기초하여 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 조절할 수 있다. 일 실시예에서, 발진 회로(400)는 업 신호(UP)가 다운 신호(DN)보다 큰 펄스 폭을 가지는 경우 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 증가시키고, 다운 신호(DN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 경우 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 감소시킬 수 있다. 다른 실시예에서, 발진 회로(400)는 업 신호(UP)가 활성화되는 경우 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 증가시키고, 다운 신호(DN)가 활성화되는 경우 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB)만큼 감소시킬 수 있다.
자동 주파수 제어 회로(600)는 복원 클록 신호(CLK)의 주파수가 타겟 주파수에 최대한 근접하도록 자동 주파수 제어 코드(AFCC)를 발생할 수 있다. 예를 들어, 자동 주파수 제어 회로(600)는 복원 클록 신호(CLK)와 기준 클록 신호를 비교하여 자동 주파수 제어 코드(AFCC)를 발생할 수 있다. 클록 데이터 복원 회로(1000)가 자동 주파수 제어 회로(600)를 포함하는 경우, 발진 회로(400)는 자동 주파수 제어 코드(AFCC)에 응답하여 동작 전압 또는 동작 전류를 조절하는 디지털 제어 부분을 포함할 수 있다.
이득 제어 회로(500)는 주파수 스텝(fBB)이 동작 조건에 관계 없이 일정하도록 이득 제어 신호(GCON)를 발생한다. 상기 동작 조건은 클록 데이터 복원 회로(1000)의 제조 공정상의 변동 요인, 클록 데이터 복원 회로(1000)의 동작 전압 및 동작 온도 등을 포함할 수 있다.
도 1의 클록 데이터 복원 회로(1000)는 복원 클록 신호(CLK)의 주파수와 위상을 제어하기 위한 두 개의 경로, 즉 비례 경로 및 적분 경로를 갖는다. 이러한 2차(2nd-order) 클록 데이터 복원 회로(1000)에서 입력 데이터 신호(IDAT)와 복원 클록 신호(CLK) 사이의 오차는 업 신호(UP)와 다운 신호(DN)로 표현되고 이들은 비례 경로와 적분 경로를 통해 각각 발진 회로(400)에 전달된다. 비례 경로 회로(300)는 위상 검출기(100)에서 검출된 입력 데이터 신호(IDAT)와 복원 클록 신호(CLK) 사이의 위상 오차를 필터링(filtering)없이 발진 회로(400)에 전달하여 빠르게 위상변화에 대응하는 역할을 하고, 적분 경로 회로(200)는 위상 검출기(100)에서 검출된 위상 및 주파수 정보를 누적하여 비교적 천천히 주파수를 변화시키는 역할을 한다.
클록 데이터 복원 회로(1000)의 대역폭은 주파수 스텝(fBB)에 비례한다. 만약 주파수 스텝(fBB)이 프로세스, 전압, 온도 변동(process, voltage, temperature variation)(PVT)과 같은 동작 조건에 따라 변화한다면 클록 데이터 복원 회로(1000)의 대역폭 또한 변하게 된다. 대역폭의 변화는 클록 데이터 복원 회로(1000)의 지터 내성(jitter tolerance), 지터 전달(jitter transfer), 루프 안정성(loop stability)에 영향을 주어 클록 데이터 복원 회로(1000)의 오동작을 일으킬 수 있다.
본 발명의 실시예들에 따른 클록 데이터 복원 회로(1000)는 복원 클록 신호(CLK)의 주파수 스텝(fBB)이 동작 조건에 관계 없이 일정하도록 비례 경로의 이득을 제어함으로써 동작 조건에 관계 없이 균일한 주파수 전달 특성을 구현하여 클록 데이터 복원 회로(1000) 및 이를 포함하는 수신기의 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 동작 방법을 나타내는 순서도이다.
도 2를 참조하면, 주파수 스텝(fBB)의 캘리브레이션을 위해서 먼저 적분 경로의 제어를 통해 복원 클록 신호(CLK)의 초기 주파수(fo)를 결정한다(S10). 초기 주파수(fo)의 결정은 도 1의 참조하여 설명한 적분 제어 신호(IPCON)의 값 또는 레벨의 결정을 포함한다. 클록 데이터 복원 회로(1000)가 자동 주파수 제어 회로(600)를 더 포함하는 경우에는 초기 주파수(fo)의 결정은 자동 주파수 제어 코드(AFCC)의 결정을 더 포함할 수 있다.
초기 주파수(fo)가 결정된 상태에서, 비례 경로의 제어를 통한 복원 클록 신호(CLK)의 주파수 스텝(fBB)이 동작 조건에 관계 없이 일정하도록 비례 경로의 이득에 상응하는 스텝 코드(STC)를 결정한다(S20). 즉 캘리브레이션 모드에서는 적분 제어 신호(IPCON)의 값 또는 레벨이 고정된 상태에서 비례 경로의 이득을 결정한다. 클록 데이터 복원 회로(1000)가 자동 주파수 제어 회로(600)를 더 포함하는 경우에는 자동 주파수 제어 코드(AFCC)도 고정된 상태에서 비례 경로의 이득을 결정한다.
노말 동작 모드에서는 스텝 코드(STC)에 기초하여 복원 클록 신호의 위상을 추적한다(S30). 노말 동작 모드의 위상 추적에 대해서는 도 25 및 26을 참조하여 후술한다.
도 3은 본 발명의 실시예들에 따른 주파수 스텝의 캘리브레이션 방법을 나타내는 순서도이다.
주파수 스텝(fBB)의 캘리브레이션이라 함은 도 2에서 설명한 주파수 스텝(fBB)이 동작 조건에 관계 없이 일정하도록 비례 경로의 이득에 상응하는 스텝 코드(STC)를 결정하는(S20) 것을 의미한다.
도 3을 참조하면, 비례 경로의 이득이 순차적으로 변화하도록 가변 코드(VRC)를 발생한다(S21). 가변 코드(VRC)는 캘리브레이션 모드에서 이득 제어 신호(GCON)로서 제공된다. 가변 코드(VRC)가 순차적으로 변화함에 따라서 비례 경로의 이득이 변화되고 복원 클록 신호(CLK)의 주파수가 변화한다. 비례 경로의 이득의 변화에 따른 복원 클록 신호의 주파수 변화량을 측정한다(S22). 주파수 변화량을 기준 값과 비교하여 스텝 코드(STC)를 결정한다(S23). 결정된 스텝 코드(STC)는 노말 동작 모드에서 이득 제어 신호(GCON)로서 제공된다.
이하 도 4 내지 도 17을 참조하여 주파수 스텝(fBB)의 캘리브레이션, 즉 스텝 코드(STC) 결정의 실시예들을 설명한다. 후술하는 바와 같이, 캘리브레이션 모드에서는 동작 조건에 관계 없이 주파수 스텝(fBB)을 일정하게 하는 스텝 코드(STC)를 결정하기 위하여 순차적으로 변화하는 가변 코드(VRC)가 이득 제어 신호(GCON)로서 제공된다. 노말 동작 모드에서는 캘리브레이션 모드에서 결정된 스텝 코드(STC)가 이득 제어 신호(GCON)로서 제공된다.
도 4는 도 1의 클록 데이터 복원 회로에 포함되는 비례 경로 회로의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 비례 경로 회로(300)는 업 비례 경로 회로(320) 및 다운 비례 경로 회로(340)를 포함할 수 있다.
업 비례 경로 회로(320)는 노말 동작 모드에서 이득 제어 신호(GCON)에 기초하여 업 신호(UP)를 업 제어 신호(UPCON)로 변환한다. 다운 비례 경로 회로(340)는 노말 동작 모드에서 이득 제어 신호(GCON)에 기초하여 다운 신호(DN)를 다운 제어 신호(DPCON)로 변환한다.
이득 제어 신호(GCON), 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)는 모두 디지털 신호들로 구현될 수 있다. 즉 후술하는 바와 같이, 이득 제어 신호(GCON), 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)의 각각은 각 비트가 로직 하이 레벨 또는 로직 로우 레벨의 값으로 표현되는 복수 비트의 신호로서 구현될 수 있다. 이러한 디지털화(digitalization)를 통하여 주파수 스텝(fBB)의 캘리브레이션 및 적용과 관련된 회로 블록의 신뢰도를 향상하고 노이즈를 감소하며 작은 면적으로 구현할 수 있다. 도 4의 비례 경로 회로(300)는 캘리브레이션 인에이블 신호(CALEN)에 응답하여 캘리브레이션 모드 또는 노말 동작 모드에서 동작할 수 있다. 예를 들어, 캘리브레이션 인에이블 신호(CALEN)가 로직 하이 레벨인 경우 캘리브레이션 모드를 나타내고 캘리브레이션 인에이블 신호(CALEN)가 로직 로우 레벨인 경우 노말 동작 모드를 나타낼 수 있다. 일 실시예에서, 캘리브레이션 인에이블 신호(CALEN)는 클록 데이터 복원 회로를 포함하는 수신기의 제어 회로로부터 제공될 수 있다.
도 5a 및 도 5b는 도 4의 비례 경로 회로에 포함되는 업 비례 경로 회로 및 다운 비례 경로 회로의 일 실시예를 나타내는 도면이다. 도 5a 및 도 5b에서는 편의상 이득 제어 신호(GCON), 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)가 각각 4비트로 구현된 실시예를 도시하였으나, 이에 한정되는 것은 아니며 이득 제어 신호(GCON), 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)의 비트 수는 다양하게 결정될 수 있다.
도 5a를 참조하면, 업 비례 경로 회로(320)는 업 신호 선택기(321) 및 업 비트 발생 회로(310)를 포함할 수 있다. 업 비트 발생 회로(310)는 복수의 업 비트 선택기들(311, 312, 313, 314)을 포함할 수 있다.
업 신호 선택기(321)는 캘리브레이션 인에이블 신호(CALEN)에 응답하여 제1 전압 신호(V1) 및 업 신호(UP) 중 하나를 선택하여 업 선택 신호(SU)를 출력한다. 업 비트 선택기들(311, 312, 313, 314)은 이득 제어 신호(GCON)의 비트들(GCON[0]~GCON[3])에 응답하여 제2 전압 신호(V2) 및 업 선택 신호(SU) 중 하나를 선택하여 업 제어 신호(UPCON)의 비트들(UPCON[0]~UPCON[3])을 각각 출력한다.
제1 전압 신호(V1) 및 제2 전압 신호(V2)는 고정된 전압 레벨을 갖는다. 예를 들어, 제1 전압 신호(V1)는 로직 하이 레벨(H)을 갖고 제2 전압 신호(V2)는 로직 로우 레벨(L)을 가질 수 있다.
도 5b를 참조하면, 다운 비례 경로 회로(340)는 다운 신호 선택기(341) 및 다운 비트 발생 회로(330)를 포함할 수 있다. 다운 비트 발생 회로(330)는 복수의 다운 비트 선택기들(331, 332, 333, 334)을 포함할 수 있다.
다운 신호 선택기(341)는 캘리브레이션 인에이블 신호(CALEN)에 응답하여 제3 전압 신호(V3) 및 다운 신호(DN)의 반전 신호(DNB) 중 하나를 선택하여 다운 선택 신호(SD)를 출력한다. 다운 비트 선택기들(331, 332, 333, 334)은 이득 제어 신호(GCON)의 비트들(GCON[0]~GCON[3])에 응답하여 제4 전압 신호(V4) 및 다운 선택 신호(SD) 중 하나를 선택하여 다운 제어 신호(DPCON)의 비트들(DPCON[0]~DPCON[3])을 각각 출력한다.
제3 전압 신호(V3) 및 제4 전압 신호(V4)는 고정된 전압 레벨을 갖는다. 예를 들어, 제3 전압 신호(V3)는 로직 하이 레벨(H)을 가질 수 있다. 제4 전압 신호(V4)는 캘리브레이션 모드에서는 로직 로우 레벨(L)을 갖고 노말 동작 모드에서는 로직 하이 레벨(H)을 가질 수 있다. 결과적으로, 도 5a의 업 비례 경로 회로(320) 및 도 5b의 다운 비례 경로 회로(340)는 모두 캘리브레이션 모드에서 인에이블되는 실시예에 해당한다.
도 6 및 도 7은 도 5a의 업 비례 경로 회로 및 도 5b의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
도 6을 참조하면, 캘리브레이션 인에이블 신호(CALEN)가 로직 하이 레벨(H)일 때 캘리브레이션 모드를 나타내고 캘리브레이션 인에이블 신호(CALEN)가 로직 로우 레벨(L)일 때 노말 동작 모드를 나타낼 수 있다.
업 선택 신호(SU)는 캘리브레이션 모드에서는 제1 전압 신호(V1), 즉 로직 하이 레벨(H)에 상응하고 노말 동작 모드에서는 업 신호(UP)에 상응한다. 다운 선택 신호(SD)는 캘리브레이션 모드에서는 제3 전압 신호(V3), 즉 로직 하이 레벨(H)에 상응하고 노말 동작 모드에서는 다운 신호(DN)의 반전 신호(DNB)에 상응한다.
업 제어 신호(UPCON)의 각 비트(UPCON[i]) (i=1,2,3,4) 및 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 이득 제어 신호(GCON)의 각 비트(GCON[i])에 응답하여 결정된다.
캘리브레이션 모드 및 노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 로우 레벨(L)로 비활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 제2 전압 신호(V2), 즉 로직 로우 레벨(L)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 제4 전압 신호(V4), 즉 로직 로우 레벨(L)에 상응한다.
캘리브레이션 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 로직 하이 레벨(H)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 로직 로우 레벨(L)에 상응한다.
노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 업 신호(UP)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 다운 신호(DN)의 반전 신호(DNB)에 상응한다.
도 7을 참조하면, 캘리브레이션 인에이블 신호(CALEN)가 활성화된 캘리브레이션 모드에서, 도 1의 이득 제어 회로(500)는 순차적으로 변화하는 가변 코드(VRC)를 발생한다. 일 실시예에서, 가변 코드(VRC)는 도 7에 도시된 바와 같이 최소 값 '0000'으로부터 순차적으로 증가하는 방식으로 제공될 수 있다. 다른 실시예에서, 가변 코드(VRC)는 최대 값 '1111'으로부터 순차적으로 감소하는 방식으로 발생될 수 있다. 이러한 가변 코드(VRC)는 이득 제어 신호(GCON[3:0])로서 비례 경로 회로(300)에 제공될 수 있다.
비례 경로 회로(300)는 캘리브레이션 모드에서 순차적으로 증가하는 이득 제어 신호(GCON[3:0])에 응답하여 순차적으로 증가하는 업 제어 신호(UPCON[3:0]) 및 순차적으로 증가하는 다운 제어 신호(DPCON[3:0])를 발생할 수 있다. 도 18 및 도 19를 참조하여 후술하는 바와 같이, 업 제어 신호(UPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있고, 다운 제어 신호(DPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있다.
이와 같이, 캘리브레이션 모드에서 이득 제어 회로 (500)는 순차적으로 변화하는 이득 제어 신호(GCON)를 발생하고 비례 경로 회로(300)는 순차적으로 변화하는 업 제어 신호(UPCON) 및 순차적으로 변화하는 다운 제어 신호(DPCON)를 발생할 수 있다. 결과적으로 순차적으로 변화하는 이득 제어 신호(GCON)에 따라서 복원 클록 신호(CLK)의 주파수가 순차적으로 변화하게 되고 이러한 주파수 변화량을 측정하여 원하는 주파수 스텝(fBB)에 상응하는 스텝 코드(STC)를 결정할 수 있다.
도 5a의 업 비례 경로 회로(320) 및 도 5b의 다운 비례 경로 회로(340)는 캘리브레이션 모드에서 모두 인에이블된다. 따라서, 도 6 및 도 7을 참조하여 설명한 바와 같이, 이득 제어 신호(GCON[3:0])의 값이 1만큼 증가할 때마다 업 제어 신호(UPCON[3:0]) 및 다운 제어 신호(DPCON[3:0])가 각각 1만큼 증가한다.
도 8은 도 4의 비례 경로 회로에 포함되는 다운 비례 경로 회로의 일 실시예를 나타내는 도면이다.
도 8을 참조하면, 다운 비례 경로 회로(340a)는 다운 신호 선택기(341) 및 다운 비트 발생 회로(330)를 포함할 수 있다. 다운 비트 발생 회로(330)는 복수의 다운 비트 선택기들(331, 332, 333, 334)을 포함할 수 있다.
다운 신호 선택기(341)는 캘리브레이션 인에이블 신호(CALEN)에 응답하여 제3 전압 신호(V3) 및 다운 신호(DN)의 반전 신호(DNB) 중 하나를 선택하여 다운 선택 신호(SD)를 출력한다. 다운 비트 선택기들(331, 332, 333, 334)은 이득 제어 신호(GCON)의 비트들(GCON[0]~GCON[3])에 응답하여 제4 전압 신호(V4) 및 다운 선택 신호(SD) 중 하나를 선택하여 다운 제어 신호(DPCON)의 비트들(DPCON[0]~DPCON[3])을 각각 출력한다.
제3 전압 신호(V3) 및 제4 전압 신호(V4)는 고정된 전압 레벨을 갖는다. 예를 들어, 제3 전압 신호(V3) 및 제4 전압 신호(V4)는 모두 로직 하이 레벨(H)을 가질 수 있다. 결과적으로, 도 8의 다운 비례 경로 회로(340a)는 캘리브레이션 모드에서 디스에이블되는 실시예에 해당한다.
도 9 및 도 10은 도 5a의 업 비례 경로 회로 및 도 8의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
캘리브레이션 모드에서 도 5a의 업 비례 경로 회로(320)는 인에이블되지만 도 8의 다운 비례 경로 회로(340a)는 디스에이블된다. 이하, 도 6 및 도 7과 중복되는 설명을 생략한다.
도 9를 참조하면, 업 제어 신호(UPCON)의 각 비트(UPCON[i]) (i=1,2,3,4) 및 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 이득 제어 신호(GCON)의 각 비트(GCON[i])에 응답하여 결정된다. 다만, 캘리브레이션 모드에서 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 이득 제어 신호(GCON)의 각 비트(GCON[i]) 관계 없이 로직 하이 레벨(H)로 결정된다.
캘리브레이션 모드 및 노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 로우 레벨(L)로 비활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 제2 전압 신호(V2), 즉 로직 로우 레벨(L)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 제4 전압 신호(V4), 즉 로직 하이 레벨(H)에 상응한다.
캘리브레이션 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 로직 하이 레벨(H)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 로직 하이 레벨(H)에 상응한다.
노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 업 신호(UP)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 다운 신호(DN)의 반전 신호(DNB)에 상응한다.
도 10을 참조하면, 캘리브레이션 인에이블 신호(CALEN)가 활성화된 캘리브레이션 모드에서, 도 1의 이득 제어 회로(500)는 순차적으로 변화하는 가변 코드(VRC)를 발생한다.
비례 경로 회로(300)는 캘리브레이션 모드에서 순차적으로 증가하는 이득 제어 신호(GCON[3:0])에 응답하여 순차적으로 증가하는 업 제어 신호(UPCON[3:0]) 및 고정된 값, 예를 들어, '1111'의 값을 갖는 다운 제어 신호(DPCON[3:0])를 발생할 수 있다. 도 18 및 도 19를 참조하여 후술하는 바와 같이, 업 제어 신호(UPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있고, 다운 제어 신호(DPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있다. 결과적으로 도 10에 도시된 바와 같이 이득 제어 신호(GCON[3:0])의 값이 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있다.
이와 같이, 캘리브레이션 모드에서 이득 제어 회로 (500)는 순차적으로 변화하는 이득 제어 신호(GCON)를 발생하고 비례 경로 회로(300)는 순차적으로 변화하는 업 제어 신호(UPCON) 및 고정된 값을 갖는 다운 제어 신호(DPCON)를 발생할 수 있다. 결과적으로 순차적으로 변화하는 이득 제어 신호(GCON)에 따라서 복원 클록 신호(CLK)의 주파수가 순차적으로 변화하게 되고 이러한 주파수 변화량을 측정하여 원하는 주파수 스텝(fBB)에 상응하는 스텝 코드(STC)를 결정할 수 있다.
도 11은 도 4의 비례 경로 회로에 포함되는 업 비례 경로 회로의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 업 비례 경로 회로(320a)는 업 신호 선택기(321) 및 업 비트 발생 회로(310)를 포함할 수 있다. 업 비트 발생 회로(310)는 복수의 업 비트 선택기들(311, 312, 313, 314)을 포함할 수 있다.
업 신호 선택기(321)는 캘리브레이션 인에이블 신호(CALEN)에 응답하여 제1 전압 신호(V1) 및 업 신호(UP) 중 하나를 선택하여 업 선택 신호(SU)를 출력한다. 업 비트 선택기들(311, 312, 313, 314)은 이득 제어 신호(GCON)의 비트들(GCON[0]~GCON[3])에 응답하여 제2 전압 신호(V2) 및 업 선택 신호(SU) 중 하나를 선택하여 업 제어 신호(UPCON)의 비트들(UPCON[0]~UPCON[3])을 각각 출력한다.
제1 전압 신호(V1) 및 제2 전압 신호(V2)는 고정된 전압 레벨을 갖는다. 예를 들어, 제1 전압 신호(V1) 및 제2 전압 신호(V2)는 모두 로직 로우 레벨(L)을 가질 수 있다. 결과적으로, 도 11의 업 비례 경로 회로(320a)는 캘리브레이션 모드에서 디스에이블되는 실시예에 해당한다.
도 12 및 도 13은 도 11의 업 비례 경로 회로 및 도 5b의 다운 비례 경로 회로의 동작을 나타내는 도면들이다.
캘리브레이션 모드에서 도 11의 업 비례 경로 회로(320a)는 디스에이블되지만 도 5b의 다운 비례 경로 회로(340)는 인에이블된다. 이하, 도 6 및 도 7과 중복되는 설명을 생략한다.
도 12를 참조하면, 업 제어 신호(UPCON)의 각 비트(UPCON[i]) (i=1,2,3,4) 및 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 이득 제어 신호(GCON)의 각 비트(GCON[i])에 응답하여 결정된다. 다만, 캘리브레이션 모드에서 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 이득 제어 신호(GCON)의 각 비트(GCON[i]) 관계 없이 로직 로우 레벨(L)로 결정된다.
캘리브레이션 모드 및 노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 로우 레벨(L)로 비활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 제2 전압 신호(V2), 즉 로직 로우 레벨(L)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 제4 전압 신호(V4), 즉 로직 로우 레벨(L)에 상응한다.
캘리브레이션 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 로직 로우 레벨(L)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 로직 하이 레벨(H)에 상응한다.
노말 동작 모드에서 이득 제어 신호(GCON)의 각 비트(GCON[i])가 로직 하이 레벨(H)로 활성화된 경우에는 업 제어 신호(UPCON)의 각 비트(UPCON[i])는 업 선택 신호(SU), 즉 업 신호(UP)에 상응하고 다운 제어 신호(DPCON)의 각 비트(DPCON[i])는 다운 선택 신호(SD), 즉 다운 신호(DN)의 반전 신호(DNB)에 상응한다.
삭제
도 13을 참조하면, 캘리브레이션 인에이블 신호(CALEN)가 활성화된 캘리브레이션 모드에서, 도 1의 이득 제어 회로(500)는 순차적으로 변화하는 가변 코드(VRC)를 발생한다.
비례 경로 회로(300)는 캘리브레이션 모드에서 순차적으로 증가하는 이득 제어 신호(GCON[3:0])에 응답하여 순차적으로 감소하는 다운 제어 신호(DPCON[3:0]) 및 고정된 값, 예를 들어, '0000"의 값을 갖는 업 제어 신호(UPCON[3:0])를 발생할 수 있다. 도 18 및 도 19를 참조하여 후술하는 바와 같이, 업 제어 신호(UPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있고, 다운 제어 신호(DPCON[3:0])가 증가할수록 복원 클록 신호(CLK)의 주파수가 증가할 수 있다. 결과적으로 도 13에 도시된 바와 같이 이득 제어 신호(GCON[3:0])의 값이 증가할수록 복원 클록 신호(CLK)의 주파수가 감소할 수 있다.
이와 같이, 캘리브레이션 모드에서 이득 제어 회로 (500)는 순차적으로 변화하는 이득 제어 신호(GCON)를 발생하고 비례 경로 회로(300)는 고정된 값을 갖는 업 제어 신호(UPCON) 및 순차적으로 변화하는 다운 제어 신호(DPCON)를 발생할 수 있다. 결과적으로 순차적으로 변화하는 이득 제어 신호(GCON)에 따라서 복원 클록 신호(CLK)의 주파수가 순차적으로 변화하게 되고 이러한 주파수 변화량을 측정하여 원하는 주파수 스텝(fBB)에 상응하는 스텝 코드(STC)를 결정할 수 있다.
도 7의 경우에는 이득 제어 신호(GCON[3:0])의 값이 1만큼 증가할 때마다 업 제어 신호(UPCON[3:0]) 및 다운 제어 신호(DPCON[3:0])가 각각 1만큼 증가한다. 반면에 도 10 경우에는 이득 제어 신호(GCON[3:0])의 값이 1만큼 증가할 때마다 업 제어 신호(UPCON[3:0])만이 1만큼 증가하고, 도 13 경우에는 이득 제어 신호(GCON[3:0])의 값이 1만큼 증가할 때마다 다운 제어 신호(DPCON[3:0])만이 1만큼 감소한다. 결과적으로 도 7의 경우에는 업 경로와 다운 경로를 함께 캘리브레이션할 수 있다는 장점이 있는 반면에, 도 10 및 도 13의 경우는 이득 제어 신호(GCON[3:0])에 대한 복원 클록 신호(CLK)의 주파수 증가량이 도 7의 경우의 절반이므로 캘리브레이션 해상도를 높일 수 있다는 장점이 있다.
도 14는 도 1의 클록 데이터 복원 회로에 포함되는 이득 제어 회로의 일 실시예를 나타내는 블록도이다.
도 14를 참조하면, 이득 제어 회로(500)는 타이밍 콘트롤러(TCRL)(520), 카운터(540) 및 이득 콘트롤러(GCTRL)(560)을 포함할 수 있다.
타이밍 콘트롤러(520)는, 캘리브레이션 모드에서, 기준 클록 신호(RCK)에 기초하여 카운트 시작 신호(RUN) 및 카운트 종료 신호(RST)를 발생한다. 카운터(540)는, 캘리브레이션 모드에서, 카운트 시작 신호(RUN) 및 카운트 종료 신호(RST)에 기초하여 복원 클록 신호(CLK)의 주파수를 카운트한 카운트 신호(CNT))를 발생한다. 이득 콘트롤러(560)는, 캘리브레이션 모드에서, 순차적으로 변화하는 가변 코드(VRC)를 이득 제어 신호(GCON)로서 출력하고 카운트 신호(CNT)의 값에 기초하여 동작 조건에 관계 없이 주파수 스텝(fBB)을 일정하게 하는 스텝 코드(STC)를 결정한다. 이득 콘트롤러(560)는 스텝 코드(STC)의 결정이 완료되면 캘리브레이션 완료 신호(CALDONE)를 활성화할 수 있다. 캘리브레이션 완료 신호(CALDONE)는 클록 데이터 복원 회로를 포함하는 수신기의 제어 회로로 제공될 수 있고, 상기 제어 회로는 캘리브레이션 완료 신호(CALDONE)가 활성화되면 노말 동작 모드를 개시하기 위한 제어를 할 수 있다.
이득 콘트롤러(500)는, 캘리브레이션 모드에서 결정된 스텝 코드(STC)를 노말 동작 모드에서 이득 제어 신호(GCON)로서 출력할 수 있다.
도 15는 도 14의 이득 제어 회로에 포함되는 이득 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 15를 참조하면, 이득 콘트롤러(560)는 제어 로직(CLG)(562), 비교기(COM)(564), 저장부(LAT)(566) 및 선택부(568)를 포함할 수 있다.
비교기(564)는, 캘리브레이션 모드에서, 복원 클록 신호(CLK)의 주파수 변화량(dCNT)을 기준 값(dTH)과 비교하여 비교 신호(CMP)를 발생한다. 제어 로직(562)는, 캘리브레이션 모드에서, 가변 코드(VRC)를 발생하고 카운트 신호(CNT)에 기초하여 복원 클록 신호(CLK)의 주파수 변화량(dCNT)을 제공하고 비교 신호(CMP)에 기초하여 스텝 코드(STC)를 결정할 수 있다. 또한 제어 로직(562)는 스텝 코드(STC)의 결정이 완료되면 캘리브레이션 완료 신호(CALDONE)를 활성화할 수 있다. 저장부(566)는 결정된 스텝 코드(STC)를 저장한다. 일 실시예에서, 저장부(566)는 비교 신호(CMP)에 동기하여 가변 코드(VRC)를 래치하여 저장하는 래치 회로로 구현될 수 있다. 선택부(568)는, 캘리브레이션 모드에서, 제어 로직(562)으로부터의 가변 코드(VRC)를 이득 제어 신호(GCON)로서 출력하고, 노말 동작 모드에서 저장부(566)로부터의 스텝 코드(STC)를 이득 제어 신호(GCON)로서 출력한다. 선택부(568)의 동작은 선택 신호(SEL)에 응답하여 수행될 수 있다. 선택 신호(SEL)는 캘리브레이션 인에이블 신호(CALEN) 자체이거나 캘리브레이션 인에이블 신호(CALEN)에 응답하여 제어 로직(562)에서 발생되는 신호일 수 있다.
도 16은 도 14의 이득 제어 회로의 캘리브레이션 모드에서의 동작의 일 예를 나타내는 타이밍도이다.
도 14, 도 15 및 도 16을 참조하면, 캘리브레이션 인에이블 신호(CALEN)가 활성화됨으로써 캘리브레이션 모드가 시작될 수 있다. 홀수 번째 시점들(T1, T3, T5, T7, T9, T11)은 제어 로직(562)에 의한 이득 제어 신호(GCON)의 변경 시점을 나타낸다. 제어 로직(562)는 홀수 번째 시점들(T1, T3, T5, T7, T9, T11)에서 이득 제어 신호(GCON)의 값, 즉 가변 코드(VRC)의 값을 순차적으로 증가할 수 있다. 이득 제어 신호(GCON)의 증가에 따라서 복원 클록 신호(CLK)의 주파수(CLK_FREQ)는 초기 주파수(fo)에서부터 단위 변화량(df) 만큼씩 순차적으로 증가할 수 있다.
한편, 홀수 번째 시점들(T1, T3, T5, T7, T9, T11)은 카운터(540)의 카운트 시작 시점을 나타내고, 짝수 번째 시점들(T2, T4, T6, T8, T10)은 카운터(540)의 카운트 종료 시점을 나타낼 수 있다. 다시 말해, 타이밍 콘트롤러(520)는 홀수 번째 시점들(T1, T3, T5, T7, T9, T11)에서 카운트 시작 신호(RUN)을 활성화하고 짝수 번째 시점들(T2, T4, T6, T8, T10)에서 카운트 종료 신호(RST)를 활성화할 수 있다.
카운터(540)는 카운트 시작 신호(RUN) 및 카운트 종료 신호(RST)에 동기하여 이득 제어 신호(GCON)의 변화하는 값들에 상응하는 복원 클록 신호(CLK)의 주파수(CLK_FREQ)의 값들을 각각 카운트하여 카운트 신호(CNT)를 발생한다. 제어 로직(562)는 초기 주파수(fo)에 상응하는 카운트 값('400')을 기준으로 주파수 변화량(dCNT)을 계산하여 제공한다. 비교기(564)는 주파수 변화량(dCNT)과 기준 값(dTH)를 비교하여 비교 신호(CMP)를 발생한다. 예를 들어, 주파수 변화량(dCNT)이 기준 값(dTH)보다 작은 동안에는 비교 신호(CMP)가 로직 로우 레벨을 유지하다가 주파수 변화량(dCNT)이 기준 값(dTH)보다 크게 되는 시점(T10)에서 비교 신호(CMP)가 로직 하이 레벨로 활성화될 수 있다. 제어 로직(562)는 비교 신호(CMP)의 활성화에 응답하여 전술한 캘리브레이션 완료 신호(CALDONE)를 활성화할 수 있다.
예를 들어, 기준 클록 신호(RCK)의 주파수가 25 MHz 이고 카운트 시간(T1~T2)이 기준 클록 신호(RCK)의 4 사이클 주기이고, 복원 클록 신호(CLK)의 타겟 주파수가 2500 MHz라면 초기 주파수(fo)에 상응하는 카운트 값은 '400'이 된다. 만약 타겟 주파수 스텝(fBB)이 40 MHz라면 주파수 변화량(dCNT)은 6.4의 값을 가져야 한다. 이 경우 도 16에 도시된 바와 같이, 비교 신호(CMP)는 주파수 변화량(dCNT)이 6일 때 까지는 비활성화된 상태를 유지하다가 주파수 변화량(dCNT)이 8이 될 때 활성화된다. 결과적으로 타겟 주파수 스텝(fBB)인 40 MHz에 상응하는 스텝 코드(STC)의 값, 즉 이득 제어 신호(GCON)의 값은 '3' 또는 '4'로 결정될 수 있다.
카운트 시간(T1~T2)을 증가시킬수록 캘리브레이션 해상도는 증가할 수 있다. 또한 도 18 및 도 19를 참조하여 설명하는 버렉터 어레이의 단위 커패시턴스 변화량이 작을수록 캘리브레이션 해상도가 증가할 수 있다. 캘리브레이션 해상도를 증가할수록 주파수 스텝(fBB)을 목표 값에 가깝게 결정할 수 있다. 그러나 캘리브레이션 해상도를 증가시킬수록 캘리브레이션 시간이 증가하거나 회로의 면적이 증가한다. 따라서, 이러한 트레이드- 오프의 관계에 있는 요인들을 고려하여 적절한 캘리브레이션 해상도를 구현할 수 있다.
도 17은 본 발명의 일 실시예에 따른 주파수 스텝의 캘리브레이션 방법을 나타내는 순서도이다.
도 14 내지 도 17을 참조하면, 캘리브레이션 모드를 시작할 준비가 완료되면, 캘리브레이션 인에이블 신호(CALEN)가 활성화된다(S110). 전술한 바와 같이, 캘리브레이션 인에이블 신호(CALEN)는 클록 데이터 복원 회로를 포함하는 수신기의 제어 회로로부터 제공될 수 있다.
캘리브레이션 모드가 시작되면 이득 제어 회로(500)는 주파수 스텝(fBB)의 캘리브레이션을 위한 값들 및 회로 상태들을 초기화한다(S111). 예를 들어, 이득 제어 회로(500)는 이득 제어 신호(GCON)의 값을 최소값으로 초기화할 수 있다.
이후, 이득 제어 회로(500)는 일정 시간 동안, 예를 들어, 기준 클록 신호(RCK)의 수 사이클 주기 동안 대기한다(S112). 이러한 대기 시간을 갖는 것은 발진 회로(400)의 정착 시간(settle time)을 확보하기 위함이다.
대기 시간이 경과한 후, 이득 제어 회로(500)의 카운터(540)는 복원 클록 신호(CLK)의 주파수를 카운트한다(S113). 이득 제어 회로(500)의 비교기(564)는 주파수 변화량(dCNT)을 기준 값(dTH)과 비교한다(S114). 주파수 변화량(dCNT)이 기준 값(dTH)보다 큰 경우(S114: YES), 이득 제어 회로(500)는 스텝 코드(STC)를 저장부(566)에 저장한다(S117). 또한 이득 제어 회로(500)는 캘리브레이션 완료 신호(CALDONE)를 활성화하고(S118) 캘리브레이션 모드가 종료된다.
주파수 변화량(dCNT)이 기준 값(dTH)보다 작은 경우(S114: NO), 이득 제어 회로(500)의 제어 로직(562)은 이득 제어 신호(GCON)가 최대값인지를 판별한다(S115). 이득 제어 신호(GCON)가 최대값이 아닌 경우(S115: NO), 이득 제어 회로(500)는 이득 제어 신호(GCON)의 값을 증가하고(S116), 전술한 동작들을 반복한다.
이득 제어 신호(GCON)가 최대값인 경우(S115: YES), 제어 로직(562)은 이득 제어 신호(GCON)의 최소값부터 최대값까지 변화시키는 스캔 동작이 최대 회수(N)만큼 수행되었는지를 판별한다(S120).
스캔 동작이 최대 회수(N)만큼 수행되지 않은 경우(S120: NO), 이득 제어 회로(500)는 이득 제어 신호(GCON)의 값을 최소값으로 초기화하고 전술한 동작을 반복한다. 스캔 동작이 최대 회수(N)만큼 수행된 경우(S120: YES), 이득 제어 회로(500)는 미리 결정된 디폴트값을 저장부(566)에 저장한다(S121).
도 18은 도 1의 클록 데이터 복원 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이고, 도 19는 도 18의 발진 회로에 포함되는 버렉터 어레이의 일 실시예를 나타내는 도면이고, 도 20은 도 18의 발진 회로의 동작을 나타내는 타이밍도이다.
도 18에는 적분 경로 회로(200)에서 발생되는 적분 제어 신호(IPCON)에 의해 제어되는 회로 부분 및 자동 주파수 제어 회로(600)에서 발생되는 자동 주파수 제어 코드(AFCC)에 의해 제어되는 부분은 도시가 생략되어 있다. 발진 회로(400a)의 동작 전압 및/또는 동작 전류는 적분 제어 신호(IPCON) 및 자동 주파수 제어 코드(AFCC)에 의해 제어될 수 있다. 이러한 제어 방법에 따라서, 발진 회로(400a)는 전류 제어 발진기(CCO, current controlled oscillator), 전압 제어 발진기(VCO, voltage-controlled oscillator), 디지털 제어 발진기(DCO, digitally-controlled oscillator)와 같은 다양한 방식으로 구현될 수 있다.
도 18을 참조하면, 발진 회로(400a)는 링 오실레이터를 포함할 수 있다. 링 오실레이터는 복수의 단위 회로들(UC1~UC4) 및 단위 회로들(UC1~UC4) 사이의 노드들에 각각 결합된 복수의 버렉터 어레이들(VA1~VA4)을 포함할 수 있다. 도 18에는 4개의 단위 회로들을 도시하고 있으나 이는 예시적인 것으로서 그 개수는 다양하게 결정될 수 있다.
단위 회로들(UC1~UC4)은 순차적으로 케스케이드 결합되고 케스케이드 결합의 마지막 단위 회로(UC4)의 출력이 상기 케스케이드 결합의 첫 번째 단위 회로(UC1)의 입력으로 제공되는 링 오실레이터를 형성할 수 있다. 도 18에 도시된 바와 같이, 단위 회로들(UC1~UC4)은 차동 증폭기(AMP)로 구현될 수 있다. 제1 단위 회로(UC1)는 차동 쌍을 이루는 제1 클록 신호(CK1) 및 제5 클록 신호(CK5)를 발생하고, 제2 단위 회로(UC2)는 차동 쌍을 이루는 제2 클록 신호(CK2) 및 제6 클록 신호(CK6)를 발생하고, 제3 단위 회로(UC3)는 차동 쌍을 이루는 제3 클록 신호(CK3) 및 제7 클록 신호(CK7)를 발생하고, 제4 단위 회로(UC4)는 차동 쌍을 이루는 제4 클록 신호(CK4) 및 제8 클록 신호(CK8)를 발생한다. 제1 내지 제8 클록 신호들(CK1~CK8) 중 하나가 복원 클록 신호(CLK)로서 제공될 수 있다.
버렉터 어레이들(VA1~VA4)들은 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)에 응답하여 복원 클록 신호(CLK)의 주파수를 주파수 스텝(fBB) 만큼 조절한다.
도 19에는 하나의 버렉터 어레이(VA)가 예시되어 있으며, 도 18의 버렉터 어레이들(VA1~VA4)은 모두 동일한 구성을 가질 수 있다. 도 19를 참조하면, 버렉터 어레이(VA)는 차동 증폭기(AMP)의 포지티브 단자(+)와 네거티브 단자(-) 사이에 결합된 복수의 커패시터들(C1~C4)을 포함하고, 커패시터들(C1~C4)에 업 제어 신호(UPCON)의 비트들(UPCON[0]~UPCON[3]) 및 다운 제어 신호(DPCON)의 비트들(DPCON[0]~DPCON[3)])이 각각 인가된다. 커패시터들의 일 측에 로직 하이 레벨의 전압이 인가되면 커패시턴스가 상대적으로 감소되어 복원 클록 신호(CLK)의 주파수가 상대적으로 증가하고, 반대로 로직 로우 레벨의 전압이 인가되면 커패시턴스가 상대적으로 증가하여 복원 클록 신호(CLK)의 주파수가 상대적으로 감소한다.
일 실시예에서, 제2 커패시터(C2)의 사이즈는 제1 커패시터(C1)의 사이즈의 2배이고, 제3 커패시터(C3)의 사이즈는 제2 커패시터(C2)의 사이즈의 2배이고, 제4 커패시터(C4)의 사이즈는 제3 커패시터(C3)의 사이즈의 2배로 구현될 수 있다. 이러한 구성을 통하여 주파수 스텝(fBB)의 크기가 이진화될 수 있다.
노말 동작 모드에서 업 신호(UP)가 비활성화된 경우에는 업 제어 신호(UPCON)의 비트들(UPCON[0]~UPCON[3])이 모두 로직 로우 레벨을 갖고, 업 신호(UP)가 활성화된 경우에는 업 제어 신호(UPCON)의 비트들(UPCON[0]~UPCON[3]) 중 스텝 코드(STC)에 상응하는 비트들이 로직 하이 레벨로 천이할 수 있다. 한편, 노말 동작 모드에서 다운 신호(DN)가 비활성화된 경우에는 다운 제어 신호(DPCON)의 비트들(DPCON[0]~DPCON[3])이 모두 로직 하이 레벨을 갖고, 다운 신호(DN)가 활성화된 경우에는 다운 제어 신호(DPCON)의 비트들(DPCON[0]~DPCON[3]) 중 스텝 코드(STC)에 상응하는 비트들이 로직 로우 레벨로 천이할 수 있다. 결과적으로 업 신호(UP)가 활성화되면 스텝 코드(STC)에 상응하는 주파수 스텝(fBB)만큼 복원 클록 신호(CLK)의 주파수가 증가하고, 다운 신호(DN)가 활성화되면 스텝 코드(STC)에 상응하는 주파수 스텝(fBB)만큼 복원 클록 신호(CLK)의 주파수가 감소할 수 있다.
도 18의 실시예에서는 모든 버렉터 어레이들(VA1~VA4)에 업 제어 신호(UPCON) 및 다운 제어 신호(DPCON)가 공통으로 인가된다. 이 경우, 제1 내지 제8 클록 신호들(CK1~CK8)의 위상 차는 도 20에 도시된 바와 같이 45도씩 균일하게 형성될 수 있다.
도 21은 도 1의 클록 데이터 복원 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이다.
도 21을 참조하면, 발진 회로(400b)는 링 오실레이터를 포함할 수 있다. 링 오실레이터는 복수의 단위 회로들(UC1~UC5) 및 단위 회로들(UC1~UC5) 사이의 노드들에 각각 결합된 복수의 버렉터 어레이들(VA1~VA5)을 포함할 수 있다. 도 21에는 5개의 단위 회로들을 도시하고 있으나 이는 예시적인 것으로서 그 개수는 다양하게 결정될 수 있다.
도 18의 단위 회로들(UC1~UC4)이 차동 증폭기(AMP)로 구현된 반면에, 도 21의 단위 회로들(UC1~UC5)은 인버터들(INV)로 구현되어 싱글-엔디드 링 오실레이터를 형성할 수 있다. 그 밖의 사항은 전술한 설명과 동일 또는 유사하므로 중복되는 설명은 생략한다.
도 22는 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다.
도 22를 참조하면, 집적 회로(integrated circuit)(1100)는 위상 검출기(phase detector)(PD)(101), 적분 경로 회로(integral path circuit)(IPC)(201), 비례 경로 회로(proportional path circuit)(PPC)(301), 발진 회로(oscillation circuit)(OSC)(401) 및 이득 제어 회로(gain control circuit)(GCC)(501)를 포함한다. 도 22의 집적 회로(1100)는 도 1의 클록 데이터 복원 회로(1000)와 유사하므로 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
위상 검출기(101)는 입력 신호(SIN)로서 클록 신호 또는 데이터 신호를 수신할 수 있다. 입력 신호(SIN)가 클록 신호인 경우 집적 회로(1100)는 위상 고정 루프(PLL, phase-locked loop)로서의 기능을 수행할 수 있고, 입력 신호(SIN)가 데이터 신호인 경우 집적 회로(1100)는 전술한 클록 데이터 복원 회로로서의 기능을 수행할 수 있다.
도 1의 비례 경로 회로(300) 및 이득 제어 회로(500)와는 다르게, 도 22의 비례 경로 회로(301) 및 이득 제어 회로(501)는 제1 그룹에 속하는 이득 제어 신호(GCONA)와 업/다운 제어 신호들(UPCONA, DPCONA) 및 제2 그룹에 속하는 이득 제어 신호(GCONB)와 업/다운 제어 신호들(UPCONB, DPCONB)을 발생한다.
도 23은 도 22의 회로에 포함되는 발진 회로의 일 실시예를 나타내는 도면이고, 도 24는 도 23의 발진 회로의 동작을 나타내는 타이밍도이다. 도 23의 발진 회로(401)는 도 18의 발진 회로(400a)와 유사하므로 중복되는 설명은 생략한다.
도 23을 참조하면, 버렉터 어레이들(VA1~VA4)은 복수의 그룹들, 예를 들어, 제1 그룹 및 제2 그룹으로 그룹화되고, 그룹들의 각각에 대하여 이득 제어 신호(GCON)의 코드 값이 독립적으로 결정될 수 있다. 제1 그룹은 제1 및 제3 버렉터 어레이들(VA1, VA3)을 포함하고 제2 그룹은 제2 및 제4 버렉터 어레이들(VA2, VA4)을 포함한다. 제1 그룹의 버렉터 어레이들(VA1, VA3)에는 제1 이득 제어 신호(GCONA)에 상응하는 제1 업 제어 신호(UPCONA) 및 제1 다운 제어 신호(DPCONA)가 인가되고 제2 그룹의 버렉터 어레이들(VA2, VA4)에는 제2 이득 제어 신호(GCONB)에 상응하는 제2 업 제어 신호(UPCONB) 및 제2 다운 제어 신호(DPCONB)가 인가될 수 있다. 제1 그룹 및 제2 그룹에 대한 스텝 코드(STC)를 각각 결정하기 위하여 이득 제어 회로(501)는 전술한 바와 같은 주파수 스텝(fBB)의 캘리브레이션을 독립적으로 두 번 수행할 수 있다.
이 경우, 도 24에 도시된 바와 같이, 제1 그룹에 상응하는 클록 신호들(CK1, CK3, CK5, CK7)의 위상 차는 90도씩 균일하게 형성되고, 제2 그룹에 상응하는 클록 신호들(CK2, CK4, CK6, CK8)의 위상 차는 90도씩 균일하게 형성될 수 있다. 반면에 제1 그룹과 제2 그룹은 각각 독립적으로 주파수 스텝(fBB)이 결정되었기 때문에 위상 차가 45도와 다른 값으로 형성될 수 있다. 도 18의 경우에 캘리브레이션 모드에서 2N개의 단위로 버렉터가 온-오프된다면 도 23의 경우에는 캘리브레이션 모드에서 N개의 단위로 버렉터가 온-오프될 수 있다. 결과적으로 동일한 버렉터 어레이 구성에 대하여 도 23의 경우는 도 18의 경우보다 캘리브레이션 해상도를 2배 증가시킬 수 있다.
도 25 및 도 26은 본 발명의 실시예들에 따른 클록 데이터 복원 회로의 노말 동작 모드에서의 동작들을 나타내는 타이밍도들이다.
도 25는 클록 데이터 복원 회로의 위상 검출기가 뱅뱅 위상 검출기로 구현된 경우에 해당한다. 노말 동작 모드에서는 캘리브레이션 모드에서 결정된 스텝 코드(STC)가 이득 제어 신호(GCON)로서 제공된다. 전술한 바와 같이, 본 발명의 실시예들에 따라서, 주파수 스텝(fBB)은 스텝 코드(STC)의 결정을 위한 캘리브레이션을 통하여 동작 조건에 관계 없이 일정하게 설정될 수 있다.
도 1 및 도 25를 참조하면, 뱅뱅 위상 검출기(100)는 입력 데이터 신호(IDAT)의 위상이 복원 클록 신호(CLK)의 위상보다 앞서는 경우에는 업 신호(UP)가 활성화되고 다운 신호(DN)가 비활성화되고, 반대로 입력 데이터 신호(IDAT)의 위상이 복원 클록 신호(CLK)의 위상보다 뒤지는 경우에는 다운 신호(DN)가 활성화되고 업 신호(UP)가 비활성화되도록 업 신호(UP) 및 다운 신호(DN)를 발생할 수 있다.
적분 경로 회로(200)는 업 신호(UP)와 다운 신호(DN)의 누적 결과에 기초하여 복원 클록 신호(CLK)의 주파수(CLK_FREQ)를 초기 주파수(f0)로부터 적분 경로 주파수 단위 변경량(α)만큼 증가시키거나 감소시키도록 발진 회로(400)를 제어할 수 있다. 예를 들어, 도 25에 도시된 바와 같이, 업 신호(UP)와 다운 신호(DN)의 누적 결과에 기초하여, 제1 시점(T1) 및 제2 시점(T2)에서는 복원 클록 신호(CLK)의 주파수가 단위 변경량(α)만큼씩 순차적으로 증가하고, 제3 시점(T3) 및 제4 시점(T4)에서는 단위 변경량(α)만큼씩 순차적으로 감소할 수 있다.
또한, 비례 경로 회로(300)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 복원 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량, 즉 주파수 스텝(fBB)만큼 증가시키거나 감소시킬 수 있다. 예를 들어, 도 25에 도시된 바와 같이, 업 신호(UP)와 다운 신호(DN)에 기초하여 제1 시구간(T1~T2) 및 제2 시구간(T2~T3) 동안에는 복원 클록 신호(CLK)의 주파수가 주파수 스텝(fBB)만큼 증가하고, 제3 시구간(T3~T4) 동안에는 복원 클록 신호(CLK)의 주파수가 주파수 스텝(fBB)만큼 감소할 수 있다.
도 26은 클록 데이터 복원 회로의 위상 검출기가 선형 위상 검출기로 구현된 경우에 해당한다. 노말 동작 모드에서는 캘리브레이션 모드에서 결정된 스텝 코드(STC)가 이득 제어 신호(GCON)로서 제공된다. 전술한 바와 같이, 본 발명의 실시예들에 따라서, 주파수 스텝(fBB)은 스텝 코드(STC)의 결정을 위한 캘리브레이션을 통하여 동작 조건에 관계 없이 일정하게 설정될 수 있다.
도 1 및 도 26을 참조하면, 선형 위상 검출기(100)는 입력 데이터 신호(IDAT)의 위상이 복원 클록 신호(CLK)의 위상보다 앞서는 경우에는 업 신호(UP)의 활성화 시간이 다운 신호(DN)의 활성화 시간이 더 길고, 반대로 입력 데이터 신호(IDAT)의 위상이 복원 클록 신호(CLK)의 위상보다 뒤지는 경우에는 다운 신호(DN)의 활성화 시간이 업 신호(UP)의 활성화 시간이 더 길도록 업 신호(UP) 및 다운 신호(DN)를 발생할 수 있다.
적분 경로 회로(200)는 업 신호(UP)와 다운 신호(DN)의 누적 결과에 기초하여 복원 클록 신호(CLK)의 주파수(CLK_FREQ)를 초기 주파수(f0)로부터 적분 경로 주파수 단위 변경량(α)만큼 증가시키거나 감소시키도록 발진 회로(400)를 제어할 수 있다. 예를 들어, 도 26에 도시된 바와 같이, 업 신호(UP)와 다운 신호(DN)의 누적 결과에 기초하여, 제1 시점(T1) 및 제3 시점(T3)에서는 복원 클록 신호(CLK)의 주파수가 단위 변경량(α)만큼씩 순차적으로 증가하고, 제5 시점(T5) 및 제7 시점(T7)에서는 단위 변경량(α)만큼씩 순차적으로 감소할 수 있다.
또한, 비례 경로 회로(300)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 복원 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량, 즉 주파수 스텝(fBB)만큼 증가시키거나 감소시킬 수 있다. 예를 들어, 도 26에 도시된 바와 같이, 업 신호(UP)와 다운 신호(DN)에 기초하여 제1 시구간(T1~T2) 및 제2 시구간(T3~T4) 동안에는 복원 클록 신호(CLK)의 주파수가 주파수 스텝(fBB)만큼 증가하고, 제3 시구간(T5~T6) 및 제4 시구간(T7~T8)에는 복원 클록 신호(CLK)의 주파수가 주파수 스텝(fBB)만큼 감소할 수 있다.
도 27은 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
도 27을 참조하면, 시스템(2000)은 송신기(1200), 통신 채널(1240) 및 수신기(1250)를 포함할 수 있다. 송신기(1200)는 통신 채널(1240)을 통하여 수신기(1250)에 입력 데이터 신호를 전송할 수 있다. 송신기(1200)는 클록 신호를 생성하는 클록 생성기(1230)(예를 들어, 위상 고정 루프 회로), 및 클록 생성기(1230)에 의해 생성된 클록 신호에 응답하여 통신 채널(1240)에 입력 데이터 신호를 전송하는 드라이버(1220)를 포함할 수 있다. 일 실시예에서, 송신기(1200)는 직렬화기(1210)를 더 포함할 수 있고, 드라이버(1220)가 전송하는 입력 데이터 신호는 직렬화기(1210)에 의해 직렬화된 신호일 수 있다.
수신기(1250)는 통신 채널(1240)을 통하여 수신된 입력 데이터 신호에 기초하여 복원 클록 신호(CLK) 및 복원 데이터 신호(RDAT)를 생성하는 클록 데이터 복원 회로(1270)를 포함할 수 있다. 클록 데이터 복원 회로(1270)는 도 1의 클록 데이터 복원 회로(1000)일 수 있다. 전술한 바와 같이, 본 발명의 실시예들에 따라서, 클록 데이터 복원 회로(1270)는 복원 클록 신호(CLK)의 주파수 스텝(fBB)이 동작 조건에 관계 없이 일정하도록 비례 경로의 이득을 제어함으로써 동작 조건에 관계 없이 균일한 주파수 전달 특성을 구현하여 클록 데이터 복원 회로(1270) 및 이를 포함하는 수신기(1250)의 성능을 향상시킬 수 있다.
일 실시예에서, 통신 채널(1240)은 직렬 통신 채널이고, 상기 입력 데이터 신호 및 복원 데이터 신호(RDAT)는 각각 직렬 입력 데이터 신호 및 직렬 복원 데이터 신호일 수 있다. 이 경우, 수신기(1250)는, 클록 데이터 복원 회로(1270)에 의해 생성된 복원 클록 신호(CLK)에 기초하여 클록 데이터 복원 회로(1270)에 의해 생성된 직렬 복원 데이터 신호(RDAT)를 병렬화하는 병렬화기(1280)를 더 포함할 수 있다. 또한, 일 실시예에서, 수신기(1250)는 통신 채널(1240)을 통하여 수신된 상기 입력 데이터 신호에 대한 균등화를 수행하는 이퀄라이저(1260)를 더 포함할 수 있다.
실시예에 따라, 통신 채널(1240)은 이더넷(Ethernet), PCI-e(Peripheral Component Interconnect express), SATA(Serial Advance Technology Attachment), USB(Universal Serial Bus), DP(DisplayPort) 등의 임의의 통신 채널일 수 있고, 수신기(1250)는 이더넷, PCI-e, SATA, USB, DP 등의 임의의 수신기일 수 있다.
본 발명의 실시예들은 데이터를 수신하는 수신기 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복원 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 발생하고, 상기 입력 데이터 신호와 상기 복원 클록 신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 검출기;
    이득 제어 신호에 기초하여 상기 업 신호 및 상기 다운 신호를 업 제어 신호 및 다운 제어 신호로 변환하는 비례 경로 회로;
    상기 업 신호 및 상기 다운 신호를 누적하여 적분 제어 신호를 발생하는 적분 경로 회로;
    상기 적분 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 결정하고, 상기 업 제어 신호 및 상기 다운 제어 신호에 기초하여 상기 복원 클록 신호의 주파수를 주파수 스텝만큼 조절하는 발진 회로; 및
    상기 주파수 스텝이 동작 조건에 관계 없이 일정하도록 상기 이득 제어 신호를 발생하는 이득 제어 회로를 포함하고,
    상기 이득 제어 회로는,
    캘리브레이션 모드에서, 기준 클록 신호에 기초하여 카운트 시작 신호 및 카운트 종료 신호를 발생하는 타이밍 콘트롤러;
    상기 캘리브레이션 모드에서, 상기 카운트 시작 신호 및 상기 카운트 종료 신호에 기초하여 상기 복원 클록 신호의 주파수를 카운트한 카운트 신호를 발생하는 카운터; 및
    상기 캘리브레이션 모드에서, 순차적으로 변화하는 가변 코드를 상기 이득 제어 신호로서 출력하고 상기 카운트 신호의 값에 기초하여 상기 동작 조건에 관계 없이 상기 주파수 스텝이 일정하게 하는 스텝 코드를 결정하는 이득 콘트롤러를 포함하는 클록 데이터 복원 회로.
  2. 제1 항에 있어서,
    상기 이득 제어 신호, 상기 업 제어 신호 및 상기 다운 제어 신호는 디지털 신호들인 것을 특징으로 하는 클록 데이터 복원 회로.
  3. 제1 항에 있어서,
    상기 이득 제어 회로는,
    상기 캘리브레이션 모드에서, 상기 스텝 코드를 결정하기 위하여 순차적으로 변화하는 가변 코드를 상기 이득 제어 신호로서 출력하고,
    노말 동작 모드에서, 상기 캘리브레이션 모드에서 결정된 상기 스텝 코드를 상기 이득 제어 신호로서 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  4. 삭제
  5. 제1 항에 있어서,
    상기 이득 콘트롤러는,
    상기 캘리브레이션 모드에서 결정된 상기 스텝 코드를 노말 동작 모드에서 상기 이득 제어 신호로서 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  6. 제1 항에 있어서,
    상기 이득 콘트롤러는,
    상기 카운트 신호의 값에 기초하여 상기 복원 클록 신호의 주파수 변화량을 측정하고 상기 주파수 변화량을 기준 값과 비교하여 상기 스텝 코드를 결정하는 것을 특징으로 하는 클록 데이터 복원 회로.
  7. 제1 항에 있어서,
    상기 이득 콘트롤러는,
    상기 캘리브레이션 모드에서, 상기 복원 클록 신호의 주파수 변화량을 기준 값과 비교하여 비교 신호를 발생하는 비교기;
    상기 캘리브레이션 모드에서, 상기 가변 코드를 발생하고 상기 카운트 신호에 기초하여 상기 복원 클록 신호의 주파수 변화량을 제공하고 상기 비교 신호에 기초하여 상기 스텝 코드를 결정하는 제어 로직;
    상기 스텝 코드를 저장하는 저장부; 및
    상기 캘리브레이션 모드에서 상기 제어 로직으로부터의 상기 가변 코드를 상기 이득 제어 신호로서 출력하고 노말 동작 모드에서 상기 저장부로부터의 상기 스텝 코드를 상기 이득 제어 신호로서 출력하는 선택부를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  8. 제1 항에 있어서,
    상기 비례 경로 회로는,
    복수 비트의 상기 이득 제어 신호에 기초하여 상기 업 신호를 복수 비트의 상기 업 제어 신호로 변환하는 업 비례 경로 회로; 및
    상기 이득 제어 신호에 기초하여 상기 다운 신호를 복수 비트의 상기 다운 제어 신호로 변환하는 다운 비례 경로 회로를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  9. 제1 항에 있어서,
    상기 발진 회로는 링 오실레이터를 포함하고,
    상기 링 오실레이터는,
    상기 복원 클록 신호를 발생하는 복수의 단위 회로들; 및
    상기 단위 회로들 사이의 노드들에 각각 결합되고 상기 업 제어 신호 및 상기 다운 제어 신호에 응답하여 상기 복원 클록 신호의 주파수를 상기 주파수 스텝만큼 조절하는 버렉터 어레이들을 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  10. 제9 항에 있어서,
    상기 버렉터 어레이들은 복수의 그룹들로 그룹화되고,
    상기 그룹들의 각각에 대하여 상기 이득 제어 신호의 코드 값이 독립적으로 결정되는 것을 특징으로 하는 클록 데이터 복원 회로.
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