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JP5085405B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、可変抵抗素子への電圧印加によって不揮発にデータの書き込みを行う不揮発性半導体記憶装置に関する。
近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置してなる不揮発性メモリが注目されている。
この種の不揮発性メモリとしては、可変抵抗素子にカルコゲナイド素子を使用したＰＣＲＡＭ（Ｐｈａｓｅ−ｃａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりセルアレーが構成できるからである。このメモリ層を積層することで、アレー部の面積を増大させることなくメモリ容量を大きくすることを目的とするのが三次元積層抵抗変化メモリである。
ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば６．０Ｖ程度のプログラム電圧を１０ｎｓ程度印加することでなされる。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を「プログラム」、又は「セット」と呼ぶ。また、データがプログラムされた可変抵抗素子に２．０Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」、又は「リセット」と呼ぶ。
このような可変抵抗素子の抵抗値を読み出すには、可変抵抗素子に所定の電圧を印加して可変抵抗値に流れる電流値を検出すれば良い。いま、可変抵抗素子部分に０．５Ｖの電圧をかけたいとしたら、ダイオードでロスする分の電圧Ｖｆを足し合わせた０．５Ｖ＋Ｖｆの電圧を実際のビット線に印加する必要がある。このビット線電圧はセンスアンプ部のクランプトランジスタのゲートにクランプ電圧を発生することで生成され、このクランプ電圧を生成するのがビット線クランプ電圧発生回路である。
しかし、ダイオードのロス分Ｖｆは温度依存性をもつので、もし上記クランプ電圧、最終的にはビット線電圧が温度依存性をもたないとすれば、可変抵抗素子部分に印加される電圧が温度依存性を持つことになる。従って、同じ可変抵抗素子でも温度によって可変抵抗素子部分に流す電流が異なってくるので、センスする時の１，０判定点がずれ、センスマージンを削るという問題がある。
特表２００２−５４１６１３号
本発明は、可変抵抗素子に印加される電圧の温度依存性を排除して正確なデータアクセスが可能な不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及びこの可変抵抗素子をスイッチングする非オーミック素子からなるメモリセルを備えたメモリセルアレイと、前記第１又は第２の配線に対して与えられる、前記メモリセルのアクセスに必要なクランプ電圧を生成するクランプ電圧発生回路とを備え、前記クランプ電圧発生回路が、前記非オーミック素子の温度特性を補償する温度補償機能を有することを特徴とする。
本発明によれば、可変抵抗素子に印加される電圧の温度依存性を排除して正確なデータアクセスが可能な不揮発性半導体記憶装置を提供することができる。
［第１の実施形態］
以下、図面を参照して、この発明の第１の実施形態を説明する。
［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリブロック及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。ここでは、シリコン基板２１上に４層のセルアレイＣＡ０〜ＣＡ３を積層した例を示している。各セルアレイのワード線ＷＬは、ビア配線２４により共通接続されて基板２１上のロウ制御回路２３に接続される。各セルアレイＣＡ０〜ＣＡ３のビット線ＢＬは独立にそれぞれビア配線２５を介して、基板２１上のカラム制御回路２２に接続される。
図８は、図１のメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＳＤを用い、説明を簡単にするため、１層構造であるとして説明を進める。
図８において、メモリセルアレイＭＡのメモリセルＭＣは、直列接続されたダイオードＳＤ及び可変抵抗素子ＶＲにより構成される。ダイオードＳＤのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３に接続されている。
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図８に示した回路とは、ダイオードＳＤの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
［不揮発性メモリの動作］
次に、このように構成された不揮発性半導体メモリの動作について説明する。
いま、図８の点線円で示すように、ワード線ＷＬ０及びビット線ＢＬ０につながるメモリセルＭＣを選択セルＡとしてデータの消去及び書き込みを行う場合を想定する。データの消去は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば２．０Ｖ程度の消去電圧ＶＥＲＡを印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すリセット動作により行う。可変抵抗素子ＶＲへのデータの書き込み（プログラム）は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば６．０Ｖ程度（電流値は１０ｎＡ程度）のプログラム電圧ＶＰＧＭを１０ｎｓ〜１００ｎｓだけ印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。データの消去は、“１”データの書き込みでリセット動作、データの書き込みは、“０”データの書き込みでセット動作となる。メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、図９に示すように、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。
［ＲｅＲＡＭの読み出し／書き込み回路と動作］
次に、具体的なＲｅＲＡＭの読み出し／書き込み回路とその動作を説明する。
図１０は、読み出し／書き込み回路を構成するカラム制御回路２の詳細を示している。カラム制御回路２は、ビット線セレクタ１０１と、これにより選択されるビット線に接続される書き込みバッファ１０２及び読み出しバッファ１０３とを有する。書き込みバッファ１０２及び読み出しバッファ１０３は、データ入出力バッファ４を介してデータ線Ｉ／Ｏと接続されている。
ビット線セレクタ１０１として、ここでは４つのビット線ＢＬ＜０＞〜＜３＞の一つを、選択信号ＢＬＳ＜０＞〜＜３＞により駆動されて選択する４つの選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３を有する回路を例示している。選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３は高耐圧トランジスタである。ビット線ＢＬ＜０＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とし、非選択ワード線には書き込み，読み出しに応じて選択される阻止電圧Ｖｂ（図８ではＶＰＧＭに対応）を与える。
なお、図７で説明した３次元セルアレイの場合には、ビット線セレクタ１０１は、セルアレイ選択とセルアレイ内ビット線選択とを必要とするから、実際にはより複雑なものとなるが、ここでは単純に４ビット線の一つを選択する構成を例として示している。
セレクタ１０１で選択されたビット線は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ４がオンすると書き込みバッファ１０２に接続され、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５がオンすると読み出しバッフア１０３に接続される。これらのＮＭＯＳトランジスタＭＮ４，ＭＮ５も高耐圧トランジスタである。
書き込みバッファ１０２は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ７からなるＣＭＯＳドライバを有する。ＰＭＯＳトランジスタＭＰ２は、活性化用ＰＭＯＳトランジスタＭＰ１を介して電圧印加ノードＶＷＥに、ＮＭＯＳトランジスタＭＮ７は活性化用ＮＭＯＳトランジスタＮＭ８を介して接地ノードＶｓｓに接続されている。ＣＭＯＳドライバの共通ゲートには、書き込みデータがレベルシフタＬ／Ｓを介して与えられる。
一方、読み出しバッフア１０３はセンスアンプＳ／Ａを有する。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いることができる。図１１〜図１３にセンスアンプＳ／Ａの例を示す。
図１１のセンスアンプＳ／Ａは、電荷転送型のシングルエンド型センスアンプで、クランプトランジスタＭＮ１１を介してビット線ＢＬに接続され、ＰＭＯＳトランジスタＭＰ１１からなる電流源回路２１１を有する。ＰＭＯＳトランジスタＭＰ１１とクランプトランジスタＭＮ１１の接続ノードがセンスノードＮｓｅｎである。センスノードＮｓｅｎは、差動アンプ２１２の一方の入力端に接続されている。差動アンプ２１２の他方の入力端には参照レベルＶＲＥＦが与えられている。
このセンスアンプＳ／Ａでは、センスノードＮｓｅｎを予めプリチャージしておき、メモリ素子の流す電流分を電荷転送する際に増幅されたセンスノードＮｓｅｎの電圧変化を検知する。センスノードＮｓｅｎのレベルは、差動アンプ２１２により参照レベルＶＲＥＦとの比較で検出される。
図１２のセンスアンプＳ／Ａは、電流センス型のシングルエンド型センスアンプで、クランプトランジスタＭＮ２１を介してビット線ＢＬに接続されるセンスノードＮｓｅｎが、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２からなる電流源回路２２１に接続されている。センスノードＮｓｅｎは、差動アンプ２２２の一方の入力端に接続されている。差動アンプ２２２の他方の入力端には参照レベルＶＲＥＦが与えられている。
このセンスアンプＳ／Ａでは、ＰＭＯＳトランジスタＭＰ２１のゲートＰＲＥが、読み出し時Ｌレベルになり、ＰＭＯＳトランジスタＭＰ２２のゲートバイアス電圧ＢＩＡＳは、読み出すべきメモリセルの１，０判定閾値又は多値データレベルに応じたしきい値電流をビット線ＢＬに供給できる電圧に設定される。
このセンスアンプＳ／Ａは、ビット線充電によるセンスノードＮｓｅｎの電位上昇レベルを検出してデータセンスを行うが、センスノードＮｓｅｎの電位は、電流源回路２２１のしきい値電流と選択セルの引き込む電流との兼ね合いにより決まる。センスノードＮｓｅｎのレベルは、差動アンプ２２２により参照レベルＶＲＥＦとの比較で検出される。
図１１及び図１２のセンスアンプＳ／Ａはシングルエンド型であるのに対し、図１３のセンスアンプＳ／Ａは、参照セルを用いた差動型センスアンプである。ビット線ＢＬには、クランプトランジスタＮＭ３１を介して、ＰＭＯＳトランジスタＭＰ３２の電流源負荷２３１が接続され、参照ビット線ＢＬＢには、クランプトランジスタＮＭ３２を介して、ＰＭＯＳトランジスタＭＰ３４の電流源負荷２３２が接続される。これら負荷ＰＭＯＳトランジスタＭＰ３２，ＭＰ３４は、それぞれ制御信号ＰＲＥにより活性化されるＰＭＯＳトランジスタＭＰ３１，ＭＰ３３を介して、Ｖｄｄに接続される。
クランプトランジスタＭＮ３１，ＭＮ３２は、同様の特性を有するように同様の条件で作成されている。クランプトランジスタＭＮ３２と参照ビット線ＢＬＢとの間には、ビット線ＢＬ側に配置される選択トランジスタＭＮ０，ＭＮ４に対応して、これらと同様の特性を有する選択トランジスタＭＮ３４，ＭＮ３３が挿入されている。
参照ビット線ＢＬＢに接続される参照セルＲＣは、判定基準となる異なる参照抵抗値が書かれた可変抵抗素子を持つ３つのセルＲＣＡ，ＲＣＢ，ＲＣＣが併置され、これらの一つが判定すべき多値データレベルに応じて選択信号ＳＷＡ，ＳＷＢ，ＳＷＣにより選択されるようになっている。
ビット線ＢＬと参照ビット線ＢＬＢの差電流は、差動アンプ２３３により検出される。
図１１〜図１３における差動アンプ２１２，２２２，２３３としては、図１４に示すカレントミラー型差動アンプ、或いは図１５に示すラッチ型の差動アンプを用いることができる。
図１６は、図１２のセンスアンプＳ／Ａを用いた場合のデータ読み出し（通常読み出し及びベリファイ読み出し）の動作電圧波形を示している。電流源回路２２１の電源ノードには読み出し電圧ＶＲＥＡＤが与えられるものとして、選択ビット線をセンスアンプに接続するための選択トランジスタＭＮ０，ＭＮ５には、信号ＢＬＳ＜０＞，ＢＬＲＳとして、少なくともビット線の充電レベルＶｃｌａｍｐの想定される最高値を転送できる電圧Ｖｓｗ１を与える。クランプトランジスタＭＮ２１のゲートに与えるクランプ電圧ＢＬＣには、Ｖｃｌａｍｐ＋Ｖｆ＋Ｖｔ（ＶｆはダイオードＳＤの電圧降下分、ＶｔはＮＭＯＳトランジスタのしきい値）を与える。
バイアス電圧ＢＩＡＳは、前述のように読み出すべきデータに応じて選択されたしきい値電流を流しうる電圧値が選ばれる。非選択ワード線には阻止電圧Ｖｂが与えられる。
必要な選択信号のうち、最後にクランプ電圧ＢＬＣが“Ｈ”になり、選択ビット線の充電が開始される（タイミングｔ０）。選択セルの引き込み電流と電流源回路２２１のしきい値電流により決まる充電カーブでビット線は充電される。所定時間のビット線充電動作の後、活性化信号ＲＥＮ＝“Ｈ”（図１４の差動アンプを使用した場合）によりセンスアンプＳ／Ａを活性化する（タイミングｔ１）。参照レベルＶＲＥＦとの比較で、セル抵抗値がしきい抵抗値より大きい場合、ＯＵＴ＝“Ｌ”、小さい場合ＯＵＴ＝“Ｈ”なるセンス出力が得られる。
図１７は、書き込みバッファ１０２によるセット、リセット動作波形である。ここでは、セット動作を書き込み、リセット動作を消去と定義して、選択ビット線ＢＬ＜０＞に書き込み電圧ＶＰＲＭや消去電圧ＶＥＲＡが与えられる場合を示している。
選択ビット線対応の選択信号ＢＬＳ＜０＞、ビット線と書き込みバッファに接続するための選択信号ＢＬＷＳは、それらの印加されるトランジスタが少なくとも書き込み電圧ＶＰＲＧや消去電圧ＶＥＲＡを転送できる値に設定される。
書き込みバッファ１０２は、書き込み又は消去の場合、データ“０”が、非書き込み又は非消去の場合データ“１”が与えられ、前者の場合にのみ活性化される。また活性化信号がＷＥＮ＝Ｖｄｄ，ｂＷＥＮ＝Ｖｓｓに設定されて、活性化される。
非選択ビット線はフローティングにされ、選択ワード線はＶｓｓ、非選択ワード線には阻止電圧Ｖｂ（＞ＶＰＧＭ，ＶＥＲＡ）が与えられる。ＢＬＳ，ＢＬＲＳはＶｓｓ、ＢＩＡＳ，ＰＲＥはＶｄｄであり、センスアンプＳ／Ａは非活性に保たれ、かつビット線からは分離された状態とされる。
タイミングｔ１０で選択ビット線に書き込み電圧ＶＰＧＭまたは消去電圧ＶＥＲＡが印加開始され、データ“０”で選択されたセルで書き込み又は消去が行われる。タイミングｔ１１は、書き込み又は消去の終了タイミングを示している。ここでは、書き込み電圧ＶＰＧＭと消去電圧ＶＥＲＡの相違、及び書き込みと消去の場合の電圧印加時間ｔ１１−ｔ１０の相違を示していないが、それぞれに最適の電圧レベルと時間が設定されることになる。
次に、リード動作時のクランプ電圧ＢＬＣの生成について説明する。
リード動作時、可変抵抗素子ＶＲの部分に０．５Ｖの電圧を印加するとしたら、前述したように、ダイオードＳＤでロスする分の電圧Ｖｆを足し合わせた０．５Ｖ＋Ｖｆの電圧を実際のビット線ＢＬに印加する必要がある。このビット線電圧はセンスアンプＳ／ＡのクランプトランジスタＭＮ１１，ＭＮ２１，ＭＮ３１のゲートにクランプ電圧ＢＬＣ（＝Ｖｃｌａｍｐ＋Ｖｆ＋Ｖｔ）を発生することで生成され、このクランプ電圧を生成するのが図１０に示したビット線クランプ電圧発生回路１０４である。
以下、このビット線クランプ電圧発生回路１０４について説明する。ダイオードの電気特性は図１８のように温度依存性をもつので、もしクランプ電圧ＢＣＬ、すなわちビット線電圧が温度依存性を持たないとすれば、可変抵抗素子ＶＲ部分に印加される部分が温度依存性を持つことになる。従って、同じ可変抵抗素子ＶＲでも可変抵抗素子ＶＲ部分に流す電流が温度依存性を持つことになり、温度によってセンスする時の１，０判定点がずれ、センスマージンを削るという問題が出てくる。またメモリセルを三次元積層して高集積化した場合には、層によってダイオード素子の特性に違いがあるので、選択する層によってセンスする時の最適な１，０判定点が異なることになる。
そこで、本実施形態では、ビット線クランプ電圧ＢＬＣ（即ち、ビット線電圧）にメモリセルＭＣを構成するダイオードＳＤと同様の温度依存性を持たすことで、最終的な可変抵抗素子ＶＲに印加される電圧の温度依存性を低減する。
図１９は、第１の実施形態に係るビット線クランプ電圧発生回路１０４の構成例を示す回路である。
このビット線クランプ電圧発生回路１０４は、定電流Ｉｒｅｆ１を出力する定電流回路２４１と、この定電流回路２４１から出力される定電流Ｉｒｅｆ１が流れる電流経路に直列接続されたトランジスタＭＮ４５、ダイオードＤ１及び可変抵抗回路２４２とを備えている。
定電流回路２４１は、カレントミラー対を構成するトランジスタＭＮ４１，ＭＮ４２、それらトランジスタに直列接続された回路活性化のためのトランジスタＭＮ４３，ＭＮ４４及びカレントミラー対の出力を受けて定電流Ｉｒｅｆ１を出力するカレントミラー出力回路を構成するトランジスタＭＰ４１，ＭＰ４２を備えて構成されている。
トランジスタＭＮ４５は、センスアンプＳ／ＡのクランプトランジスタＭＮ２１（又はＭＮ１１，ＭＮ３１）の閾値をトラッキングする役割を果たし、クランプトランジスタＮＮ２１と同様の特性が得られるように形成されている。読み出し時のビット線ＢＬの電圧は、センスアンプＳ／ＡのクランプトランジスタＭＮ２１のゲート電圧ＢＬＣから閾値分低下した電圧になるので、ダイオード接続することにより同じ構造になるようにしている。
ダイオードＤ１は、メモリセルＭＣのダイオードＳＤにかかる電圧をトラッキングするもので、メモリセルＭＣのダイオードＳＤと同様の条件で作成され、同様の特性を有するように形成されている。
また、可変抵抗回路２４２は、トランジスタＭＮ５０からなる第１パス、トランジスタＭＮ５１及び抵抗Ｒ１からなる第２パス、トランジスタＭＮ５２及び抵抗Ｒ２からなる第３パス、並びにトランジスタＭＮ５３及び抵抗Ｒ３からなる第４パスを並列に接続すると共に、この並列回路と抵抗Ｒ４とを直列に接続したもので、トランジスタＭＮ５０〜ＭＮ５３を選択的にオンすることにより、ビット線クランプ電圧ＢＬＣを設定する。例えば、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値がそれぞれＲ，２Ｒ，３Ｒ，３Ｒであるとし、３Ｒ＊Ｉref1＝０．３Ｖとすれば、ＢＬＣsel<0>，ＢＬＣsel<1>，ＢＬＣsel<2>，ＢＬＣsel<3>をそれぞれオン状態とすることで、ダイオードＤ１のアノード側の電位を、それぞれ０．３Ｖ，０．４Ｖ，０．５Ｖ，０．６Ｖに設定することができる。従って、この電圧がメモリセルＭＣの可変抵抗素子ＶＲに印加されることになる。
本実施形態のビット線クランプ電圧発生回路１０４によれば、メモリセルＭＣを構成するダイオードＳＤ及びクランプトランジスタと同様の素子を用いることで、上記素子の温度依存性や加工依存性をトラッキングさせることができ、ビット線クランプ電圧発生回路１０４の出力であるビット線クランプ電圧にフィードバックさせることができるので、温度補償された正確な電圧印加制御が可能になる。
なお、ビット線クランプ電圧発生回路１０４中の直列接続されたダイオードＤ１やダイオード接続したトランジスタＭＮ４５はそれぞれが並列接続されていてよく、その並列接続する個数は１セルを構成するダイオードに最終的に流す電流を単位として整数倍したものであっても良い。並列接続することで、ビット線クランプ電圧発生回路中で利用するダイオードのバラツキが平均化され、最終的にはビット線クランプ電圧ＢＬＣの精度が高くなる。
［第２の実施形態］
図２０は、ビット線クランプ電圧発生回路１０４の他の構成例を示す回路図である。
このビット線クランプ電圧発生回路１０４では、可変抵抗回路２４２の基準電位が、定電圧回路２５１で生成された基準電圧ＶＣＬＡＭＰ＿ＲＥＦと等しくなるようにトランジスタＭＮ４５、ダイオードＤ１及び可変抵抗回路２４２に流れる電流値を制御する。
定電圧回路２５１は、それぞれがＲＡ，３＊ＲＡの抵抗値を有する直列接続された抵抗Ｒ５，Ｒ６と、これら抵抗Ｒ５，Ｒ６に流す電流を制御する電流源トランジスタＭＰ５１と、基準電圧ＶＲＥＦに基づいて電流源トランジスタＭＰ５１を制御する演算増幅器ＯＰ１を備えて構成されている。定電圧回路２５１から出力される基準電圧ＶＣＬＡＭＰ＿ＲＥＦは、演算増幅器ＯＰ２の基準端子に入力されている。演算増幅器ＯＰ２の他方の入力端子には、可変抵抗回路２４２の基準電位（抵抗Ｒ４により生じた電位）が入力されている。演算増幅器ＯＰ２の出力は、トランジスタＭＰ５２を制御して、電圧設定パスに流れる電流を制御している。
このような回路によっても先の実施形態と同様、温度補償されたビット線クランプ電圧を生成することができる。
［第３の実施形態］
図２１は、本発明の第３の実施形態を示す回路図である。図示のように、メモリセルが多層構造の場合、ビット線クランプ電圧発生回路１０４を構成するダイオードＤ１を温度補償しようとする素子が形成された層と同じ層に形成することにより、層によって特性が異なる可能性があるダイオードの加工依存性をもトラッキングさせるようにしたものである。
［その他の実施形態］
本発明は、上述した実施形態に限定されるものではない。
例えばビット線クランプ電圧発生回路は、使用される定電流源自体に温度特性を持たせるようにすることも考えられる。
また、ワード線側でデータをセンスする場合には、クランプ電圧発生回路は、ロウ制御回路３側に設けられることになる。
本発明の第１の実施形態に係る不揮発性半導体メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 同実施形態における不揮発性半導体メモリのメモリセルアレイ及びその周辺回路を示す斜視図である。 同実施形態に係る不揮発性半導体メモリのメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態に係るカラム制御回路とその周辺を示す回路図である。 同カラム制御回路におけるセンスアンプの第１の構成例を示す回路図である。 同カラム制御回路におけるセンスアンプの第２の構成例を示す回路図である。 同カラム制御回路におけるセンスアンプの第３の構成例を示す回路図である。 図１１〜図１３における差動アンプの第１の構成例を示す回路図である。 図１１〜図１３における差動アンプの第２の構成例を示す回路図である。 同実施形態に係る不揮発性半導体メモリのデータ読み出し動作を示す波形図である。 同実施形態に係る不揮発性半導体メモリのデータ書き込み動作を示す波形図である。 同不揮発性半導体メモリにおけるダイオードの温度特性を示すグラフである。 同実施形態に係る不揮発性半導体メモリにおけるビット線クランプ電圧発生回路の構成を示す回路図である。 本発明の第２の実施形態に係る不揮発性半導体メモリにおけるビット線クランプ電圧発生回路の構成を示す回路図である。 本発明の第３の実施形態に係る不揮発性半導体メモリにおけるビット線クランプ電圧発生回路の構成を示す回路図である。
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ、１０１…ビット線セレクタ、１０２…書き込みバッファ、１０３…読み出しバッファ、１０４…ビット線クランプ電圧発生回路。

Claims (4)

  1. 互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及びこの可変抵抗素子をスイッチングする非オーミック素子からなるメモリセルを備えたメモリセルアレイと、
    前記第１又は第２の配線に対して与えられる、前記メモリセルのアクセスに必要なクランプ電圧を生成するクランプ電圧発生回路と、
    ゲートに前記クランプ電圧が供給されるクランプトランジスタを介して前記第１又は第２の配線と接続されて前記メモリセルのデータを読み出すセンスアンプ回路と
    を備え、
    前記クランプ電圧発生回路は、前記クランプ電圧を出力する出力ノード側にダイオード接続されたトランジスタを備え、前記非オーミック素子の温度特性を補償する温度補償機能を有する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記クランプ電圧発生回路は、前記非オーミック素子の温度特性を補償するための非オーミック素子を含む
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリセルを構成する非オーミック素子と、前記クランプ電圧発生回路を構成する非オーミック素子とが同等の特性を有する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記メモリセルアレイは、多層構造であり、
    前記メモリセルを構成する非オーミック素子と、前記クランプ電圧発生回路を構成する非オーミック素子とが同じ層に形成されている
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
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