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KR101141865B1 - 반도체 기억 장치 - Google Patents

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KR101141865B1
KR101141865B1 KR1020100025195A KR20100025195A KR101141865B1 KR 101141865 B1 KR101141865 B1 KR 101141865B1 KR 1020100025195 A KR1020100025195 A KR 1020100025195A KR 20100025195 A KR20100025195 A KR 20100025195A KR 101141865 B1 KR101141865 B1 KR 101141865B1
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레이까 이찌하라
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가부시끼가이샤 도시바
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Abstract

제1 배선과 제2 배선 사이에 배치된 메모리 셀은 가변 저항 소자를 포함한다. 제어기는 제1 배선과 제2 배선 사이에 인가되는 전압을 제어한다. 제어기는, 가변 저항 소자를 제1 저항값 이상의 저항값을 갖는 제1 상태로부터 제1 저항값보다 작은 제2 저항값 이하의 저항값을 갖는 제2 상태로 전환하도록 제1 배선과 제2 배선 사이에 제1 전압을 인가하는 제1 동작을 수행한다. 제2 동작은 가변 저항 소자를 제2 상태로부터 제1 상태로 전환하도록 제1 배선과 제2 배선 사이에 제1 전압보다 작은 제2 전압을 인가한다. 제1 동작에서는, 제1 배선과 제2 배선 사이에 검증 전압을 인가한다. 얻어지는 신호에 기초하여, 제1 배선과 제2 배선 사이에 제1 전압보다 작은 제3 전압을 인가한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
<관련 출원에 대한 참조>
본 출원은 2009년 3월 23일자로 출원된 일본 특허 출원 제2009-70292호인 우선권에 기초하여 그 우선권의 이익을 주장하고, 그 전체 내용들은 본 명세서에 참조로서 원용한다.
본 발명은 반도체 기억 장치에 관한 것이다. 보다 상세하게는, 본 발명은 각 메모리 셀마다 가변 저항 소자의 저항 변화에 기초하여 데이터를 기억하도록 구성된 가변 저항 소자를 포함하는 메모리 셀들이 내부에 배열된 반도체 기억 장치에 관한 것이다.
종래에 알려져 있고 시판되고 있는 DRAM, SRAM, 플래시 메모리와 같은 반도체 기억 장치들의 각각은 MOSFET을 메모리 셀로서 사용한다. 이에 따라, 패턴의 미세화에 수반하여, 미세화의 비율을 상회하는 비율로 치수 정밀도의 향상이 요구되고 있다. 그 결과, 이러한 패턴들을 형성하는 리소그래피 기술에도 큰 부담이 가해지며, 이는 제품 비용의 상승 요인으로 된다.
근년에는, MOSFET을 메모리 셀로서 활용하는 이러한 종류의 반도체 기억 장치들을 잇는 후보로서 저항 메모리가 주목받고 있다(예를 들어, 일본 미심사 공개특허공보 제2005-522045호(PCT 출원의 번역문임)). 여기서, 저항 메모리 장치는, 칼코게나이드 등을 기록층으로서 이용하여 결정 상태(도전체)와 비정질 상태(절연체)의 저항 정보를 활용하는 상 변화 RAM(PCRAM) 뿐만 아니라 좁은 의미에서 천이 금속 산화물을 기록층으로서 이용하고 그 저항 상태를 비휘발적 방식으로 기억하는 저항 RAM(ReRAM)을 포함한다.
저항 메모리의 가변 저항 소자는 두 가지 동작 모드를 갖는다고 알려져 있다. 하나는 인가 전압의 극성을 전환함으로써 고 저항 상태와 저 저항 상태를 설정하는 것으로서, 바이폴라(bipolar)형이라 칭한다. 나머지 하나는 인가 전압의 극성을 전환하지 않고 전압값들과 전압 인가 시간을 제어함으로써 고 저항 상태와 저 저항 상태를 설정할 수 있게 하는 것으로서, 유니폴라(unipolar)형이라 칭한다. 메모리 셀은 예를 들어 고 저항 상태(리셋 상태)의 안정 상태에 있다. 메모리 셀이 2치 데이터를 기억하면, 리셋 상태를 저 저항 상태로 변경하는 세트 동작에 의해 메모리 셀에 대한 데이터 기입을 수행한다.
일본 미심사 공개특허번호 제2005-522045호(PCT 출원의 번역문)
각 메모리 셀마다 이러한 가변 저항 소자가 내부에 배치된 메모리 셀들을 구비하는 반도체 기억 장치에서는, 가변 저항 소자가 고 저항 상태로부터 저 저항 상태로 전환된 후 고 전압이 배선, 다이오드 등에 인가될 수 있다. 이러한 고 전압은 다이오드 등의 열화를 가속화할 수 있다.
또한, 가변 저항 소자의 저항값의 변화는 다양한 부품들에게 필요한 전압들이 인가되는 것을 막을 수 있다. 또는, 가변 저항 소자의 저항값의 변화는 다양한 부품들에 필요 전압보다 큰 전압이 인가되게 할 수 있다. 이는 오동작을 야기할 수 있거나 전력 소비를 증가시킬 수 있다.
본 발명의 일 양태는, 제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자를 구비하는 메모리 셀을 포함하는 메모리 셀 어레이와, 제1 배선과 제2 배선 사이에 인가되는 전압을 제어하여 가변 저항 소자의 저항값을 제어하도록 동작하는 제어기를 포함하는 반도체 기억 장치를 제공한다. 제어기는 제1 동작과 제2 동작을 수행하도록 구성된다. 제1 동작은 가변 저항 소자를 제1 저항값 이상의 저항값을 갖는 제1 상태로부터, 제1 저항값보다 작은 제2 저항값 이하의 저항값을 갖는 제2 상태로 전환하도록 제1 배선과 제2 배선 사이에 제1 전압을 인가한다.
제2 동작은 가변 저항 소자를 제2 상태로부터 제1 상태로 전환하도록 제1 배선과 제2 배선 사이에 제1 전압보다 작은 제2 전압을 인가한다.
제1 동작에서는, 제1 전압의 인가 후, 메모리 셀로부터 데이터를 판독하여 제2 상태를 얻었는지 여부를 판정하도록 제1 배선과 제2 배선 사이에 검증 전압을 인가한다. 이 검증 전압을 인가함으로써 얻어지는 신호에 기초하여 제1 배선과 제2 배선 사이에 제1 전압보다 작은 제3 전압을 인가한다.
도 1은 본 발명의 제1의 실시예에 따르는 반도체 기억 장치의 블록도이다.
도 2는 메모리 셀 어레이(1)의 일부의 사시도이다.
도 3은 I-I'선을 따라 절취하여 도 2의 화살표 방향으로부터 본 하나의 메모리 셀의 단면도이다.
도 4는 가변 저항 소자 VR의 일례를 도시한다.
도 5는 가변 저항 소자 VR의 일례를 도시한다.
도 6은 메모리 셀 어레이(1)의 다른 구조의 예를 도시한다.
도 7은 메모리 셀 어레이(1)의 또 다른 구조의 예를 도시한다.
도 8은 메모리 셀 어레이(1)와 주변 회로들의 회로도이다.
도 9a는 하나의 메모리 셀에 1비트 데이터를 기억하는 2치 기억 방식(1비트/셀: SLC)을 채용하는 경우 메모리 셀들 MC의 저항값 분포를 도시한다.
도 9b는 하나의 메모리 셀에 복수의 데이터 비트를 기억하는 방식(MLC)을 채용하는 경우 메모리 셀들 MC의 저항값 분포를 도시한다.
도 10은 상태 머신(7)과 펄스 발생기(9)의 구조와 동작을 도시하는 블록도이다.
도 11a는 감지 증폭기 회로(3)의 하나의 감지 유닛 SAUi의 특정 구조를 도시한다.
도 11b는 감지 증폭기 회로(3)의 하나의 감지 유닛 SAUi의 특정 구조를 도시한다.
도 12는 본 발명의 제1 실시예에 따라 구성될 수 있는 감지 증폭기 회로(3)의 다른 구조의 예를 도시한다.
도 13은 본 발명의 제1 실시예에 따르는 데이터 프로그램 동작을 도시하는 그래프이다.
도 14a는 본 발명의 제1 실시예에 따르는 데이터 프로그램 동작을 도시하는 흐름도이다.
도 14b는 다이오드 DI에 인가되는 전압과 가변 저항 소자 VR에 인가되는 전압 사이의 관계를 도시한다.
도 15는 본 발명의 제1 실시예에 따르는 데이터 프로그램 동작의 다른 예를 도시하는 흐름도이다.
도 16은 본 발명의 제2 실시예에 따르는 데이터 프로그램 동작을 도시하는 흐름도이다.
도 17a는 본 발명의 제2 실시예에 따르는 데이터 프로그램 동작을 도시하는 그래프이다.
도 17b는 본 발명의 제2 실시예에 따르는 데이터 프로그램 동작을 도시하는 그래프이다.
도 18은 본 발명의 제3 실시예에 따르는 데이터 프로그램 동작을 도시하는 흐름도이다.
도 19는 본 발명의 제3 실시예에 따르는 데이터 프로그램 동작을 도시하는 그래프이다.
도 20은 본 발명의 실시예의 수정예를 도시한다.
도 21은 본 발명의 실시예의 수정예를 도시한다.
도 22는 본 발명의 실시예의 이점을 도시한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
[제1 실시예]
[전체 구성]
도 1은 본 발명의 제1 실시예에 따르는 비휘발성 메모리의 블록도이다.
비휘발성 메모리는 행렬로 배열된 메모리 셀들의 메모리 셀 어레이(1)를 포함하고, 각 메모리 셀은 후술하는 ReRAM과 같은 저항 변화 소자(가변 저항)를 포함한다.
비트선 BL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에는 컬럼 제어 회로(2)가 배치된다. 컬럼 제어 회로(2)는, 메모리 셀로부터 데이터를 소거하고, 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독하도록 메모리 셀 어레이(1)의 비트선 BL을 제어한다. 로우 제어 회로(3)는 워드선 WL 방향으로 메모리 셀 어레이(1)에 인접하는 위치에 배치된다. 로우 제어 회로(3)는 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀로부터 데이터를 소거하고 메모리 셀에 데이터를 기입하고 메모리 셀로부터 데이터를 판독하는 데 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)는, I/O 선을 통해 외부 호스트(10)에 접속되어, 기입 데이터(프로그램 데이터)의 수신, 소거 명령의 수신, 판독 데이터의 출력 및 어드레스 데이터와 커맨드 데이터의 수신을 행한다. 데이터 I/O 버퍼(4)는, 수신한 기입 데이터를 컬럼 제어 회로(2)에 송신하고 컬럼 제어 회로(2)로부터 판독 데이터를 수신하여 외부에 출력한다. 외부로부터 데이터 I/O 버퍼(4)에 공급되는 어드레스는 어드레스 레지스터(5)를 통해 컬럼 제어 회로(2)와 로우 제어 회로(3)에 송신된다.
호스트(10)로부터 데이터 I/O 버퍼(4)로 공급된 커맨드는 커맨드 인터페이스(6)에 송신된다. 커맨드 인터페이스(6)는 호스트(10)로부터 외부 제어 신호를 수신하고 데이터 I/O 버퍼(4)에 공급된 데이터가 기입 데이터, 커맨드 또는 어드레스인지를 결정한다. 이 데이터가 커맨드이면, 커맨드 인터페이스(6)는 그 데이터를 수신 커맨드 신호로서 상태 머신(7)에 전송한다. 상태 머신(7)은 전체 비휘발성 메모리를 관리하고, 커맨드 인터페이스(6)를 통해 호스트(10)로부터 커맨드를 수신하여 데이터 판독, 데이터 기입, 데이터 소거를 관리하고 데이터 I/O 관리를 실행한다. 외부 호스트(10)는 또한 상태 머신(7)에 의해 관리되는 상태 정보를 수신할 수 있고 동작 결과에 기초하여 소정의 판정을 행할 수 있다. 상태 정보는 또한 기입 및 소거를 제어하도록 활용된다.
상태 머신(7)은 펄스 발생기(9)를 제어한다. 이러한 제어 하에, 펄스 발생기(9)는 임의의 타이밍에서 임의의 전압의 펄스를 출력할 수 있다.
여기서 형성된 펄스는 컬럼 제어 회로(2)와 로우 제어 회로(3)에 의해 선택되는 임의의 선에 전송될 수 있다.
메모리 셀 어레이(1) 이외의 주변 회로 소자들은 배선층에 형성된 메모리 셀 어레이(1)의 바로 밑의 Si 기판에 형성될 수 있다. 따라서, 비휘발성 메모리의 칩 면적을 메모리 셀 어레이(1)의 면적과 거의 같게 할 수 있다.
[메모리 셀 어레이 및 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도이고, 도 3은 I-I'선을 따라 절취하여 도 2의 화살표 방향으로 본 하나의 메모리 셀의 단면도이다.
평행하게 배치된 복수의 제1 선인 복수의 워드선 WL0 내지 WL2가 존재하며, 이러한 선들은 평행하게 배치된 복수의 제2 선인 복수의 비트선 BL0 내지 BL2와 교차한다. 메모리 셀 MC는 양측 선들 사이에 협지되는 것처럼 양측 선들의 각 교차부에 배치된다. 바람직하게, 제1 선과 제2 선은 W, WSi, NiSi 및 CoSi와 같은 내열성 저 저항 재료로 형성된다.
[메모리 셀 MC]
메모리 셀 MC는 도 3에 도시한 바와 같이 가변 저항 소자 VR과 다이오드 DI의 직렬 접속 회로를 포함한다. 가변 저항 소자 VR은 전압 인가에 의한 전류, 열 또는 화학적 에너지를 통해 저항을 변화시킬 수 있다. 가변 저항의 상면과 하면 상에는 배리어 금속층과 접착층으로서 기능하는 전극들 EL1과 EL2가 배치된다. 전극들 EL1과 EL3의 재료 예로는, Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN, W 등이 가능하다.
전극 EL2의 재료로는, 그 전극 재료의 일함수를 고려하여, W, WN, TaN, TaSiN, TaSi2, TiC, TaC, Nb-TiO2 등이 가능하다. 전극들 EL1과 EL3의 재료는 전극 EL2의 재료와 동일해도 된다. 균일한 배향을 얻을 수 있는 금속막을 삽입해도 된다. 또한, 버퍼층, 배리어 금속층 및 접착층을 삽입해도 된다.
[가변 저항 소자 VR]
가변 저항 소자 VR(ReRAM)은 천이 원소의 양이온들을 함유하는 복합 화합물일 수 있으며 양이온들의 이동에 의해 저항값을 가변한다.
도 4와 도 5는 가변 저항 소자 VR의 예들을 도시한다. 도 4에 도시한 가변 저항 소자 VR은 전극층들(11, 13) 사이에 배치된 기록층(12)을 포함한다. 기록층(12)은 적어도 두 가지 종류의 양이온 원소를 함유하는 복합 화합물로 구성된다. 양이온 원소들 중 적어도 하나는 전자들이 불충분하게 채워진 d-궤도를 갖는 천이 원소이며, 인접하는 양이온 원소들 사이의 최단 거리는 0.32nm 이하이다. 구체적으로, 이는 화학식 AxMyXz(A와 M은 서로 다른 원소)로 표현되며, 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2) 및 페로브스카이트 구조(AMO3)와 같은 결정 구조를 갖는 재료로 형성될 수 있다.
도 4의 예에서, A는 Zn을 포함하고, M은 Mn을 포함하고, X는 O를 포함한다. 즉, ZnMn2O4가 사용된다. 또한, 가변 저항 소자 VR은 NiO, TiO2, SrZrO3, Pr0.7Ca0.3MnO3 중 임의의 하나로 형성된 박막을 포함해도 된다.
도 4에서, 기록층(12) 내의 작은 백색 원은 확산 이온(Zn)을 나타내고, 큰 백색 원은 음이온(O)을 나타내고, 작은 흑색 원은 천이 원소 이온(Mn)을 나타낸다.
기록층(12)의 초기 상태는 고 저항 상태이다. 전극층(11)이 고정된 전위로 유지되고 음 전압이 전극층(13)에 인가되면, 기록층(12) 내의 확산 이온들 중 일부는 전극층(13)을 향하여 이동하여, 음이온에 비하여 기록층(12) 내의 확산 이온들이 저감된다. 전극층(13)에 도달한 확산 이온들은 전극층(13)으로부터 전자들을 수용하여 금속으로서 석출되고, 이에 따라 금속층(14)을 형성하게 된다.
기록층(12) 내에서는, 음이온들이 과도해져 결국 기록층(12)의 천이 원소 이온의 원자가를 증가시킨다. 그 결과, 캐리어 주입에 의해 기록층(12)이 전기적으로 도통 상태로 되고 이에 따라 세트 동작을 완료한다. 판독시, 기록층(12)을 구성하는 재료로 인해 저항 변화가 야기되지 않도록 매우 작은 값의 전류를 흘릴 수 있다. 프로그램 상태(저 저항 상태)는 기록층(12)에 큰 전류 흐름을 충분한 시간 동안 공급함으로써 초기 상태(고 저항 상태)로 리셋될 수 있으며, 이는 주울 가열에 의해 기록층(12)에서의 산화 환원 반응을 촉진시킨다. 세트 동작 시의 방향에 반대되는 방향으로 전계를 인가하여도 리셋 동작이 가능하다.
도 5의 예에서, 전극층들(11, 13) 사이에 협지된 기록층(15)은 두 개의 층, 즉, 제1 화합물층(15a)과 제2 화합물층(15b)으로 형성된다. 제1 화합물층(15a)은 전극층(11)에 가까운 측 상에 배치되고 화학식 AxM1yX1z로 표현된다. 제2 화합물층(15b)은 전극층(13)에 가까운 측 상에 배치되고 제1 화합물층(15a)으로부터 양이온 원소들을 수용할 수 있는 공극 사이트(gap site)들을 갖는다.
도 5의 예에서, 제1 화합물층(15a)에서의 A는 Mg를 포함하고, M1은 Mn을 포함하고, X1은 O를 포함한다. 제2 화합물층(15b)은 천이 환원 이온으로서 흑색 원으로 도시한 Ti를 함유한다. 제1 화합물층(15a)에서, 작은 백색 원은 확산 이온(Mg)을 나타내고, 큰 백색 원은 음이온(O)을 나타내고, 이중 원은 천이 원소 이온(Mn)을 나타낸다. 제1 화합물층(15a)과 제2 화합물층(15b)은 2층 이상의 다층으로 적층될 수 있다.
이러한 가변 저항 소자 VR에서, 전극층들(11, 13)에 전위가 인가되어 제1 화합물층(15a)이 애노드로서 기능하고 제2 화합물층(15b)이 캐소드로서 기능하여 기록층(15)에 전위 구배를 야기한다. 이 경우, 제1 화합물층(15a)의 확산 이온들 중 일부는 결정을 통해 이동하여 캐소드 측의 제2 화합물층(15b)에 입력된다. 제2 화합물층(15b)의 결정은 확산 이온들을 수용할 수 있는 공극 사이트들을 포함한다. 이에 따라, 제1 화합물층(15a)으로부터 이동한 확산 이온들은 공극 사이트들에 포획된다. 따라서, 제1 화합물층(15a)의 천이 원소 이온의 원자가는 증가하는 한편 제2 화합물층(15b)의 천이 원소 이온의 원자가는 감소하게 된다.
초기 상태에서, 제1 및 제2 화합물층들(15a, 15b)은 고 저항 상태에 있을 수 있다. 이 경우, 제1 화합물층(15a)으로부터 제2 화합물층(15b)으로 확산 이온들 중 일부의 이동에 의해 제1 및 제2 화합물들의 결정들에 도전 캐리어가 발생하고, 이에 따라 양측 모두는 전기 전도성을 갖게 된다.
프로그램 상태(저 저항 상태)는, 전술한 예처럼, 주울 가열에 의해 기록층(15)에서의 산화 환원 반응을 촉진하도록 기록층(15)에 큰 전류 흐름을 충분한 시간 동안 공급함으로써 소거 상태(고 저항 상태)로 리셋될 수 있다. 세트 동작 시의 방향에 반대되는 방향으로 전계를 인가하여도 리셋 동작이 가능하다.
[메모리 셀 어레이의 수정예]
또한, 전술한 복수의 이러한 메모리 구조를 적층하여 도 6에 도시한 바와 같은 3차원 구조를 형성할 수 있다. 도 7은 도 6의 II-II' 섹션을 따르는 단면도를 도시한다. 도시한 예는 셀 어레이 층들 MA0 내지 MA3을 갖는 4층 구조의 메모리 셀 어레이에 관한 것이다. 워드선 WLOj는 상부 및 하부 메모리 셀들 MC0 및 MC1에 의해 공유된다. 비트선 BL1i는 상부 및 하부 메모리 셀들 MC1 및 MC2에 의해 공유된다. 워드선 WL1j는 상부 및 하부 메모리 셀들 MC2 및 MC3에 의해 공유된다.
선/셀/선/셀의 반복 대신에, 셀 어레이 층들 사이에 선/셀/선/층간 절연막/선/셀/선으로서 층간 절연막을 개재해도 된다.
메모리 셀 어레이(1)는 여러 개의 메모리 셀 그룹의 MAT들로 분할되어도 된다. 전술한 컬럼 제어 회로(2)와 로우 제어 회로(3)는 MAT마다, 섹터마다, 또는 셀 어레이 층 MA마다 배치될 수 있고 또는 이들에 의해 공유될 수 있다. 다른 방안으로, 이러한 제어 회로들은 면적을 저감시키도록 복수의 비트선 BL에 의해 공유될 수 있다.
도 8은 메모리 셀 어레이(1) 및 그 주변 회로들의 회로도이다. 편의상, 메모리가 단층 구조를 갖는다고 가정하여 설명한다.
도 8에서, 메모리 셀 MC에 포함된 다이오드는 워드선 WL에 접속된 애노드 및 가변 저항 소자 VR을 통해 비트선 BL에 접속된 캐소드를 구비한다. 각 비트선 BL의 일단은 컬럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속된다. 각 워드선 WL의 일단은 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속된다.
선택 회로(2a)는 각 비트선 BL에 배치되고 게이트와 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP0 및 선택 NMOS 트랜지스터 QN0을 포함한다. 선택 PMOS 트랜지스터 QP0의 소스는 고 전위원 Vcc에 접속된다. 선택 NMOS 트랜지스터 QN0의 소스는 비트선측 구동 감지선 BDS에 접속되며, 이 선은 데이터 판독시 기입 펄스를 인가하고 검출 전류를 공급하는 데 사용된다. 트랜지스터들 QP0과 QN0은 비트선 BL에 접속된 공통 드레인 및 각 비트선 BL을 선택하기 위한 비트선 선택 신호 BSi가 공급되는 공통 게이트를 갖는다.
선택 회로(3a)는 각 워드선 WL에 배치되며 게이트와 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP1 및 선택 NMOS 트랜지스터 QN1을 포함한다. 선택 PMOS 트랜지스터 QP1의 소스는 워드선측 구동 감지선 WDS에 접속되고, 이 선은 데이터 판독시 기입 펄스를 인가하고 검출 전류를 공급하는 데 사용된다. 선택 NMOS 트랜지스터 QN1의 소스는 저 전위원 Vss에 접속된다. 트랜지스터들 QP1과 QN1은 워드선 WL에 접속된 공통 드레인 및 각 워드선 WL을 선택하기 위한 워드선 선택 신호 /WSi가 공급되는 공통 게이트를 갖는다.
전술한 예는 메모리 셀들을 개별적으로 선택하는 데 적절하다. 대조적으로, 워드선 WL1에 접속된 복수의 메모리 셀 MC로부터 데이터를 일괄 판독시에는, 비트선들 BL0 내지 BL2에 대하여 감지 증폭기들이 개별적으로 배치되고, 비트선들 BL0 내지 BL2는 선택 회로(2a)를 통해 이 감지 증폭기들에 개별적으로 접속된다.
메모리 셀 어레이(1)는 도 7에 도시한 메모리 셀 어레이(1)에서의 극성으로부터 극성이 반전된 다이오드들 SD를 포함할 수 있다. 즉, 다이오드들은 비트선 BL로부터 워드선 WL로 향하는 순방향을 갖도록 접속될 수 있고, 비트선 BL로부터 워드선 WL로 전류를 흘릴 수 있다.
[메모리 셀 MC에서의 데이터 기억 방식]
도 9a와 도 9b를 참조하여 이러한 메모리 셀 MC에서의 데이터 기억 방식을 설명한다. 메모리 셀 MC의 가변 저항 소자 VR은 전술한 바와 같은 가변 저항값을 갖는다. 메모리 셀 MC는 이러한 서로 다른 저항값들에 기초하여 데이터를 기억한다.
예를 들어, 2치 기억 방식(1비트 기억 방식: SLC)을 채용하는 경우, 소거 상태(소거 레벨, 데이터 "1")의 메모리 셀 MC는 저항값이 100kΩ 내지 1MΩ인 고 저항값 분포 A를 갖는다.
반면에, 프로그램 상태(프로그램 레벨, 데이터 "0")의 메모리 셀은 소거 상태에서의 저항값보다 작은 저항값으로서 1kΩ 내지 10kΩ의 저 저항값 분포 B를 갖는다. 이는 이러한 분포를 얻도록 프로그램 동작과 소거 동작이 수행된다는 것을 의미한다. 메모리 셀 MC를 통해 흐르는 전류의 양은 이러한 저항값의 차에 기초하여 변화된다. 이에 따라, 데이터 판독시, 메모리 셀 MC에 기억된 데이터는 전류량의 차를 검출함으로써 판독될 수 있다.
도 9b는 복수의 데이터 비트가 하나의 메모리 셀에 기억된 경우(복수 비트 기억 방식: MLC) 메모리 셀 MC의 저항값 분포를 도시한다. 도 9b는 데이터의 2비트가 하나의 메모리 셀 MC에 기억되는 경우를 도시한다. 데이터의 2비트, 즉, "11", "10", "00", "01"에는 서로 다른 저항값 분포 A 내지 D가 주어진다.
이하의 실시예의 설명에서는, 일례로 1비트 기억 방식의 경우를 설명한다. 그러나, 이 실시예도 복수 비트의 기억 방식에 마찬가지로 적용가능하다.
[상태 머신(7)과 펄스 발생기(9)의 구조와 동작]
도 10은 상태 머신(7)과 펄스 발생기(9)의 구조와 동작을 도시하는 블록도이다. 본 실시예의 상태 머신(7)은 기입/판독/소거 제어 회로(71), 최대 루프수 기억부(72), 허용가능 실패 비트 기억부(73) 및 상태 판정 회로(74)를 포함한다.
기입/판독/소거 제어 회로(71)는 커맨드 인터페이스(6)로부터의 입력에 따라 다른 회로들에 내부 제어 신호를 출력한다.
데이터 프로그램 동작시, 기입/판독/소거 제어 회로(71)는 데이터 프로그램에 필요한 프로그램 펄스의 발생을 지시하기 위한 내부 제어 신호를 펄스 발생기(9)에 출력한다.
데이터 소거 동작시, 기입/판독/소거 제어 회로(71)는 데이터 소거에 필요한 소거 펄스의 발생을 지시하기 위한 내부 제어 신호를 펄스 발생기(9)에 출력한다.
최대 루프수 기억부(72)는 프로그램 펄스 인가 및 후속하는 검증 동작의 최대 반복 횟수(루프의 최대 수)에 대한 데이터를 기억한다. 허용가능 실패 비트 기억부(73)는 프로그램 동작의 수행이 어렵거나 불가능한 실패 비트인 메모리 셀들의 수로서 허용될 수 있는 최대의 수(허용가능 실패 비트의 수)의 데이터를 기억한다. 상태 판정 회로(74)는 허용가능 실패 비트 수와 최대 루프수에 기초하여 데이터 프로그램 동작의 상태를 판정한다.
펄스 발생기(9)는 도 10에 도시한 바와 같이 제1 구동 유닛(91), 제2 구동 유닛(92), 전환 모듈(93) 및 펄스 발생기(94)를 포함한다.
제1 구동 유닛(91)은 주로 데이터 프로그램용으로 사용되는 프로그램 전압 Vprogram을 발생시킨다. 반면에, 제2 구동 유닛(92)은 주로 데이터 소거용으로 사용되는 소거 전압 Verase를 발생시킨다.
그러나, 후술하는 바와 같이, 제1 구동 유닛(91)과 제2 구동 유닛(92) 둘 다는 데이터 프로그램 동작시에도 적절한 방식으로 선택적으로 사용된다. 제1 구동 유닛(91)과 제2 구동 유닛(92)은 기입/판독/소거 제어 회로(71)에 의해 선택적으로 구동된다. 전환 모듈(93)은 제1 구동 유닛(91) 또는 제2 구동 유닛(92)을 펄스 발생기(94)에 접속하는 기능을 갖는다.
제1 구동 유닛(91)은 보호 저항(95)(저항값은 1kΩ 내지 100kΩ)과 nMOS 트랜지스터(96)의 직렬 접속 회로를 포함한다.
보호 저항(95)의 일단은 기입/판독/소거 제어 회로(71)로부터 내부 제어 신호를 수신한다. 보호 저항(95)의 타단은 nMOS 트랜지스터(96)의 드레인에 접속되고, 이 트랜지스터의 소스는 펄스 발생기(94)에 접속된다.
nMOS 트랜지스터(96)의 게이트는 기입/판독/소거 제어 회로(71)에 의해 제어된다. nMOS 트랜지스터(96)는 프로그램 동작시(후술하는 제1 프로그램 펄스 인가 동작시) 도통 상태로 전환된다. 메모리 셀 MC의 가변 저항 소자 VR의 저항값이 프로그램 동작에 의해 감소되면, 보호 저항(95)은 셀 전류가 급격히 증가하는 것을 방지한다.
반면에, 제2 구동 유닛(92)은 nMOS 트랜지스터(96)와 동일한 크기의 nMOS 트랜지스터(97)만을 포함한다. 제2 구동 유닛에는 보호 저항(95)에 해당하는 어떠한 소자도 배치되지 않는다. 판독 동작, 소거 동작 및 후술하는 제1 프로그램 펄스 인가 동작시, nMOS 트랜지스터(97)는 도통 상태로 전환된다. 즉, nMOS 트랜지스터(97)는 자신의 드레인에서 기입/판독/소거 제어 회로(71)에 의해 직접 제어된다. 제2 구동 유닛(92)은 소거 동작 동안 주로 소거 전압 Verase을 공급하도록 기능한다. 메모리 셀 MC의 가변 저항 소자 VR은 소거 동작 후 고 저항 상태로 전환되고, 메모리 셀을 통해 매우 큰 전류가 흐를 염려가 전혀 없다. 따라서, 제2 구동 유닛(92)에서는 보호 저항(95)이 필요하지 않다. 보호 저항(95)이 없기 때문에, 소거 동작시 메모리 셀을 통해 일정하게 흐르는 전류 Ierase는 프로그램 동작시 메모리 셀 MC를 통해 흐르는 전류 Iprogram보다 크다. 따라서, 데이터 소거가 쉽게 수행되는 상황을 만들 수 있다.
[감지 증폭기 회로(3)의 구체적인 구성]
도 11a는 감지 증폭기 회로(3)의 하나의 감지 유닛 SAUi의 구체적인 구성을 도시한다. 감지 증폭기 회로(3)는 도 9b에 도시한 바와 같이 복수 비트의 기억 방식을 수행할 수 있도록 구성된다.
노드 TDC는 비트선 전압의 감지를 수행하기 위한 감지 노드로서 기능하고, 또한 데이터를 일시적으로 기억하기 위한 데이터 기억 노드로서 기능한다. 즉, 노드 TDC는 이 노드에 접속된 전하 축적 커패시터 C1과 부스트 커패시터 C2를 함께 구비하는 일시 데이터 기억 회로(21)를 포함한다.
노드 TDC는 클램프 NMOS 트랜지스터 Q1을 통해 비트선에 접속된다. 클램프 트랜지스터 Q1은 판독시 비트선 전압을 클램프(clamp)하여, 이 전압을 노드 TDC에 전송한다. 프리차지 NMOS 트랜지스터 Q2는 비트선과 노드 TDC를 프리차지하도록 노드 TDC에 접속된다.
노드 TDC는 전송 NMOS 트랜지스터들 Q3과 Q4를 통해 데이터 래치들(22, 23)의 데이터 기억 노드들 PDC 및 SDC에 각각 접속된다. 데이터 래치(22)는 판독 데이터와 프로그램 데이터를 유지하는 데이터 기억 회로이다. 데이터 래치(23)는 데이터 래치(22) 및 데이터선들 DQ와 DQn 사이에 위치하며, 판독 데이터와 프로그램 데이터를 일시적으로 기억하기 위한 데이터 캐시로서 기능한다. 따라서, 데이터 래치(23)의 노드는 선택 게이트 트랜지스터들 Q21과 Q22를 통해 데이터 버스(11)의 데이터선 쌍 DQ와 DQn에 접속된다. 선택 게이트 트랜지스터들 Q21과 Q22는 컬럼 선택 신호 CSLi에 의해 구동된다.
다치 데이터 기억을 수행하는 경우, 현재 프로그램 동작으로 처리되고 있는 페이지에 대한 프로그램 검증 제어에 있어서, 이미 프로그램된 페이지의 데이터 및/또는 나중에 프로그램될 페이지의 데이터를 참조하는 것이 필요하다. 따라서, 프로그램 동작은, 데이터 래치(22)에서 현재 프로그램 동작으로 처리되고 있는 페이지의 데이터를 유지하는 단계 및 데이터 래치(23)에서 참조 페이지 데이터를 유지하는 단계를 포함한다.
데이터 프로그램 동작은 소정의 임계값 분포를 얻도록 프로그램 전압의 인가와 프로그램 검증 동작을 반복함으로써 실행된다. 프로그램 검증 동작은 매 비트마다 수행된다. 다음 사이클의 프로그램 데이터는 검증 결과에 기초하여 결정될 필요가 있다.
NMOS 트랜지스터 Q5는 게이트를 갖고, 전압 VPRE가 공급되는 드레인을 갖는다. NMOS 트랜지스터 Q5의 게이트는 프로그램 동작시 데이터 래치(22)의 노드 PDC에 기억된 프로그램 데이터를 일시적으로 시프트(shift)하여 내부에 기억하기 위한 데이터 기억 노드 DDCA로서 기능한다. 데이터 래치(22)의 노드 PDC에서 유지되는 데이터는 전송 NMOS 트랜지스터 Q6을 통해 데이터 기억 노드 DDCA로 전송된다. 전압 VPRE는 Vdd 또는 Vss로 선택적으로 설정된다.
NMOS 트랜지스터 Q7은 NMOS 트랜지스터 Q5와 데이터 기억 노드 TDC 사이에 형성된다. NMOS 트랜지스터들 Q5와 Q7은 데이터 기억 노드 DDCA의 데이터에 따라 데이터 기억 노드 TDC의 데이터를 설정할 수 있다. 즉, NMOS 트랜지스터들 Q5와 Q7은, 프로그램 동작 동안 데이터 기억 노드 TDC에, 다음 사이클에 대한 프로그램 데이터를 라이트백(write-back)하기 위한 라이트백 회로(24)를 형성한다. 이러한 라이트백 회로(24)는 드레인 전압 VPRE를 조절함으로써 노드 TDC와 DDCA 사이에 데이터의 가산과 감산을 수행하는 기능을 갖는다.
본 발명은 라이트백 회로(24)와 함께 다른 하나의 라이트백 회로(25)를 구비한다. 라이트백 회로(25)는 데이터 레치(22)의 노드 PDC에서 유지되는 프로그램 데이터를 수신하고 전송된 데이터를 일시적으로 기억하고, 이 데이터를 데이터 기억 노드 TDC에 라이트백한다.
NMOS 트랜지스터 Q8은 게이트 및 전압 VPRE가 공급되는 드레인을 갖는다. NMOS 트랜지스터 Q8의 게이트는 데이터 기억 노드 DDCB로서 규정된다.
데이터 래치(22)의 노드 PDC의 데이터는 전송 NMOS 트랜지스터 Q9를 통해 데이터 기억 노드 DDCB로 전송될 수 있다. 노드 TDC와 트랜지스터 Q8의 소스 사이에는 전송 NMOS 트랜지스터 Q10이 형성된다.
검증 체크 회로(26)는 데이터 래치(22)에 접속된다. NMOS 트랜지스터 Q11의 게이트는 데이터 래치(22)의 노드에 접속되고, 이 트랜지스터는 체크 트랜지스터로서 기능한다. 이 트랜지스터의 소스는 체크 신호 CHK1에 의해 제어되는 NMOS 트랜지스터 Q12를 통해 접지되고, 이 트랜지스터의 드레인은 전송 NMOS 트랜지스터들 Q13과 Q14를 통해 공통 신호선 COMi에 접속된다. 전송 NMOS 트랜지스터들 Q13과 Q14의 게이트들은 체크 신호 CHK2와 노드 TDC에 의해 각각 제어된다.
데이터 프로그램 동작시, 한 페이지에 대한 감지 유닛들의 검증 체크 회로들(26)은 검증 판독 후 턴온된다. 소정의 감지 유닛에서 프로그램이 완료되지 않았다면, 검증 체크 회로(26)는 미리 "H"로 충전된 공통 신호선 COMi를 방전한다. 한 페이지에 대하여 모든 데이터 래치(22)가 "1" 상태로 되면, 공통 신호선 COMi는 "H"로 유지되고 방전되지 않는다. 이는 프로그램 동작의 완료를 나타내는 "통과" 플래그로 간주된다.
전술한 바와 같이 구성된 감지 증폭기의 감지 동작은 이하와 같다.
먼저, 메모리 셀 MC에 접속된 워드선 WL과 비트선 BL이 데이터 판독 대상으로서 선택된다. 이어서, 선택된 워드선 WL이 "L" 레벨로부터 "H" 레벨로 변경되고, 선택된 비트선 BL이 "H" 레벨로부터 "L" 레벨로 변경되는 한편, 클램프 트랜지스터 Q1을 오프 상태로 유지한다. 이는 메모리 셀 MC의 저항값에 해당하는 전류가 비트선 BL을 통해 흐를 수 있게 한다. 또한, 이에 따라 전하들은 전류값에 따라 이 비트선 BL의 기생 용량에 축적된다.
구체적으로, 비트선 BL의 전위는 메모리 셀 MC가 저 저항을 갖는 경우 높게 된다. 대조적으로, 비트선 BL의 전위는 메모리 셀 MC가 고 저항을 갖는 경우 낮게 유지된다.
이어서, 프리차지 트랜지스터 Q2도 턴온되어 충전용 커패시터 C를 프리차지한다. 후속하여, 전압 VBLC+Vt(Vt는 NMOS 트랜지스터 Q1의 임계 전압임)는 클램프 트랜지스터 Q1의 게이트에 인가된다.
비트선 BL의 전압이 VBLC 이상이면, 트랜지스터 Q1은 오프 상태로 유지된다. 비트선 BL의 전압이 VBLC 미만이면, 트랜지스터 Q1이 턴온되고, 충전용 커패시터 C의 전하들이 비트선 BL로 방전된다. 따라서, 노드 TDC의 전압은 메모리 셀 MC가 저 저항을 갖는 경우 "H"로 된다. 노드 TDC의 전압은 메모리 셀 MC가 고 저항을 갖는 경우 "L"로 된다.
이 전압은 판독 데이터로서 취급되고, 전송 NMOS 트랜지스터 Q3을 통해 데이터 래치 PDC에서 래치된다. 래치된 데이터는 소정의 타이밍에서 데이터 래치 SDC를 통해 데이터선들 DQ, DQn으로 판독된다.
도 11b에 도시한 바와 같이, 메모리 셀 MC의 다이오드 DI가 비트선 BL로부터 워드선 WL로의 순방향을 갖도록 접속되면, 다음의 감지 동작이 행해질 수 있다. 즉, 프리차지 트랜지스터 Q2가 턴온되어 충전용 커패시터 C1을 프리차지한 후, 소정의 게이트 전압 VBLC+Vt가 클램프 트랜지스터 Q1의 게이트에 공급된다. 메모리 셀 MC의 저항값은 커패시터 C에 축적된 전하들이 비트선 BL로 방전되는지를 체크함으로써 판정될 수 있다. 따라서, 노드 TDC의 전압은 메모리 셀 MC가 저 저항을 갖는 경우 "L"로 된다. 노드 TDC의 전압은 메모리 셀 MC가 고 저항을 갖는 경우 "H"로 된다. 이 전압은 판독 데이터로서 취급되며, 전송 NMOS 트랜지스터 Q3을 통해 데이터 래치 PDC에서 래치된다. 래치된 데이터는 소정의 타이밍에서 데이터 래치 SDC를 통해 데이터선들 DQ, DQn으로 판독된다.
도 12는 본 실시예에서 채용될 수 있는 감지 증폭기(3)의 다른 구조 예를 도시한다. 이 감지 증폭기(3)는 모든 비트선들을 병렬로 또는 동시에 검출할 수 있는 ABL(All Bit Line)형 증폭기이다. 즉, 이 감지 증폭기는 감지 동작 동안 비트선 전위를 정전압으로 항상 고정시키도록 제어하고, 이에 따라 인접하는 비트선들에 대한 영향을 배제한다. 이 감지 증폭기에서, 감지 커패시터 C1의 프리차지는 트랜지스터들 Q21, Q22 및 Q24를 통해 수행된다. 트랜지스터들 Q21 내지 Q26을 통해 비트선 BL을 프리차지하기 위한 프리차지 기간이 경과한 후, 커패시터 C1에 대한 프리차지 경로가 차단(cut-off)된다. 이어서, 커패시터 C1에 축적된 전하들의 방전 경로는 트랜지스터들 Q25와 Q26 및 비트선 BL에 의해 형성된다.
커패시터 C1에 축적된 전하들이 방전되는지 여부는 전류 검출 회로를 형성하는 트랜지스터들 Q29와 Q30에 의해 검출된다. 검출 결과는 데이터 래치 PDC에 기억된다. 래치된 데이터, 즉, 감지 노드 Nsen의 전압은 메모리 셀 MC가 저 저항을 갖는 경우 "H"이다. 감지 노드 Nsen의 전압은 메모리 셀 MC가 고 저항을 갖는 경우 "L"이다. 커패시터 C1의 충전 레벨을 변경함으로써, 다치 기억 방식에 따르는 복수의 저항값 분포의 검출이 가능하다.
[동작]
이어서, 본 발명의 제1 실시예에 따르는 저항 변화 메모리의 동작을 이하에서 설명한다.
이하에서 판독 동작과 프로그램 동작을 순차적으로 설명한다. 이하의 설명은 데이터의 1비트가 하나의 메모리 셀에 기억되는 이진 기억 방식에 기초하는 것이다.
[판독 동작]
먼저, 데이터 판독 동작을 설명한다.
전술한 회로에서, 데이터는 각 메모리 셀 MC의 가변 저항 소자 VR의 저항값의 크기로서 기억된다. 예를 들어, 도 8에 도시한 회로에서, 비선택 상태에서, 워드선 선택 신호들 /WS0, /WS1,...은 "H" 레벨로 설정되고, 비트선 선택 신호들 BS0, BS1,...은 "L" 레벨로 설정되고, 이에 따라 모든 워드선들 WL이 "L" 레벨로 설정되며, 모든 비트선들 BL이 "H" 레벨로 설정된다. 이 비선택 상태에서는, 모든 메모리 셀들 MC의 다이오드들 SD가 역 바이어스 상태에 있으며, 오프 상태에 있다. 전류는 가변 저항 소자 VR을 통해 흐르지 않는다.
여기서, 워드선 WL1과 비트선 BL1에 접속된 메모리 셀 MC11이 선택된다고 가정한다. 이 경우, 로우 제어 회로(3)는 워드선 선택 신호 /WS1을 "L" 레벨로 설정하고, 컬럼 제어 회로(2)는 비트선 선택 신호 BS1을 "H" 레벨로 설정한다. 워드선 WL1은 이에 따라 워드선 구동 감지선 WDS에 접속된다. 반면에, 비트선 BL1은 비트선 구동 감지선 BDS에 접속된다. 따라서, 워드선 WL1은 구동 감지선 WDS에 "H" 레벨이 인가되는 경우 "H" 레벨로 된다. 비트선 BL1은 구동 감지선 BDS에 "L" 레벨이 인가되는 경우 "L" 레벨로 된다.
이는 선택된 메모리 셀이 다이오드 SD에서 순방향 바이어스될 수 있게 하고, 이에 따라 전류는 선택된 메모리 셀 MC를 통해 흐르게 된다. 이 경우, 선택된 메모리 셀을 통해 흐르는 전류의 양은 가변 저항 소자 VR의 저항값에 의존한다. 따라서, 전류의 양을 검출함으로써 데이터 판독을 수행할 수 있다. 예를 들어, 고 저항의 소거 상태는 데이터 "1"로 규정되는 한편, 저 저항의 프로그램 상태는 데이터 "0"으로 규정된다. 검출된 전류값이 작으면, "1"이 검출된다. 검출된 전류값이 크면, "0"이 검출된다.
선택된 워드선 WL1과 비선택 비트선들 BL0, BL2 모두는 "H" 레벨이며, 이들 간에 접속된 메모리 셀 MC에는 전압이 인가되지 않고, 이들 간에 접속된 메모리 셀을 통해 전류가 흐르지 않는다는 점에 주목한다. 마찬가지로, 비선택 워드선들 WL0, WL2와 선택 비트선 BL1 모두는 "L" 레벨이며, 전류는 이들 간에 접속된 메모리 셀 MC를 통해 흐르지 않는다.
또한, 비선택 워드선들 WL0 또는 WL2 및 비선택 비트선들 BL0 또는 BL2 간에 접속된 메모리 셀 MC에 역 바이어스가 공급되므로, 이들 간에 접속된 메모리 셀 MC에는 전류가 흐르지 않는다. 따라서, 전류는 선택된 메모리 셀 MC11을 제외한 메모리 셀을 통해 흐르지 않는다.
전술한 바에서는 메모리 셀이 하나씩 선택되는 일례를 설명하고 있지만, 선택된 워드선 WL1에 접속된 복수의 메모리 셀 MC를 한꺼번에 판독하는 것도 가능하다. 이 경우, 감지 증폭기 회로는 비트선들 BL0 내지 BL2의 각각에 접속되고, 판독될 복수의 비트선은 비트선 선택 신호 BS에 의해 선택될 수 있다.
[프로그램 동작]
다음으로, 도 13과 도 14a를 참조하여 데이터 프로그램 동작을 설명한다. 도 13은 데이터 프로그램 동작시 선택된 메모리 셀에 인가되는 전압의 파 패턴을 도시하고, 도 14a는 데이터 프로그램 동작의 단계들을 도시하는 흐름도이다.
이하의 설명에서는, 메모리 셀 MC11(도 8)이 하나씩 선택되고, 그 메모리 셀 내부에서는 데이터의 두 가지 유형인 "1"과 "0" 중 데이터 "0"이 프로그램된다고 가정한다.
먼저, 도 13에 도시한 바와 같이, 상태 머신(7)은 펄스 발생기(9)의 제1 구동 유닛(91)을 활성화하여 프로그램 전압 Vprogram을 선택된 메모리 셀 MC11에 소정의 기간 동안 인가시킨다(제1 프로그램 펄스 인가 동작: 단계(S11)).
구체적으로, 초기 상태에서, 모든 워드선들 WL은 "L"이며, 모든 비트선들 BL은 "H"이다(워드선 선택 신호들 /WS0 내지 /WS2는 "H"이고, 비트선 선택 신호들 BS0 내지 BS2는 "L"이다). 이 초기 상태로부터, 워드선 선택 신호 /WS1은 "L"로 시프트되고, 비트선 선택 신호 BS1은 "H"로 시프트되고, 이에 따라 메모리 셀 MC11을 선택하게 된다.
후속하여, 전술한 제1 펄스 프로그램 동작의 결과로 원하는 데이터의 프로그램이 완료되었는지 여부를 판정하는 검증 판정을 수행한다(단계(S12)). 즉, 선택된 메모리 셀 MC11의 가변 저항 소자 VR이 저항값 분포 B 내에 있는지를 결정한다(도 9). 구체적으로, 도 11a에 도시한 감지 증폭기 회로의 감지 노드 TDC의 데이터가 데이터 래치(22)에서 래치된 후, 컬럼 제어 회로(2)에서 데이터 래치(22)에 기억된 데이터의 검출을 수행한다. 검출 결과는 상태 머신(7)으로 전송된다. 상태 머신(7)의 판정 회로(74)는 검출 결과에 기초하여 프로그램이 완료되었는지(통과) 또는 아직 완료되지 않았는지(실패)를 판정한다. 단계(S12)의 판정 결과가 "통과"이면, 프로그램 동작을 종료한다(종료: 단계(S13)).
반면에, 단계(S12)의 판정 결과가 "실패이면(즉, 메모리 셀 MC11의 가변 저항 소자 VR이 저항값 분포 B의 범위보다 높은 저항을 갖는 경우), 감지 증폭기 회로의 노드 TDC의 충전 레벨을 다시 변경함으로써 다음의 판정을 행한다. 구체적으로, 메모리 셀 MC11의 가변 저항 소자 VR이 여전히 소거 상태에 가까운 고 저항 상태(이하, 이 상태를 "실패1"이라 칭함)에 있는지, 또는 소거 상태와 프로그램 상태 사이의 대략 중간점인 중간 저항 상태(이하, 이 상태를 "실패2"라 칭함)에 있는지를 판정한다(단계(S14)).
상태 실패2를 상태 실패1과 구분하기 위한 임계 전압 Rthres는, 도 9a에 도시한 프로그램 상태의 저항값 분포의 최대값 Ron_max보다 크고 소거 상태의 저항값 분포의 최소값 Roff_min보다 작은 임의의 값으로 설정되어도 된다. 그러나, 임계 전압 Rthres를 이하의 식을 충족하는 값으로 설정하는 것이 바람직하다.
[식 1]
Δ/2<log(Rthres)-log(Ron_max)<Δ
(여기서, Δ = log(Roff_min)-log(Ron_max))
또한, 임계 전압 Rthres를 이하의 식을 충족하는 값으로 설정하는 것이 바람직하다.
[식 2]
Δ/2<log(Rthres)-log(Ron_max)<3Δ/4
가변 저항 소자 VR이 상태 실패1에 있다고 판정하면, 상태 머신(7)은 펄스 발생기(9)의 제1 구동 유닛(91)을 다시 활성화하고, 전압 Vprogram을 이용하여 프로그램 동작이 수행된다(제2 프로그램 펄스 인가 동작: 단계(S15)).
반면에, 가변 저항 소자 VR이 상태 실패2에 있다고 판정하면, 제1 구동 유닛(91) 대신에 제2 구동 유닛(92)을 활성한다. 제2 프로그램 펄스 인가 동작은 이에 따라 전압 Vprogram보다 작은 (소거 동작을 위해 사용되는 전압인) 소거 전압 Verase를 이용하여 수행된다(단계(S16)). 이후, 검증 판정이 반복되고, "통과"를 얻을 때까지 반복된다.
본 실시예의 설명에 있어서, 제2 프로그램 펄스 인가 동작은 소거 동작을 위해 사용되는 소거 전압 Verase와 동일한 전압을 인가한다는 점에 주목한다. 실제로는, 이 전압의 진폭이 소거 전압 Verase의 진폭보다 작을 수 있으며, 또는 이 전압의 펄스 폭이 소거 전압 Verase의 펄스 폭보다 짧은 것이 종종 바람직하다. 그 이유는 다음과 같다.
하나의 메모리 셀 MC가 직렬 접속된 다이오드 DI와 가변 저항 소자 VR을 포함하는 경우, 가변 저항 소자 VR의 전압 강하에 대한 다이오드 DI의 전압 강하의 비는 가변 저항 소자 VR의 저항 상태에 따라 가변될 수 있다. 구체적으로, 도 14b에 도시한 바와 같이, 다이오드 DI와 가변 저항 소자 VR의 쌍에 소정의 정전압이 인가되더라도, 가변 저항 소자 VR에 인가되는 전압은 가변 저항 소자 VR의 상태, 즉, 프로그램 상태(A 점), 중간 상태(B 점) 및 소거 상태(C 점)에 따라 다르다.
메모리 셀 MC에 인가되는 전압이 도 14b에 도시한 바와 같이 동일하더라도, 가변 저항 소자 VR의 저항이 충분히 작은 경우(프로그램 상태) 가변 저항 소자 VR에 인가되는 전압은 가변 저항 소자 VR이 중간 상태에 있는 경우와 비교하여 작다. 따라서, 소거 전압 Verase와 동일한 전압이 제2 프로그램 펄스 인가 동작에서 인가되면, 가변 저항 소자 VR에 인가되는 전압은 리셋 동작에서의 전압보다 클 수 있다. 따라서, 제2 프로그램 펄스 인가 동작에서 인가되는 전압이 소거 전압 Verase의 진폭보다 작은 진폭, 또는 소거 전압 Verase의 펄스 폭보다 짧은 펄스 폭을 갖는 것이 바람직하다. 이는 소거 전압 Verase의 진폭 및 펄스 폭과 동일한 진폭 및 펄스 폭을 갖는 펄스 전압을 이용하는 경우와 비교하여 리셋 동작이 오동작할 가능성을 저감시킬 수 있으며, 중간 저항값을 이용하여 가변 저항 소자 VR의 저항을 확실히 저감시킬 수 있다. 이렇게 리셋 동작이 오동작할 가능성이 매우 적은 상태를 얻게 되면, 제2 프로그램 펄스 인가 동작에서 소거 전압 Verase의 진폭 및 펄스 폭과 동일한 진폭 및 펄스 폭을 갖는 펄스 전압을 이용할 수 있다. 본 발명은 이러한 선택 사항을 배제하지 않는다. 이하의 설명에서는, 일례로, 제2 프로그램 펄스 인가 동작에서 소거 전압 Verase의 진폭 및 펄스 폭과 동일한 진폭 및 펄스 폭을 갖는 펄스 전압을 이용한다.
이러한 방식으로, 본 실시예의 저항 변화 메모리는, 제1 프로그램 펄스 인가 동작시에는, 제1 구동 유닛(91)을 활성화함으로써 프로그램 전압 Vprogram을 인가하는 한편, 제2 프로그램 펄스 인가 동작시에는, 상태 실패2가 발생하는 경우 제2 구동 유닛(92)을 활성화함으로써 소거 전압 Verase를 인가한다. 전술한 바와 같이, 제1 구동 유닛(91)은 직렬 접속된 보호 저항(95)(저항값은 1kΩ 내지 100kΩ) 및 nMOS 트랜지스터(96)를 포함한다. 대조적으로, 제2 구동 유닛(92)은 nMOS 트랜지스터(96)와 동일한 크기의 nMOS 트랜지스터(97)만을 포함한다(보호 저항(95)이 없음). 제1 프로그램 펄스 인가 동작에서 보호 저항(95)을 갖는 제1 구동 유닛(91)을 이용하는 이유는 다음과 같다. 첫 번째 이유는 전류가 불필요하게 커지는 것을 방지할 필요가 있기 때문이다. 두 번째 이유는 다이오드 등의 파괴를 방지할 필요가 있기 때문이다.
첫 번째 이유를 이하에서 설명한다. 산화물 재료로 형성된 가변 저항 소자의 저항이 변화하는 이유는 가변 저항 소자에 인가되는 고 전압으로 인해 산화물 재료 중에 도전성 박막 영역(필라멘트)이 형성되기 때문이라고 추정된다. 이 경우, 프로그램 펄스 인가 동작시 전류를 제한하지 않으면, 필라멘트 부분의 단면적이 매우 커지고, 저 저항 상태의 가변 저항 소자의 저항이 매우 작아지게 된다. 이는 추후에 소거 동작의 수행을 어렵게 한다. 또는, 소거 동작에서 요구되는 전류가 증가하면, 이에 따라 전력 소비가 증가하게 된다. 따라서, 형성될 필라멘트의 단면적을 최소화하도록 제1 프로그램 펄스 인가 동작시 전류를 제한할 필요가 있다. 이것이 바로 보호 저항(95)을 갖는 제1 구동 유닛(91)을 이용하는 첫 번째 이유이다.
그러나, 제1 프로그램 펄스 인가 동작시 전류가 과도하게 제한되면, 필라멘트가 전혀 형성되지 않고, 또는 이렇게 형성된 필라멘트가 불안정하게 된다. 이것은 문제화될 수 있다. 이에 따라, 제1 프로그램 펄스 인가 동작시 어느 정도 큰 전류가 흘러야 한다. 제1 프로그램 펄스 인가 동작시, 전류값은 바람직하게 100nA 이상이며 100μA 이하이다. 특히, 고 저항 상태(소거 상태)에 있는 가변 저항 소자 VR의 저항값이 200kΩ 내지 10MΩ이면, 제1 프로그램 펄스 인가 동작에서의 전류는 인가 전압을 고려할 때 바람직하게 500nA 이상 10mA 이하이다.
다음으로, 두 번째 이유를 이하에서 설명한다.
필라멘트의 형성으로 인해 가변 저항 소자 VR의 저항값이 작아지면, 가변 저항 소자 VR에 인가되는 전압은 급격히 감소된다. 그러나, 메모리 셀들의 용량을 무시할 수 없는 경우(예를 들어, 복수의 메모리 셀이 공통 워드선 WL에 접속된 경우), 용량과 배선 저항 때문에 전압 강하에 대하여 긴 시간이 필요하다.
전압 강하에 필요한 시간은, 병렬로 접속된 메모리 셀들의 수에 의존하지만, 일반적으로 약 10nS이다. 이 시간 동안, 메모리 셀 MC에 인가되는 대부분의 전압은 메모리 셀 MC의 다이오드 DI에 인가된다. 따라서, 매우 큰 전압이 다이오드 DI에 인가되고, 다이오드 DI는 전기적으로 파괴될 수 있다. 보호 저항(95)을 내부에 삽입하게 되면, 다이오드 DI에 인가되는 전압이 저감되고, 이에 따라 다이오드 DI는 파괴되지 않을 수 있다. 이것이 바로 제1 구동 유닛(91)이 보호 저항(95)을 이용하는 두 번째 이유이다.
반면에, 가변 저항 소자 VR의 저항값이 중간값인 경우 수행되는 제2 프로그램 펄스 인가 동작을 위해 사용되는 제2 구동 유닛(92)은 이러한 보호 저항(95)을 갖지 않는다. 이는, 보호 저항(95)이 내부에 존재하는 경우, 가변 저항 소자 VR에 인가되는 전압이 작아지기 때문이다.
즉, 제2 프로그램 펄스 인가 동작에서도 보호 저항(95)을 갖는 제1 구동 유닛(91)을 사용하여 프로그램 전압 Vprogram을 인가하면, 다이오드 DI와 보호 저항(95)에서의 전압 강하를 무시할 수 없다. 따라서, 펄스 발생기(9)로부터 공급되는 전압의 일부만이 가변 저항 소자 VR에 인가될 수 있다. 이러한 전압은 프로그램 펄스 인가 동작에 대하여 불충분하므로, 이 동작에서 공급되는 전압은 증가되어야 한다.
이 문제점을 수치를 갖는 구체적인 예로 상세히 설명한다. 예를 들어, 보호 저항(95)의 저항값이 50kΩ이고, 다이오드 DI의 저항값이 10kΩ이고, 고 저항 상태(소거 상태)의 가변 저항 소자 VR의 저항값이 500kΩ이라고 가정한다. 이 경우, 펄스 발생기(9)로부터의 출력 중 89%(89% = 500/(50+10+500))가 가변 저항 소자 VR에 인가된다. 이 경우, 프로그램 동작은 어떠한 문제 없이 수행될 수 있다.
대조적으로, 가변 저항 소자 VR이 고 저항 상태와 저 저항 상태 사이의 중간 상태, 예를 들어, 100kΩ에 있으면, 예를 들어, 펄스 발생기(9)로부터의 출력 중 63%만이 가변 저항 소자 VR에 인가된다. 이는 프로그램 동작을 위해 불충분하다. 따라서, 제1 구동 유닛(91)을 이용하여 제2 프로그램 펄스 인가 동작에서 필요한 전압을 이러한 중간 저항값을 갖는 가변 저항 소자 VR에 공급하기 위해, 제1 구동 유닛(91)은 제1 프로그램 펄스 인가 동작에서의 인가 전압의 두 배의 전압을 공급해야 한다. 이는 전력 소비를 증가시킬 수 있고, 회로 구성이 복잡해진다.
따라서, 제2 프로그램 펄스 인가 동작에서 보호 저항(95)을 갖지 않는 제2 구동 유닛(92)을 이용하여, 소거 전압 Verase로 프로그램 동작을 수행한다. 보호 저항(95)이 없기 때문에, 프로그램 전압 Vprogram보다 작은 소거 전압 Verase가 사용되더라도, 가변 저항 소자 VR에 충분한 전압이 공급될 수 있다.
또한, 제2 프로그램 펄스 인가 동작시 전압 Verase의 인가에 의해 야기되는 메모리 셀 MC를 통해 일정하게 흐르는 전류는, 제1 프로그램 펄스 인가 동작시 전압 Vprogram의 인가에 의해 야기되는 메모리 셀 MC를 통해 일정하게 흐르는 전류보다 클 수 있다.
도 22는 제2 구동 유닛(92)을 이용하는 제2 프로그램 펄스 인가 동작시 메모리 셀에 인가되는 프로그램 전압 V와 제2 프로그램 펄스 인가 동작 후 가변 저항 소자 VR의 저항값 간의 관계를 도시하는 그래프이다. 도 22에서는, 제1 구동 유닛(91)을 이용하는 제1 프로그램 펄스 인가 동작을 수행한 후, 가변 저항 소자 VR의 저항값이 (충분히 낮은 저항값이 아닌) 중간값으로 시프트되었다고 가정한다. 여기서, 제1 구동 유닛(91)을 이용하는 제1 프로그램 펄스 인가 동작에서는, 4.1V의 전압을 프로그램 전압으로서 사용한다. 도 22에 도시한 바와 같이, 제2 프로그램 펄스 인가 동작에서는, 제1 프로그램 펄스 인가 동작에서의 전압보다 작은 약 3.5 내지 3.8V의 전압을 인가함으로써 가변 저항 소자 VR이 저 저항값으로 시프트될 수 있다.
[기타 프로그램 동작]
이어서, 도 14a와 다른 프로그램 동작의 일례를 도 15를 참조하여 설명한다.
단계들(S21 내지 S25)은 도 14a의 단계들(S11 내지 S13, S14, S15 및 S16)과 동일하다(단계(S25)는 단계(S14, S15, S16)에 대응함).
이 동작 예에서는, 리프로그램(re-program) 동작과 검증 판정의 최대 반복 횟수를 결정한다(그리고 도 10의 최대 루프수 기억부(72)에 기억됨). 최대 반복 횟수가 소정의 수를 초과하면, 반복 루프가 종료된다(단계(S24)의 "예").
이어서, 예를 들어, 메모리 셀 어레이(1)의 한 페이지에 대한 실패 비트의 수를 카운트한다(단계(S26)). 이후, 카운트 값이 허용가능 실패 비트 기억부(73)에 기억된 허용가능 실패 비트의 수를 초과하는지를 판정한다(단계(S27)).
이 카운트 값이 허용가능 실패 비트의 수를 초과하지 않으면("예"), 한 페이지의 모든 메모리 셀들은 "통과"로 간주되고(의사 통과), 동작이 종료된다. 이 카운트 값이 허용가능 실패 비트의 수를 초과하면("아니오"), 프로시저는 제2 프로그램 펄스 인가 동작으로 다시 시프트하고(단계(S25)), 검증 판정과 제2 펄스 프로그램 동작의 소정의 루프수로 다시 시프트한다. 루프로 시프트하는 대신에, "실패"를 상태로서 출력할 수 있고, 동작을 종료할 수 있다.
단계(S25)에서, 제2 프로그램 펄스 인가는, 상태 실패1로서 판정되는 경우 프로그램 전압 Vprogram을 이용함으로써, 그리고 상태 실패2로서 판정되는 경우 소거 전압 Verase를 이용함으로써, 수행되며, 이는 도 14a의 단계(S14 내지 S16)와 유사하다.
"의사 통과"로서 판정되는 경우, ECC 회로(도시하지 않음)에 의해 에러 정정 동작을 수행한다. 에러 정정을 위해 사용되는 패러티 데이터를 메모리 셀 어레이(1)의 일부에 배치된 패러티 데이터 영역에 기억하는 것도 가능하다.
[제2 실시예]
다음으로, 도 16과 도 17a를 참조하여 본 발명의 제2 실시예에 따르는 반도체 기억 장치를 설명한다.
제2 실시예에 따르는 반도체 기억 장치의 구조는 제1 실시예의 반도체 기억 장치의 구조(도 1 내지 도 12 참조)와 동일할 수 있기 때문에, 그에 대한 중복 설명은 이하에서 생략한다.
그러나, 본 실시예에서, 프로그램 동작은 도 16에 도시한 바와 같이 제1 실시예의 프로그램 동작과 다르다. 도 16에서, 단계들(S31, S32, S36)은 제1 실시예의 단계들(S11, S112, S13)(도 14a)과 동일하다. 또한, 단계(S33)는 도 14a의 단계(S14, S15, S16)에 대응한다.
본 실시예는 단계(S32)에서 "통과" 판정이 내려진 경우 공정을 종료하지 않고 메모리 셀 MC가 과도하게 낮은 저항 상태로 시프트되는지 여부를 판정하거나 메모리 셀 MC가 오버 프로그램(over-program)되는지를 판정하기 위한 동작(오버 프로그램 검증 판정)(단계(S34))을 수행한다는 점에서 제1 실시예와 다르다. 이러한 오버 프로그램 검증 판정은 도 17a에 도시한 바와 같이 통상적인 검증 판정(단계(S32))을 위해 사용되는 전압보다 높은 전압으로 판정을 수행한다.
이 오버 프로그램 검증 판정에서 "실패"로 판정되는 경우(과도하게 낮은 저항 상태로 시프트되는 경우), 제2 구동 유닛(92)을 활성화함으로써, 메모리 셀 MC에 대하여 인가되는 소거 전압 Verase'로 소거 동작을 수행한다(단계(S35)). 이 소거 전압 Verase'는 통상적인 소거 동작을 위해 사용되는 소거 전압 Verase보다 작은 펄스 진폭을 갖고, 소거 전압 Verase보다 큰 펄스 폭을 갖는다.
제2 프로그램 펄스 인가 동작은 소거 상태와 프로그램 상태의 중간점 근처의 저항값까지 이 소거 전압 Verase'를 이용하는 소거 동작에 의해 소거되는 메모리 셀에 대하여 수행된다(단계(S33)). 이러한 방법을 수행함으로써, 오버 프로그램된 메모리 셀은 적절한 저항값을 복구할 수 있다. 도 17b에 도시한 바와 같이, 통상적인 검증 동작(단계(S32))에서의 전압 인가 및 오버 프로그램 검증 동작(단계(S33))에서의 전압 인가를 연속적으로 수행할 수 있다는 점에 주목한다.
[제3 실시예]
다음으로, 도 18을 참조하여 본 발명의 제3 실시예에 따르는 반도체 기억 장치를 설명한다. 제3 실시예에 따르는 반도체 기억 장치의 구조가 제1 실시예의 반도체 기억 장치의 구조(도 1 내지 도 12 참조)와 동일할 수 있기 때문에, 그 설명은 생략한다. 제2 실시예와 마찬가지로, 제3 실시예에서도 오버 프로그램 검증 판정을 수행하고, 오버 프로그램된 메모리 셀은 적절한 저항값으로 라이트백된다. 도 18에서, 단계들(S41, S42, S43, S44)은 제2 실시예(도 16)의 단계들(S31, S32, S33, S34)에 대응한다. 본 실시예는, 오버 프로그램 검증 판정에서 "실패" 판정이 내려지는 경우 "약(weak) 소거 펄스 인가 동작"(단계(S46))을 수행한다는 점에서 제2 실시예와 다르다. 약 소거 펄스 인가 동작은 가변 저항 소자 VR의 적절한 저 저항값을 복구하도록 오버 프로그램된 메모리 셀 MC에 대한 약 소거 동작이다. 이러한 약 소거 펄스 인가 동작은 단계(S42)에서처럼 검증 동작(단계(S47))에서 "통과"로 판정될 때까지 여러 번 반복된다. 전술한 약 소거 펄스 인가 동작의 결과로, 오버 프로그램된 메모리 셀들 일부는 적절한 저 저항값을 초과하여 중간 저항값으로 복귀될 수 있다(단계(S47)에서의 "실패"). 이 경우, 제2 프로그램 펄스 인가 동작(단계(S43))이 다시 수행된다. 도 19에 도시한 바와 같이, 이러한 약 소거 펄스 인가 동작에서 사용되는 전압 펄스는 전술한 전압 Verase'의 펄스 진폭과 대략 동일한 펄스 진폭을 갖고 이 전압 Verase'의 펄스 폭보다 짧은 펄스 폭을 갖는다는 점에 주목한다.
약 소거 펄스 인가 동작을 여러 번 반복한 후에도 가변 저항 소자 VR의 저항이 고 저항 상태로 시프트되지 않으면, 일단 메모리 셀을 완전히 소거(즉, 메모리 셀을 고 저항 상태로 시프트)한 후, 제1 프로그램 펄스 인가 동작을 다시 개시할 수도 있다. 메모리 셀이 완전히 소거되면, 제1 프로그램 펄스 인가 동작을 다시 수행한다. 이 경우에 인가되는 전압 Vprogram은 이전의 제1 프로그램 펄스 인가 동작에서의 전압 Vprogram의 펄스 진폭 및 펄스 폭과 대략 동일한 펄스 진폭 및 펄스 폭을 가질 수 있다. 다른 방안으로, 펄스 진폭 및 펄스 폭은 다른 값들로 설정되어도 된다.
[수정예]
도면을 참조하여 본 발명의 응용을 설명하였지만, 본 발명은 이에 한정되는 것으로서 해석되어서는 안되며, 본 발명의 사상과 범위로부터 벗어나지 않고 특정 실시예에 변경이나 추가를 행할 수 있다는 것을 당업자라면 이해할 것이다. 예를 들어, 전술한 실시예들은 소위 다이오드와 가변 저항 소자가 직렬 접속된 유니폴라형 메모리 셀을 메모리 셀로서 이용하고 있지만, 본 발명은 이러한 예로 한정되지 않는다. 본 발명은 트랜지스터와 가변 저항 소자가 직렬 접속된 소위 바이폴라형 메모리 셀을 갖는 반도체 기억 장치에 적용가능하다.
또한, 전술한 실시예들에서는, 메모리 셀이 복수의 비트선 BL과 복수의 워드선 WL 사이의 각 교차부 상에 위치한다. 복수의 비트선 BL과 복수의 워드선 WL 중에서, 소정의 전압이 선택 비트선 BL과 선택 워드선 WL에 인가된다. 나머지 비트선들과 워드선들에는, 이들 사이에 배치된 메모리 셀들에 순방향 바이어스 전압이 공급되지 않도록 소정의 전압들이 공급된다. 그러나, 본 발명은 이러한 구조로 한정되지 않는다. 구체적으로, 도 20에 도시한 구성을 채용해도 된다. 구체적으로, 도 20에 도시한 바와 같이, MEMS 구동 메카니즘에 의해 미세 위치 제어되는 헤드부 H는 행렬로 배열된 메모리 셀 MC와 접하도록 구성된다. 헤드부 H는 전압 인가를 위한 배선에 접속된다. 이러한 헤드부 H를 통해 선택 메모리 셀에 다양한 전압들을 인가할 수 있다. 본 발명은 이러한 메모리 유닛에 적용될 수 있다.
또한, 실시예들에서, 펄스 발생기(9)는 두 가지 유형의 구동 유닛(91, 92)을 구비하고 있으며, 이 두 개의 구동 유닛(91, 92) 중 임의의 하나는 메모리 셀의 상태에 따라 선택된다. 그러나, 본 발명은 이러한 두 가지 유형의 구동 유닛을 갖는 구조로 한정되지 않는다. 본 발명은 하나의 구동 유닛이 적어도 두 가지 유형의 전압을 공급할 수 있는 구조를 포함한다. 예를 들어, 도 21에 도시한 바와 같이, 제1 프로그램 펄스 인가 동작에서 사용하기 위한 전압 Vprogram 및 제2 프로그램 펄스 인가 동작에서 사용하기 위한 전압 Verase 둘 다는 하나의 구동 유닛(91')에 의해 발생되어도 된다. 이 구동 유닛(91')은 직렬 접속된 nMOS 트랜지스터들(97, 98) 및 커패시터(99)를 구비한다. nMOS 트랜지스터들(97, 98)은 상태 머신(7)에 의해 상보적으로 또는 선택적으로 턴온된다. 커패시터(99)는 도시하지 않은 충전 메카니즘에 의해 nMOS 트랜지스터가 턴온되기 전에 소정의 전압으로 충전되도록 구성된다.
이러한 구조에서, nMOS 트랜지스터(97)가 턴온되면, 이 트랜지스터의 드레인으로부터 전압 Verase+Vth(Vth는 nMOS 트랜지스터(97)의 임계 전압임)가 공급되고, 이에 따라 전압 Verase가 펄스 발생기(94)에 공급된다. 반면에, nMOS 트랜지스터(98)가 턴온되면, 커패시터(99)에 축적된 전하들이 방전되고, 이에 따라 전압 Verase보다 큰 전압 Vprogram이 펄스 발생기(94)에 공급된다. 프로그램 동작시, nMOS 트랜지스터(97)가 도 10에서 설명한 보호 저항(95)으로서 기능하도록 nMOS 트랜지스터(97)가 반 선택(half-selection) 상태로 설정될 수 있다는 점에 주목한다. 이후, nMOS 트랜지스터(97)는 선택 상태로 시프트되어, "실패2"로 판정된 메모리 셀에 소거 전압 Verase와 동일한 전압이 공급될 수 있다. 또한, nMOS 트랜지스터(97)는 pMOS 트랜지스터로 대체될 수 있다.
또한, 구동 유닛들(91, 92 또는 91')을 이용하여 공급되는 전압을 제어하는 대신, 도 8에 도시한 신호 /WSi의 진폭을 제어하여 메모리 셀에 공급되는 전압을 가변해도 된다. 신호 /WSi의 진폭을 제어함으로써 트랜지스터 QP1을 선택 상태와 반 선택 상태 간에 전환시킬 수 있고 이에 따라 제한된 전류를 갖는 전압을 인가할 수 있다.
또한, 전술한 실시예들은 하나의 메모리 셀에 1비트 데이터가 기입되는 1비트 기억 방식을 설명하고 있지만, 본 발명은, 전술한 바와 같이, 하나의 메모리 셀에 복수의 비트 데이터를 기억하는 복수 비트 기억 방식에 적용되어도 된다.
도 9b에 도시한 2비트 기억 방식에서는, 저항값 레벨들 D, C, B, A의 각각에 대하여, 전술한 제1 프로그램 펄스 인가 동작, 제2 프로그램 펄스 인가 동작, 검증 동작 등을 마찬가지로 수행할 수 있다.
또한, 도 9b에 도시한 2비트 기억 방식에 대한 프로그램 동작은 프로시저를 두 개의 페이지로 분할함으로써 수행되어도 된다. 구체적으로, 하위 페이지에 대한 프로그램을 먼저 수행하고, 상위 페이지에 대한 프로그램을 이어서 수행한다.
1 메모리 셀 어레이
2 컬럼 제어 회로
3 로우 제어 회로
4 데이터 I/O 버퍼
5 어드레스 레지스터

Claims (18)

  1. 반도체 기억 장치로서,
    제1 배선과 제2 배선 사이에 배치되고 가변 저항 소자를 구비하는 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 제1 배선과 상기 제2 배선 사이에 인가되는 전압을 제어하여 상기 가변 저항 소자의 저항값을 제어하도록 동작하는 제어기를 포함하고,
    상기 제어기는 제1 동작과 제2 동작을 수행하도록 구성되고,
    상기 제1 동작은 상기 가변 저항 소자를 제1 저항값 이상의 저항값을 갖는 제1 상태로부터, 상기 제1 저항값보다 작은 제2 저항값 이하의 저항값을 갖는 제2 상태로 전환하도록 상기 제1 배선과 상기 제2 배선 사이에 제1 전압을 인가하고,
    상기 제2 동작은 상기 가변 저항 소자를 상기 제2 상태로부터 상기 제1 상태로 전환하도록 상기 제1 배선과 상기 제2 배선 사이에 상기 제1 전압보다 작은 제2 전압을 인가하고,
    상기 제1 동작에서는, 상기 제1 전압의 인가 후, 상기 메모리 셀로부터 데이터를 판독하여 상기 제2 상태를 얻었는지 여부를 판정하도록 상기 제1 배선과 상기 제2 배선 사이에 검증 전압을 인가하고, 상기 검증 전압을 인가함으로써 얻어지는 신호에 기초하여 상기 제1 배선과 상기 제2 배선 사이에 상기 제1 전압보다 작은 제3 전압을 인가하는, 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제3 전압은 상기 제2 전압보다 작은, 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 동작에서 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제2 동작에서 상기 메모리 셀을 통해 흐르는 제2 전류보다 작은, 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 동작에서 상기 제1 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제1 동작에서 상기 제3 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제3 전류보다 작은, 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 동작에서 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제2 동작에서 상기 메모리 셀을 통해 흐르는 제2 전류보다 작은, 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 동작에서 상기 제1 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제1 동작에서 상기 제3 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제3 전류보다 작은, 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 검증 전압을 인가함으로써 얻어지는 신호에 기초하여, 상기 가변 저항 소자의 저항값이 상기 제1 저항값 이상이라고 판정되면, 상기 제1 배선과 상기 제2 배선 사이에 상기 제1 전압을 인가하고,
    상기 검증 전압을 인가함으로써 얻어지는 신호에 기초하여, 상기 가변 저항 소자의 저항값이 상기 제2 저항값보다 크고 상기 제1 저항값보다 작은 중간 상태에 있다고 판정되면, 상기 제1 배선과 상기 제2 배선 사이에 상기 제3 전압을 인가하는, 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제3 전압은 상기 제2 전압보다 작은, 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 제1 동작에서 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제2 동작에서 상기 메모리 셀을 통해 흐르는 제2 전류보다 작은, 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 제1 동작에서 상기 제1 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제1 동작에서 상기 제3 전압을 인가함으로써 상기 메모리 셀을 통해 흐르는 제3 전류보다 작은, 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 제3 전압의 펄스 폭은 상기 제2 전압의 펄스 폭보다 짧은, 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제어 회로는,
    상기 제1 동작 후, 상기 가변 저항 소자의 저항값이 과도하게 낮은 제3 상태에 있는지를 판정하는 제3 동작과,
    상기 제3 동작에서 상기 가변 저항 소자가 제3 상태라고 판정하면, 상기 제3 상태로부터, 상기 제3 상태의 상기 가변 저항 소자의 저항값보다 저항값이 높은 제4 상태로 전환하도록 상기 제1 배선과 상기 제2 배선 사이에 제4 전압을 인가하는 제4 동작을 수행할 수 있는, 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제4 전압은 상기 제2 전압보다 작은, 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제4 전압은 상기 제2 전압보다 작고, 상기 제2 전압의 펄스 폭보다 큰 펄스 폭을 갖는, 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 제어기는, 상기 제4 동작 후, 상기 메모리 셀로부터 데이터를 판독하여 상기 제2 상태를 얻었는지 여부를 판정하도록 상기 제1 배선과 상기 제2 배선 사이에 검증 전압을 인가하는, 반도체 기억 장치.
  16. 제12항에 있어서,
    상기 검증 전압을 인가함으로써 얻어지는 신호에 기초하여, 상기 가변 저항 소자의 저항값이 상기 제1 저항값 이상이라고 판정되면, 상기 제1 배선과 상기 제2 배선 사이에 상기 제1 전압을 인가하고,
    상기 검증 전압을 인가함으로써 얻어지는 신호에 기초하여, 상기 가변 저항 소자의 저항값이 상기 제2 저항값보다 크고 상기 제1 저항값보다 작은 중간 상태에 있다고 판정되면, 상기 제1 배선과 상기 제2 배선 사이에 상기 제3 전압을 인가하는, 반도체 기억 장치.
  17. 제12항에 있어서,
    상기 제3 전압은 상기 제2 전압보다 작은, 반도체 기억 장치.
  18. 제12항에 있어서,
    상기 제1 동작에서 상기 메모리 셀을 통해 흐르는 제1 전류는 상기 제2 동작에서 상기 메모리 셀을 통해 흐르는 제2 전류보다 작은, 반도체 기억 장치.
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