CN104733611B - 电阻式存储器装置及其存储单元 - Google Patents

Abstract

一种电阻式存储器装置及其存储单元。电阻式存储单元包括第一晶体管、第二晶体管、第一电阻以及第二电阻。第一晶体管的第一端及第二端分别耦接至第一位线及参考电压。第二晶体管的第一端及第二端分别耦接至第二位线及参考电压。第一电阻串接在第一晶体管的第一端及第一位线的耦接路径间或串接在第一晶体管的第二端及参考电压的耦接路径间。第二电阻串接在第二晶体管的第一端及第二位线的耦接路径间或串接在第二晶体管的第二端及参考电压的耦接路径间。

Description

电阻式存储器装置及其存储单元

技术领域

本发明是有关于一种电阻式存储器及其存储单元。

背景技术

随着信息需求的增加，在电子装置中配置大容量的存储器已成为一个重要趋势。在提供足够容量的长效性记忆空间的需求下，在现今的技术领域中，电阻式存储器成为一种新宠。

利用电阻式存储器来做为非易失性存储器是一种广受欢迎的趋势。其主要原因在于，电阻式存储器所具有的相对高的写入速度、相对低的操作功耗，以及电阻式存储器的制造完全兼容于现今的集成电路的制造技术。

然而，在现今的技术领域中，电阻式存储单元尚有其阻抗值在被设定（set）以及重置（reset）间的差距无法保持稳定的问题。而其主要的原因在于电阻式存储单元被重置时的电阻值的控制较不稳定而产生的。这个现象可能导致对电阻式存储单元进行数据读取时发生错误，影响到电阻式存储器的可靠度。

发明内容

本发明提供一种电阻式存储器及其存储单元，可有效提高其感测边界（sensingmargin），以及提升其可靠度。

本发明的电阻式存储单元包括第一晶体管、第二晶体管、第一电阻以及第二电阻。第一晶体管具有第一端、第二端以及控制端。第一晶体管的第一端及第二端分别耦接至第一位线及参考电压，第一晶体管的控制端接收字符线信号。第二晶体管具有第一端、第二端以及控制端，第二晶体管的第一端及第二端分别耦接至第二位线及参考电压，第二晶体管的控制端接收字符线信号。第一电阻串接在第一晶体管的第一端及第一位线的耦接路径间或串接在第一晶体管的第二端及参考电压的耦接路径间。第二电阻串接在第二晶体管的第一端及第二位线的耦接路径间或串接在第二晶体管的第二端及参考电压的耦接路径间。

本发明另提出一种电阻式存储器装置，包括多个电阻式存储单元、多数条位线对以及多数条源极线。电阻式存储单元排列成存储单元数组，且存储单元数组具有多数个存储单元行以及多数个存储单元列。字符线分别耦接存储单元列并分别传送多个字符线信号。位线对分别耦接存储单元行。源极线分别耦接至电阻式存储单元。此外，电阻式存储单元包括第一晶体管、第二晶体管、第一电阻以及第二电阻。第一晶体管具有第一端、第二端以及控制端。第一晶体管的第一端及第二端分别耦接至第一位线及参考电压，第一晶体管的控制端接收字符线信号。第二晶体管具有第一端、第二端以及控制端，第二晶体管的第一端及第二端分别耦接至第二位线及参考电压，第二晶体管的控制端接收字符线信号。第一电阻串接在第一晶体管的第一端及第一位线的耦接路径间或串接在第一晶体管的第二端及参考电压的耦接路径间。第二电阻串接在第二晶体管的第一端及第二位线的耦接路径间或串接在第二晶体管的第二端及参考电压的耦接路径间。

基于上述，本发明通过电阻式存储单元中的第一位线以及第二位线所分别传送的第一电阻与第二电阻的阻抗状态来判读出电阻式存储单元中的储存数据。如此一来，藉由第一电阻与第二电阻是被设定（set）或被重置（reset）的不同状态的组合来进行判读，可以更准确的获知电阻式存储单元中的储存数据。并且，在当被重置的电阻的阻抗值无法有效被重置到理想值时可以通过改变被设定的电阻的阻抗值来控制电阻式存储单元的感测边界，维持其效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示本发明实施例的电阻式存储单元的示意图。

图2绘示本发明实施例的电阻式存储单元的示意图。

图3绘示本发明一实施例的电阻式存储器装置的示意图。

图4绘示图3实施例的另一实施方式的电阻式存储器装置的示意图。

图5绘示图3实施例的再一实施方式的电阻式存储器装置的示意图。

图6绘示本发明另一实施例的电阻式存储器装置的示意图。

图7绘示本发明图6实施例的电阻式存储器装置的另一实施方式的示意图。

图8绘示本发明再一实施例的电阻式存储器装置的示意图。

其中，附图标记说明如下：

100、211～242：电阻式存储单元

200、300、400：电阻式存储器装置

M1、M2：晶体管

R0_L、R0_R、R1、R2：电阻

VG_Sel1、VG_Sel2：字符线信号

VS：参考电压

WL0～WL3：字符线

SL0～SL1、SL0_U、SL0_D：源极线

BL_L、BL_R、BL0_L～BL1_L、BL0_R～BL1_R、BL1_U～BL3_U、BL1_D～BL3_D：位线

311_1、311_2、321_1、321_2：部分电阻式存储单元

WL0_U～WL1_U、WL0_D～WL1_D：子字符线

410：存储单元数组

420：差分放大器

431、432：前级放大器

SW1～SW4：开关

SEL1～SEL4：选择信号

ST：感测端

RT：参考端

REF：参考信号线

具体实施方式

请参照图1，图1绘示本发明实施例的电阻式存储单元的示意图。电阻式存储单元110包括晶体管M1、M2以及电阻R0_L以及R0_R。晶体管M1具有第一端、第二端以及控制端，晶体管M1可以是金氧半导场效晶体管（MOSFET）。晶体管M1的第二端（例如其源极）耦接至参考电压VS，晶体管M1的控制端（例如其栅极）接收字符线信号VG_Sel1，晶体管M1的第一端（例如其漏极）则耦接至电阻R0_L，参考电压VS可以是源极电压（source voltage）。晶体管M2具有第一端、第二端以及控制端，晶体管M2也可以是金氧半导场效晶体管（MOSFET）。晶体管M2的第二端（例如其源极）耦接至参考电压VS，晶体管M2的控制端（例如其栅极）接收字符线信号VG_Sel2，晶体管M2的第一端（例如其漏极）则耦接至电阻R0_R。

在上述的实施例中，晶体管M1及M2可以是N型的也可以是P型的金氧半导场效晶体管。当然，在本发明其他实施例中，晶体管M1及M2也可以是任意型态的双极性接面晶体管（Bipolar Junction Transistor,BJT）。

请注意，晶体管M1以及M2的控制端所分别接收的字符线信号VG_Sel1以及VG_Sel2可以是来自于同一条字符线（word line）所传送的相同的信号，也可以是一条字符线中的两条子字符线所传送的不相同的信号。

电阻R0_L的第一端耦接至晶体管M1的第一端，而电阻R0_L的第二端则耦接至位线BL0_L。此外，电阻R0_R的第一端耦接至晶体管M2的第一端，而电阻R0_R的第二端则耦接至位线BL0_R。

值得注意的是，本实施例的电阻式存储单元110可以提供单一个位的储存数据或也可以提供两个位的读取数据。以电阻式存储单元110提供单一个位的储存数据为范例，用户可以通过位线BL0_L以及位线BL0_R来获知电阻R0_L以及R0_R所分别提供的阻抗状态。并通过这个阻抗状态来得知电阻式存储单元110所储存的储存数据。举例来说明，例如当电阻R0_L所提供的阻抗为高阻抗，而电阻R0_R所提供的阻抗为低阻抗（低于电阻R0_L所提供的阻抗值）时，可以判读电阻式存储单元110所储存的储存数据为位“0”（或为位“1”），而当电阻R0_L所提供的阻抗为低阻抗，电阻R0_R所提供的阻抗为高阻抗时，则判读电阻式存储单元110所储存的储存数据为位“0”（或为位“1”）。

当然，本发明实施例或也可以在当电阻R0_L以及R0_R所提供的阻抗皆为高阻抗（例如大于第一临界电阻值）时，判读电阻式存储单元110所储存的储存数据为位“0”（或为位“1”），并在当电阻R0_L以及R0_R所提供的阻抗皆为低阻抗（例如小于第二临界电阻值）时，判读电阻式存储单元110所储存的储存数据为位“0”（或为位“1”）。其中，用以判断电阻R0_L以及R0_R所提供的阻抗皆为高阻抗或低阻抗的第一及第二临界电阻值可以相同也可以不相同。第一及第二临界电阻值是预先设定好的数值，且第一临界电阻值大于第二临界电阻值。

上述关于电阻R0_L以及R0_R所提供的高低阻抗的判断动作，可以藉由字符线VG_Sel0以及VG_Sel1使晶体管M1以及M2导通，并通过位线BL0_L以及位线BL0_R所读取的电流（或电压）值大小来与一预设临界值进行比较来加以判断。这个默认临界值可以依据电阻式存储单元110的制程参数的变化来进行调整，如此一来，电阻式存储单元110的储存数据读取的不稳定现象将可以有效的被避免。

值得一提的是，本发明实施例的电阻式存储单元110是通过电阻R0_L以及R0_R所提供的阻抗状态彼此相互比较，来得知电阻式存储单元110的储存数据。也就是说，本发明实施例的电阻式存储单元110不需要设置用来提供参考值的参考存储单元来做为阻抗值比对的依据。如此一来，利用本发明实施例的电阻式存储单元110所建构的存储器可省去参考存储单元所需要的面积，以及参考存储单元所需要功率消耗，有效降低价格并节省功耗，并有效提升电阻式存储单元110的数据读取速度。

在另一方面，电阻式存储单元110中的晶体管M1、电阻R0_L以及晶体管M2、电阻R0_R可以分开以储存两个位的储存数据。具体来说，晶体管M1以及电阻R0_L的组合可以用以储存一个位的储存数据，而晶体管M2以及电阻R0_R的组合可以用以储存另一个位的储存数据。当要对电阻式存储单元110进行读取时，可以藉由字符线VG_Sel0以及VG_Sel1分别使晶体管M1以及M2导通，并分别依据位线BL0_L以及位线BL0_R上的电流，来分别判读电阻R0_L、R0_R的阻抗值，并分别依据电阻R0_L、R0_R的阻抗值是否大于一个预设临界值，或者是小于另一个预设临界值来判读出单一个电阻式存储单元110所储存的储存数据的两个位。

附带一提的，在针对电阻式存储单元110进行数据写入的部分，可先通过字符线VG_Sel0以及VG_Sel1来传送字符信号以选中电阻式存储单元110，并于电阻式存储单元110在被选中的状态下，分别通过设定或重置电阻R0_L以及R0_R的阻抗值来写入储存数据。当然，电阻R0_L以及R0_R的阻抗状态可依据所要写入的储存数据来决定的。

值得注意的是，当电阻式存储单元110被重置状态的电阻所提供的阻抗值有不稳定现象时，可以通过改变设定状态下的电阻所提供的阻抗值来维持住被重置以及被设定的电阻的阻抗值间的差异，再通过针对电阻式存储单元110中，电阻R0_L以及R0_R被重置状态及/或被设定状态下的电阻值进行比较，可以有效的防止储存数据读取的判断发生错误的可能。

以下请参照图2，图2绘示本发明实施例的电阻式存储单元的示意图。图2中的电阻式存储单元120与图1中的电阻式存储单元110不相同的是，电阻R0_L是耦接在晶体管M1与参考电压VS的耦接路径间，而电阻R0_R则是耦接在晶体管M2与参考电压VS的耦接路径间。

以下请参照图3，图3绘示本发明一实施例的电阻式存储器装置的示意图。电阻式存储器装置210包括电阻式存储单元211～242、字符线WL0～WL3以及源极线SL0～SL1。电阻式存储单元211～242以数组的方式排列成存储单元数组。图3绘示的4×2的存储单元数组仅只是一个范例，不用以限缩本发明。

图3的存储单元数组具有多个存储单元行以及存储单元列。其中，相同的字符线耦接至相同的存储单元列。具体来说明，字符线WL0耦接至第一个存储单元列的电阻式存储单元211以及212，字符线WL1耦接至第二个存储单元列的电阻式存储单元221以及222，字符线WL2耦接至第三个存储单元列的电阻式存储单元231以及232，字符线WL3则耦接至第四个存储单元列的电阻式存储单元241以及242。

另外，在本实施例中，相同存储单元行的电阻式存储单元耦接至相同的源极线。在图3中，电阻式存储单元211以及212所形成的存储单元行与电阻式存储单元221以及222所形成的存储单元行共同耦接至源极线SL0，电阻式存储单元231以及232所形成的存储单元行与电阻式存储单元241以及242所形成的存储单元行则共同耦接至源极线SL1。

图3中的位线BL0_L以及位线BL0_R形成一个位线对，位线BL1_L以及位线BL1_R形成另一个位线对。位线BL0_L以及位线BL0_R所形成的位线对耦接至电阻式存储单元211、221、231及241所形成的存储单元行，位线BL1_L以及位线BL1_R所形成的位线对则耦接至电阻式存储单元212、222、232及242所形成的存储单元行。

当针对电阻式存储器装置210中的存储单元进行读取时，以电阻式存储单元211为例，通过字符线WL0导通晶体管M1及M2以选中电阻式存储单元211，并通过量测位线BL0_L以及BL_R的上传送的电流来获知电阻R1以及R2的阻抗状态。依据前述实施例的说明可以得知，通过判断电阻R1以及R2的阻抗状态就可以获知电阻式存储单元211中的一个或多个位的储存数据。

本实施例中，单一个电阻式存储单元中的两个晶体管共享同一条字符线。若当单一个电阻式存储单元中储存两个位的储存数据时，在进行数据读取动作时，这两个位的储存数据会被同时读出。相对的，当单一个电阻式存储单元中储存一个位的储存数据时，对应位线对上的电流可以同时被感测，并进以获知电阻式存储单元中的储存数据。

以下请参照图4，图4绘示图3实施例的另一实施方式的电阻式存储器装置的示意图。图4绘示电阻式存储器装置220中，与电阻式存储器装置210不同的，各存储单元列耦接至独立的源极线，具体来说，电阻式存储单元211～212所形成的存储单元列耦接至源极线SL0，电阻式存储单元221～222所形成的存储单元列耦接至源极线SL1，电阻式存储单元231～232所形成的存储单元列耦接至源极线SL2，电阻式存储单元241～242所形成的存储单元列则耦接至源极线SL3。

以下请参照图5，图5绘示图3实施例的再一实施方式的电阻式存储器装置的示意图。在图5中，源极线SL0～SL3以非平行于字线的方向来进行配置。其中，排列在相同记忆行的相对位置的晶体管连接相同的源极线。具体来说明，以排列在相同记忆行的电阻式存储单元211、221、231以及241为范例，其中，电阻式存储单元211的晶体管M1、电阻式存储单元221的晶体管M3以及电阻式存储单元241的晶体管M7耦接至源极线SL0，而电阻式存储单元211的晶体管M2、电阻式存储单元221的晶体管M4以及电阻式存储单元241的晶体管M6则耦接至源极线SL1。在图5的配置方式下，以电阻式存储单元211为例，其中，电阻R1以及电阻R2可以被选中以同时进行数据的存取，或者，电阻R1以及电阻R2也可以被选中以分时进行数据的存取。

以下请参照图6，图6绘示本发明另一实施例的电阻式存储器装置的示意图。电阻式存储器装置310包括多个电阻式存储单元，并且各电阻式存储单元被拆开成两个部分以配置在不同的位置上。在图6中，部分电阻式存储单元311_1与部分电阻式存储单元311_2组合成一个电阻式存储单元，而部分电阻式存储单元321_1与部分电阻式存储单元321_2组合成另一个电阻式存储单元。

部分电阻式存储单元311_1与部分电阻式存储单元311_2分别耦接至子字符线WL0_U以及子字符线WL0_D。部分电阻式存储单元311_1中的晶体管M1受控于子字符线WL0_U以导通或断开，而部分电阻式存储单元311_2中的晶体管M2则受控于子字符线WL0_D以导通或断开。相类似的，部分电阻式存储单元321_1与部分电阻式存储单元321_2分别耦接至子字符线WL1_U以及子字符线WL1_D。部分电阻式存储单元321_1中的晶体管受控于子字符线WL1_U以导通或断开，而部分电阻式存储单元321_2中的晶体管则受控于子字符线WL1_D以导通或断开。其余的电阻式存储单元的字符线配置方式与前述的电阻式存储单元的字符线配置方式相类似，恕不逐一繁述。

附带一提的，在本实施例中，相邻的部分电阻式存储单元311_1与321_1共同耦接源极线SL0_U，相邻的部分电阻式存储单元311_2与321_2共同耦接源极线SL0_D，且相邻的部分电阻式存储单元311_1与321_1共享位线BL0_U，相邻的部分电阻式存储单元311_2与321_2则共享位线BL0_D。其余的位线BL1_U～BL3_U以及位线BL1_D～BL3_D则分别耦接至其余的部分电阻式存储单元。当然，在本发明其它实施例中，相邻的部分电阻式存储单元也分别耦接至不同的源极线，其配置方式与图4的实施方式类似，在此不多赘述。

由图6的电路架构可以发现，单一个电阻式存储单元的两个部份电阻式存储单元分别受控于不同的子字符线，因此，单一个电阻式存储单元中所储存的两个位的储存数据可以独立的分别被读取。并且，在对电阻式存储单元进行数据写入动作时，以部分电阻式存储单元311_1与311_2所组成的电阻式存储单元为范例，可以同时针对部分电阻式存储单元311_1与321_1的其中之一进行重置或设定，而针对部分电阻式存储单元311_1与321_1的另一进行设定或重置。有效加速数据写入的速度。

当然，上述部分电阻式存储单元311_1与321_1的设定或重置动作也可以分时进行，并没有一定的限制。

以下请参照图7，图7绘示本发明图6实施例的电阻式存储器装置的另一实施方式的示意图。其中，图7的电阻式存储器装置320的源极线可以不平行于字线的方向进行配置。而配置于相同记忆行的部分电阻式存储单元可耦接至相同的源极线。

由图3、4、5、6以及7的实施方式可以得知，本发明实施例的电阻式存储器装置的源极线的配置方式并不限定于一种方式，凡本领域普通技术人员所知的存储器的源极线的配置方式都可应用于本发明，在此不逐一赘述。

以下请参照图8，图8绘示本发明再一实施例的电阻式存储器装置的示意图。电阻式存储器装置400包括存储单元数组410、差分放大器420、前级放大器431、432以及开关SW1～SW4。差分放大器420通过开关SW1～SW3耦接至存储单元数组410中的位线BL_L以及BL_R。开关SW1用以依据选择信号SEL1以及选择信号SEL1的反向信号SEL2来选择位线BL_L以及BL_R的其中之一以耦接至差分放大器420上的感测端ST。开关SW4及SW3则是分别依据选择信号SEL4以及选择信号SEL4的反向信号SEL3来分别选择位线BL_R或默认参考信号线REF以耦接至差分放大器420上的参考端RT。其中，默认参考信号线REF用以传送默认参考信号。

在本实施例中，选择信号SEL1～SEL4可以依据单一电阻式存储单元储存的数据位的数量来决定。当单一电阻式存储单元储存单一数据位时，开关SW1以及SW4可以依据选择信号SEL1及SEL4导通，而开关SW2以及SW3则可以依据选择信号SEL2及SEL3断开，如此一来，差分放大器420可以接收位线BL_L以及BL_R上的电流以进行比较，并藉以获知电阻式存储单元储存的数据位。

在另一方面，当单一电阻式存储单元储存多个数据位时，开关SW3会依据选择信号SEL3而导通，开关SW4则会依据选择信号SEL4而断开。并且，开关SW1及SW2可以在开关SW4导通的情况下顺序导通，以使位线BL_L及位线BL_R上的电气特性分时的与默认参考信号线REF所提供的默认参考信号进行比较，并藉以获得两个位的数据位。

当然，上述关于开关SW1及SW2的导通顺序可以被变更，或当仅需要读取储存数据的两个位中的其中一个时，仅需导通开关SW1及SW2中的其中之一即可。

综上所述，本发明提供两个晶体管以及两个电阻所构成的电阻式存储单元。如此一来，可藉由两个电阻所提供的阻抗值进行比较，并通过比较的结果来读取电阻式存储单元中的储存数据，避免储存数据读取错误的可能。

Claims (5)

1.一种电阻式存储单元，包括：

一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端及第二端分别耦接至一第一位线及一参考电压，该第一晶体管的控制端接收一字符线信号；

一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端及第二端分别耦接至一第二位线及该参考电压，该第二晶体管的控制端接收该字符线信号；

一第一电阻，串接在该第一晶体管的第一端及该第一位线的耦接路径间或串接在该第一晶体管的第二端及该参考电压的耦接路径间；以及

一第二电阻，串接在该第二晶体管的第一端及该第二位线的耦接路径间或串接在该第二晶体管的第二端及该参考电压的耦接路径间，

其中，当该电阻式存储单元储存单一数据位的储存数据时，该第一电阻以及该第二电阻的阻抗状态表示该电阻式存储单元所储存的该储存数据，该第一电阻的阻值高于该第二电阻的阻值时，该储存数据为第一逻辑准位，该第一电阻的阻值低于该第二电阻的阻值时，该储存数据为第二逻辑准位，或者，该第一电阻及该第二电阻的阻值均大于一第一临界电阻值时，该储存数据为第一逻辑准位，该第一电阻及该第二电阻的阻值均小于一第二临界电阻值时，该储存数据为第二逻辑准位，

当该电阻式存储单元储存多个数据位的储存数据时，该第一电阻以及该第二电阻的阻抗状态分别与默认参考信号比较并产生所述多个数据位的储存数据。

2.根据权利要求1的电阻式存储单元，其中当该电阻式存储单元被选中以进行读取时，该第一及该第二晶体管依据该字符线信号而被导通，该第一位线以及该第二位线分别传送该第一电阻以及该第二电阻的阻抗状态。

3.一种电阻式存储器装置，包括：

多个电阻式存储单元，排列成一存储单元数组，该存储单元数组具有多数个存储单元行以及多数个存储单元列；

多数条字符线，分别耦接该些存储单元列并分别传送多个字符线信号；

多数条位线对，分别耦接该些存储单元行；以及

多数条源极线，该些源极线分别耦接至该些电阻式存储单元，

其中，各该电阻式存储单元包括：

一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端及第二端分别耦接至一第一位线及对应的源极线，该第一晶体管的控制端接收一字符线信号；

一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端及第二端分别耦接至一第二位线及对应的源极线，该第二晶体管的控制端接收该字符线信号；

一第一电阻，串接在该第一晶体管的第一端及该第一位线的耦接路径间或串接在该第一晶体管的第二端及其对应的源极线的耦接路径间；以及

一第二电阻，串接在该第二晶体管的第一端及该第二位线的耦接路径间或串接在该第二晶体管的第二端及其对应的源极线的耦接路径间，其中，当该电阻式存储单元储存单一数据位的储存数据时，各该电阻式存储单元的该第一电阻以及该第二电阻的阻抗状态表示各该电阻式存储单元所储存的该储存数据，该第一电阻的阻值高于该第二电阻的阻值时，该储存数据为第一逻辑准位，该第一电阻的阻值低于该第二电阻的阻值时，该储存数据为第二逻辑准位，或者，该第一电阻及该第二电阻的阻值均大于一临界电阻值时，该储存数据为第一逻辑准位，该第一电阻及该第二电阻的阻值均小于该临界电阻值时，该储存数据为第二逻辑准位，

当该电阻式存储单元储存多个数据位的储存数据时，该第一电阻以及该第二电阻的阻抗状态分别与默认参考信号比较并产生所述多个数据位的储存数据。

4.根据权利要求3的电阻式存储器装置，还包括：

一差分放大器，耦接该些位线对，该差分放大器接收一选择信号，该差分放大器依据该选择信号来针对各该位线对中的该第一位线以及该第二位线来的信号进行比较，以获得一第一储存数据，或者，该差分放大器依据该选择信号来分别针对该第一位线以及该第二位在线的信号与该默认参考信号进行比对，并藉以获得多数个第二储存数据。

5.根据权利要求3的电阻式存储器装置，其中各该字符线包括一第一子字符线以及一第二子字符线，其中各该电阻式存储单元的该第一晶体管的控制端耦接至对应的字符线的该第一子字符线，该第二晶体管的控制端耦接至对应的字符线的该第二子字符线，各该源极线包括一第一子源极线以及一第二子源极线，其中各该电阻式存储单元的该第一晶体管的第二端耦接至对应的源极线的该第一子源极线，该第二晶体管的第二端耦接至对应的源极线的该第二子源极线。