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CN106233392B - 存储器设备 - Google Patents

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CN106233392B
CN106233392B CN201480076870.5A CN201480076870A CN106233392B CN 106233392 B CN106233392 B CN 106233392B CN 201480076870 A CN201480076870 A CN 201480076870A CN 106233392 B CN106233392 B CN 106233392B
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Toshiba Memory Corp
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Abstract

根据实施例的存储器设备包括包含第一输入节点和第二输入节点的读出放大器、包括将被选择性地连接到第一输入节点的存储器单元的第一路径、以及包括将被选择性地连接到第二输入节点的参考单元的第二路径，并且存储器设备被配置为根据存储器单元的状态改变在第二输入节点处的输入值。

Description

存储器设备
相关申请的交叉引用
本申请基于在2014年3月7日递交的美国临时申请No.61/949,896，并要求其的优先权，其全部内容通过引用并入本文。
技术领域
本文描述的实施例一般涉及存储器设备。
背景技术
存在使用阻变存储器元件的存储器设备。这种使用阻变存储器元件的存储器设备需要可靠地读取和写入数据。
附图说明
图1是示意性地示出根据第一实施例的存储器设备的配置的示例的框图；
图2是示意性地示出根据第一实施例的存储器设备的读取电流路径上的电路的配置的示例的框图；
图3是示出在根据第一实施例的存储器设备中生成的参考电流的单元晶体管温度依赖性的示例的图；
图4是用于解释Z值的定义的图；
图5是示意性地示出根据第二实施例的存储器设备的读取电流路径上的电路的配置的示例的框图；
图6是示出使用Z值作为指标的参考电流的最佳值对漏电流的依赖性的图；
图7是示出当漏电流变化时参考电流的最佳值的变化量的转变的图；
图8是示出在根据第二实施例和比较例的存储器设备中生成漏电流时Z值的变化的图；
图9是示意性地示出根据另一实施例的存储器设备的读取电流路径上的电路的配置的示例的框图；
图10是示出在存储器设备中提供的存储器元件的示例的截面图；
图11示出每个均说明当存储器单元包括阻变存储器元件时在读取电流和参考电流之间的关系的示意图；以及
图12是示出向根据比较例的存储器设备流动的漏电流的单元晶体管温度依赖性的示例的图。
具体实施方式
存在包括使用阻变存储器元件等的存储器单元的存储器设备。这种存储器设备包括：例如多个存储器单元。为了从特定存储器单元读取数据，例如将从目标存储器单元输出的电流值和从作为判定标准的参考单元输出的电流值之间的差进行比较。由于相对于参考单元的电流值，存储器单元的电流值取决于由单个存储器单元所持有的数据的差而变化，所以可以区分存储器单元所持有的数据。
然而，在除读取目标以外的存储器单元中可能生成漏电流。尤其是当存储器单元处于高温状态等时，很容易生成漏电流。所生成的漏电流例如被添加到来自读取目标存储器单元的电流值，并使得来自存储器单元的视在(apparent)输出值比实际更大。由于存储器单元的视在电流值和参考单元的电流值之间的差因此变小，所以不可能正确地读取数据。
根据以下描述的实施例，能够获得数据读取可靠性得以改进的存储器设备。更具体地，根据实施例的存储器设备包括：读出放大器(sense amplifier)，其包括第一输入节点和第二输入节点，并且被配置为基于第一输入节点和第二输入节点处的输入值之间的差而输出信号；第一路径，其包括将被选择性地连接到第一输入节点的存储器单元，并且被设置在第一输入节点和接地节点之间；以及第二路径，其包括将被选择性地连接到第二输入节点的参考单元，并且被设置在第二输入节点和接地节点之间。读出放大器的第二输入节点处的输入值被改变，使得在存储器单元的第二温度区域中的两个不同温度T2和(T2+ΔΤ)之间的输入值的变化量，变得大于在存储器单元的第一温度区域中的两个不同温度T1和(T1+ΔΤ)之间的输入值的变化量，该第二温度区域的温度比第一温度区域更高，其中ΔΤ是温度的增加量。
现在将参考附图描述实施例。遍及附图，相同附图标记表示相同部件。需要时将给出重复说明。
<第一实施例>
下面将参考图1、2、3、4、11和12描述根据该实施例的存储器设备。
(1)存储器设备的配置的示例
首先将参考图1描述根据该实施例的存储器设备的配置的示例。图1是示意性地示出根据该实施例的存储器设备10的配置的示例的框图。
[核心区域]
如图1所示，根据该实施例的存储器设备10包括一个或多个单元阵列9。单元阵列9构成存储器设备10的核心区域，并且单元阵列9包括存储器单元阵列9A和一个或多个参考单元RC。
存储器单元阵列9A包括多个存储器单元MC。
在存储器单元阵列9A中设置全局(global)位线GBL、位线BL、全局源线GSL、源线SL、全局字线GWL和字线WL。全局位线GBL、位线BL、全局源线GSL和源线SL以X方向(列方向)延伸。全局字线GWL和字线WL以Y方向(行方向)延伸。将多个存储器单元MC以矩阵布置在存储器单元阵列9A中，并且多个存储器单元MC被设置以便连接到线GBL、BL、GSL、SL、GWL和WL。
更具体地，以X方向排列的多个存储器单元MC被连接到共同的位线BL和源线SL对。存储器单元MC所连接的位线BL和源线SL分别经由局部(local)列开关LYSW被连接到全局位线GBL和全局源线GSL。局部列开关LYSW是诸如n型MOSFET(金属氧化物半导体场效应晶体管)的场效应晶体管。当高电平的信号LY被供应到特定局部列开关LYSW的栅极时，局部列开关LYSW导通，并且对应于该局部列开关LYSW的存储器单元MC被选择。以Y方向排列的多个存储器单元MC被连接到公共字线WL。存储器单元MC所连接的字线WL被连接到全局字线GWL。
存储器单元MC例如包括一个存储器元件1和一个单元晶体管CELL_Tr。在根据该实施例的存储器设备10中，例如，阻变存储器元件被用作存储器元件1。当给定等于或大于特定阈值的电流、电压或能量(例如热)时，阻变存储器元件的电阻状态改变。更具体地，阻变存储器元件根据要被存储的数据而改变到高电阻状态或低电阻状态。因此，例如当读取数据时，输出电流值或电位根据对其供应读取电流IREAD的阻变存储器元件的电阻值的幅度而改变。阻变存储器元件中存储的数据基于根据电阻值的幅度的变化量(读取信号或读取输出)而被区分。例如使用磁阻元件作为阻变存储器元件。单元晶体管CELL_Tr是诸如n型MOSFET的场效应晶体管。当单元晶体管CELL_Tr导通时，对应于该单元晶体管CELL_Tr的存储器元件1被连接在成对形成的位线BL和源线SL之间。
在单元阵列9中，一个或多个参考单元RC被连接到参考单元RC的全局位线GBL。
相对于由存储器单元MC中设置的存储器元件1的电阻值造成的电流/电位的变化量，参考单元RC生成参考电流IREF，作为数据读取判定标准(读取电平)。例如通过向具有中间幅度的电阻值(以下也称为中间电阻值)的电阻器供应电流来生成参考电流IREF，该中间幅度的电阻值介于处于高电阻状态的存储器元件1的电阻值和处于低电阻状态的存储器元件1的电阻值之间。参考单元RC包括一个或多个电阻元件70，该电阻元件70被配置为生成中间电阻值。
[外围区域]
在单元阵列9的周边区域设置了诸如行控制电路4A、列控制电路3、写入电路5和读取电路6的外围电路。
行控制电路4A被连接到从单元阵列9延伸的全局字线GWL的一端。行控制电路4A基于外部地址信号(address signal)经由全局字线GWL控制单个字线WL的激活/去激活。
列控制电路3被连接到从单元阵列9延伸的全局位线GBL和全局源线GSL。列控制电路3基于外部地址信号控制单个位线BL和源线SL到写入电路5和读取电路6的连接。单个位线BL和源线SL经由全局位线GBL和全局源线GSL和局部列开关LYSW被连接到写入电路5和读取电路6。
写入电路5经由列控制电路3被连接到成对形成的单个位线BL和源线SL。写入电路5包括诸如用于生成写入脉冲的电流源或电压源的源电路50和吸收写入脉冲的宿电路(sink circuit)51，该写入脉冲诸如写入电流或写入电压。在数据写入时，写入电路5向从外部选择的特定存储器单元MC供应写入脉冲。例如，如果存储器单元MC中设置的存储器元件1是阻变存储器元件，则当写入脉冲被供应时，所选择的存储器单元MC中的存储器元件1的电阻状态(电阻值)改变。
读取电路6经由列控制电路3被连接到成对形成的单个位线BL和源线SL的一端侧。读取电路6包括：用于生成读取电流IREAD的电压源或电流源、检测和放大读取信号的读出放大器60、以及临时保持数据的锁存电路。读取电路6检测读取电流IREAD的电流值或位线BL的电位，并且将其与参考单元RC生成的参考电流IREF进行比较，从而读取存储器单元MC中存储的数据。
(2)读取路径上的电路的配置的示例
接下来将参考图2描述存储器设备10的读出放大器60周围的读取路径上的电路的配置的示例。图2是示意性地示出根据该实施例的存储器设备的读取路径上的电路的配置的示例的框图。
如图2所示，存储器设备10的读取路径包括：读出放大器60；用作第一路径的读取电流路径CP；用作第二路径的参考电流路径RP；用作被配置为生成钳位电位(用于调整读取电流路径CP上的电位)的电流生成电路的恒定电流生成电路13；以及用作被配置为生成钳位电位(用于调整参考电流路径RP上的电位)的参考电流生成电路的恒定电流生成电路14。
[读出放大器和恒定电流生成电路]
下面将详细描述读出放大器60和恒定电流生成电路13和14。如上所述，这些电路都位于存储器设备10的外围区域。
读出放大器60包括用作第一输入节点的输入节点In1和用作第二输入节点的输入节点In2，并且读出放大器60基于输入节点In1和In2的输入值之间的差而输出信号SO和SOb。信号SOb的最后一个“b”指示元件的反向逻辑。
如图2所示，读出放大器60包括晶体管QP1(p型MOSFET等)和晶体管QN11和QN12(n型MOSFET等)，晶体管QP1和晶体管QN11和QN12在接地节点VSS_SA和具有电源电位的节点(电源节点)VDD2A之间串联连接。读出放大器60还包括晶体管QP2(p型MOSFET等)和晶体管QN13和QN14(n型MOSFET等)，晶体管QP2和晶体管QN13和QN14在节点VDD2A和接地节点VSS_SA之间串联连接。
晶体管QP1和QN11之间的连接节点输出信号SOb。输出该信号SOb的输出节点SOb被连接到晶体管QP2和QN13的栅极。晶体管QP2和QN13之间的连接节点输出信号SO。输出该信号SO的输出节点SO被连接到晶体管QP1和QN11的栅极。晶体管QN12的栅极被连接到晶体管QN14的栅极(SEN2)。
输出节点SOb和SO分别经由的晶体管QP3和QP4(其是p型MOSFET等)被连接到节点VDD2A。晶体管QP3的栅极被连接到晶体管QP4的栅极(SEN1)。
读出放大器60还包括晶体管QN21和QN23(n型MOSFET等)。晶体管QN21的漏极被连接到晶体管QN11和晶体管QN12之间的连接节点，并且晶体管QN21的源极形成读出放大器60的输入节点In1。晶体管QN23的漏极被连接到晶体管QN13和晶体管QN14之间的连接节点，并且晶体管QN23的源极形成读出放大器60的输入节点In2。当高电平的信号REN被供应到晶体管QN21和QN23的栅极时，读出放大器60被启用。
读出放大器60的输入节点In1被连接到晶体管QN2的漏极(n型MOSFET等)。晶体管QN2的源极被连接到单元侧上的全局位线GBL。晶体管QN2的栅极接收电位VCLAMP。通过晶体管QN2和电位VCLAMP将晶体管QN2的源极的电压钳位到特定值。电位VCLAMP由恒定电流生成电路13供应。恒定电流生成电路13包括恒定电流源PS1、晶体管QN31(n型MOSFET等)和电阻器R1，恒定电流源PS1、晶体管QN31和电阻器R1被串联连接在节点VDD和接地节点VSS之间。晶体管QN31的栅极被连接到其自身的漏极以及晶体管QN2的栅极。
读出放大器60的输入节点In2被连接到晶体管QN24的漏极(n型MOSFET等)。晶体管QN24的源极被连接到参考侧上的全局位线GBL。晶体管QN24的栅极接收电位VREF。通过晶体管QN24和电位VREF将晶体管QN24的源极的电压钳位到特定值。电位VREF由恒定电流生成电路14供应。恒定电流生成电路14包括恒定电流源PS2、晶体管QN32(n型MOSFET等)和电阻器R2，恒定电流源PS2、晶体管QN32和电阻器R2被串联连在节点VDD和接地节点VSS之间。晶体管QN32的栅极被连接到其自身的漏极以及晶体管QN24的栅极。恒定电流生成电路14可以被包括在恒定电流生成电路13中。
[读取电流路径和参考电流路径]
下面将详细描述读取电流路径CP和参考电流路径RP。它们位于存储器设备10的核心区域。
用作第一路径的读取电流路径CP包括将被选择性地连接到读出放大器60的输入节点In1的存储器单元MC，并且读取电流路径CP被设置在输入节点In1和接地节点VSS_SA之间。
更具体地，当读取数据时，由高电平的信号LY使读取目标存储器单元MC所属的列的局部列开关LYSW导通。此外，连接到读取目标存储器单元MC的字线WL被改变为高电平，以使读取目标存储器单元MC的单元晶体管CELL_Tr导通。读取目标存储器单元MC从而被连接在全局源线GSL和全局位线GBL之间。其结果是，在输入节点In1和接地节点VSS_SA之间形成包括被选择的存储器单元MC的读取电流路径CP。如上所述，读取电流路径CP包括可以被包括在接地节点VSS_SA和读出放大器60的输入节点In1之间的一组电路。
更具体地，读取电流路径CP主要包括写入电路5所连接的一组全局位线GBL、局部列开关LYSW、位线BL、存储器单元MC中设置的单元晶体管CELL_Tr、源线SL、局部列开关LYSW、以及全局源线GSL。
用作第二路径的参考电流路径RP包括将被选择性地连接到读出放大器60的输入节点In2的参考单元RC，并且参考电流路径RP被设置在输入节点In2和接地节点VSS_SA之间。更具体地，参考电流路径RP主要包括一组全局位线GBL、设置在参考单元RC中的电阻元件70、以及全局源线GSL。
当读取数据时，读出放大器60被启用。其结果是，对应于读取目标存储器单元MC的电阻状态的读取电流IREAD流经读取电流路径CP，并且参考电流IREF流经参考电流路径RP。
检测已经流经读取电流路径CP的读取电流IREAD，作为到读出放大器60的输入节点In1处的输入值。检测已经流经参考电流路径RP的参考电流IREF，作为到读出放大器60的输入节点In2处的输入值。读出放大器60比较用作输入节点In1处的输入值的读取电流IREAD与用作输入节点In2处的输入值的参考电流IREF。基于读取电流IREAD是否大于或小于参考电流IREF，读出放大器60输出对应的信号SO或SOb。也就是，存储器单元MC的电阻状态被区分，并且存储器单元MC所持有的数据被读取。注意，输入节点In1和In2处的输入值可以是电压、电位等。
输入节点In1处的读取电流IREAD理想地具有对应于读取目标存储器单元MC所持有的数据的幅度。然而，在如上所述的读取电流路径CP中，漏电流ILEAK可以例如流到未选择的单元晶体管CELL_Tr和/或局部列开关LYSW。漏电流ILEAK的幅度根据存储器单元MC的状态而改变，例如存储器单元MC的高温状态。
更具体地，存储器单元MC的状态例如是单元晶体管CELL_Tr的温度状态。例如当单元晶体管CELL_Tr处于高温状态时，漏电流ILEAK容易流到单元晶体管CELL_Tr。当单元晶体管CELL_Tr具有例如用以启用高速操作的低阈值电压规格时，漏电流ILEAK尤其变大。存储器单元MC的状态可以例如是局部列开关LYSW的温度状态。当局部列开关LYSW处于高温状态时，并且特别地，具有高速操作规格时，漏电流ILEAK变大。
漏电流ILEAK可被添加到经由所选择的存储器单元MC流动的读取电流IREAD，并且整个读取电流路径CP中的实质读取电流IREAD可能变得大于理想值。即，输入节点In1处的输入值可能是实际读取电流IREAD与漏电流ILEAK的总和。其结果是，因为读取电流IREAD和参考电流IREF被不正确地比较，所以数据读取准确性可能降低，或数据读取不可行。
在本实施例中，在存储器设备10的外围区域设置漏电流复制电路23a、23b、24，以根据单元侧生成的漏电流ILEAK的量来改变参考电流IREF的值。
[漏电流复制电路]
用作复制电路的漏电流复制电路24被连接到恒定电流生成电路14中设置的晶体管QN32，与恒定电流生成电路14的恒定电流源PS2并联，并生成对应于读取电流路径CP中的漏电流ILEAK的复制电流IREP。
更具体地，设置在漏电流复制电路24中的晶体管QP41(p型MOSFET等)的漏极被连接到晶体管QN32的漏极。晶体管QP41的源极被连接到节点VDD。晶体管QP42(p型MOSFET等)的栅极被连接到晶体管QP41的栅极。
泄漏监测电路LM24被连接到晶体管QP42的漏极。泄漏监测电路LM24具有以下配置，在该配置中，存储器单元MC的复制MCr与局部列开关LYSW的复制LYSWr并联连接。
晶体管QP42和复制MCr被串联连接在节点VDD和接地节点VSS之间。晶体管QP42和复制LYSWr被串联连接在节点VDD和接地节点VSS之间。晶体管QP42的漏极还被连接到晶体管QP41和晶体管QP42之间的连接节点。
复制MCr包括例如存储器元件1的复制1r和单元晶体管CELL_Tr的复制CELL_Tr.r。复制1r由例如与存储器元件1相同类型的存储器元件形成，例如阻变存储器元件，并且复制1r被配置为呈现与存储器元件1相同的行为。更具体地，复制1r具有基本上相同的结构，并且基本在与存储器元件1相同的处理步骤中形成。换言之，复制1r包括例如作为存储器元件1而形成的多个结构之一。
复制CELL_Tr.r由诸如n型MOSFET等的场效应晶体管形成，例如单元晶体管CELL_Tr，并且复制CELL_Tr.r被配置为呈现与单元晶体管CELL_Tr相同的行为。复制CELL_Tr.r的栅极例如被连接到接地节点VSS。更具体地，复制CELL_Tr.r具有基本上相同的结构，并且基本在与单元晶体管CELL_Tr相同的处理步骤中形成。换言之，复制CELL_Tr.r包括例如作为单元晶体管CELL_Tr而形成的多个结构之一。
复制LYSWr由诸如n型MOSFET等的场效应晶体管形成，例如局部列开关LYSW，并且复制LYSWr被配置为呈现与局部列开关LYSW相同的行为。复制LYSWr的栅极被连接到例如接地节点VSS。更具体地，复制LYSWr具有基本上相同的结构，并且基本在与局部列开关LYSW相同的处理步骤中形成。换言之，复制LYSWr包括例如作为局部列开关LYSW而形成的多个结构之一。
通过这些结构，漏电流复制电路24生成对应于在单元侧生成的漏电流ILEAK的复制电流IREP。更具体地，漏电流复制电路24构成1：1电流镜像电路，该1：1电流镜像电路将晶体管QP42的一侧上的输出以1：1返回到晶体管QP41的一侧。也就是，晶体管QP41和QP42具有相同的栅极宽度W，并且通过扩展，具有相同的功率驱动能力。在晶体管QP42的一侧上的输出处，漏电流复制电路24使泄漏监测电路LM24生成具有基本与漏电流ILEAK相同幅度的电流。在晶体管QP41的一侧上的输出处，漏电流复制电路24生成具有基本与晶体管QP42的一侧的输出相同幅度的复制电流IREP。
当漏电流复制电路24被连接到恒定电流生成电路14时，具有对应于复制电流IREP的幅度的电位被添加到电位VREF。此外，检测到对应于电位VREF的参考电流IREF，作为到读出放大器60的输入节点In2处的输入值。也就是，由于具有基本上相同幅度的电流流到形成电流镜像电路的晶体管QN24和QN32的源极侧，加入复制电流IREP的参考电流IREF变为到读出放大器60的输入节点In2处的输入值。
用作复制电路的漏电流复制电路23a被连接到恒定电流生成电路13中设置的晶体管QN31，与恒定电流生成电路13的恒定电流源PS1并联，并生成对应于读取电流路径CP中的漏电流ILEAK的复制电流IREP。
更具体地，漏电流复制电路23a具有与漏电流复制电路24相同的配置。也就是，漏电流复制电路23a包括晶体管QP43和QP44(其是p型MOSFET等)。晶体管QP43和QP44分别对应于晶体管QP41和QP42。漏电流复制电路23a包括泄漏监测电路LM23a。泄漏监测电路LM23a对应于泄漏监测电路LM24，并且具有与泄漏监测电路LM24相同的配置。即，泄漏监测电路LM23a包括复制MCr和复制LYSWr，该复制MCr包括复制1r和复制CELL_Tr.r。漏电流复制电路23a也构成1：1电流镜像电路，该1：1电流镜像电路将晶体管QP44的一侧上的输出以1：1返回到晶体管QP43的一侧。
本发明发现，不是所有在读取电流路径CP中生成的漏电流ILEAK都被反映在恒定电流生成电路13的恒定电流源PS1上。因此，当由参考侧上的漏电流复制电路24生成的复制电流IREP被直接添加到参考电流IREF时，参考电流IREF可能过度偏移。根据本发明，当漏电流复制电路23a被连接到恒定电流生成电路13时，对应于单元侧上生成的漏电流ILEAK的复制电流IREP被添加到恒定电流生成电路13。也就是，漏电流复制电路23a可以补偿恒定电流生成电路13的电压，并且达到与添加到参考侧的复制电流IREP的平衡。
用作泄漏监测电路的漏电流复制电路23b被连接到恒定电流生成电路13中设置的晶体管QN31的源极，并且校正晶体管QN31的源电压。
更具体地，漏电流复制电路23b具有与泄漏监测电路LM23和LM24相同的配置。也就是，漏电流复制电路23b具有以下配置，在该配置中，复制MCr和复制LYSWr与晶体管QN31串联连接，该复制MCr包括复制1r和复制CELL_Tr.r。复制MCr和复制LYSWr彼此并联连接，并且均被连接到接地节点VSS。
具有基本上相同幅度的电流流到形成电流镜像电路的晶体管QN2和QN31的源极侧。当漏电流复制电路23b(其是读取电流路径CP的复制)被添加到晶体管QN31的源极侧时，晶体管QN2和QN31的源极侧上的电阻值可以具有几乎相同的幅度。因此，可以更可靠地均衡晶体管QN2和QN31的源极侧上的电流的幅度。
注意，根据该实施例的存储器设备10不必总是包括漏电流复制电路23a。恒定电流生成电路13的电压补偿不必总是在存储器设备10中进行。根据该实施例的存储器设备10不必总是包括漏电流复制电路23b。两个晶体管QN2和QN31的源电压校正不必总是在存储器设备10中进行。
注意，通过泄漏监测电路LM23或LM24生成具有基本与漏电流ILEAK相同幅度的电流也可以被称作通过泄漏监测电路LM23或LM24监测读取电流路径CP中的漏电流ILEAK。
(3)该实施例的效果
根据该实施例，可以得到以下将要描述的一个或多个效果。
(A)根据该实施例，输入节点In2处的输入值，即参考电流IREF，被配置为根据单元晶体管CELL_Tr和/或局部列开关LYSW的状态而改变。这可以改进存储器设备10的数据读取可靠性。
如上所述，单元晶体管CELL_Tr等可以改变到例如高温状态。单元晶体管CELL_Tr等可以具有高速操作规格。通过设计单元晶体管CELL_Tr等具有例如低阈值电压来实施高速操作规格。特别地，高速操作规格的单元晶体管CELL_Tr等的温度状态影响流到单元晶体管CELL_Tr等的漏电流ILEAK。图12示出单元侧上生成的漏电流的单元晶体管温度依赖性的示例。该图的横轴表示存储器单元的摄氏温度(摄氏度)，该图的纵轴表示单元晶体管中的漏电流值(NA：任意单位)。如图12所示，与标准操作规格和低速操作规格(图中的■和Δ)的单元晶体管相比，高速操作规格(图中的)的单元晶体管的漏电流值在高温状态下突然增加。即，图的倾斜度在用作第一温度区域的低温区域(温度低于特定温度(图12的图的示例中的近室温))和用作第二温度区域的高温区域(温度高于特定温度)之间突然改变。每个全局位线的漏电流进一步随着单元阵列中的位线的数量或连接到一个位线的存储器单元的数量的增加而升高。
因此，在根据其中例如参考电流不改变的比较例的存储器设备中，如果高速操作规格的单元晶体管处于高温状态，则实质读取电流升高，并且可能发生例如由图11的第二幅图(泄漏)指示的读取错误。图11示出每个说明当存储器单元包括阻变存储器元件时读取电流和参考电流之间的关系的示意图。图11的横轴表示电流值，并且纵轴表示阻变存储器元件和参考单元的存在的概率，呈现特定电流值的元件的数量。
图11的最上幅图(无泄漏)示出单元侧不生成漏电流的情况。此时，如假定的，由参考单元生成的参考电流的分布D0例如位于流到处于高电阻状态的存储器单元的读取电流的分布DH和流到处于低电阻状态的存储器单元的读取电流的分布DL之间的中间位置。因此，可以将读取电流的幅度相对于参考电流进行比较，并且可以读取存储器单元的数据。然而，在参考电流被固定的比较例中，如由下幅图(泄露)所指示的，例如当在单元侧上生成漏电流时，分布DH和DL偏移到高电流侧，并且形成分布DH与分布D0重叠的区域。在该区域中，读取电流的幅度不能相对于参考电流进行比较。因此，来自存储器单元的数据读取准确性可能降低，或数据读取本身可能是不可能的。
根据该实施例，由于参考电流IREF根据单元晶体管CELL_Tr等的状态改变，如图11的所附下幅图(第1实施例)所指示的，分布D0可以以几乎等于例如分布DH和DL的偏移量的量而偏移。因此，可以更稳定地读取来自存储器单元MC的数据。
图3示出根据单元晶体管CELL_Tr等的状态而改变的参考电流IREF的单元晶体管温度依赖性的示例。该图的横轴表示存储器单元的摄氏温度(摄氏度)，并且该图的纵轴表示参考电流IREF的变化量，IREF偏移(NA：任意单位)。如图3所示，当单元晶体管CELL_Tr处于高温状态下时，参考电流IREF的变化量的倾斜度突然增加，像图12中所示的单元侧上的漏电流的行为。
也就是，根据该实施例，在输入节点In2的输入值，即参考电流IREF，被改变，使得根据高温状态下单元晶体管CELL_Tr等的温度的改变的变化量变得大于根据低温状态下单元晶体管CELL_Tr等的温度的改变的变化量。更具体地，参考电流IREF被改变，使得在存储器单元的高温区域中的两个不同温度T2和(T2+ΔT)之间的输入值的变化量变得大于在存储器单元的低温区域中的两个不同温度T1和(T1+ΔT)之间的输入值的变化量，其中ΔT是温度的增加量。这可以改进存储器设备10的数据读取可靠性。
(B)根据该实施例，设置有漏电流复制电路24的恒定电流生成电路14被连接到读出放大器60的输入节点In2，该漏电流复制电路24生成对应于读取电流路径CP中的漏电流ILEAK的复制电流IREP。这可以改进存储器设备10的数据读取可靠性。
可以使用例如Z值作为指标评估数据读取可靠性。Z值如下给出：
Z值＝(Iu-Icrit)/σ。
特定参考电流IREF的Z值越大，存储器单元的读取裕度(read margin)越宽。
图4是关于上述等式的说明图。图4的横轴表示电流值，并且纵轴表示存储器元件的存在的概率，对于特定读取电流值处于相同电阻状态的元件的数量。如图4所示，以上等式的Iu是流到存储器单元MC的读取电流IREAD的平均值；σ，流到存储器单元MC的读取电流IREAD的标准偏差；以及Icrit，启用来自存储器单元MC的数据读取的下限电流值。
如果参考电流是固定的，如上所述，当生成漏电流ILEAK时，通过上述方式限定的Z值显著降低(Z下降(Z Drop))。这是因为例如不能充分确保存储器单元的读取裕度，如图11中的比较例的图(泄漏)所示。
根据该实施例，可以使存储器单元MC的读取裕度变宽，并且可以抑制由漏电流ILEAK的升高所引起的Z值的突然降低。也就是，可以保持大的Z值，并且确保存储器单元MC的读取裕度。
(C)根据该实施例，设置有漏电流复制电路23a和漏电流复制电路23b的恒定电流生成电路13被连接到读出放大器60的输入节点In1，该漏电流复制电路23a生成对应于读取电流路径CP中的漏电流ILEAK的电流，该漏电流复制电路23b校正晶体管QN31的源电压。也就是，漏电流复制电路23a和23b生成对应于晶体管QN31的漏极侧上的读取电流路径CP中的漏电流ILEAK的电流，并且将对应于整个读取电流路径CP的电阻值的电阻值给到晶体管QN31的源极侧。对应于被添加到参考侧的复制电流IREP的复制电流IREP因此被添加到单元侧上的恒定电流源PS1。此外，可以校正晶体管QN2和QN31的源电压，并且可以更稳定地实施存储器设备10的数据读取。
(D)根据该实施例，在存储器设备10的外围电路中设置了漏电流复制电路23a、23b和24。这避免了改变单元阵列9(其是存储器设备10的核心区域)的必要性。因此，例如很容易针对该实施例的特征而改变现有电路配置。此外，不需要扩大存储器设备10的核心区域，并且电路的整个区域可以被抑制到很小。
<第二实施例>
下面将参考图5、6、7、8和11描述根据该实施例的存储器设备。根据该实施例的存储器设备20与上述实施例的不同之处在于漏电流复制电路34在参考侧生成与单元侧漏电流ILEAK成比例的复制电流IREP，该漏电流复制电路34用作生成对应于读取电流路径CP中的漏电流ILEAK的复制电流IREP的复制电路。
(1)读取路径上的电路的配置的示例
图5是示意性地示出根据该实施例的存储器设备20的读取路径上的电路的配置的示例的框图。如图5所示，漏电流复制电路34被连接到存储器设备20的恒定电流生成电路14。
漏电流复制电路34被连接到恒定电流生成电路14中设置的晶体管QN32，与恒定电流生成电路14的恒定电流源PS2并联。
漏电流复制电路34具有与漏电流复制电路23a和24相同的配置。更具体地，漏电流复制电路34包括晶体管QP51及QP52(其是p型MOSFET等)。晶体管QP51及QP52分别对应于漏电流复制电路24的晶体管QP41及QP42。然而，晶体管QP51与QP52例如相对彼此具有不同的栅极宽度。漏电流复制电路34包括具有与漏监测电路LM24相同的配置的泄漏监测电路LM34。更具体地，泄漏监测电路LM34包括复制MCr和复制LYSWr，该复制MCr包括复制1r和复制CELL_Tr.r。将漏电流复制电路34构成为1：N电流镜像电路，该1：N电流镜像电路将晶体管QP52侧上的输出以1/N倍大地返回到晶体管QP51侧。N是大于1的值。
为了构成漏电流复制电路34作为1：N电流镜像电路，例如，形成晶体管QP51与QP52，使得晶体管QP52具有比晶体管QP51的栅极宽度大N倍的栅极宽度W。替代地，可以形成具有相同栅极宽度W的晶体管QP51与QP52，并且可以通过整理信号(trimming signal)将晶体管QP52侧上生成的电流值整理到1/N。
通过上述特征，漏电流复制电路34生成复制电流IREP，该复制电流IREP与单元侧上生成的漏电流ILEAK成比例，并且具有小于1的比例常量，即，例如1/N的比例常量。具有对应于复制电流IREP的幅度的电位被添加到电位VREF，并且对应于电位VREF的参考电流IREF被输入到例如输入节点In2作为输入值。也就是，由于具有基本相同幅度的电流流到形成电流镜像电路的晶体管QN24和QN32的源极侧，具有比漏电流ILEAK大1/N倍的幅度的复制电流IREP所添加到的参考电流IREF变成到读出放大器60的输入节点In2处的输入值。
如上所述，本发明发现，读取电流路径CP中生成的漏电流ILEAK并不是全部被反映在恒定电流生成电路13的恒定电流源PS1上。因此，参考电流IREF的最佳值不必然是由漏电流ILEAK偏移的值，并且可以是通过将小于1的特定比例常量乘以漏电流ILEAK得到的偏移值。本发明考虑调整参考侧的复制电流IREP，以便根据漏电流ILEAK的变化量获得最佳参考电流IREF。更具体地，使得复制电流IREP具有等于漏电流ILEAK和小于1的比例常量的积的值，像最佳参考电流IREF的变化量。实现该概念的电路的示例是上述电路配置。与漏电流ILEAK成比例的复制电流IREP的比例常量通过例如提前针对存储器单元MC获得如图6和7中所示的数据来决定。
图6是示出使用Z值作为指标的参考电流IREF的最佳值对漏电流ILEAK的依赖性的图。该图的横轴表示参考电流IREF，并且纵轴表示Z值。
在该图中，〃和O指示：在没有生成漏电流ILEAK的状态下，当参考电流IREF在处于高电阻状态的存储器单元(〃)中和处于低电阻状态的存储器单元(O)中被改变时Z值的图。在该图中，■和□指示：在生成特定漏电流ILEAK的状态下，当参考电流IREF在处于高电阻状态的存储器单元(■)中和处于低电阻状态的存储器单元(□)中被改变时Z值的图。在该图中，和指示：在生成两倍大于■和□的图的漏电流ILEAK的状态下，当参考电流IREF在处于高电阻状态的存储器单元中和处于低电阻状态的存储器单元中被改变时Z值的图。
如图6所示，在任一上图中，在高电阻状态的存储器单元中，Z值随着参考电流IREF升高而变大。在低电阻状态的存储器单元中，Z值随着参考电流IREF降低而变大。因此，参考电流IREF的最佳值是在高电阻状态的图和在低电阻状态的图之间的交叉点处的值(图中由箭头指示，在〃和O的图之间的交叉点，在■和□之间的图的交叉点，在和图之间的交叉点)。
如上所述，根据本发明，图6的结果可以指示漏电流ILEAK的变化量和参考电流IREF的最佳值的变化量不具有一对一的对应关系。例如通过实验，在图7的图中获得此时参考电流IREF相对于漏电流ILEAK的比例常量。
图7示出当漏电流ILEAK改变时参考电流IREF的最佳值的变化量(IREF偏移)的转变。根据图7，参考电流IREF的变化量与单元侧上生成的漏电流ILEAK成比例，并且具有小于1的比例常量。换言之，当漏电流ILEAK为1(NA：任意单位)时的参考电流IREF的变化量(NA：任意单位)可以被用作参考电流IREF相对于漏电流ILEAK的比例常量。复制电流IREP的比例常量为参考电流IREF本身的上述比例常量。上述通过漏电流复制电路34给出的1/N是因此获得的复制电流IREP的比例常量的示例。
(2)该实施例的效果
根据该实施例，恒定电流生成电路14被连接到读出放大器60的输入节点In2，该恒定电流生成电路14设置有漏电流复制电路34，并且生成与读取电流路径CP中的漏电流ILEAK成比例并且具有小于1的比例常量的复制电流IREP。根据存储器单元MC的状态而改变的参考电流IREF的变化量具有与读取电流路径CP中的漏电流ILEAK成比例的值并且具有小于1的比例常量。通过上述特征中的至少一个，除了上述实施例的效果之外，可以得到下面将要描述的一个或多个效果。
(A)根据该实施例的特征，可以进一步改进存储器设备10中的数据读取可靠性。
如上述图6和7中所示，参考电流IREF的最佳值不一定是漏电流ILEAK偏移的值，并且可以是通过以小于1的特定比例常量乘以漏电流ILEAK得到的偏移值。在这种情况下，可以基于特定比例常量使用与漏电流ILEAK成比例的复制电流IREP得到更适当的参考电流IREF。在这种情况下，读取电流IREAD和参考电流IREF保持如例如通过图11的最下幅图(第2实施例)所指示的关系。也就是，可以使用更适当的参考电流IREF进一步抑制读取电流IREAD的分布DH和DL与参考电流IREF的分布D0的重叠。因此，可以更正确地读取存储器单元MC的数据。
同样在根据该实施例的特征中，可以使用Z值作为指标评估数据读取可靠性。图8是示出在生成漏电流ILEAK时Z值的变化的图。在该图中，〃指示在施加该实施例的参考电流IREF的情况中当漏电流ILEAK改变时Z值的图。在该图中，■指示在参考电流IREF不改变并保持对于漏电流ILEAK为0的最佳值的的情况下当漏电流ILEAK被改变时Z值的图。如从图8中显而易见的是，当参考电流IREF保持对于漏电流ILEAK为0的最佳值时，Z值随着漏电流ILEAK增加而突然减小。另一方面，当具有小于1的特定比例常量的复制电流IREP被添加到参考电流IREF时，如本实施例中，Z值的下降可以被抑制到非常小。
同样如图6所述。考虑到生成特定漏电流ILEAK同时保持对于漏电流ILEAK为0的参考电流IREF的最佳值(图6的〃和O的图之间的交叉点)的情况(例如，图6的■的图)。Z值从〃和O的图之间的交叉点处的值突然减小到■的图和从交叉点位置处垂直延伸的交替长短虚线之间的交叉点处的值。另一方面，当参考电流IREF被改变时，Z值几乎保持对于漏电流ILEAK为0的水平，尽管在从〃和O的图之间的交叉点处到■和□的图之间的交叉点处再到和的图之间的交叉点处的转变中观察到Z值轻微减小。
根据该实施例的特征，可以进一步抑制由漏电流ILEAK的增长引起的Z值的突然减小(Z下降)。
(B)根据该实施例的特征，仅必要将漏电流复制电路34连接到恒定电流生成电路14，并且可以更容易地形成存储器设备20。
<其它实施例>
在上述实施例中，在存储器设备10或20的外围电路中设置诸如漏电流复制电路23a、23b、24和34的新元件。然而，本发明不限于此。例如，如图9所示，可以在核心电路中设置漏电流复制电路43b，例如参考电流路径RP的接地节点VSS_SA和全局源线GSL之间。漏电流复制电路43b可以具有与例如上述漏电流复制电路23b相同的配置。
在上述实施例中，包括恒流源PS2的恒定电流生成电路14被用作有助于生成参考电流IREF的电路。然而，本发明不限于此。可以使用包括被配置为根据存储器单元的温度状态而线性改变参考电流的电流源的电流生成电路。使用该电流生成电路使得可以处理例如读取目标存储器单元本身的电阻值根据温度状态的变化。当本实施例的特征被应用到电流生成电路时，可以生成更合适的参考电流。该特征也可以应用到在恒定电流生成电路13中所设置的恒定电流源PS1。
在上述实施例中，在存储器单元MC中使用阻变存储器元件。然而，本发明并不限于此。例如，ReRAM(电阻式随机存取存储器)中使用的元件或PRAM或PCRAM(相变随机存取存储器)中使用的元件可用于存储器单元中。
作为MRAM(磁阻随机存取存储器)中使用的阻变存储器元件的示例，图10示出用作磁阻元件的MTJ(磁性隧道结)的结构的示例。
MTJ元件被配置为获得取决于流经元件的电流的方向而改变的稳定电阻状态。取决于该状态呈现不同电阻的现象被称为磁阻效应，MTJ元件通过使用该现象来保持数据。如图10所示，MTJ元件的MTJ(磁性隧道结)至少包括固定层81、记录层82和两者之间的绝缘层83。固定层81的磁化由反铁磁性层84固定。记录层82具有根据流经该层的写入电流的方向而改变的磁化。MTJ元件取决于固定层81的磁化方向和记录层82的磁化方向之间的相对关系呈现不同电阻状态。多个不同电阻状态分别与例如两个1位数据的值相关联。设置电极层85和86以夹住MTJ元件。
尽管已描述某些实施例，这些实施例仅以示例方式而呈现，并且不旨在限制本发明的范围。事实上，此处描述的新实施例可以以各种其它形式体现；此外，在不背离发明精神的情况下，可以作出此处所描述的方法和系统的形式的各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明范围和精神之内的这种形式或修改。

Claims (19)

1.存储器设备，包括：
读出放大器，其包括第一输入节点和第二输入节点，并被配置为基于所述第一输入节点和所述第二输入节点处的输入值之间的差而输出信号；
第一路径，其包括将被选择性地连接到所述第一输入节点的存储器单元，并被设置在所述第一输入节点和接地节点之间；以及
第二路径，其包括将被选择性地连接到所述第二输入节点的参考单元，并被设置在所述第二输入节点和所述接地节点之间，
其中，所述读出放大器的所述第二输入节点处的所述输入值被改变，使得在所述存储器单元的第二温度区域中的两个不同温度T2和(T2+ΔΤ)之间的所述输入值的变化量变得大于在所述存储器单元的第一温度区域中的两个不同温度T1和(T1+ΔΤ)之间的所述输入值的变化量，所述第二温度区域的温度高于所述第一温度区域，
其中，ΔΤ是温度的增加量。
2.根据权利要求1所述的存储器设备，其中在所述第二输入节点处的所述输入值的变化量与所述第一路径中的漏电流成比例并且具有小于1的比例常量。
3.根据权利要求1所述的存储器设备，其中设置有复制电路的参考电流生成电路被连接到所述读出放大器的所述第二输入节点。
4.根据权利要求3所述的存储器设备，其中所述复制电路包括被配置为监测所述第一路径中的漏电流的泄漏监测电路。
5.根据权利要求4所述的存储器设备，其中所述泄漏监测电路包括所述存储器单元的复制。
6.根据权利要求4所述的存储器设备，其中所述泄漏监测电路包括被配置为选择或不选择所述存储器单元的局部列开关的复制。
7.根据权利要求1所述的存储器设备，其中设置有复制电路的电流生成电路被连接到所述读出放大器的所述第一输入节点。
8.根据权利要求1所述的存储器设备，其中所述存储器单元包括作为存储器元件的阻变存储器元件。
9.根据权利要求1所述的存储器设备，其中所述存储器单元包括作为存储器元件的磁阻元件。
10.存储器设备，包括：
读出放大器，其包括第一输入节点和第二输入节点，并被配置为基于所述第一输入节点和所述第二输入节点处的输入值之间的差而输出信号；
第一路径，其包括将被选择性地连接到所述第一输入节点的存储器单元，并被设置在所述第一输入节点和接地节点之间；以及
第二路径，其包括将被选择性地连接到所述第二输入节点的参考单元，并被设置在所述第二输入节点和所述接地节点之间，
其中，设置有复制电路的参考电流生成电路被连接到所述读出放大器的所述第二输入节点，并且
其中所述复制电路生成与所述第一路径中的漏电流成比例的电流并且具有小于1的比例常量。
11.根据权利要求10所述的存储器设备，其中所述复制电路包括被配置为监测所述第一路径中的漏电流的泄漏监测电路。
12.根据权利要求11所述的存储器设备，其中所述泄漏监测电路包括所述存储器单元的复制。
13.根据权利要求11所述的存储器设备，其中所述泄漏监测电路包括被配置为选择或不选择所述存储器单元的局部列开关的复制。
14.根据权利要求10所述的存储器设备，其中设置有复制电路的电流生成电路被连接到所述读出放大器的所述第一输入节点。
15.根据权利要求14所述的存储器设备，其中在所述电流生成电路中设置的所述复制电路包括被配置为监测所述第一路径中的漏电流的泄漏监测电路。
16.根据权利要求14所述的存储器设备，其中在所述电流生成电路中设置的所述复制电路包括所述存储器单元的复制。
17.根据权利要求14所述的存储器设备，其中在所述电流生成电路中设置的所述复制电路包括被配置为选择或不选择所述存储器单元的局部列开关的复制。
18.根据权利要求10所述的存储器设备，其中所述存储器单元包括作为存储器元件的阻变存储器元件。
19.根据权利要求10所述的存储器设备，其中所述存储器单元包括作为存储器元件的磁阻元件。
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