JP4719233B2

JP4719233B2 - 不揮発性半導体記憶装置

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Publication number: JP4719233B2
Application number: JP2008061753A
Authority: JP
Inventors: 洋前嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-03-11
Filing date: 2008-03-11
Publication date: 2011-07-06
Anticipated expiration: 2028-03-11
Also published as: US7978497B2; US20090244953A1; JP2009217908A

Description

本発明は、可変抵抗素子への電圧印加によって不揮発にデータの書き込みを行う不揮発性半導体記憶装置に関する。

近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置してなる不揮発性メモリが注目されている。

この種の不揮発性メモリとしては、可変抵抗素子にカルコゲナイド素子を使用したＰＣＲＡＭ（Ｐｈａｓｅ−ｃａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、遷移金属酸化物素子を使用したＲｅＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。

ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。

ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば６．０Ｖ程度のプログラム電圧を１０ｎｓ程度印加することでなされる。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を「プログラム」、又は「セット」と呼ぶ。また、データがプログラムされた可変抵抗素子に２．０Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」、又は「リセット」と呼ぶ。

高抵抗のメモリセルを低抵抗状態へ変化させるセット動作では、印加パルスが長く加わりすぎると、一旦低抵抗状態になったメモリセルがジュール熱の発生により再び高抵抗状態にリセットされてしまうという問題がある。また、低抵抗のメモリセルを高抵抗状態へ変化させるリセット動作では、メモリセルが高抵抗状態に変化する際に印加パルスの電圧を生成する電圧レギュレータがこのスピードに追従できず、電荷の供給が過剰になり、印加パルスの電圧が高くなってしまい、制御性の悪化や最悪メモリセルが再びセット状態に戻ってしまうという問題が発生する。
特表２００２−５４１６１３号

本発明は、メモリセルのセット動作又はリセット動作におけるデータの誤書き込みや誤消去を防止することができる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一つの態様の不揮発性半導体記憶装置は、互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを備えたメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み回路と、前記データの書き込み時に前記メモリセルに流れる電流値を所定のリミット値に制限する電流リミット回路とを備えたことを特徴とする。

本発明の他の態様の不揮発性半導体記憶装置は、互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを備えたメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み回路と、前記データの書き込み時に前記メモリセルに供給する電荷量を所定のリミット値に制限する電荷リミット回路とを備えたことを特徴とする。

本発明の更に他の態様の不揮発性半導体記憶装置は、互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを備えたメモリセルアレイと、前記第１及び第２の配線を介して前記メモリセルにデータの消去に必要な電流を供給するデータ消去回路と、前記データの消去時に前記メモリセルに印加される電圧値を所定のリミット値に制限する電圧リミット回路とを備えたことを特徴とする。

本発明によれば、メモリセルのセット動作又はリセット動作におけるデータの誤書き込みや誤消去を防止することができる不揮発性半導体記憶装置を提供することができる。

［第１の実施形態］
以下、図面を参照して、この発明の第１の実施形態を説明する。

［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。

この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。

データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。

なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。

［メモリブロック及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。

複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。

メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

図４及び図５は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）ペロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。

図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。

この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。

非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。

また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。ここでは、シリコン基板２１上に４層のセルアレイＣＡ０〜ＣＡ３を積層した例を示している。各セルアレイのワード線ＷＬは、ビア配線２４により共通接続されて基板２１上のロウ制御回路２３に接続される。各セルアレイＣＡ０〜ＣＡ３のビット線ＢＬは独立にそれぞれビア配線２５を介して、基板２１上のカラム制御回路２２に接続される。

図８は、図１のメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＳＤを用い、説明を簡単にするため、１層構造であるとして説明を進める。

図８において、メモリセルアレイＭＡのメモリセルＭＣは、直列接続されたダイオードＳＤ及び可変抵抗素子ＶＲにより構成される。ダイオードＳＤのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３に接続されている。

なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図８に示した回路とは、ダイオードＳＤの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。

［不揮発性メモリの動作］
次に、このように構成された不揮発性半導体メモリの動作について説明する。

いま、図８の点線円で示すように、ワード線ＷＬ０及びビット線ＢＬ０につながるメモリセルＭＣを選択セルＡとしてデータの消去及び書き込みを行う場合を想定する。データの消去は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば２．０Ｖ程度の消去電圧ＶＥＲＡを印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すリセット動作により行う。可変抵抗素子ＶＲへのデータの書き込み（プログラム）は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば６．０Ｖ程度（電流値は１０ｎＡ程度）のプログラム電圧ＶＰＧＭを１０ｎｓ〜１００ｎｓだけ印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。データの消去は、“１”データの書き込みでリセット動作、データの書き込みは、“０”データの書き込みでセット動作となる。メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、図９に示すように、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。

［ＲｅＲＡＭの読み出し／書き込み回路と動作］
次に、具体的なＲｅＲＡＭの読み出し／書き込み回路とその動作を説明する。

図１０は、読み出し／書き込み回路を構成するカラム制御回路２の詳細を示している。カラム制御回路２は、ビット線セレクタ１０１と、これにより選択されるビット線に接続される書き込みバッファ１０２及び読み出しバッファ１０３とを有する。書き込みバッファ１０２及び読み出しバッファ１０３は、データ入出力バッファ４を介してデータ線Ｉ／Ｏと接続されている。

ビット線セレクタ１０１として、ここでは４つのビット線ＢＬ＜０＞〜＜３＞の一つを、選択信号ＢＬＳ＜０＞〜＜３＞により駆動されて選択する４つの選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３を有する回路を例示している。選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３は高耐圧トランジスタである。ビット線ＢＬ＜０＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とし、非選択ワード線には書き込み，読み出しに応じて選択される阻止電圧Ｖｂ（図８ではＶＰＧＭに対応）を与える。

なお、図７で説明した３次元セルアレイの場合には、ビット線セレクタ１０１は、セルアレイ選択とセルアレイ内ビット線選択とを必要とするから、実際にはより複雑なものとなるが、ここでは単純に４ビット線の一つを選択する構成を例として示している。

セレクタ１０１で選択されたビット線は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ４がオンすると書き込みバッファ１０２に接続され、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５がオンすると読み出しバッフア１０３に接続される。これらのＮＭＯＳトランジスタＭＮ４，ＭＮ５も高耐圧トランジスタである。

書き込みバッファ１０２は、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ７からなるＣＭＯＳドライバを有する。ＰＭＯＳトランジスタＭＰ２は、活性化用ＰＭＯＳトランジスタＭＰ１を介して電圧印加ノードＶＷＥに、ＮＭＯＳトランジスタＭＮ７は活性化用ＮＭＯＳトランジスタＮＭ８を介して接地ノードＶｓｓに接続されている。ＣＭＯＳドライバの共通ゲートには、書き込みデータがレベルシフタＬ／Ｓを介して与えられる。

一方、読み出しバッフア１０３はセンスアンプＳ／Ａを有する。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。

図１１は、書き込みバッファ１０２によるセット時のプログラム電圧ＶＰＧＭ、メモリセルＭＣの抵抗値変化、及びメモリセルＭＣの電流値変化を示す動作波形図である。図１１（１）には、正常動作時の動作波形が示されている。６Ｖ程度のプログラム電圧ＶＰＧＭを選択セルに１０ｎｓ程度印加すると、選択セルの抵抗値は、高抵抗状態から低抵抗状態へと変化する。この変化の瞬間に僅かに電流が流れる。しかし、電流が増加した瞬間にプログラム電圧ＶＰＧＭの印加が停止されるので、選択セルの抵抗値はこの電流によって影響を受けない。

一方、図１１（２）は、誤動作が生じるケースを示している。プログラム電圧ＶＰＧＭが所定時間よりも長く印加されると、選択セルの抵抗値が低抵抗になった後も大きな電流が流れ続け、セルの内部にジュール熱が発生して選択セルが再びリセットされて高抵抗状態に戻ってしまう。

そこで、第１の実施形態では、図１１（３）に示すように、書き込み時に書き込みバッファ１０２に供給する電流を制限することで上述した不具合の発生を防止する。

図１２は、本実施形態で使用可能な電流リミット回路を示す回路図である。この電流リミット回路は、書き込みバッファ１０２に電流制限された電圧ＶＷＥを出力するもので、データセット時は電圧ＶＷＥとしてセット電圧ＶＳＥＴに基づくプログラム電圧ＶＰＧＭを、またデータリセット時は電圧ＶＷＥとしてリセット電圧ＶＲＥＳＥＴに基づく消去電圧ＶＥＲＡを出力する。

この電流リミット回路は、図示しない定電流源から供給される基準電流Ｉｒｅｆを流すカレントミラー回路を構成する高耐圧ＮＭＯＳトランジスタＭＮ１１，ＭＮ１３と、これらを活性化させるＮＭＯＳトランジスタＭＮ１２，ＭＮ１４と、トランジスタＭＮ１３に流れる電流を受けるカレントミラー回路を構成する高耐圧ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２とを備えている。

この回路において、イネーブル信号ＥＮＡが“１”になると、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１４がオン状態となって基準電流ＩｒｅｆがＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を流れ、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１３のミラー比で決まる電流がＰＭＯＳトランジスタＮＰ１１およびＮＭＯＳトランジスタＭＮ１３，ＭＮ１４を流れる。そして、出力段のＰＭＯＳトランジスタＭＰ１２のドレイン側には、セット電圧ＶＳＥＴに基づく電圧ＶＷＥが出力されるが、電流値は、ＰＭＯＳトランジスタＭＰ１１に流れる電流値とＰＭＯＳトランジスタＭＰ１１，ＮＰ１２のミラー比で決まる電流値に制限される。これにより、図１１（３）に示すように、プログラム電圧ＶＰＧＭの印加時間がばらついても選択セルに流れる電流値が制限されることにより、誤書き込みが生じるのを防止することができる。

［第２の実施形態］
図１３は、本発明の第２の実施形態に係る電荷分配回路を示す回路図である。この電荷分配回路は、選択セルをセットするのに必要且つ十分な電荷量を選択セルに供給する制御を行うようにしたもので、電荷供給量を制限することによってセット動作の際の再リセットを防止するものである。

この電圧分配回路は、直列に接続された高耐圧ＰＭＯＳトランジスタＭＰ１５，ＭＰ１６と、トランジスタＭＰ１６と並列に接続された高耐圧ＮＭＯＳトランジスタＭＮ１６と、トランジスタＭＰ１５，ＭＰ１６の接続点に接続されたキャパシタＣｓｅｔとを備えている。

この電圧分配回路では、セット動作に先立ち、まずスイッチ信号ＳＷ１がアクティブになってトランジスタＭＰ１５がオンになり、キャパシタＣｓｅｔにセット動作に必要な電荷がプリチャージされる。次に、スイッチ信号ＳＷ１を非アクティブにしてトランジスタＭＰ１５をオフ状態にすると共に、スイッチ信号ＳＷ２をアクティブ状態にしてトランジスタＭＰ１６，ＭＮ１６からなるトランスファゲートを開く。これにより、キャパシタＣｓｅｔにチャージされた電荷の範囲内で選択セルに電荷が供給されるので、図１１（３）に示すように、選択セルにながれる電流値が制限されて、セット動作時の再リセットを防止することができる。

［第３の実施形態］
図１４は、書き込みバッファ１０２によるリセット時の消去電圧ＶＥＲＡ、メモリセルＭＣの抵抗値変化、及びメモリセルＭＣの電流値変化を示す動作波形図である。図１４（１）には、正常動作時の動作波形が示されている。２Ｖ程度の消去電圧ＶＥＲＡを選択セルに１μｓ程度印加すると、選択セルの抵抗値は、低抵抗状態から高抵抗状態へと変化する。電流は、最初は低抵抗であるため大きいが、選択セルの抵抗値が上昇するに従って電流値が減少する。

一方、図１１（２）は、誤動作が生じるケースを示している。リセット動作時に負荷が急激に変動することにより、電圧パルスを生成するパルスジェネレータがこのスピードに追随できず、既に高抵抗状態になった選択セルに対して電荷の供給過剰となり、印加パルスがオーバーシュート気味になって選択セルに印加される可能性がある。この場合、選択セルにセット電圧を超える電圧が印加されて選択セルが再セットされとしまうことになる。

そこで、第３の実施形態では、図１４（３）に示すように、パルスジェネレータからのセルに対する電流供給能力を時間的にコントロールすることで、オーバーシュートを抑え、再セットを防止する。

図１５は、本実施形態で使用可能な電流リミット回路を示す回路図である。この電流リミット回路は、図１２に示した電流リミット回路の前段に、基準電流Ｉｒｅｆを時間的に切り替えるための切替回路を設けた点が図１２の回路とは異なる。この切替回路は、演算増幅器ＯＰ１の非反転入力端子に接続される抵抗の抵抗値を、切替信号Ｉｓｗ＜ｎ＞によって時系列的に変化させることにより、高耐圧ＰＭＯＳトランジスタＭＰ２２に流れる電流値を変化させ、基準電流Ｉｒｅｆを変化させるようにしたものである。抵抗値の切替は、複数の抵抗が直列接続された抵抗回路Ｒと、各抵抗の接続点と接地点とを接続するＮＭＯＳトランジスタからなるスイッチ回路ＳＷとからなる抵抗値設定回路によって行う。また、高耐圧ＰＭＯＳトランジスタＭＰ２１は、イネーブル信号ＥＮＡｂによってこの切替回路を活性化するトランジスタである。

図１６は、この電流リミット回路による電流値の変化のパターンを示している。この例では、電流値は切替信号Ｉｓｗ＜０＞〜Ｉｓｗ＜７＞によって８段階に切り替えられ、例えばステートマシン等の制御回路から切替信号Ｉｓｗ＜ｎ＞をコントロールすることで電流増加の立ち上がり、立ち下がりの傾斜を任意に設定することができる。これにより、図１４（３）に示すように、選択セルの抵抗値変化のカーブを制御することができ、リセット時のオーバーシュートによる再セットを防止することができる。

［第４の実施形態］
図１７は、本発明の第４の実施形態で使用可能なで電圧クランプ回路を示す回路図である。第４の実施形態では、パルスジェネレータからのセルに対する消去電圧ＶＥＲＡを制限することで再セットを防止する。

この電圧クランプ回路は、図１２に示した電流リミット回路の出力端に、電圧クランプ用のダイオード接続された高耐圧ＮＭＯＳトランジスタＭＮ２５を接続したものである。このトランジスタＭＮ２５には、これと直列にトランジスタＭＮ２５をイネーブル信号ＥＮＡによって活性化するＮＭＯＳトランジスタＭＮ２６が接続されている。この電圧クランプ回路により、出力電圧ＶＷＥが、ＶＳＥＴ以上にならないように制限する。これにより、リセット動作時の再セット現象を防止することができる。

［その他の実施形態］
本発明は、上述した実施形態に限定されるものではない。

上記実施形態では、ビット線側に書き込みバッファを接続しているが、ワード線側に書き込みバッファを接続するようにしても良い。

また、上述した各実施形態において、電流、電荷及び電圧のリミット値は、チップ毎に予めトリミング可能な例えばフューズ等により設定されることが望ましい。

本発明の第１の実施形態に係る不揮発性半導体メモリのブロック図である。同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。同実施形態における可変抵抗素子の一例を示す模式的な断面図である。同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。同実施形態における非オーミック素子の例を示す模式的断面図である。同実施形態における不揮発性メモリのメモリセルアレイ及びその周辺回路を示す斜視図である。同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。同実施形態に係るカラム制御回路とその周辺を示す回路図である。同実施形態に係る不揮発性半導体メモリのデータ書き込み方法を説明するための波形図である。同実施形態に係るデータ書き込み時に使用される電流リミット回路の回路図である。本発明の第２の実施形態に係る不揮発性半導体メモリのデータ書き込み時に使用される電荷分配回路の回路図である。本発明の第３の実施形態に係る不揮発性半導体メモリのデータ消去方法を説明するための波形図である。同実施形態に係るデータ消去時に使用される電流リミット回路を示す回路図である。同実施形態に係る電流リミット回路を使用した電流コントロールの例を示す波形図である。本発明の第４の実施形態に係る不揮発性半導体メモリのデータ消去時に使用される電圧クランプ回路を示す回路図である。

符号の説明

１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。

Claims

互いに交差する第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子からなるメモリセルを備え、前記可変抵抗素子が、消去電流を供給する消去動作によって低抵抗状態から高抵抗状態に変化し、書き込み電圧を印加する書き込み動作によって高抵抗状態から低抵抗状態に変化するメモリセルアレイと、
前記第１及び第２の配線を介して前記メモリセルにデータの消去に必要な電流を供給するデータ消去回路と、
前記データの消去時に前記メモリセルに流れる電流値を所定のリミット値に制限すると共に前記所定のリミット値を時系列的に段階的に切り替える電流リミット回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
前記所定のリミット値はチップ毎にトリミング可能であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記電流リミット回路は、
電圧クランプ回路をさらに有し、
前記クランプ回路により、出力電圧を前記メモリセルの書き込みに必要な値よりも小さくする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。