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JP5100554B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に可変抵抗素子への電圧印加によってデータの書き込みを行う半導体記憶装置に関する。
近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置してなる半導体記憶装置が注目されている。
この種の抵抗変化メモリ装置としては、可変抵抗素子にカルコゲナイド等を用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ（ReRAM：Resistive RAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に例えば４．５Ｖ（可変抵抗素子に直列接続される整流素子としてのダイオードの電圧降下分を含めると実際には６Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加する。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作を「セット動作」又は「プログラム動作」という。
セット動作後の低抵抗状態の可変抵抗素子に対し、０．７Ｖ（ダイオードの電圧降下分を含めると実際には２．２Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を２００ｎｓ−１μｓ程度の時間印加する。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作を「リセット動作」又は「消去動作」という。
メモリセルは、例えば高抵抗状態を安定状態（リセット状態又は消去状態）とし、低抵抗状態をセット状態又はプログラム状態とする。２値データ記憶であれば、例えばリセット状態のメモリセルのうち、プログラムしたいセルにだけセットパルスを印加するセット動作によりデータの書き込みを行う。消去動作はセルの状態（セット状態又はリセット状態）に関わらずリセットパルスを印加する。
メモリセルのリード動作は、可変抵抗素子に０．４Ｖ（ダイオードの電圧降下分を含めると実際には１．９Ｖ程度）の電圧を与え、可変抵抗素子を介して流れる電流をモニターする。これにより、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定して可変抵抗素子に記憶されたデータを読み出す。
半導体基板上に設けられたメモリセルアレイに対し、セット動作、リセット動作又はリード動作を実行する際には、一定の処理時間が必要とされる。特にリセット動作はセット動作等に比べて必要な電圧印加時間が長いため、処理に時間がかかる。一のメモリセルアレイに対する動作（例えばリセット動作）が完了した後に、他のメモリセルアレイに対する他の動作（例えばセット動作）を行うシーケンス制御とした場合、後の動作は先の動作が終了するまで待機させられることになる。
特許文献２には、データ消去の単位となるブロックの集合である複数のコアを有し、任意のコアでのデータ書込み又は消去動作と、他の任意のコアでのデータ読出し動作との同時実行を可能としたフラッシュメモリが記載されている。しかし、特許文献２における制御回路はコア毎に設けられているため、コア内部の複数のメモリブロックに対しては、一のメモリブロックに対する動作が終了するまで他のメモリブロックに対する動作を開始することができない。また、メモリブロックがデータ消去の単位となっているため、メモリブロック内の各メモリセルアレイ毎に同時動作をすることもできない。そのため、半導体記憶装置の動作に要する時間が長くなり、処理能力を高速化することができない。
特表２００２−５４１６１３号公報 特開２００１−３２５７９５号公報
本発明は、メモリセルアレイに対しセット動作、リセット動作又はリード動作を実行する際に、処理速度を高速化することのできる半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、互いに交差する複数の第１の配線及び複数の第２の配線、並びに前記第１の配線及び前記第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして記憶する可変抵抗素子からなるメモリセルを備えた複数のセルアレイと、前記第１の配線及び前記第２の配線を選択駆動する制御回路とを備え、前記制御回路は、一の組み合わせの前記第１及び第２の配線を介して一の前記メモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他の組み合わせの前記第１及び第２の配線を介して他の前記メモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行し、前記データ消去動作が終了する前に、前記一の前記メモリセルに対するデータ書き込み動作が終了し、さらに他の前記メモリセルに対して前記データ書き込み動作を行うことを特徴とする。
本発明の他の態様に係る半導体記憶装置は、互いに交差する複数の第１の配線及び複数の第２の配線、並びに前記第１の配線及び前記第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして記憶する可変抵抗素子からなるメモリセルを備えた複数のセルアレイと、前記第１の配線及び前記第２の配線を選択駆動する制御回路とを備え、前記制御回路は、一の組み合わせの前記第１及び第２の配線を介して一の前記メモリセルにデータの消去に必要な電圧を印加するデータ消去動作と、他の組み合わせの前記第１及び第２の配線を介して他の前記メモリセルにデータの読み出しに必要な電圧を印加するデータ読み出し動作とを同時に実行し、前記データ消去動作が終了する前に、前記他の前記メモリセルに対するデータ読み出し動作が終了し、さらに他の前記メモリセルに対して前記データ読み出し動作を行うことを特徴とする。
本発明によれば、メモリセルアレイに対しセット動作、リセット動作又はリード動作を実行する際に、処理速度を高速化することのできる半導体記憶装置を提供することができる。
［第１の実施形態］
以下、図面を参照して、本発明の第１の実施形態を説明する。
［全体構成］
図１は、本発明の第１の実施形態に係る抵抗変化メモリ装置のブロック図である。この抵抗変化メモリ装置は、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３により、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路が構成される。
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンドインターフェイス６に送られる。コマンドインターフェイス６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、パルスジェネレータ９により形成されたパルスは、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリセルアレイ１の直下のシリコン（Ｓｉ）基板に形成可能である。これにより、抵抗変化メモリ装置のチップ面積を、メモリセルアレイ１の面積にほぼ等しくすることも可能である。図１では、一つのメモリセルアレイ１について示しているが、実際にはこのような単位メモリセルアレイ１がワード線ＷＬの長手方向及びビット線ＢＬの長手方向に複数個マトリクス状に配置される。
［メモリブロック及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ’線でメモリセルアレイ１を切断して矢印方向に見た場合における１つのメモリセルの断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、チタンアルミニウムナイトライド（ＴｉＡｌＮ）、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ）、ルテニウム（Ｒｕ）、ルテニウムナイトライド（ＲｕＮ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、タンタルナイトライド（ＴａＮ）、ランタンニッケルオキサイド（ＬａＮｉＯ）、アルミニウム（Ａｌ）、プラチナイリジウムオキサイド（ＰｔＩｒＯｘ）、プラチナロジウムオキサイド（ＰｔＲｈＯｘ）、ロジウム／タンタルアルミニウムナイトライド（Ｒｈ／ＴａＡｌＮ）等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により遷移金属酸化物の抵抗値を変化させるもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４及び図５は、ＲｅＲＡＭの可変抵抗素子の一例を示す模式的な断面図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、Ａが亜鉛（Ｚｎ）、Ｍがマンガン（Ｍｎ）、Ｘが酸素（Ｏ）である。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１、１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂとの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがマグネシウム（Ｍｇ）、Ｍ１がマンガン（Ｍｎ）、Ｘ１が酸素（Ｏ）である。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すチタン（Ｔｉ）が含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１、１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ、１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセット動作が可能である。
図６は、非オーミック素子ＮＯの例を示す模式的断面図である。非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２、ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
図７は、抵抗変化メモリ装置のメモリセルアレイ及びその周辺回路を示す斜視図である。図７に示すように、上述したメモリセルアレイ構造を複数積層した三次元構造とすることもできる。ここでは、半導体基板、例えばシリコン基板２１上に４層のセルアレイＣＡ０〜ＣＡ３を積層した例を示している。各セルアレイＣＡ０〜ＣＡ３のワード線ＷＬは、ビア配線２４により共通接続されてシリコン基板２１上のロウ制御回路２３に接続される。各セルアレイＣＡ０〜ＣＡ３のビット線ＢＬは独立にそれぞれビア配線２５を介して、基板２１上のカラム制御回路２２に接続される。図７では、セルアレイＣＡが積層された１つの三次元構造メモリブロックＢＫについて示しているが、実際にはこのようなメモリブロックＢＫがワード線ＷＬの長手方向及びビット線ＢＬの長手方向に複数個マトリクス状に配置される。
図１０は、シリコン基板上にマトリクス状に配列されたメモリブロックＢＫを示す図である。メモリセルアレイ１にマトリクス状に設けられたそれぞれのメモリブロックＢＫは、図７に示すように積層された三次元構造を有し、図１０にはその平面形状を示している。メモリセルアレイ１にはカラム制御回路２の一部として、例えばセンスアンプＳ／Ａが１つのメモリブロックＢＫ毎に設けられている。また、ロウ制御回路３の一部として、例えばロウデコーダＲ／Ｄが１つのメモリブロックＢＫ毎に設けられている。
図８は、図１のメモリセルアレイ１及びその周辺回路の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＳＤを用いている。図７に示すように積層された各セルアレイＣＡ０〜ＣＡ３は、それぞれ図８に示す回路構成と同様の構成を有する。説明を簡単にするため、メモリセルアレイ１のうち１層のセルアレイＣＡについて説明を進める。図８において、メモリセルアレイ１のメモリセルＭＣは、直列接続されたダイオードＳＤ及び可変抵抗素子ＶＲにより構成される。ダイオードＳＤのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３に接続されている。
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬにつながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図８に示した回路とは、ダイオードＳＤの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
［抵抗変化メモリ装置の動作］
次に、このように構成された抵抗変化メモリ装置の動作について説明する。まず、メモリセルアレイ１内の一つのメモリセルＭＣのセット動作又はリセット動作について説明する。
いま、図８の点線円Ｘで示すように、ワード線ＷＬ０及びビット線ＢＬ０につながるメモリセルＭＣを選択セルとしてデータの消去及び書き込みを行う場合を想定する。データの消去動作は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば２．２Ｖ程度の消去電圧ＶＥＲＡを印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すリセット動作により行う。可変抵抗素子ＶＲへのデータの書き込み（プログラム）動作は、ワード線ＷＬ０に０Ｖ、ビット線ＢＬに、例えば６．０Ｖ程度（電流値は１０ｎＡ程度）のプログラム電圧ＶＰＧＭを１０ｎｓ〜１００ｎｓだけ印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。本実施の形態において、データの消去は、“１”データの書き込みでリセット動作、データの書き込みは、“０”データの書き込みでセット動作となるが、このデータの定義は逆であってもよい。図９は、二値データの場合におけるメモリセルの抵抗値分布とデータの関係を示すグラフである。図９に示すように、メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。
ここで、データの消去動作時に、ビット線ＢＬに印加するリセットパルスは、メモリセルＭＣに対するデータの書き込み／消去回数が増加するにしたがい、電流値及び印加時間が増加するように印加することができる。また、データのセット動作時に、ビット線ＢＬに印加するセットパルスは、メモリセルＭＣに対するデータの書き込み／消去回数が増加するにしたがい、電圧値が増加するように印加することができる。
次に、抵抗変化メモリ装置のメモリセルアレイ１に対するセット動作及びリセット動作について説明する。ここで、セット動作及びリセット動作は、同時に選択される複数のメモリブロックＢＫを基本単位として実行される。また、セット動作が実行される際には、あらかじめメモリセルアレイ１内の全てのメモリセルＭＣにリセットパルスが印加され、メモリセルアレイ１内の全てのメモリセルＭＣがリセット状態とされる。その後、アドレス信号により指定されたメモリセルＭＣに対してのみセットパルスが印加される。これにより、メモリセルアレイ１に対するデータの書き込みを行う。
図１０において、メモリブロックＢＫ内のリセット動作が実行されるメモリセルを丸記号で示し、セット動作が実行されるメモリセルを三角記号で示す。また、アドレス信号Ａにより選択される複数のメモリブロックＢＫを破線Ａにより示している。同様に、アドレス信号Ｂ、Ｃ及びＤにより選択される複数のメモリセルアレイを破線Ｂ、Ｃ及びＤにより示している。
図１１は、図１０に示す構造を有する抵抗変化メモリ装置におけるセット動作及びリセット動作時において、各アドレスのメモリブロックＢＫに対して実行される動作を模式的に示した図である。図１２は、図１０に示す構造を有する抵抗変化メモリ装置に対するセット動作及びリセット動作時において、制御信号線、アドレス信号線、データ入出力線ＩＯに入出力される制御信号、アドレス信号及びデータを模式的に示した図である。ここで、図１１及び図１２において横方向は時間の経過を表すものとする。
図１２に示すように、抵抗変化メモリ装置に対するセット動作及びリセット動作において、まずアドレス信号線を介してアドレスＡを指定する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＡはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。これとともに、制御信号線を介してリセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。ここでリセット動作は、セルの状態（セット状態又はリセット状態）に関わらずリセットパルスを印加する動作であるため、データ入出力線ＩＯを介してデータを送る必要がない。
次に、アドレス信号線を介してアドレスＢを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＢはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、データ入出力線ＩＯを介してアドレスＢにより指定されるメモリブロックＢＫに書き込まれるデータがカラム制御回路２及びロウ制御回路３に供給される。リセット動作にはデータ入出力線ＩＯを使用する必要がないため、セット動作時にデータ入出力線ＩＯを使用してメモリブロックＢＫに対して書き込まれるデータをカラム制御回路２及びロウ制御回路３に送ることができる。
これにより、図１０及び図１１に示すようにアドレス信号Ａにより選択される複数のメモリブロックＢＫに対するリセット動作と、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対するセット動作とが同時に実行される。図１０に示すように、抵抗変化メモリ装置に対するセット動作及びリセット動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫは、並列に同一の動作（例えばリセット動作）が実行されている。また、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対しても同様に、並列に同一の動作（例えばセット動作）が実行されている。
その後、図１２に示すようにアドレス信号線を介してアドレスＣを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＣはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、データ入出力線ＩＯを介してアドレスＣのメモリブロックＢＫに書き込まれるデータがカラム制御回路２及びロウ制御回路３に供給される。
図１１に示すように、セット動作に要する時間はリセット動作に要する時間よりも短くてすむため、アドレスＡのメモリブロックＢＫに対するリセット動作よりも先に、アドレスＢのメモリブロックＢＫに対するセット動作が終了する。アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対するセット動作が終了した後、アドレス信号Ｃにより選択される複数のメモリブロックＢＫに対するセット動作に移ることになる。以下、図１０及び図１１に示すように、アドレスＣのメモリブロックＢＫに対するセット動作、アドレスＤのメモリブロックＢＫに対するセット動作が順次実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、アドレスＡのメモリブロックＢＫに対してリセット動作が実行されるとともに、これと同時並行してアドレスＢ、Ｃ及びＤのメモリブロックＢＫに対してセット動作が実行される。リセット動作が完了するまでセット動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作及びリセット動作を実行する際に、処理速度を高速化することができる。
［第２の実施形態］
以下、図面を参照して、本発明の第２の実施形態を説明する。ここで、第２の実施形態に係る抵抗変化メモリ装置の基本構成は第１の実施形態に係る抵抗変化メモリ装置と同様である。
［抵抗変化メモリ装置の動作］
第２の実施形態に係る抵抗変化メモリ装置の複数のメモリブロックＢＫに対するリセット動作及びリード動作について説明する。ここで、リセット動作及びリード動作は、第１の実施形態と同様に、同時に選択される複数のメモリブロックＢＫを基本単位として実行される。
図１３は、シリコン基板上にマトリクス状に配列された複数のメモリブロックＢＫを示す図である。図１３に示すメモリセルアレイ１において、第１の実施形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
図１３において、メモリブロックＢＫ内のリセット動作が実行されるメモリセルを丸記号で示し、リード動作が実行されるメモリセルを四角記号で示す。図１４は、図１３に示す構造を有する抵抗変化メモリ装置におけるリセット動作及びリード動作時において、各アドレスのメモリブロックＢＫに対して実行される動作を模式的に示した図である。図１５は、図１３に示す構造を有する抵抗変化メモリ装置に対するリセット動作及びリード動作時においてカラム制御回路２及びロウ制御回路３に入出力される制御信号、アドレス信号及びデータを模式的に示した図である。
図１５に示すように、抵抗変化メモリ装置に対するリード動作及びリセット動作において、まずアドレス信号線を介してアドレスＡを指定する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＡはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。これとともに、制御信号線を介してリセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。ここでリセット動作は、セルの状態（セット状態又はリセット状態）に関わらずリセットパルスを印加する動作であるため、データ入出力線ＩＯを介してデータを送る必要がない。
次に、アドレス信号線を介してアドレスＢを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してリード動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＢはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、アドレスＢにより指定されるメモリブロックＢＫから読み出されたデータがカラム制御回路２及びロウ制御回路３に供給され、データ入出力線ＩＯを介して外部に出力される。リセット動作時にはデータ入出力線ＩＯを使用する必要がないため、リード動作時にデータ入出力線ＩＯを使用してメモリブロックＢＫから読み出されたデータをカラム制御回路２及びロウ制御回路３に送ることができる。
これにより、図１４に示すようにアドレス信号Ａにより選択される複数のメモリブロックＢＫに対するリセット動作と、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対するリード動作とが同時に実行される。図１３に示すように、抵抗変化メモリ装置に対するリセット動作及びリード動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫは、並列に同一の動作（例えばリセット動作）が実行される。また、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対しても同様に、並列に同一の動作（例えばリード動作）が実行される。
その後、図１５に示すようにアドレス信号線を介してアドレスＣを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してリード動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＣはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、アドレスＣのメモリブロックＢＫから読み出されたデータがカラム制御回路２及びロウ制御回路３に供給され、データ入出力線ＩＯを介して外部に出力される。
図１４に示すように、リード動作に要する時間はリセット動作に要する時間よりも短くてすむため、アドレスＡのメモリブロックＢＫに対するリセット動作よりも先に、アドレスＢに対するリード動作が終了する。アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対するリード動作が終了した後、アドレス信号Ｃにより選択される複数のメモリブロックＢＫに対するリード動作に移ることになる。以下、図１４及び図１５に示すように、アドレスＣのメモリブロックＢＫに対するリード動作、アドレスＤのメモリブロックＢＫに対するリード動作が順次実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、アドレスＡのメモリブロックＢＫに対してリセット動作が実行されるとともに、これと同時並行してアドレスＢ、Ｃ及びＤのメモリブロックＢＫに対してリード動作が実行される。リセット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しリセット動作及びリード動作を実行する際に、処理速度を高速化することができる。ここで、リード動作に要する時間は第１の実施形態に示したセット動作に要する時間よりも短くてすむため、アドレスＤのメモリブロックＢＫに対するリード動作の実行の後、更にアドレスＥ等のメモリブロックＢＫに対するリード動作を実行してもよい。
［第３の実施形態］
以下、図面を参照して、本発明の第３の実施形態を説明する。ここで、第３の実施形態に係る抵抗変化メモリ装置の基本構成は第１の実施形態に係る抵抗変化メモリ装置と同様である。
［抵抗変化メモリ装置の動作］
第３の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ１に対するセット動作及びリード動作について説明する。ここで、セット動作及びリード動作は、第１及び第２の実施形態と同様に、同時に選択される複数のメモリブロックＢＫを基本単位として実行される。
図１６は、シリコン基板上にマトリクス状に配列された複数のメモリブロックＢＫを示す図である。図１６に示すメモリセルアレイ１において、第１の実施形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
図１６において、メモリブロックＢＫ内のセット動作が実行されるメモリセルを三角記号で示し、リード動作が実行されるメモリセルを四角記号で示す。図１７は、図１６に示す構造を有する抵抗変化メモリ装置におけるセット動作及びリード動作時において、各アドレスのメモリブロックＢＫに対して実行される動作を模式的に示した図である。図１８は、図１６に示す構造を有する抵抗変化メモリ装置に対するセット動作及びリード動作時においてカラム制御回路２及びロウ制御回路３に入出力される制御信号、アドレス信号及びデータを模式的に示した図である。
図１８に示すように、抵抗変化メモリ装置に対するセット動作及びリード動作において、まずアドレス信号線を介してアドレスＡを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＡはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、データ入出力線ＩＯを介してアドレスＢにより指定されるメモリブロックＢＫに書き込まれるデータがカラム制御回路２及びロウ制御回路３に供給される。
次に、アドレス信号線を介してアドレスＢを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してリード動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＢはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、アドレスＢにより指定されるメモリブロックＢＫから読み出されたデータがカラム制御回路２及びロウ制御回路３に供給され、データ入出力線ＩＯを介して外部に出力される。本実施の形態において、セット動作及びリード動作はともに、データ入出力線ＩＯを介してデータを送る必要がある。セット動作及びリード動作を同時に実行するために、データ入出力線ＩＯを複数設けるか、または入出力するデータを時分割して転送する。
これにより、図１７に示すようにアドレス信号Ａにより選択される複数のメモリブロックＢＫに対するセット動作と、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対するリード動作とが同時に実行される。図１６に示すように、抵抗変化メモリ装置に対するセット動作及びリード動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫは、並列に同一の動作（例えばセット動作）が実行される。また、アドレス信号Ｂにより選択される複数のメモリブロックＢＫに対しても同様に、並列に同一の動作（例えばリード動作）が実行される。
その後、図１８に示すようにアドレス信号線を介してアドレスＣを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＣはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、データ入出力線ＩＯを介してアドレスＣにより指定されるメモリブロックＢＫに書き込まれるデータがカラム制御回路２及びロウ制御回路３に供給される。
これと同時に、アドレス信号線を介してアドレスＤを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してリード動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。アドレス信号ＤはメモリブロックＢＫのビット線ＢＬ及びワード線ＷＬの組み合わせによりメモリブロックＢＫ及びメモリセルＭＣを指定する。また、アドレスＤのメモリブロックＢＫから読み出されたデータがカラム制御回路２及びロウ制御回路３に供給され、データ入出力線ＩＯを介して外部に出力される。
これにより、アドレスＡのメモリブロックＢＫに対するセット動作及びアドレスＢのメモリブロックＢＫに対するリード動作が終了した後、アドレスＣのメモリブロックＢＫに対するセット動作及びアドレスＤのメモリブロックＢＫに対するリード動作が順次実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、アドレスＡ又はＣのメモリブロックＢＫに対してセット動作が実行されるとともに、これと同時並行してアドレスＢ又はＤのメモリブロックＢＫに対してリード動作が実行される。セット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作及びリード動作を実行する際に、処理速度を高速化することができる。
［第４の実施形態］
以下、図面を参照して、この発明の第４の実施形態を説明する。ここで、第４の実施形態に係る抵抗変化メモリ装置の基本構成は第１の実施形態に係る抵抗変化メモリ装置と同様である。
［抵抗変化メモリ装置の動作］
第４の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ１に対するセット動作及びリセット動作について説明する。第１〜第３の実施形態に係る抵抗変化メモリ装置の動作は、同時に選択される複数のメモリブロックＢＫを基本単位として実行されていた。これに対し、本実施形態に係る抵抗変化メモリ装置は、１つのメモリブロックＢＫ内において、同時に選択される複数のメモリセルを基本単位とする点において第１〜第３の実施形態と異なる。すなわち本実施形態に係る抵抗変化メモリ装置は、１つのメモリブロックＢＫ内の複数のメモリセルに対しセット動作及びリセット動作が実行される。
図１９は、シリコン基板上にマトリクス状に配列された複数のメモリブロックＢＫを示す図である。図１９に示すメモリセルアレイ１において、第１の実施形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図１９において、メモリブロックＢＫ内のリセット動作が実行されるメモリセルを丸記号で示し、セット動作が実行されるメモリセルを三角記号で示す。
図１９に示す抵抗変化メモリ装置に対するセット動作及びリセット動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫに対し、セット動作及びリセット動作が実行される。１つのメモリブロックＢＫｂにおいて、異なるメモリセルに並列に同一の動作（例えばリセット動作）が実行されている。また、他のメモリブロックＢＫｃにおいては、異なるメモリセルに並列に同一の動作（例えばセット動作）が実行されている。そして、その他のメモリブロックＢＫａ、ＢＫｄにおいては、異なるメモリセルに異なる動作（セット動作及びリセット動作）が実行されている。図１９に示すアドレス信号Ａにより選択される複数のメモリブロックＢＫに対するセット動作及びリセット動作は同時に実行される。
ここで、セット動作に要する時間はリセット動作に要する時間よりも短くてすむため、１つのメモリセルに対するリセット動作よりも先に、別のメモリセルに対するセット動作が終了する。その場合、アドレス信号線を介して別のメモリセルを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してセット動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。また、データ入出力線ＩＯを介して別のメモリセルに書き込まれるデータがカラム制御回路２及びロウ制御回路３に供給される。これにより、リセット動作が実行されるメモリセルとは別のメモリセルに対するセット動作が順次実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、１つのメモリセルに対してリセット動作が実行されるとともに、別のメモリセルに対してセット動作が実行される。リセット動作が完了するまでセット動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリブロックＢＫに対しセット動作及びリセット動作を実行する際に、処理速度を高速化することができる。
［制御回路の構成］
次に、メモリセルアレイ１に対し、このような動作を実行するための制御回路の構成を説明する。
図２０は、読み出し／書き込み回路を構成するカラム制御回路２の構成を示している。各ビット線ＢＬは、それぞれ選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３に接続されている。カラム制御回路２は、この選択トランジスタＭＮ０〜ＭＮ３を選択的にオンしてビット線ＢＬを選択するビット線セレクタ１０１を有する。ビット線セレクタ１０１は、一例としてビット線選択線ＳＢＬの選択信号により選択トランジスタＭＮ０〜ＭＮ３を選択的に導通させ、これにより４本のビット線ＢＬ＜０＞〜＜３＞のうちの２本を選択駆動する。ここで、選択ＮＭＯＳトランジスタＭＮ０〜ＭＮ３は高耐圧トランジスタである。ここでは、単純化のため４本のビット線のうちの２本を選択する構成を例として示している。
また、カラム制御回路２は、ビット線セレクタ１０１により選択される複数のビット線ＢＬにそれぞれ接続される書き込みバッファ１０２ａ、１０２ｂ及び読み出しバッファ１０３ａ、１０３ｂを有する。書き込みバッファ１０２ａ、１０２ｂ及び読み出しバッファ１０３ａ、１０３ｂは、４つのスイッチＮＭＯＳトランジスタＭＮ４〜ＭＮ７及びデータ線ＤＱを介して複数のビット線ＢＬにそれぞれ接続されている。これらのスイッチＮＭＯＳトランジスタＭＮ４〜ＭＮ７も高耐圧トランジスタである。
また、書き込みバッファ１０２ａ、１０２ｂ及び読み出しバッファ１０３ａ、１０３ｂは、データコントローラ１０４ａ、１０４ｂを介してデータ入出力線ＩＯと接続されている。読み出しバッファ１０３は、その内部にセンスアンプＳ／Ａを有する。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。
［制御回路の動作］
次に、このように構成されたカラム制御回路２におけるセット動作及びリセット動作について説明する。ビット線ＢＬ＜０＞、ＢＬ＜１＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とする。
ビット線セレクタ１０１で選択されたビット線ＢＬ＜０＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ４がオンすると書き込みバッファ１０２ａに接続される。書き込みバッファ１０２ａには、書き込みデータがデータコントローラ１０４ａを介してデータ入出力線ＩＯから入力される。このデータに基づき、書き込みバッファ１０２ａはセット動作が実行されるメモリセルに対して、セットパルスを印加する。
また、ビット線セレクタ１０１で選択されたビット線ＢＬ＜１＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ６がオンすると書き込みバッファ１０２ｂに接続される。書き込みバッファ１０２ｂは、制御信号に基づきリセット動作が実行されるメモリセルに対して、リセットパルスを印加する。
このような制御回路を有することにより、１つのメモリセル内のメモリセルに対しリセット動作が実行されるとともに、リセット動作が実行されるメモリセルとは別のメモリセルに対してセット動作が実行される。リセット動作が完了するまでセット動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作及びリセット動作を実行する際に、処理速度を高速化することができる。
［第５の実施形態］
以下、図面を参照して、本発明の第５の実施形態を説明する。ここで、第５の実施形態に係る抵抗変化メモリ装置の基本構成は第１の実施形態に係る抵抗変化メモリ装置と同様である。
［抵抗変化メモリ装置の動作］
第５の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ１に対するリセット動作及びリード動作について説明する。本実施形態に係る抵抗変化メモリ装置は、第４の実施の形態と同様に１つのメモリブロックＢＫ内において、同時に選択される複数のメモリセルを基本単位とする。すなわち本実施形態に係る抵抗変化メモリ装置は、１つのメモリブロックＢＫ内の複数のメモリセルに対し同時にリセット動作及びリード動作が実行される。
図２１は、シリコン基板上にマトリクス状に配列された複数のメモリブロックＢＫを示す図である。図２１に示すメモリセルアレイ１において、第１の実施形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図２１において、メモリブロックＢＫ内のリセット動作が実行されるメモリセルを丸記号で示し、リード動作が実行されるメモリセルを四角記号で示す。
図２１に示す抵抗変化メモリ装置に対するリセット動作及びリード動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫに対し、リセット動作及びリード動作が実行される。１つのメモリブロックＢＫｂにおいて、異なるメモリセルに並列に同一の動作（例えばリセット動作）が実行されている。また、他のメモリブロックＢＫｃにおいては、異なるメモリセルに並列に同一の動作（例えばリード動作）が実行されている。そして、その他のメモリブロックＢＫａ、ＢＫｄにおいては、異なるメモリセルに異なる動作（リセット動作及びリード動作）が実行されている。図２１に示すアドレス信号Ａにより選択される複数のメモリブロックＢＫに対するリセット動作及びリード動作は同時に実行される。
ここで、リード動作に要する時間はリセット動作に要する時間よりも短くてすむため、１つのメモリセルに対するリセット動作よりも先に、別のメモリセルに対するリード動作が終了する。その場合、アドレス信号線を介して別のメモリセルを指定する信号がカラム制御回路２及びロウ制御回路３に供給されるとともに、制御信号線を介してリード動作を指令する信号がカラム制御回路２及びロウ制御回路３に供給される。また、別のメモリセルデータから読み出されたデータがカラム制御回路２及びロウ制御回路３に供給され、データ入出力線ＩＯを介して外部に出力される。これにより、リセット動作が実行されるメモリセルとは別のメモリセルに対するリード動作が順次実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、１つのメモリセルに対してリセット動作が実行されるとともに、別のメモリセルに対してリード動作が実行される。リセット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しリセット動作及びリード動作を実行する際に、処理速度を高速化することができる。
［制御回路の構成と動作］
次に、メモリセルアレイ１に対し、このような動作を実行するための制御回路の動作を説明する。図２２は、読み出し／書き込み回路を構成するカラム制御回路２の構成を示している。図２２に示すカラム制御回路２の構成は第４の実施形態のカラム制御回路２と同様の構成を有するため、同一の符号を付してその説明を省略する。
このカラム制御回路２におけるリセット動作及びリード動作について説明する。ビット線ＢＬ＜０＞、ＢＬ＜１＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とする。
ビット線セレクタ１０１で選択されたビット線ＢＬ＜０＞は、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５がオンすると読み出しバッファ１０３ａに接続される。読み出しバッファ１０３ａのセンスアンプＳ／Ａには、メモリセルに流れる電流値の信号が供給される。センスアンプＳ／Ａはこの電流値の信号からメモリセルに書き込まれているデータを読み出し、データコントローラ１０４ａを介してデータ入出力線ＩＯに出力する。
また、ビット線セレクタ１０１で選択されたビット線ＢＬ＜１＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ６がオンすると書き込みバッファ１０２ｂに接続される。書き込みバッファ１０２ｂは、制御信号に基づきリセット動作が実行されるメモリセルに対して、リセットパルスを印加する。
このような制御回路を有することにより、１つのメモリセル内のメモリセルに対しリセット動作が実行されるとともに、リセット動作が実行されるメモリセルとは別のメモリセルに対してリード動作が実行される。リセット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しリセット動作及びリード動作を実行する際に、処理速度を高速化することができる。
［第６の実施形態］
以下、図面を参照して、本発明の第６の実施形態を説明する。ここで、第６の実施形態に係る抵抗変化メモリ装置の基本構成は第１の実施形態に係る抵抗変化メモリ装置と同様である。
［抵抗変化メモリ装置の動作］
第６の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ１に対するセット動作及びリード動作について説明する。本実施形態に係る抵抗変化メモリ装置は、第４の実施の形態と同様に１つのメモリブロックＢＫ内において、同時に選択される複数のメモリセルを基本単位とする。すなわち本実施形態に係る抵抗変化メモリ装置は、１つのメモリブロックＢＫ内の複数のメモリセルに対し同時にセット動作及びリード動作が実行される。
図２３は、シリコン基板上にマトリクス状に配列された複数のメモリブロックＢＫを示す図である。図２３に示すメモリセルアレイ１において、第１の実施形態と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。図２３において、メモリブロックＢＫ内のセット動作が実行されるメモリセルを三角記号で示し、リード動作が実行されるメモリセルを四角記号で示す。
図２３に示す抵抗変化メモリ装置に対するセット動作及びリード動作において、アドレス信号Ａにより選択される複数のメモリブロックＢＫに対し、セット動作及びリード動作が実行される。１つのメモリブロックＢＫｂにおいて、異なるメモリセルに並列に同一の動作（例えばセット動作）が実行されている。また、他のメモリブロックＢＫｃにおいては、異なるメモリセルに並列に同一の動作（例えばリード動作）が実行されている。そして、その他のメモリブロックＢＫａ、ＢＫｄにおいては、異なるメモリセルに異なる動作（セット動作及びリード動作）が実行されている。ここで、アドレス信号Ａにより選択される複数のメモリブロックＢＫに対するセット動作及びリード動作は同時に実行される。
このように、本実施の形態に係る抵抗変化メモリ装置において、１つのメモリセルに対してセット動作が実行されるとともに、別のメモリセルに対してリード動作が実行される。セット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作及びリード動作を実行する際に、処理速度を高速化することができる。
［制御回路の構成と動作］
次に、メモリセルアレイ１に対し、このような動作を実行するための制御回路の動作を説明する。図２４は、読み出し／書き込み回路を構成するカラム制御回路２の構成を示している。図２４に示すカラム制御回路２の構成は第４の実施形態のカラム制御回路２と同様の構成を有するため、同一の符号を付してその説明を省略する。
このカラム制御回路２におけるセット動作及びリード動作について説明する。ビット線ＢＬ＜０＞、ＢＬ＜１＞が選択される場合、対応する選択ワード線をＶｓｓ（＝０Ｖ）とする。
ビット線セレクタ１０１で選択されたビット線ＢＬ＜０＞は、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５がオンすると読み出しバッファ１０３ａに接続される。読み出しバッファ１０３ａのセンスアンプＳ／Ａには、メモリセルに流れる電流値の信号が供給される。センスアンプＳ／Ａはこの電流値の信号からメモリセルに書き込まれているデータを読み出し、データコントローラ１０４ａを介してデータ入出力線ＩＯに出力する。
ビット線セレクタ１０１で選択されたビット線ＢＬ＜１＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ６がオンすると書き込みバッファ１０２ｂに接続される。書き込みバッファ１０２ｂには、書き込みデータがデータコントローラ１０４ｂを介してデータ入出力線ＩＯから入力される。このデータに基づき、書き込みバッファ１０２ｂはセット動作が実行されるメモリセルに対して、セットパルスを印加する。
このような制御回路を有することにより、１つのメモリセル内のメモリセルに対しセット動作が実行されるとともに、セット動作が実行されるメモリセルとは別のメモリセルに対してリード動作が実行される。セット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作及びリード動作を実行する際に、処理速度を高速化することができる。
［第７の実施形態］
以下、図面を参照して、本発明の第７の実施形態を説明する。ここで、本実施形態におけるセット動作、リセット動作及びリード動作は第１〜第６の実施形態における動作と同様に、複数のメモリブロックＢＫ又は複数のメモリセルに対して同時に実行される。
［抵抗変化メモリ装置のセット動作］
第１〜第６の実施形態に係る抵抗変化メモリ装置のセット動作において、メモリブロックＢＫに対してセット動作が実行される前に、あらかじめメモリセルアレイ１内の全てのメモリセルにリセットパルスが印加され、メモリセルアレイ１はリセット状態にされていた。セット動作は、このリセット状態のメモリセルアレイ１に対し、アドレス信号により指定されたメモリセルに対してのみセットパルスを印加することにより実行されていた。そのため、既にデータが書き込まれている状態のメモリセルアレイ１に対し、その上からデータを書き込む場合、メモリセルアレイ１全体へのリセット動作が必要とされていた。これに対し、本実施の形態に係る抵抗変化メモリ装置は、データのプログラム動作に際し、このリセット動作を省略することができる点において第１〜第６の実施形態と異なる。以下、本実施の形態に係る抵抗変化メモリ装置のデータのプログラム動作について説明する。
図２５は、第７の実施形態に係る抵抗変化メモリ装置におけるプログラム動作の制御シーケンスを説明するフローチャートである。図２６は、読み出し／書き込み回路を構成するカラム制御回路２の構成を示す回路図である。図２６に示すカラム制御回路２の構成において、第４の実施形態のカラム制御回路２と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
図２６に示すカラム制御回路２は、アドレス信号により指定されたメモリセルが保持しているデータと、このメモリセルに対して書き込むデータとを比較する比較器１０５ａ、１０５ｂを有する点において第４の実施形態のカラム制御回路２と異なる。以下、図２５に示すフローチャートを用いて、本実施の形態に係る抵抗変化メモリ装置のデータ書き込み動作について説明する。
抵抗変化メモリ装置は、外部のホスト装置から供給された制御信号により、メモリセルアレイ１へのデータのプログラム動作を開始する。ステップＳ１において、アドレス信号により指定されたメモリセルに対してベリファイ動作を実行する。これにより、カラム制御回路２はアドレス信号により指定されたメモリセルが現在保持しているデータを読み出す。
図２６に示すように、ビット線セレクタ１０１で選択されたビット線ＢＬ＜０＞、ＢＬ＜１＞は、読み出し選択信号ＢＬＲＳによりスイッチＮＭＯＳトランジスタＭＮ５、ＭＮ７がオンすると読み出しバッファ１０３ａ、１０３ｂに接続される。読み出しバッファ１０３ａ、１０３ｂのセンスアンプＳ／Ａには、メモリセルに流れる電流値の信号が供給される。センスアンプＳ／Ａはこの電流値の信号からメモリセルに書き込まれているデータを読み出し、データコントローラ１０４ａ、１０４ｂを介して比較器１０５ａ、１０５ｂに供給する。
ステップＳ２において、アドレス信号により指定されたメモリセルが保持しているデータと、このメモリセルに対して書き込むデータとを比較する。
図２６に示す比較器１０５ａ、１０５ｂにはデータ入出力線ＩＯから書き込みデータが供給され、比較器１０５ａ、１０５ｂはメモリセルが保持しているデータと、メモリセルに対して書き込むデータとを比較する。
ステップＳ３において、比較器１０５ａ、１０５ｂは、アドレス信号により指定されたメモリセルが保持しているデータと、このメモリセルに対して書き込むデータとが一致するか否かを判断する。データが一致した場合は、後述するステップＳ７に移る。データが一致しない場合は、次のステップＳ４に移る。
ステップＳ４において、アドレス信号により指定されたメモリセルに対して書き込むデータが“１”データであるか否かを判断する。書き込みデータが“１”データでない場合には、ステップＳ５に移り、“１”データであった場合には、ステップＳ６に移る。
ステップＳ５において、アドレス信号により指定されたメモリセルに対してセットパルスを印加する。
図２６に示すように、ビット線セレクタ１０１で選択されたビット線ＢＬ＜０＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ４がオンすると書き込みバッファ１０２ａに接続される。書き込みバッファ１０２ａには、書き込みデータ“０”データがデータコントローラ１０４ａを介してデータ入出力線ＩＯから入力される。このデータに基づき、書き込みバッファ１０２ａはセット動作が実行されるメモリセルに対して、セットパルスを印加する。このセットパルスにより、高抵抗状態（“１”データ状態）であったメモリセルが低抵抗状態（“０”データ状態）になる。
ステップＳ６において、アドレス信号により指定されたメモリセルに対してリセットパルスを印加する。
図２６に示すように、ビット線セレクタ１０１で選択されたビット線ＢＬ＜１＞は、書き込み選択信号ＢＬＷＳによりスイッチＮＭＯＳトランジスタＭＮ６がオンすると書き込みバッファ１０２ｂに接続される。書き込みバッファ１０２ｂには、書き込みデータ“１”データがデータコントローラ１０４ｂを介してデータ入出力線ＩＯから入力される。このデータに基づき、書き込みバッファ１０２ｂはリセット動作が実行されるメモリセルに対して、リセットパルスを印加する。このリセットパルスにより、低抵抗状態（“０”データ状態）であったメモリセルが高抵抗状態（“１”データ状態）になる。
ステップＳ７において、プログラム動作時にメモリセルアレイ１に書き込まれる全てのデータが書き込まれたか否かを判断する。全てのデータの書き込み動作が終了していない場合には、ステップＳ１に戻り、データの書き込み動作を継続する。全てのデータの書き込み動作が終了している場合には、メモリセルアレイ１へのデータのプログラム動作を終了する。
本実施形態に係る抵抗変化メモリ装置は、セット動作、リセット動作及びリード動作は、複数のメモリブロックＢＫ又は複数のメモリセルに対して同時に実行される。リセット動作が完了するまでリード動作が待機させられることがなく、抵抗変化メモリ装置の動作に要する時間を短縮することが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置は、メモリセルアレイ１に対しセット動作、リセット動作及びリード動作を実行する際に、処理速度を高速化することができる。ここで、本実施形態の抵抗変化メモリ装置は、セット動作時に既にデータが書き込まれた状態のメモリセルアレイ１のデータを読み出し、書き換えが必要なメモリセルに対してのみセットパルス又はリセットパルスを印加する。書き込み動作の前に、メモリセルアレイ１に対するリセット動作を実行する必要がないため、メモリセルアレイ１に対しセット動作を実行する際に、更に処理速度を高速化することができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
第１の実施形態に係る抵抗変化メモリ装置のブロック図である。 第１の実施形態に係る抵抗変化メモリ装置のメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ’線でメモリセルアレイ１を切断して矢印方向に見た場合における１つのメモリセルの断面図である。 第１の実施形態に係る可変抵抗素子の一例を示す模式的な断面図である。 第１の実施形態に係る可変抵抗素子の他の例を示す模式的な断面図である。 第１の実施形態に係る非オーミック素子の例を示す模式的断面図である。 第１の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ及びその周辺回路を示す斜視図である。 第１の実施形態に係る抵抗変化メモリ装置のメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合におけるメモリセルの抵抗値分布とデータの関係を示すグラフである。 第１の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第１の実施形態に係る抵抗変化メモリ装置においてメモリセルアレイに対して実行される動作を模式的に示した図である。 第１の実施形態に係る抵抗変化メモリ装置において制御回路に入出力される信号を模式的に示した図である。 第２の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第２の実施形態に係る抵抗変化メモリ装置においてメモリセルアレイに対して実行される動作を模式的に示した図である。 第２の実施形態に係る抵抗変化メモリ装置において制御回路に入出力される信号を模式的に示した図である。 第３の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第３の実施形態に係る抵抗変化メモリ装置においてメモリセルアレイに対して実行される動作を模式的に示した図である。 第３の実施形態に係る抵抗変化メモリ装置において制御回路に入出力される信号を模式的に示した図である。 第４の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第４の実施形態に係るカラム制御回路の構成を示す回路図である。 第５の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第５の実施形態に係るカラム制御回路の構成を示す回路図である。 第６の実施形態に係るシリコン基板上にマトリクス状に設けられた複数のメモリセルアレイを示す図である。 第６の実施形態に係るカラム制御回路の構成を示す回路図である。 第７の実施形態に係る抵抗変化メモリ装置におけるプログラム動作の制御シーケンスを説明するフローチャートである。 第７の実施形態に係るカラム制御回路の構成を示す回路図である。
符号の説明
１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ４・・・データ入出力バッファ、 ５・・・アドレスレジスタ、 ６・・・コマンドインターフェイス、 ７・・・ステートマシン、 ９・・・パルスジェネレータ、 １１、１３・・・電極層、 １２・・・記録層、 １４・・・メタル層、 １５・・・記録層、 ２１・・・シリコン基板、 ２２・・・カラム制御回路、 ２３・・・ロウ制御回路、 ２４、２５・・・ビア配線、 １０１・・・ビット線セレクタ、 １０２・・・書き込みバッファ、 １０３・・・読み出しバッファ、 １０４・・・データコントローラ、 １０５・・・比較器、 ＢＫ・・・メモリブロック、 ＣＡ・・・セルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＳＤ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＩＯ・・・データ入出力線、 ＤＱ・・・データ線。

Claims (4)

  1. 互いに交差する複数の第１の配線及び複数の第２の配線、並びに前記第１の配線及び前記第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして記憶する可変抵抗素子からなるメモリセルを備えた複数のセルアレイと、
    前記第１の配線及び前記第２の配線を選択駆動する制御回路と
    を備え、
    前記制御回路は、
    一の組み合わせの前記第１及び第２の配線を介して一の前記メモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、
    他の組み合わせの前記第１及び第２の配線を介して他の前記メモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行し、
    前記データ消去動作が終了する前に、前記一の前記メモリセルに対するデータ書き込み動作が終了し、さらに他の前記メモリセルに対して前記データ書き込み動作を行う
    ことを特徴とする半導体記憶装置。
  2. 互いに交差する複数の第１の配線及び複数の第２の配線、並びに前記第１の配線及び前記第２の配線の各交差部に配置された電気的書き換え可能で抵抗値をデータとして記憶する可変抵抗素子からなるメモリセルを備えた複数のセルアレイと、
    前記第１の配線及び前記第２の配線を選択駆動する制御回路と
    を備え、
    前記制御回路は、
    一の組み合わせの前記第１及び第２の配線を介して一の前記メモリセルにデータの消去に必要な電圧を印加するデータ消去動作と、
    他の組み合わせの前記第１及び第２の配線を介して他の前記メモリセルにデータの読み出しに必要な電圧を印加するデータ読み出し動作とを同時に実行し、
    前記データ消去動作が終了する前に、前記他の前記メモリセルに対するデータ読み出し動作が終了し、さらに他の前記メモリセルに対して前記データ読み出し動作を行う
    ことを特徴とする半導体記憶装置。
  3. 前記メモリセルに保持されている保持データを読み出し、保持データと前記データ書き込み動作により前記メモリセルに書き込まれる書き込みデータとを比較する比較器をさらに備え、
    前記制御回路は、
    前記メモリセルに対する前記データ書き込み動作時に、前記比較器により比較した前記メモリセルの保持データと前記書き込みデータとが一致した場合には次の前記メモリセルに対するデータ書き込み動作に移り、
    前記比較器により比較した前記メモリセルの保持データと前記書き込みデータとが一致しない場合には前記メモリセルに対しデータ書き込み動作を実行する
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 一の前記メモリセルと他の前記メモリセルとは異なる前記セルアレイに設けられている
    ことを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
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