JP2009135131A - 半導体記憶装置 - Google Patents

Abstract

【課題】製造コストを削減するとともに、チップサイズを縮小化することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、互いに平行な複数の第１の配線、複数の第１の配線と交差するように形成された互いに平行な複数の第２の配線、第１の配線と第２の配線との各交差部に配置され、一端が第１の配線に他端が第２の配線にそれぞれ接続されたメモリセルを含むメモリセルアレイを積層した三次元メモリセルアレイ構造のメモリブロックを備える。隣接するメモリセルアレイ間に配置された第１の配線は、その上下のメモリセルで共有され、上下に重なる第１の配線同士が互いに接続されていることを特徴とする。
【選択図】図１２

Description

本発明は、半導体記憶装置に関し、特に、積層構造を有する３次元メモリブロックの構造に関する。

半導体集積回路の高集積化・微細化に伴い、より小さな面積に、より高密度で素子を形成することが必要になってきている。特に、半導体メモリにおいて、小さい面積により高密度で素子を形成し、ビット単価をより廉価に製造することが重要な課題のひとつである。

しかしながら、従来、最も低コストのメモリである多層ＮＡＮＤフラッシュメモリにおいても、製造ルールの縮小に伴い、加工の難しさ、電界効果型トランジスタの限界等により、これ以上のコスト低減が困難になっている。

一方、より高密度でメモリ素子を配列させたものとして、電界効果型トランジスタを用いないメモリセルを三次元配列させた構造を有するメモリが知られている（例えば、特許文献１）。このようなメモリで用いられるメモリセルとして、ダイオードや双方向に電流を制限することの出来る非オーミック素子等と、例えば、相変化メモリ、抵抗変化メモリ、コンダクタンス・ブリッジメモリ等のメモリ素子を使用するものがある。

しかしながら、三次元タイプのメモリにおいては、周辺回路の構造が複雑となり、この部分でのチップサイズの縮小化が困難になっている。
特開２００３−７８１１４号公報

本発明は、製造コストを低減するとともに、チップサイズを縮小化することができる半導体記憶装置を提供することを目的とする。

本発明の一つの態様において、半導体記憶装置は、互いに平行な複数の第１の配線、複数の第１の配線と交差するように形成された互いに平行な複数の第２の配線、第１の配線と第２の配線との各交差部に配置され、一端が第１の配線に他端が第２の配線にそれぞれ接続されたメモリセルを含むメモリセルアレイを積層した三次元メモリセルアレイ構造のメモリブロックを備え、隣接するメモリセルアレイ間に配置された第１の配線は、その上下のメモリセルで共有され、上下に重なる第１の配線同士が互いに接続されていることを特徴とする。

本発明によれば、製造コストが低く、チップサイズが縮小化した半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［全体構成］
図１は、本発明の実施の形態に係る不揮発性メモリのブロック図である。

この不揮発性メモリは、後述する抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイを積層したメモリブロック１を備える。メモリブロック１のビット線ＢＬ方向に隣接する位置には、メモリブロック１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリブロック１のワード線ＷＬ方向に隣接する位置には、メモリブロック１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

ステートマシン７からの制御信号は、パルスジェネレータ９に入力される。この制御信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。

［メモリセルアレイ及びその周辺回路］
図２は、メモリブロック１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセルの縦方向一列分の断面図である。

複数本の第１の配線としてワード線ＷＬが平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬが平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。

図示の例は、セルアレイＭＡ０〜ＭＡ３からなる４層構造のメモリブロックであるが、これに限定されない。

第１層目のセルアレイＭＡ０は、ワード線ＷＬ０２、その上に形成されたメモリセルＭＣ０、その上に形成されたビット線ＢＬ０１ａを含む。第２層目のセルアレイＭＡ１は、ビット線Ｂ０１ｂ、その上に形成されたメモリセルＭＣ１、その上に形成されたワード線ＷＬ１２を含む。セルアレイＭＡ０のビット線ＢＬ０１ａとセルアレイＭＡ１のビット線ＢＬ０１ｂとの間には層間絶縁膜ＩＬ０が形成されており、ビット線ＢＬ０１ａとＢＬ０１ｂとは互いに絶縁されている。

第３層目のセルアレイＭＡ２は、ワード線ＷＬ１２、その上に形成されたメモリセルＭＣ２、その上に形成されたビット線ＢＬ１１ａを含む。第４層目のセルアレイＭＡ３は、ビット線Ｂ１１ｂ、その上に形成されたメモリセルＭＣ３、その上に形成されたワード線ＷＬ２２を含む。セルアレイＭＡ２のビット線ＢＬ１１ａとセルアレイＭＡ３のビット線ＢＬ１１ｂとの間には層間絶縁膜ＩＬ１が形成されており、ビット線ＢＬ１１ａとＢＬ１１ｂとは互いに絶縁されている。

この例では、セルアレイＭＡ１とＭＡ２とにより、ワード線ＷＬ１２が共有されているが、ビット線ＢＬはいずれのメモリセルにおいても共有されていない。他に、ビット線ＢＬがその上下のメモリセルＭＣで共有され、ワード線ＷＬがその上下のメモリセルＭＣで共有されるように、配線／セル／配線／セルの繰り返しとして構成されてもよい。

なお、メモリブロック１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。

第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。

メモリセルＭＣは、図４に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。

可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。

可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの等を用いることができる。

図５及び図６は、後者の可変抵抗素子の例を示す図である。図５に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ_２Ｏ_４）、イルメナイト構造（ＡＭＯ_３）、デラフォサイト構造（ＡＭＯ_２）、ＬｉＭｏＮ_２構造（ＡＭＮ_２）、ウルフラマイト構造（ＡＭＯ_４）、オリビン構造（Ａ_２ＭＯ_４）、ホランダイト構造（ＡｘＭＯ_２）、ラムスデライト構造（Ａ_ｘＭＯ_２）ペロブスカイト構造（ＡＭＯ_３）等の結晶構造を持つ材料により構成される。

図５の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。

図６の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。

図６の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。

この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。

非オーミック素子ＮＯは、例えば図７に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図４と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。但し、その場合、隣接するメモリセルアレイ間でビット線ＢＬを共通、ワード線ＷＬを個別に設けることになる。

図８は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリブロック１及びその周辺回路の一層分の回路図である。

図８において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。

選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。

また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。

なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。

［二値データ読み出し及び書き込み動作］
次に、二値データのリード・ライト動作を説明する。

上述した回路において、データは各メモリセルＭＣの抵抗素子ＶＲの抵抗値の大小として記憶される。非選択状態では、例えば、ワード線選択信号／ＷＳ０，／ＷＳ１，…が“Ｈ”レベル、ビット線選択信号ＢＳ０，ＢＳ１，…が“Ｌ”レベルとなって全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ１及びビット線ＢＬ１に繋がる真中のメモリセルＭＣを選択する場合を考えると、ロウ制御回路３はワード線選択信号／ＷＳ１を“Ｌ”レベルとし、カラム制御回路２はビット線選択信号ＢＳ１を “Ｈ”レベルとする。これによってワード線ＷＬ１はワード線側ドライブセンス線ＷＤＳに接続され、ビット線ＢＬ１はビット線側ドライブセンス線ＢＤＳに接続されるので、ドライブセンス線ＷＤＳに“Ｈ”レベル、ドライブセンス線ＢＤＳに“Ｌ”レベルを印加することにより、ワード線ＷＬ１が“Ｈ”レベル、ビット線ＢＬ１が“Ｌ”レベルとなる。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。このとき、選択セルに流れる電流量は、抵抗素子ＶＲの抵抗値によって決まるから、電流量の大きさを検知することにより、データの読み出しができる。すなわち、図９に示すように、例えば高抵抗の消去状態を“１”、低抵抗のプログラム状態を“０”に対応させて、センスされた電流値が少ない場合“１”、多い場合“０”と検出することができる。

なお、選択されたワード線ＷＬ１と非選択のビット線ＢＬとは共に“Ｈ”レベルであるため、両者間に電流は流れず、非選択のワード線ＷＬと選択されたビット線ＢＬ１とは共に“Ｌ”レベルであるから、これらの間にも電流は流れない。従って、選択されたメモリセル以外のメモリセルには電流は流れない。

図１０は、上述したセルアレイに適用される二値データのセンスアンプ回路の基本構成を示している。これらは、カラム制御回路２の内部に設けられるが、ワード線ＷＬ側でセンス動作を行う場合にはロウ制御回路３の内部に設けられる。

このセンスアンプ回路は、シングルエンド型の電圧検出型センスアンプであって、センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬに接続される。クランプ用ＮＭＯＳトランジスタＱ１は、ビット線電圧をクランプすると共に、プリセンスアンプとして働く。センスノードＮｓｅｎにはまた、ビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。

センスノードＮｓｅｎには電荷保持用キャパシタＣが接続されて、ここがセンスデータを一時保持するデータ記憶回路ＴＤＣを構成している。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して、メインのデータ記憶回路であるデータラッチＰＤＣに接続されている。センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して、外部とのデータ授受に供されるデータ記憶回路となるデータラッチＳＤＣに接続されている。従ってデータラッチＳＤＣは、カラム選択信号ＣＳＬにより駆動されるカラム選択ゲートＱ８，Ｑ９を介してデータ線ＤＬ，ＤＬｎに接続されている。

データラッチＰＤＣのデータノードＮ１と、センスノードＮｓｅｎとの間には、書き込みデータを一時保持して、次サイクルの書き込みデータの書き戻しを行うためのダイナミックデータ記憶回路ＤＤＣが設けられている。ＮＭＯＳトランジスタＱ６のゲートＮ３がその記憶ノードであって、これとデータラッチＰＤＣのデータノードＮ１との間には転送用ＮＭＯＳトランジスタＱ５が配置されている。また記憶ノードＮ３のデータに応じて、センスノードＮｓｅｎに所望のデータを書き戻すために、ＮＭＯＳトランジスタＱ７が配置されている。

データラッチＰＤＣのデータノードＮ１ｎを監視してベリファイ判定を行うために、ベリファイチェック回路ＶＣＨが設けられている。ベリファイチェック回路ＶＣＨは、データノードＮ１ｎにゲートが接続された検知用ＮＭＯＳトランジスタＱ１０と、そのソースを選択的に接地して活性化するためのＮＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１０のドレインを信号線ＣＯＭに接続する転送ゲート用ＮＭＯＳトランジスタＱ１３，Ｑ１４を有する。

信号線ＣＯＭは、１ページ分のセンスアンプＳＡに共通に設けられる共通信号線であり、予めこれを“Ｈ”レベル状態に設定するプリチャージ回路（図示せず）が設けられる。ベリファイチェック回路ＶＣＨは、データラッチＰＤＣのベリファイ読み出しデータに基づいて、プリチャージされた信号線ＣＯＭが放電されるか否かを検知するものである。

データラッチＰＤＣは、書き込みベリファイ時、書き込みが完了すると、“１”（Ｎ１＝“Ｈ”）となる。従って、１ページの書き込みが完了すると、１ページ分のデータラッチＰＤＣがオール“１”となる。ベリファイチェック回路ＶＣＨは、一つでも書き込みが不十分な箇所があると、Ｎ１ｎ＝“Ｈ”に基づいて、信号線ＣＯＭを放電する。書き込みが完了したときには信号線ＣＯＭが放電されない。従ってコントローラは信号線ＣＯＭを監視することにより、書き込みシーケンスを制御することができる。

図１０のセンスアンプ回路は、２値データ記憶方式にも４値データ記憶方式にも適用可能に構成された例である。２値データ記憶方式の場合は、データラッチＳＤＣは動作原理上不要であるが、４値記憶方式ではこのデータラッチＳＤＣが不可欠になる。

即ち４値データ記憶方式では、上位ページの書き込みベリファイのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する必要がある。このため、データラッチＰＤＣには書き込みデータを保持し、データラッチＳＤＣにはセルアレイから読み出した下位ページデータを保持して、書き込みベリファイが行われる。

このように構成されたセンスアンプ回路におけるセンス動作は、次のようになる。

まず、データを読み出そうとするメモリセルＭＣが接続されたワード線ＷＬ及びビット線ＢＬを選択し、クランプ用ＮＭＯＳトランジスタＱ１をオフ状態としたまま、ワード線ＷＬを“Ｈ”レベルにすると共に、ビット線ＢＬを“Ｌ”レベルにする。これにより、ビット線ＢＬにはメモリセルＭＣの抵抗値に応じた値の電流が流れ、電流値に応じてビット線ＢＬの寄生容量に電荷が蓄積される。具体的には、メモリセルＭＣが低抵抗のときには、ビット線ＢＬの電位が高くなり、メモリセルＭＣが高抵抗のときには、ビット線ＢＬの電位が低くなる。このとき同時に、或いはこれに続き、プリチャージ用トランジスタＱ２もオンにして、電荷保持用キャパシタＣをプリチャージする。次に、クランプ用トランジスタＱ１のゲートにＶＢＬＣ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタＱ１のしきい値電圧）を印加する。もし、ビット線ＢＬの電圧がＶＢＬＣ以上である場合には、トランジスタＱ１はオフ状態のままであるが、ビット線ＢＬの電圧がＶＢＬＣよりも小さい場合には、トランジスタＱ１はオンになり、電荷保持用キャパシタＣの電荷がビット線ＢＬＣ側に放電される。従って、センスノードＮｓｅｎの電圧は、メモリセルＭＣが低抵抗の場合“Ｈ”、高抵抗の場合“Ｌ”となる。この電圧を読み出しデータとして転送用ＮＭＯＳトランジスタＱ３を介してデータラッチＰＤＣにラッチし、所定のタイミングでデータラッチＳＤＣを介してデータ線ＤＬ、ＤＬｎに読み出せば良い。

図１１は、データ書込時の選択信号／ＷＳ，ＢＳと、ドライブデータ線ＷＤＳ，ＢＤＳに印加する書き込みパルスＷＰ，ＢＰを示す波形図である。書き込みパルスＷＰ，ＢＰは、昇圧回路を含むパルスジェネレータ９から生成出力される。

高抵抗状態から低抵抗状態に変化させるデータセット時には、データを書き込むメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１を“Ｌ”レベルにすると共に、書き込むメモリに対応したビット線ＢＬ１のビット線選択信号ＢＳ１を“Ｈ”レベルにする。これと同時に、ワード線側ドライブセンス線ＷＤＳには、可変抵抗素子ＶＲの抵抗値を消去レベルからプログラムレベルに変化させるための書き込みパルスＷＰを与える。この書き込みパルスＷＰのパルス高さは例えばＶｃｃレベルとする。同時にビット線側ドライブセンス線ＢＤＳには、Ｖｓｓレベルとなる負の書き込みパルスＢＰが与えられる。これにより、高抵抗状態（消去状態）の可変抵抗素子ＶＲを低抵抗状態（プログラム状態）にセットすることができる。

また、低抵抗状態から高低抵抗状態に変化させるデータリセット時には、複数のメモリセルに対する一括消去が可能であるが、メモリセル毎の個別消去も可能である。この場合には、データを消去するメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１をセット時よりも長い時間“Ｌ”レベルにすると共に、書き込むメモリに対応したビット線ＢＬ１のビット線選択信号ＢＳ１を同じくセット時よりも長い時間“Ｈ”レベルにする。消去時には、メモリセルが低抵抗状態となっているので、ワード線側ドライブセンス線ＷＤＳには、セット時よりも低い消去パルスＥＷＰを印加し、ビット線側ドライブセンス線ＢＤＳには、Ｖｓｓレベルとなる負の消去パルスＥＢＰを印加する。これにより、低抵抗状態にある可変抵抗素子ＶＲに長い時間、多めの電流を流すことによってジュール熱によって高抵抗状態にリセットすることができる。

[ワード線ＷＬ共有の第１の実施の形態]
以下、本発明に係るワード線ＷＬ共有の半導体記憶装置の第１の実施の形態について詳細に説明する。

図１２は、図２に示すメモリブロック１の回路構造を概略的に示したものである。尚、層間絶縁膜は省略して示す。また、図１３は、メモリブロックの概略的な斜視図である。

図１２に示すように、メモリセルＭＣ０〜ＭＣ１１は、上記したように、可変抵抗素子ＶＲとダイオードＳＤを直列接続して構成されている。ダイオードＳＤのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。

第１層目のセルアレイＭＡ０と第２層目のセルアレイＭＡ１とは、それらのビット線ＢＬ間の層間絶縁膜を中心として上下に対称に形成されている。同様に、第３層目のセルアレイＭＡ２と第４層目のセルアレイＭＡ３とは、ビット線ＢＬ間の層間絶縁膜を中心として上下に対称に形成されている。

ワード線ＷＬ１２の下側には、セルアレイＭＡ１のメモリセルＭＣ３からＭＣ５のダイオードＳＤのアノードが接続されており、ワード線ＷＬ１２の上側にはセルアレイＭＡ２のメモリセルＭＣ６からＭＣ８のダイオードＳＤのアノードが接続されている。すなわち、ワード線ＷＬ１２は、第２層目のセルアレイＭＡ１と第３層目のセルアレイＭＡ２とにより共有されている。

ワード線ＷＬ０１、ＷＬ１２、ＷＬ２２の一端は垂直方向に伸長する配線Ｌにより互いに接続されている。配線Ｌは、垂直下方に伸長し、選択回路３ａ内部のＰＭＯＳトランジスタＱＰ１のソース電極に接続されている。

図１３に示すように、メモリブロック１の直下の半導体基板表面には、ワード線ＷＬを選択する選択回路３ａ、ビット線ＢＬを選択する選択回路２ａ、センスアンプ回路２ｂ、その他の回路を含む周辺回路１０が形成されている。選択回路３ａはメモリブロック１のＸ方向側面Ｓ１に沿って半導体基板表面に設けられている。選択回路２ａは、選択回路２ａａ、２ａｂからなり、それぞれメモリブロック１のＹ方向側面Ｓ２、Ｓ３に沿って半導体基板表面に設けられている。センスアンプ回路２ｂは、センスアンプ回路２ｂａ、２ｂｂからなり、選択回路２ａａ、２ａｂに対応して、半導体基板表面に設けられている。ワード線ＷＬ０ｊ、ＷＬ１ｊ、ＷＬ２ｊを接続する配線Ｌｊは、側面Ｓ１に沿ってＺ方向に伸長し、選択回路３ａと接続する。ビット線ＢＬのうち、ビット線ＢＬ０ｉａ、ＢＬ１ｉａはメモリブロック１の側面Ｓ２からＺ方向に伸長して選択回路２ａａと接続する。ビット線ＢＬのうち、ビット線ＢＬ０ｉｂ、ＢＬ１ｉｂは側面Ｓ３からＺ方向に伸長して選択回路２ａｂと接続する。

第１の実施形態に係る、例えば４層構造からなるメモリブロック１を有する不揮発性メモリの場合、形成されるビット線ＢＬの層数は４層であるのに対して、ワード線ＷＬの層数は３層である。したがって、形成すべきワード線の層数をビット線の層数より一層少なくすることができる。その結果、コスト削減に寄与することが可能である。

また、メモリブロック１の上下に重なるワード線ＷＬ０ｊ〜ＷＬ２ｊで、ひとつの選択回路３ａを共有することができる。その結果、チップ面積を削減することができ、高集積化に寄与することが可能である。

次に、第１の実施形態に係る不揮発性半導体メモリの動作について説明する。図１４は、書き込み動作のタイミングチャートである。

メモリセルＭＣ０の書き込みの場合を例にとって説明する。可変抵抗素子ＶＲのセット及びリセットの動作原理については上述したので説明を省略する。

選択回路３ａの共通ゲートにワード線選択信号／ＷＳｉが供給されて、選択トランジスタＱＰ１がターンオンする。次いで、パルスジェネレータ９で生成された書き込み電圧パルスＶｐｇｍが、ワード線ドライブセンス線ＷＤＳから選択トランジスタＱＰ１のドレインを介し配線Ｌを通じてワード線ＷＬ０２、ＷＬ１２、ＷＬ２２に同時に印加される。このとき、メモリセルＭＣ０に接続するビット線ＢＬ００ａにはセンスアンプ回路により０Ｖが印加される。これにより、メモリセルＭＣ０には順方向にセット電圧Ｖｐｇｍが印加されるので、可変抵抗素子ＶＲは高抵抗状態から低抵抗状態にセットされる。

この際、ビット線ＢＬ００ａ以外の非選択ビット線ＢＬには、センスアンプ回路により、非選択セルの誤書き込みを防止するべく、電圧Ｖｐｒｅが印加される。電圧Ｖｐｒｅは、例えばセット電圧Ｖｐｇｍより大きな電圧に設定される。それにより、非選択メモリセルＭＣ１からＭＣ１１には逆バイアスがかかり、そのセルに書き込みは行われない。電圧Ｖｐｒｅは、これに限定されず、非選択セルＭＣ１から１１に誤書き込みが生じない程度の電圧であればよい。

なお、非選択のワード線ＷＬ０１、ＷＬ１１、ＷＬ２１及び同じく非選択のワード線ＷＬ００、ＷＬ１０、ＷＬ２０には、パルスジェネレータ９により生成される０Ｖの電位が選択回路３ａを介して印加される。このとき、選択ビット線ＢＬ００ｂに接続したメモリセルＭＣ０には、バイアスがかからず、ビット線ＢＬ００ａ以外の非選択ビット線ＢＬに接続するメモリセルＭＣ１〜ＭＣ１１には電圧Ｖｐｒｅが逆バイアス電圧として印加されることになるので、誤書き込みが防止される。

次に、本実施の形態によるメモリブロック１への一括書き込みの例について説明する。まず、図示しない外部のホストから、外部Ｉ／Ｏを通じて、書き込みデータがシリアル入力される。そのデータは上記したすべてのセンスアンプ回路に転送され、ラッチされる。センスアンプ回路より、選択ビット線ＢＬには書き込み電圧０Ｖが、非選択ビット線ＢＬには電圧Ｖｐｇｍが一度に与えられる。

書き込み動作の間、選択ワード線ＷＬ０２、ＷＬ１２、ＷＬ２２の電位はＶｐｇｍに維持され、非選択ワード線ＷＬの電位は０Ｖに維持される。これにより、上下方向に重なる４層のセルアレイＭＡについてビット線ＢＬごとに異なるデータを一括で書き込むことができ、セルアレイ全体の書き込み速度を向上させることが可能となる。

第１の実施形態に係る不揮発性半導体メモリによれば、ワード線の層数をビット線の層数より１つ減少させることができるため、製造コストを削減することが可能である。また、縦方向のアドレスが同一であるメモリセルＭＣについて選択回路を共有できるため周辺回路面積を減少させることができ、高集積化に寄与すること可能となる。

[ワード線ＷＬ共有の第２の実施の形態]
次に、本発明に係るワード線ＷＬ共有の半導体記憶装置の第２の実施の形態について詳細に説明する。第２の実施形態は、ワード線ＷＬの両端が接続されひとつの選択回路が共有されている点で第１の実施形態と異なっている。第２の実施形態によれば、コスト削減及び高集積化の効果に加え、ワード線ＷＬによる電圧降下の影響を回避することが可能となる。以下、第１の実施形態と同一の構成要素については、同一符号、同一記号で示す。

図１５は、第２の実施形態に係るメモリブロックを備える不揮発性メモリの回路構造を概略的に示したものである。尚、層間絶縁膜は省略して示す。また、図１６は、メモリブロックの概略的な斜視図である。ワード線ＷＬ０２、ＷＬ１２、ＷＬ２２の一端が垂直方向に伸長する配線Ｌにより互いに接続され、他端が配線Ｌと平行に垂直方向に伸長する配線Ｌ’により互いに接続されている。配線Ｌは、垂直下方に伸長し、選択回路３ａ内部のＰＭＯＳトランジスタＱＰ１のソース電極に接続されている。第２の実施形態によれば、ワード線ＷＬの端部での電圧降下が回避され、電圧転送遅延を防止することができる。

図１６に示すように、メモリブロック１の直下の半導体基板表面には、ワード線ＷＬを選択する選択回路３ａ、ビット線ＢＬを選択する選択回路２ａ、センスアンプ回路２ｂ、その他の回路を含む周辺回路１０が形成されている。選択回路３ａは、選択回路３ａａ、３ａｂから成り、それぞれメモリブロック１のＸ方向側面Ｓ１、Ｓ４に沿って半導体基板表面に設けられている。選択回路２ａは、選択回路２ａａ、２ａｂからなり、それぞれメモリブロック１のＹ方向側面Ｓ２、Ｓ３に沿って半導体基板表面に設けられている。センスアンプ回路２ｂは、センスアンプ回路２ｂａ、２ｂｂからなり、選択回路２ａａ、２ａｂに対応して、半導体基板表面に設けられている。ワード線ＷＬ０ｊ、ＷＬ１ｊ、ＷＬ２ｊの一方の端部を接続する配線Ｌｊは、側面Ｓ１に沿ってＺ方向に伸長し、選択回路３ａａと接続する。ワード線ＷＬ０ｊ、ＷＬ１ｊ、ＷＬ２ｊの他方の端部を接続する配線Ｌｊ’は、側面Ｓ４に沿ってＺ方向に伸長し、選択回路３ａｂと接続する。ビット線ＢＬのうち、ビット線ＢＬ０ｉａ、ＢＬ１ｉａはメモリブロック１の側面Ｓ２からＺ方向に伸長して選択回路２ａａと接続する。ビット線ＢＬのうち、ビット線ＢＬ０ｉｂ、ＢＬ１ｉｂは側面Ｓ３からＺ方向に伸長して選択回路２ａｂと接続する。

図１６に示すように配線Ｌと配線Ｌ’に、それぞれ選択回路３ａａ、３ａｂを配置することにより、電圧降下の補償効果が向上する。なお、ワード線ＷＬを分割したポイントにおいて、下層のワード線ＷＬと接続させ、セルアレイ間での遅延を均一化することも可能である。これにより、ワード線ＷＬによる電圧降下の影響を最小限にすることができ、各メモリセルＭＣに対して正確な書き込み電圧を印加することが可能となる。結果として、メモリの信頼性の向上を図ることができる。

第２の実施形態に係る不揮発性半導体メモリの書き込み動作については、第１の実施形態と同様なので説明を省略する。

第２の実施形態に係る不揮発性半導体メモリによれば、ワード線の層数をビット線の層数より１つ減少させることができるため、製造コストを削減することが可能である。また、縦方向のアドレスが同一であるメモリセルＭＣについて選択回路を共有できるため周辺回路面積を減少させることができ、高集積化に寄与することが可能となる。さらに、ワード線ＷＬの両端に同一電圧を供給することができるためワード線ＷＬの端部での電圧降下を補償し、電圧転送遅延を防止して、各メモリセルに対して正確な電圧を印加することができる。結果として、メモリの信頼性を向上させることが可能となる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、応用等が可能である。例えば、本発明に係る半導体記憶装置をＤＲＡＭと組み合わせてコンピュータシステムのメインメモリとして構成することができる。こうすれば、高速動作が可能でかつ大容量のメインメモリを実現することができる。

本発明の実施の形態に係る不揮発性メモリのブロック図である。 本発明の実施形態に係るメモリブロックの一部を示す斜視図である。 図２におけるI−I′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 メモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態におけるセンスアンプの構成を示す回路図である。 同実施形態におけるデータ書込時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。 本発明の第１の実施形態に係る不揮発性半導体メモリのメモリブロックの回路構造の概略図である。 本発明の第１の実施形態に係る不揮発性半導体メモリのメモリブロックの斜視図である。 本発明の第１の実施形態に係る不揮発性半導体メモリの書き込み動作タイミングチャートである。 本発明の第２の実施形態に係る不揮発性半導体メモリのメモリブロックの回路構造の概略図である。 本発明の第２の実施形態に係る不揮発性半導体メモリのメモリブロックの斜視図である。

符号の説明

１…メモリブロック、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。

Claims (5)

1. 互いに平行な複数の第１の配線、前記複数の第１の配線と交差するように形成された互いに平行な複数の第２の配線、前記第１の配線と前記第２の配線との各交差部に配置され、一端が前記第１の配線に他端が前記第２の配線にそれぞれ接続されたメモリセルを含むメモリセルアレイを積層した三次元メモリセルアレイ構造のメモリブロックを備え、
   隣接する前記メモリセルアレイ間に配置された前記第１の配線は、その上下のメモリセルで共有され、上下に重なる前記第１の配線同士が互いに接続されている
   ことを特徴とする半導体記憶装置。
2. 前記第１の配線は、それらの一端が共通接続されていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリブロックの前記第１の配線の共通接続された一端の下側の半導体基板に前記第１の配線を前記一端側から選択駆動する制御回路が形成され、
   前記制御回路は、上下に重なる前記第１の配線で共有される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１の配線は、それらの両端が共通接続されていることを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリブロックの前記第１の配線の共通接続された両端の下側の半導体基板に前記第１の配線をその両側から選択駆動する制御回路が形成され、
   前記制御回路は、上下に重なる前記第１の配線で共有される
   ことを特徴とする請求項４記載の半導体記憶装置。

Images