JP2007165873A - 単極抵抗ランダムアクセスメモリ（ｒｒａｍ）デバイス、および垂直スタックアーキテクチャ - Google Patents

Abstract

【課題】アンチヒューズに取って代わることができ、多結晶シリコンダイオードとの互換性を有する書き換え可能可変抵抗メモリ素子が必要である。
【解決手段】メモリ構造100は、ダイオード118を含むピラー117を有する。ダイオード118は、順番としてMIM RRAMスタック120の上に形成される。MIM RRAMスタック120は、ビット線122の上にある。ダイオード118は、ワード線112の下に形成される。任意に、RRAMスタック120とダイオード118との間には障壁層119が形成される。ビット線122とワード線112の交点は、メモリセルの層を形成する。メモリ構造100は、多結晶シリコンダイオードとの互換性を有し、低コスト単極書き換え可能可変抵抗メモリ素子を備える。
【選択図】図２

Description

本発明は、一般に、低電流の垂直スタック単極抵抗ランダムアクセスメモリ（RRAM）に基づくソリッドステート（または、不揮発性）超低コスト大容量記憶装置（または、メモリ）の分野に関し、特に、超低コストソリッドステートメモリを形成する、または低電流垂直スタック単極RRAMで作られている大容量記憶装置を形成する、メモリセルの三次元（3D）クロスポイント配置に関する。

現在では、多結晶シリコン（ポリSi）ダイオードおよび追記型アンチヒューズに基づく三次元プログラマブル読み取り専用メモリ（PROM）は、書き換え可能ソリッドステートメモリ（すなわち、セルあたり２ビットのNANDフラッシュ）の現在の低コストリーダーよりも高価ではないという長所がある商業的応用において悪評を得ている。この主題に関するさらに詳細な情報として、読者は、「512 Mb PROM With 8 Layers of Antifuse/Diode Cells」 M. Crowley他著、IEEE International Solid-State Circuits Conference、論文16.4（2003年）（非特許文献１）、および「Vertical p-i-n Polysilicon Diode with Antifuse for Stackable Field-Programmable ROM」 S. B. Herner他著、 IEEE Electron Device Letters、25巻、271-273ページ（2003年）（非特許文献２）を参照することができる。しかし、これらの垂直スタックメモリは、書き換え可能ではないため、用途が限定されていた。また、アンチヒューズが切れるかまたは切れないかのいずれかであるため、セルあたり１ビットのみを格納することができる。

簡潔な背景として、異なるタイプの不揮発性メモリまたはソリッドステートメモリについて論じる。相変化メモリ（PCRAM）において、相変化抵抗器（非晶質対結晶体）の上下の抵抗状態がビットの格納に使用される。一般に、このプログラム可能な抵抗器は、ダイオードまたはトランジスタと直列に使用され、メモリセルを形成する。PCRAM書き込みは、抵抗器によって高電流を流して材料を結晶化温度または溶融温度にすることによって達成される（約400〜600゜Ｃ）。溶かされた材料を急冷すると、非晶質（高抵抗）位相になる。結晶相の書き込みは、核生成と成長のためにさらに長い時間を必要とする（約50ns）。その結果、非晶相におけるよりも約100倍低い抵抗になる。適切な電流またはパルス幅によって、中間の抵抗値（部分的に結晶化された材料）を得ることができる。例えば、４つの抵抗範囲に収まるように材料抵抗が制御される場合、各メモリセルは２ビットを格納することができる。この場合、セルあたり２ビットのフラッシュメモリが、トランジスタのスレッショルド電圧の４つの範囲を使用して２ビットを格納するのとほぼ同じ方法で格納される。相変化メモリは、一種の単極RRAMに分類されるが、PCRAM、PRAM、またはオボニック・ユニバーサル・メモリ（OUM）と呼ばれる。PCRAMは単極であるため、アンチヒューズを用いる3D PROMに対して使用するのと同様の方法で、ダイオードを使用してセルを通る電流の向きを操ることができる。しかし、PCRAMはこのアーキテクチャと互換性を持たない。これには２つの主な理由がある。第１の理由は、ポリシリコンダイオードは、加工中に約750゜Ｃを必要とすることである。この温度は、代表的な相変化材料が不安定な状態である温度である。第２の理由は、PCRAMは、リセット（溶解）中に少なくとも10 ⁶ A/cm²の電流密度を必要とすることである。この電流密度は、ポリシリコンダイオードによって供給することができる電流密度よりも高い。この主題に関するさらに詳細な情報として、読者は、「Current Status of the Phase Change memory and its Future」 S. Lai著、International Electron Devices Meeting (IEEE)、10.1.1-4ページ(2003年)（非特許文献３）を参照することができる。他の多くの種類の可変抵抗メモリは文献で見つけることができるが、ポリシリコンダイオードと類似した非互換性を有する。

単極であるとともに、ポリシリコンダイオードとの電流密度と温度の互換性要件を満たす１種類のメモリ素子は、1960年代に最初に説明された特別な種類の誘電体膜に基づいており、今日開発されている特定の種類のRRAMの動作と類似している。これについては、図４を参照してさらに詳細に手短に論じる。例えば、相変化メモリとは別の、電気的にプログラム可能な抵抗を備えた他の材料がある。それらの一部は、誘電材料内の電荷を格納することに基づいている。低い（読み取り）電圧が印加されるとき、フェルミ準位に近いドメイン（ドーパント、欠陥、ナノ粒子、小さなポラロンなど）の間には、電荷トンネル（ホッピング）導通によって電流が流れる。さらに高い（書き込み）電圧が印加されるとき、電荷は、ダングリングボンドなどの欠陥の存在によって高エネルギー構成に閉じ込められる。低い（読み取り）電圧が再び印加されるとき、捕獲電荷のクーロン電界は、流れる電流を変調する（例えば、電極-誘電体インタフェースでバリアを変更することによって変調する）。従って、この材料は、電気的にプログラム可能な抵抗を有する。単極RRAMに使用されるそのような材料については、蓄積電荷が除去されて抵抗が元の値に戻るように、同じ極性を有する適切な電圧パルス（振幅と持続期間）を加えることが可能でなければならない。

PCRAMのように、中間の抵抗値は蓄積電荷の量に応じて得ることができる。抵抗値を制御して４つの範囲の１つに収まるようにすることで、２ビットの情報を単一のセルに格納することができる。これらのデバイスに関するさらに詳細な情報については、読者は以下の参考文献を参照することができる。「New Conduction and Reversible Memory Phenomena in Thin Insulating Films」、J. G. SimmonsおよびR. R. Verderber著、Proc. Roy. Soc. A、301巻、77-102ページ (1967年)（非特許文献４）、「Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」、W. W. Zhuang他著、International Electron Devices Meeting (IEEE)、7.5.1-4ページ(2002年)（非特許文献５）、「Electrical Current Distribution Across a Metal-Insulator-Metal Structure During Bistable Switching」、C. Rossel他著、Journal of Applied Physics、90巻、2892-2898ページ (2001年)（非特許文献６）、「Field-Induced Resistive Switching in Metal-Oxide Interfaces」、S. Tsui他著、Applied Physics Letters、85巻、317-319ページ(2004年)（非特許文献７）、およびB. Stipeによる「Ultra Low-Cost Solid-State Memory」と題する米国特許出願公開第２００４／０２４５５４７号明細書（特許文献１）。

トランジスタのフローティングゲート上に電荷を格納することに基づくフラッシュメモリは、非常に重要なスケーリングの問題を有する。その理由は、電荷を10年間保持するには、フローティングゲートの周辺の誘電体の厚さを少なくとも８ nmにしなければならないからである。そのため、フローティングゲートにとって、トランジスタのチャネル導通を適切に調整することが困難になる。また、フラッシュメモリのプログラミングに使用される電圧も約８Vを超えなければならず、プログラミング電圧の供給に使用される周辺トランジスタのスケーリングが困難になる。NANDフラッシュメモリは、隣接するゲート間の干渉を原因として、特にマルチビットストレージについて、40nmを下回る非常に深刻なスケーリングの問題に直面すると予想される。これらの限界があるため、フラッシュメモリよりもさらにスケーラブルな書き換え可能メモリを見つける大きな必要性がある。

フラッシュメモリは、ウェーハ上に形成されたトランジスタを有し、結果として１層のメモリとなる。しかし、コストを下げるために、２層以上のメモリを互いの上部にスタックさせて（積み重ねて）、三次元メモリ構造をつくることができる。例えば、前述の一回限りプログラム可能なアンチヒューズメモリなどである。このように、メモリの層あたりの処理ステップ数は減少する。すなわち、メモリの層あたり３つの追加マスクステップが必要である。それに対して、フラッシュなどの従来のメモリ処理では、１つのメモリ層および相互接続を形成するのに20〜30のマスク層が必要である。しかし、アンチヒューズに基づく三次元垂直スタックメモリは書き換えることができないため、用途が限定される。また、メモリ構造に含まれるアンチヒューズは、切れるか切れないかのいずれか一方であるため、セルあたり１ビットのみを格納することができる。それによって、セルあたり１ビットのみの記憶容量が可能になる。

スタックさせた三次元メモリ構造の裏にある意図は、すべての複雑な回路を底部に配置して、単に交差するワイヤー間のメモリ要素のみで作られている単純なメモリ層を、底部の複雑な回路の上部に配置することである。ここで、そのような構造の例を提示して考察する。
図１は、先行技術による三次元メモリセル構造10を示す。三次元メモリセル構造10は、ダイオード12およびアンチヒューズ14で作られたピラー11と、ダイオード44およびアンチヒューズ46で作られたピラー25とを有する。アンチヒューズ14およびアンチヒューズ46は、それぞれSiO₂層13、34によって効果的に作られている。SiO₂層13、34は、それぞれピラー11、25の上部に熱的に形成されている。これらの詳細を簡単に説明する。

TiN層42の上部にはビット線30が形成されており、ビット線30の上部には、例えば、TiNから成る障壁層43が形成されている。障壁層43の上には、p+ 40、i 38、およびn+ 36が形成されている。これらは、n+-i-p+ダイオード44を形成している。SiO₂層34は、アンチヒューズ46を形成しており、n+ 36の上に形成されている。TiN層32は、SiO₂層34の上に形成されている。ワード線28は、TiN層32の上に形成されている。また、前記層32の上部には、ダイオード12とアンチヒューズ14から成る構造が次のように形成されている。ダイオード12は、p+ 16、i 18、およびn+ 20として示されるp+-in+ドーピングで作られている。後者は、TiN層24の上部に形成されている。SiO₂層13はp+ 16の上部に形成されおり、TiN層22は層SiO₂層13の上部に形成されている。ビット線26は、TiN層22の上に形成されている。上述したように、ビット線26とワード線28の間に示される構造および層は、ワード線28とビット線30の間で繰り返される。

TiN層22は、SiO₂層13とビット線26との間の粘着層としての機能を果たす。同様に、TiN層32は、SiO₂層34とワード線28との間の粘着層としての機能を果たす。
熱的に酸化されたシリコンであったSiO₂層13、34は、それらに対して高電圧が印加されるため、アンチヒューズの機能を果たす。アンチヒューズは、SiO₂を通じて短絡を引き起こすことによって切られる。通常、および切られるかまたは短絡させられる前、SiO₂は高抵抗状態にある。SiO₂を切るかまたは切らないかによって、論理的「1」または「0」の状態になる。SiO₂層13を一旦切れば、ビット線26とダイオード12との間に短絡が生じる。同様に、SiO₂層34を一旦切れば、ダイオード44はワード線28と実質的に短絡する。

図1に示すように、例えば、ワード線28がビット線26、30の間に現れるように、ビット線とワード線は交互に配置される。さらに、ダイオード44、12は、互いに反対方向に形成される。すなわち、ダイオード44は上を向いているのに対して、ダイオード42は下を向いている。その結果、ビット線およびワード線を２2つの異なるメモリセルの間で共有することができる。これによって、マスクステップの数を減少させて、コストを下げることができる。図1には示されていないが、構造10を繰り返すことによって、ピラー11を拡げる多くの層と、構造10のビット線ワード線ビット線の配置を形成することに留意すべきである。一般に、コストと歩留まりの問題の観点から、メモリチップあたり４つまたは８つの層が形成される。各層が３つのマスク（ビアを含む）を使う場合、８つの層に対して24のマスクが必要となる。これは、制御回路の作成に必要なマスクの数と同様である。層の数が約8または16を越えても、メモリの層あたりの総処理コストは大きくは低下しない。

ここで、構造10を形成するための製造ステップについて簡単に論じる。説明されるステップは、ビット線30とワード線28との間にある構造10の一部だけでなく、ビット線26とワード線28との間にある構造10の一部を形成することに当てはまる。TiNの層およびタングステンなどの金属の層を配置するとともにパターン化して、いくつかのワイヤーを形成する。これらのワイヤーは、ビット線またはワード線になり、その上にSiO₂が形成される。次に、ワイヤー間の空間にSiO₂が満たされるように、化学的機械的研磨（CMP）プロセスを実行して表面を平坦化する。その後、他の材料を形成して、障壁層として使用されるTiNなどのピラー25を作り、金属ワイヤー（ビット線）30がその後のシリコン層（p+）40と混ざらないようにする（ケイ化物を形成しないようにする）。

次に、pドープシリコン（p+）を形成し、真性層(i)を形成する。最後に、n型ドーパントを注入してpinダイオードを形成する。次に、CMPの別のステップとともに、SiO₂によるバックフィルを実行する。このようにして、SiO₂に組み込まれるいくつかのピラーを形成する。SiO₂の上部にはシリコンが露出している。次に、露出されるシリコン層の一部を熱的に酸化させて、SiO₂アンチヒューズ46を形成する。一般に、シリコンダイオードは、メモリ層を加工した後に高温アニールで結晶化する。ビット線とワード線が交差する性質は、クロスポイントアレイと呼ばれる。

米国特許出願公開第２００４／０２４５５４７号明細書 「512 Mb PROM With 8 Layers of Antifuse/Diode Cells」M. Crowley他著、2003年、IEEE International Solid-State Circuits Conference、論文16.4 (2003年) 「Vertical p-i-n Polysilicon Diode with Antifuse for Stackable Field-Programmable ROM」 S. B. Herner他著、 IEEE Electron Device Letters、25巻、271-273ページ（2003年） 「Current Status of the Phase Change memory and its Future」 S. Lai著、International Electron Devices Meeting (IEEE)、10.1.1-4ページ(2003年) 「New Conduction and Reversible Memory Phenomena in Thin Insulating Films」、J. G. SimmonsおよびR. R. Verderber著、Proc. Roy. Soc. A、301巻、77-102ページ (1967年) 「Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」、W. W. Zhuang他著、International Electron Devices Meeting (IEEE)、7.5.1-4ページ(2002年) 「Electrical Current Distribution Across a Metal-Insulator-Metal Structure During Bistable Switching」、C. Rossel他著、Journal of Applied Physics、90巻、2892-2898ページ (2001年) 「Field-Induced Resistive Switching in Metal-Oxide Interfaces」、S. Tsui他著、Applied Physics Letters、85巻、317-319ページ(2004年)

図1に示す構造10の問題は、書き換え可能でないことである。これは、一回限りのプログラム可能な動作のみ行えるアンチヒューズ14または46の用途が主な原因である。さらに、セルあたり1ビットのみを図1に示す構造10に格納することができる。
必要なものは、アンチヒューズに取って代わることができ、多結晶シリコンダイオードとの互換性を有する書き換え可能可変抵抗メモリ素子である。さらに必要なものは、同じ方向の電流を使用して書き込みおよび消去が可能であり、約750゜Ｃのシリコン結晶化の間に使用される高温に耐えることができるユニポーラデバイスである。動作中に必要な電流密度は、ポリシリコンダイオードの通電容量を超えるべきではない。メモリセルのクロスポイントアレイによって構成される低コスト単極書き換え可能可変抵抗メモリ素子は、互いの上部に垂直にスタックされるとともに、約10²〜10⁵A/cm²の電流密度を有する多結晶シリコンダイオードとの互換性を有し、約10⁴〜10⁷オームの抵抗を必要とする。さらにまた必要なものは、メモリセルのクロスポイントアレイによって構成され、互いの上部に垂直にスタックされ、多結晶シリコンダイオードとの互換性を有する、単極書き換え可能可変抵抗メモリ素子などの低コストメモリを製造する構造と方法である。
本発明は、三次元構造を有する低コストで、高性能で、書き換え可能な不揮発性（または、ソリッドステート）メモリを提供する。

本発明の一実施例は、メモリセルのクロスポイントアレイによって構成され、互いの上部に垂直にスタックされ、多結晶シリコンダイオードとの互換性を有する、低コスト単極書き換え可能可変抵抗メモリ素子を備える。

本発明の一実施例においては、メモリ構造100は、ダイオード118を含むピラーを有する。ダイオード118は、順番としてMIM RRAMスタック120の上に形成される。MIM RRAMスタック120は、ビット線122の上にある。ダイオード118は、ワード線112の下に形成される。任意に、RRAMスタック120とダイオード118との間には障壁層が形成される。構造100で構成されるメモリのビット線とワード線の交点は、メモリセルの層を形成する。これらのメモリセルの層は、多数のメモリセルがチップまたは集積回路上に配置された何百万ものメモリセルを有する三次元メモリアレイを形成する。

本発明の別の実施例は、半導体制御回路の上部における三次元メモリ配置を含む。前記配置は、メモリツリーから成る。各メモリツリーは、垂直に接続された金属ピラーである１つのツリー「トランク」と、複数の層における水平「ブランチ」（または、ワード線）とを有する。ツリー内のワード線は、制御回路に対する共通の垂直接続を共有する。ワード線は、垂直接続のいずれかの側に延びている。メモリツリーは、複数の行に配置される。２種類のメモリツリーが、メモリツリーの行の方向に交互に配置され、それぞれの垂直接続が互いに便利な距離に間隔をあけて配置されるようになっている。複数のビット線が、少なくとも１つの層のワード線に対して垂直に形成される。各々のビット線は、ツリー行の端部で独立して垂直に制御回路と接続する。ワード線とビット線の交点の間には、直列に接続されたダイオード構造と、単極RRAMメモリ構造とから成るメモリピラーが設けられている。これらのメモリピラーは、複数の層である。このようにして、ワード線とビット線がメモリピラーを通して接続される。各ワード線は、ビット線の１つまたは２つの層に接続される。各ビット線は、ツリー行内の各ツリーの１本または２本のワード線に接続されている。各ビット線は、両方のタイプのツリーによって共有される。

本発明によれば、三次元構造を有する低コストで、高性能で、書き換え可能な不揮発性（または、ソリッドステート）メモリを提供することができる。

当該技術で知られているように、メモリセルの大きなクロスポイントアレイは、互いの上部に垂直に形成されて交互にスタックされる（積み重ねられる）。例えば、前記アレイは、層１に8192本のワード線によって、層２に128本の垂直なビット線によって、層３に8192本のワード線によって、層４に128本のビット線によって、および層９に8192本までのワード線によって形成される。メモリセルは、ビット線とワード線の交点に形成され、８層のメモリセルを形成する。このように、３次元アレイは800万のメモリセルを有しており、１つの半導体ダイ上には多数のアレイが含まれる。

既に述べたとおり、各メモリセルの内部はRRAMデバイスおよびポリシリコンダイオードである。垂直に隣接するメモリ層においてダイオードは反対方向に向いている。その結果、電流は、各ビット線から当該ビット線の真上または真下にある16384本のワード線のいずれかに流れる。したがって、本発明の種々の実施例と比較して簡潔に明らかなように、ビット線とワード線は「共有される」（ただし、一般に制御回路の左右対称性のためにアレイの外部に接続される一番下のワード線と一番上のワード線を除く）。ダイオードは電流を一方向のみに流すため、ビット線とワード線の各々で電圧を制御することによって、三次元アレイ内で電流の流れを１つのメモリセルのみに制限したり、または必要に応じて同時に複数のメモリセルに制限したりすることが可能である。メモリの配置に関する様々な実施例について、以下図面を参照しながら解説する。

ここで図２を参照すると、本発明の実施例によるメモリ構造100が示されている。図示されるメモリ構造100は、粘着層104の上部に形成されるビット線102を有する。粘着層104は、例えばTiNであり、順番として接触層106の上部に形成される。ダイオード108は、接触層106の下に形成される。ダイオード108の下には単極書き換え可能RRAMスタック110が形成され、さらにその下にはワード線112が形成される。単極書き換え可能RRAMスタック110の例としては、金属-絶縁体-金属（MIM）RRAMスタックがある。MIM RRAMスタック110、ダイオード108、および接触層106は、ピラー111を形成する。任意に、RRAMスタック110とダイオード108との間には障壁層109（例えば、TiN）を形成して、シリコンとの接触を防ぐようにしてもよい。

構造100は、ピラー111の下に垂直にスタックされているとともに接触層116で形成されたピラー117を有する。接触層116は、ダイオード118の上に形成される。ダイオード118は、順番としてMIM RRAMスタック120の上に形成される。MIM RRAMスタック120は、ビット線122の上にある。任意に、ビット線122の下に粘着層124が形成される。実際、接触層116と接触層106は任意である。層116がない場合、ワード線112の真下にはダイオード118が形成される。それ以外の場合は、直接ワード線112の真下には接触層116が形成される。任意に、RRAMスタック120とダイオード118との間には、障壁層119（例えば、TiN）が形成される。ビット線102、122およびワード線112は、金属材料から作られている。構造100でできているメモリのビット線とワード線の交点は、三次元メモリアレイを形成するメモリセルの層を形成している。当該三次元メモリアレイは、多数のメモリセルがチップまたは集積回路上に配置された何百万ものメモリセルを有する。
１つの実施例では、ダイオード108、118の各々は多結晶シリコンから成る。

図２に示されるスタック110は、金属（M）層160を有する。金属（M）層160の下には絶縁体（I）層162が形成される。絶縁体（I）層162の下には金属（M）層164が形成される。このように、MIMスタックが形成される。同様に、図示されるスタック120は金属（M）層166を有する。金属（M）層166の下には絶縁体（I）層168が形成される。絶縁体（I）層168の下には金属（M）層170が形成される。このように、MIMスタックが形成される。図２には２つのピラーのみを示したが、ピラー111、117に関して示されるように、垂直にスタックさせて形成する場合はさらに多くのピラーを使用してもよいことを理解する必要がある。本発明の一実施例においては、MIMスタック110、120の各々の絶縁体層（例えば、層162または層168）は、異なる絶縁層から成る。すなわち、２層、３層、またはそれ以上の層の同一または異なるタイプの絶縁材料で形成される。これらの層は、異なる原子組成を有することによって区別される同じ基礎材料である。加えて、本発明の別の実施例においては、各MIMスタック内の金属の組成は異なっている。例えば、M層160は、M層164とは異なる種類の金属から構成されていてもよい。同様に、M層166は、M層170とは異なる種類の金属から構成されていてもよい。さらに別の実施例においては、金属の種類は両方とも同じである。各MIMスタック内の金属層は、Pt、Ir、Pd、Ru、またはRhから成るが、他の金属材料を使用して当該金属層を形成してもよい。

ダイオード108、118はポリシリコンから成り、垂直に隣接するメモリ層内で互いに反対方向を向いている。その結果、電流は、各ビット線から当該ビット線の真上または真下にあるワード線のいずれかに流れる。このようにして、ビット線とワード線は「共有される」（ただし、メモリチップの一番下の層にある、制御回路の左右対称性のために一般にアレイの外部に接続された一番下のワード線と一番上のワード線を除く）。ダイオード108、118は電流を一方向のみに流すため、ビット線とワード線の各々で電圧を制御することによって、三次元メモリアレイ内で電流の流れを１つのメモリセルのみに制限したり、または必要に応じて同時に複数のメモリセルに制限したりすることが可能である。

層104、114、124は粘着層の機能を果たすため、ワイヤーはSiO₂誘電体に付着する。層106、116は連絡層の機能を果たし、CMPの期間中シリコンを保護する。層106、116はさらにCMP硬質停止層の機能を果たす。その結果、層106、116が有する硬質特性のために、CMPプロセス中に研磨がこれらの層で自動的に停止する。層106、116内のTiNのその他の代替としては、TaNとTiAlNなどがある（ただし、それらに限定されるものではない）。

図１に示される従来の技術による構造10と比較して、本発明の実施例による図２の構造100では、アンチヒューズ14、46が書き換え可能デバイスと置き換えられており、すなわちRRAM構造となっている。後者は、メモリスタックの製造に用いられる製造ステップとの互換性を有しており、それによって高温に耐えるとともに単極である。すなわち、一方向の電流を使用して「1」または「0」を書き込み、妥当な電流レベルを要求する。これは、ポリシリコンダイオードは極度の高電流を供給することができないためである。

ポリシリコンダイオードであるダイオード108、118はpinダイオードであり、前述のように形成される。ダイオード108を形成するには、nドープ・アモルファス・シリコンを形成した後、固有シリコンを形成する。注入を実行してp型層を形成する。底層は本来の位置でドープである。すなわち、このように形成される。pドープである最上層が注入される。前もって形成されたさらに下のメモリ層では、前述のステップを逆にして、ダイオード108とは反対の方向を向いているダイオード118を生成する。ダイオード118を生成するには、本来の位置でドープであるp型層を最初に設け、その後、純シリコンを設ける。次に、nドーパントを注入して、pinダイオード118を生成する。pinダイオード118は、ダイオード108の方向とは反対方向に方向付けられている。すなわち、垂直に隣接するメモリ層内で、ダイオードは反対方向に向いている。反対方向の理由は、前述のように、ワード線の真上または真下にあるいずれかのビット線から各ワード線に電流が流れるように、一番下のワード線を除いたワード線を「共有する」ためである。ここに説明される方法で、メモリのすべての層が形成される。

メモリのすべての層を形成すると同時に、これらの層は、ダイオード108、118などのすべてのダイオードを結晶化させるのに十分な高温で加熱される。このプロセスによって、非結晶質状態にあるダイオードはポリシリコンダイオードに変換される。すなわち、すべてのダイオードを約750°Ｃの高温で結晶化させる。非結晶質状態のダイオードをポリシリコンダイオードに変換するには、高温アニールプロセスが使用される。

図２に示されるピラー110または120などのピラーの形成を繰り返すには、SiO₂誘電体を形成して平坦化させ、制御回路をメモリアレイから切り離す。任意の粘着層（例えば、TiN）および相互接続層（例えば、タングステン）を形成してエッチングを施し、ワード線の第１の層を形成する。SiO₂を形成してから、再びCMPを使用して平坦化する。その後、上記に詳細に論じたように、MIM RRAMスタックメモリ層を形成して、Siダイオード層を形成する。

TiNまたはTiAlNなどの遮断材料（または遮断層）を任意に使用して、メモリ電極と底部Si（シリコン）ダイオード層の混合を防止する。これらのダイオードは、p/n、p-i-nである。または、金属を使用してショットキーダイオードを形成してもよい。一般に、ダイオードは、下層が本来の位置でドープされ、上層が注入によってドープされたp-i-nである。形成されたシリコンは非結晶質である。または、形成中に部分的に結晶化される（完全な結晶化およびドーパント活性化は、三次元アレイが形成された後の熱アニールによって達成される）。

この時点で、任意の硬質オーム接触層（例えば、TiN）は、シリコン上に形成される。スタック全体は、MIM RRAM層を通じてエッチングされてピラーを形成する。SiO₂を形成してから、CMPを使用してその表面を平坦化する。硬質オーム接触層は、CMPを停止させて、CMPの期間中シリコンを保護する。別の方法としては、より軟質の金属接点層を使用してもよい。すなわち、犠牲ハードマスク材料（例えば、DLC炭素）を上部に使用する。犠牲層は、CMPの後に除去される（例えば、酸素によるエッチングを使用する）。この時点で、次のワイヤー層が形成された後、ダイオードの方向を逆にすることを除いてプロセス全体が繰り返される。MIM RRAMスタック構造に異なる２つの金属を使用する場合（すなわち、金属層160の金属と金属層164の金属とが互いに異なるか、または金属層166の金属と金属層170の金属とが互いに異なる）、これらの金属の順序を逆にして同じデバイス極性を維持する。

図１に示すアンチヒューズ14、46は、それぞれMIM RRAMスタック110、120に置き換えられている。このように、構造100は書き換え可能になる。すなわち、ピラー110などの各ピラーについて、絶縁体層162内で電荷を可逆的に閉じ込める。
障壁層119は、MIM RRAMスタック120の上部の金属層166とダイオード118との間に任意に形成される。前述の障壁層オプションの使用は、主にMIMスタック内で使用される金属の種類に基づく。すなわち、シリコン内に容易に拡散しない金属を使用する場合、必要とされる可能性のある障壁層はない。

あるいはまた、MIM RRAMスタック110は、ワード線112の上部に配置するというよりも、ダイオード108の後にまたは上部に配置することができる。同様に、MIM RRAMスタック120は、ビット線122の上部に配置するというよりも、ダイオード118の上部に配置することができる。ビット線またはワード線の上部にMIM RRAMスタック110、120を配置する利点は、ビット線またはワード線の表面がCMPによって磨かれて平らになることであり、それに対して、ポリシリコンはシリコンの結晶化によって荒くなることである。
絶縁体層162、168は、ドープSi₃N₄、ドープSiO₂、NiO、ZrO₂、HfO₂、TiO₂、Cu₂O、またはPCMOなどの様々な絶縁材から形成される（ただし、これらに限定されるものではない）。

MIM RRAMスタック110、120は単極であり、構造100に基づくメモリアレイを形成する。また、MIM RRAMスタック110、120が製造に必要とするマスクの数は、層につきわずか２つである。このようにして、製造コストは、フラッシュなどの従来のメモリの製造コストよりも効果的に減少する。一般に、処理はマスクステップの数と比例しており、メモリ製造の総コストの約60%を表す。このように、処理ステップ数を２倍にすると、コストは約60%増加する。図２および図３の実施例では、マスクの総数は２倍になっており、８つのピラースタックを使用するとき８層のメモリが得られる。このように、従来の技術よりも８倍効果的にメモリを増加させる。加えて、従来のメモリでは、トランジスタの最下層（すなわち、制御回路）は、メモリ素子のアレイの周辺に配置する必要がある。しかし、構造100で構成されたメモリなどの三次元メモリを使用すると、制御回路はメモリアレイの下に配置される。それによって、シリコンリアルエステートの半分が節約され、製造コストがさらに減少する。

図３は、本発明の別の典型的な実施例を示す。図３では、粘着層324を含むメモリ構造300が示されている。粘着層324の上部にはビット線322が形成されている。ビット線322の上部には、障壁層316が設けられている。障壁層316の上部には、ダイオード318が形成されている。その上部には、半導体層366からできたMIS RRAMスタック320が形成されている。半導体層366は、ダイオード318と同じである。ダイオード318の上部には絶縁体層368が形成されており、絶縁体層368の上部には金属層370が形成されている。

金属層370またはスタック320の上部にはTiN層314が形成されており、層314の上部にはワード線312が形成されている。さらに、ワード線312の上部には、単極書き換え可能RRAMスタック310が形成されている。単極書き換え可能RRAMスタック310の例としては、金属-絶縁体-半導体（MIS）がある。スタック310は、金属層360、絶縁層362、および半導体層364から作られており、後者はダイオード308である。ダイオード308の構造はピラー321の構造と同様である。ワード線312の上部には金属層360が形成されており、金属層360の上部には絶縁体層362が形成されている。スタック310の上部にはダイオード308が形成されており、ダイオード308の上部には接触層306が形成されている。接触層306の上部にはTiN層304が形成されており、TiN層304の上部にはビット線302が形成されている。
ここで、層324、314、304、306、および316は、任意であることに留意する必要がある。MIS RRAMスタック310、320は単極である。接触層316、ダイオード318、およびMIS RRAMスタック320は、ピラー321を形成する。

図３においては、図２のスタック110、120のMIM構造はMIS構造と置き換えられており、図２に示される電流の方向と同じ電流の方向が維持される。図３のMIS構造では、図２に示されるMIM構造の複数の金属層の１つが欠落している。図３に示すダイオードが図２に示すダイオードと同じ方向を向いているため、電流は一方向のみに流れる。すなわち、ビット線302からワード線312に向かって流れる。同じピラーのダイオードを基準にしたMIS RRAMスタックの配置は、金属-絶縁体インタフェースにおいて陰電荷を閉じ込めるという仮定に基づいている。別の言い方をすれば、ダイオード308が下を向いている場合、電子流は金属層360から絶縁体層（または誘電体）362に流れ、図２のMIM構造によってなされるように捕獲電荷が金属-絶縁体インタフェースで発生する。

図３においては、ダイオード318は上を向いているため、電子流は金属（金属層370）から誘電体（絶縁層368）に流れ込み、捕獲電荷は、MIMメモリ構造について金属-絶縁体インタフェースで発生する。上部ピラースタック（または、スタック310）に対して左右対称を維持するために、MISメモリ構造（または、スタック320）は、金属-絶縁体インタフェースで捕獲電荷が引き続き発生するようにダイオード318の上部に配置される。また、接触層306の上部には、DLCなどの犠牲ハードマスク(図示されていない)をCMP停止層として使用してもよい。

図４Ａ、図４Ｂは、図２に示すMIM RRAMスタック110、120の各々についてのエネルギー線図である。400では、パルスがない場合のエネルギー線図が示されており、キャリアフローの方向が402によって示されている。垂直軸はエネルギーを示す。この時点での絶縁体層404は、低い抵抗を有する。プログラミング中または書き込み動作の間に生じる406では、高電圧パルスが印可されて、電荷は、408で、またはローカライズされたレベルのバンドの上部に近い既に論じた金属-絶縁体インタフェースの近くで閉じ込められている。次に、410では、捕獲電荷が残る間、絶縁体層は高い抵抗を示しているが、局部的レベルのバンドの上部にある。410および400における高抵抗と低抵抗との間の差は、約100倍以上である。412で示されるように、電荷は、インタフェースから離れて、誘電体の中心近くのエネルギーが多少低い状態に速やかに移る（拡散する）。次に、414では、低電圧パルスが印加されたとき、絶縁体層から捕獲電荷が一掃される。416では、絶縁体層がもう一度低抵抗状態に入る。電流の方向は400の状態のままに維持し、このようにして、ダイオードを使用して同じ電流の向きを使用したメモリへの書き込みおよび消去を行う。

図４A、図４Ｂのキャリアエネルギー線図に示すように、セル構造は、金属-絶縁体-金属（MIM）または金属-絶縁体-半導体（MIS）構成による誘電体層または誘電体多層膜を有する。デバイスの両端に低電圧を印加すると、フェルミレベルに近い誘電体におけるドメイン間の電荷トンネリング（ホッピング）導通によってリードバック電流が生じる。これらのドメインは、一般に２または３ナノメートルで分離される。また、これらのドメインは、ドーパント、ナノ粒子、または欠陥である。または、いくつかの材料では、これらのドメインは、CMR材料の場合のように熱的に生成された小さなポラロンである。短くて大きな電圧パルス（約５V）を印加することによって、１つのインタフェースの近くにある高エネルギー構成の誘電体に電荷が閉じ込められる。その結果、リードバック電流は著しく減少して、デバイスは高抵抗状態になる。これらの閉じ込め状態は、一般にダングリングボンドなどの誘電体または誘電体多層膜における欠陥である。

一般に、高抵抗は、捕獲電荷に起因するインタフェースにおける電界の変化が原因となっている。抵抗の変調を引き起こすこの捕獲電荷は、インタフェースの近くに留まる。または、拡散によって誘電体の中心に向かって類似したエネルギーの近くのサイトに移る。この捕獲電荷は、大きなエネルギー差があるため、またはおそらく電子-電子の相互作用の安定化のために、リードバック電流に寄与する局部的な低エネルギー状態まで突き抜けられない。このように、メモリは不揮発性である。中程度の電圧パルス（約３V）またはさらに長い大きな電圧パルスを印加すると、捕獲電荷が除去され、デバイスが低抵抗状態に戻る。慎重にパルス長と振幅のタイミングをとることによって、捕獲電荷の一部のみが除去され、安定した中間の抵抗状態に達する。所望の抵抗に達するまで、制御回路は抵抗を監視することができる。抵抗を４つの範囲に分けることによって、２ビットの情報はメモリセルごとに格納される。

次に、ピラーをシリコン制御回路に配線するという異なる方法を、図５から図10を参照しながら論じる。図５から図10は、そのような配線方式の例を示したものであり、他の配線方式は、本発明の適用範囲および精神から逸脱することなく容易に使用されることに留意する必要がある。

本発明によると、図５は、三次元メモリ500の典型的な配置の断面図である。図５には、本発明の実施例によるワード線とメモリピラーの樹状配置が示されている。三次元メモリ配置500は、各々が図２および図３に示されるピラー111、117と同様のピラーである複数のメモリセル（または、メモリピラー）498を有する。ピラー502のアレイは、ビット線504の下に形成されている。メモリセル498は、樹状構造で配置されている。以下「メモリツリー」と称する。その中に示される平面図のためにこの方法では図５、８、９、10には示されないが、メモリツリーはページの外に拡がる行に配置される。２種類の異なるメモリツリーが使用される場合には、メモリツリーの行がページの外に拡がっている状態で、第１の種類は行の第1の位置にあり、第２の種類は行の第２の位置にあり、第３の位置は第1の種類などの別の1つである。本発明の一実施例においては、同じ種類のメモリツリーは、樹状メモリ配置を通して使用される。図５を簡略化するために、すべてのメモリセル498を示しているわけではない。

樹状メモリ配置はいくつかの利点を有する。その中の1つとしては、複数のメモリの層（ツリーの枝）が共通の垂直相互接続（ツリーの幹）に接続されていることである。そうすることで、サポート回路は非常に単純化され、垂直相互接続の数は最小限に抑えられるとともに、セル間の外乱を最小限に抑えることができる。樹状メモリ配置は、クロストークおよび外乱が特に重要な問題となるダイオード（FRAMまたはバイポーラRRAMなど）を含まないメモリセルについて本来論じられたものである。しかし、本発明による種々の実施例におけるツリー構造は、メモリピラー内にダイオードを備えた単極RRAMのために最適化されている。樹状配置に関する以前の考察については、読者は、B. Stipeによる「Ultra Low-Cost Solid-State Memory」と題する米国特許出願公開第２００４／０２４５５７号明細書（特許文献１）を参照することができる。

メモリ配置500に含まれるツリー配置511を形成する５つのメモリツリー501、503、505、507、509が示されている。ワード線506は、ツリーのブランチを形成する。メモリ配置500を透視するために、２つの断面図が示されている。これらの断面図には、ページからビット線504が出ている２種類のメモリツリー（「タイプA」、「タイプB」）が含まれる。この例では、タイプBのツリーは、タイプAのツリーを基準にしてツリー距離の半分だけオフセットされている。ビット線の方向にタイプAとタイプBが交互に配置されてツリーの行を形成する。その結果、同じビット線は、最初にタイプAツリーを通過して、次にタイプBツリーを通過し、その後タイプAツリーを通過する。各ピラー502は、MIM RRAMスタックと、図２に示されるダイオードに類似したダイオードとを有する。または、各ピラー502は、MIS RRAMスタックと、図３に示されるダイオードに類似したダイオードであってもよい。しかし、図２および図３とは異なり、メモリ配置500は、同じ方向を向いたすべてのダイオードを有する。このようにして、ビット線の「共有」を回避するとともに、ワード線の共有を回避する。これは、ワード線とビット線は、メモリピラーの1つの層にのみ接続されるためである。

ワード線に対する垂直な形成における拡張として示されるツリーの幹512の各々は、他のメモリ層によって共有される。しかし、注意すべき重要な点は、1本のトランクのみが各ツリーを通って伸びていることである。各ツリーに対応するドライバ514は、トランジスタを使用することにより各ツリーを駆動する。例えば、ツリー503のドライバは、トランジスタ516を有する。トランジスタ516は、ツリー503のトランク512に結合されている。各ツリーのトランクには１つのトランジスタのみが結合されていることが示されているが、明確にするために選択回路の残りは示されていない。トランジスタ516は、シリコン基板上に形成される。トランクおよびブランチは、タングステンなどの導体材料でつくられている。

図５の樹状配置では、共通の垂直相互接続（すなわち、トランク512）に結合されている２層以上のメモリ層が示されている。したがって、サポート回路は非常に単純化されており、垂直相互接続（トランク512）の数を最小限に抑えて、セル間の外乱を最小限に抑えることができる。図５に示すツリー構造は、メモリピラー内にダイオードを備えた単極RRAMのために特に最適化されている。その例は、図２および図３に示される。

図５に示すように、メモリピラー502は、ワード線ツリーのブランチ上でビット線（すなわち、位置508、510）に沿って異なる位置に配列されている。ここで、各ワード線ブランチは、メモリピラーの層と、別の層にあるビット線の１つの層とに接続されている。メモリピラーのダイオードは、電流の流れを一方向のみに制限する（例えば、ビット線からワード線へ）。すべてのダイオードは、前述のように図２および図３を参照しながら説明した内容とは対照的に、すべての層において同じ方向を向いている。

図５に示すように、メモリピラーは、ワード線ツリーのブランチ上で異なる層に配置される。ここで、各ワード線ブランチは、メモリピラーの層と、別の層にある一組のビット線とに接続されている。メモリピラーのダイオードは、電流の流れを一方向のみに制限する（例えば、ビット線からワード線へ）。すべてのダイオードは、各層において同じ方向を向いている。タイプAツリーおよびタイプBツリーは、ビット線が行を通り抜けた状態で、ツリーの行において交互に配置される。このように２種類のツリーを使用する利点は、ツリートランクに間隔をあけてドライバ回路に対してさらに広い場所をあけて（2Fスペーシングというよりも4Fスペーシング）、より広いツリートランクにして加工をより簡単に行えるようにできることである。当然のことながら、ツリーブランチの長さを増加させて、ツリーの下にある複雑な制御回路のための場所をあける。例えば、各ブランチは、10〜100以上のメモリピラーを有する。図５に示すツリー構造の１つの利点は、ダイオードがすべて同じ方向を向いているため加工が容易になることである。

ビット線が行を通り抜けた状態で隣接位置のツリーを基準にして、樹状構造は、その行位置においてツリーの半分または1つのツリー分オフセットされている。このオフセットは、位置508にあるタイプAツリーおよび位置510にあるタイプBツリーの２種類のツリーを表示することによって図５に示されている。このように２種類のツリー構造を使用する利点は、ツリーの間隔をあけてドライバ514に対してさらに広い空間をつくることによって、より太いまたはより広いツリートランクが可能になり、加工が容易になることである。このように、A-Bタイプツリー配置がある。A-Bタイプツリー配置では、このようにABAB … と続く。「F」の単位は、リソグラフィーの分解能に言及するために産業において一般に使用される。図５の構造では、行に沿った同じタイプのツリーの複数のツリートランク512間に、共通の2Fスペーシングというよりも4Fスペーシングが使用される。トランジスタは2Fごとではなく4Fごとに使用されるため、これによって製造が容易になる。

１つのトランクのみを使用して、ツリーのすべてのワード線に対する金属接続が行われる。それによって、マスクステップの数を減少させて、製造コストを減少させることができる。図５のツリー配置によって、制御回路はツリーの下に置かれる。さらに、各ツリーのトランク512には1つのトランジスタ516のみが示されているが、通常はより多くのトランジスタがある。しかし、そのトランクにおいてトランジスタの結合先となる特定のツリーが選択される。さらに、ツリーブランチは、多くのメモリセルをその中で含んでいるため一般に非常に長い。

図６は、ビット線504の平面図である。各ビット線504は垂直接続600を含む。垂直接続600は、ビット線を接続することによって回路を選択してアンペア回路を検知するためのものである。各ビット線の広さがFであり、各ビット線間のスペーシングがFであるため、ビット線504の間のスペーシングは2Fである。垂直接続間のスペーシングは4Fであり、制御回路の加工が容易化されている。垂直接続600の端部における各選択トランジスタは、4Fの間隔をあけられている。各ビット線は、シリコンに対して独立した接続を有する。それに対して、各ワード線はそのような接続を有していない。図７は、図６のビット線504の側面図であり、ツリー行の端部に垂直接続600を含む。明確にするために、垂直接続600の底部には選択トランジスタを示していない。次に、図８〜図１０において、メモリセル498の異なるツリー配置を参照しながら論じる。

図８には、ツリーのブランチが示されている。ツリーの各ブランチの上下にはメモリセル498が含まれており、各メモリセル498はビット線に接続されている。このように、各ブランチは、２層のメモリピラーまたはメモリセルに接続している。ビット線804の各々は、メモリピラーの1つの層を通じてワード線ブランチ802の1つの層のみに接続している。このように、図５に示される構成とは対照的に、ブランチは共有であるがビット線は共有ではない。図８は、三次元メモリ800の別の典型的な配置の断面図を示す。この配置は、ここに説明される相違を除いてメモリ配置500に類似している。

図８に示すように、層内の各ブランチは、メモリピラーの２つの層と、垂直に隣接する層内のビット線の２つの層に接続する。この場合、各ビット線は、ワード線ブランチの１つの層のみに接続する。従って、これらのブランチは共有されるがビット線は共有されない。ダイオードは、各メモリ層において方向を交替させる。

ワード線802は共有されるが、ビット線804は異なる層にあるメモリピラーによって共有されない。ビット線804はブランチの各層の上下に形成され、メモリセル498は各ブランチの上下に形成される。この場合、ダイオードは方向を交替させる。すなわち、垂直に隣接するメモリピラーのダイオードは、反対方向を向いている。他のスペーシングが使用される場合もあるが、タイプAトランクまたはタイプBトランクの行に沿ったトランク812の間のスペーシングは4Fである。前述したように、4Fのスペーシングによって製造上の制約が緩和される。図８に示すツリーは、図５と同じ方法でツリー行の方向に隣接位置でオフセットされる。しかし、図８の配置は、ブランチの数が半分しかないため、必要なマスクが少なくなることにより図５の配置よりも加工コストが減少する。

図９は、別の典型的なメモリツリー配置900を示す。この配置では、ワード線およびビット線902は、メモリセルまたはピラーによって共有される（前述したように、一番上と一番下のワード線を除く）。各ビット線902の上下にはメモリセル498があり、ワード線904の上下にはメモリセル498がある。図８とは対照的に、行位置908、910の各々は２層のビット線902を有する。ここで、４層のビット線を、同数のメモリセルのために使用する。このようにして、ビット線の数は半減し、それによって製造コストが減少する。位置908のタイプAツリーは、位置910におけるタイプBツリーのミラーイメージである。これらの２つのタイプのツリーは、ツリーの行に沿って交互に配置される。しかし、トランクは4Fではなく2F離れているため、ツリートランクを形成するのは困難である。しかし、ビット線およびワード線は共有されるため、ビット線の数は半減し、製造中にマスクが保存される。さらに、ビット線の端部(図示されていない)に接続された選択回路の数が減少する。ツリートランクの数は、図５および図８に示されるツリートランクの数と同じままである。各ツリーに接続されたメモリセル498の数も同様に同じままである。しかし、ツリートランクの位置はオフセットされない。図9では、複数のダイオードが、メモリピラーの垂直に隣接する各層で交互に配置されている。その構造は、図２の構造に相当する。

図9に示すように、一部のワード線（または、ブランチ）904の下には、メモリセル（または、ピラー）498が形成される。メモリセル498の下はビット線902である。一部のワード線904の上には、メモリセル498が形成されている。メモリセル498の上はビット線902である。また、一部のワード線904の上下には、メモリセル498が形成されている。単純化するために、図９には限られた数のメモリセル498のみを示しているが、実際にはさらに多くのメモリセルが形成されることに留意すべきである。さらに、用語「ブランチ」は、ここで使用される「ワード線」のことを意味する。

図１０は、別の典型的なメモリ配置1000を示す。このメモリ配置では、ブランチ（または、ワード線1004）およびビット線1002は共有される。位置1008および位置1010に関して、ツリートランク1012の位置はオフセットされる。タイプAツリーは、タイプBツリーのミラーイメージである。位置1008はタイプAツリーを含み、位置1010はタイプBツリーを含んでいる。これは、行内でタイプAツリーのトランク1012と次のタイプAツリーとの間に4Fスペーシングを見込んだものである。オフセットが原因で、最も近いタイプBトランクは4F以上離れている。また、セクション1011で注目されるように、トランク1012の主要なセクションは太いかまたは広い。しかし、加工を容易にするために、各トランク1012の一部のセクション1013は、メモリセル498と同じサイズでなければならない。これは、それらのセクションが、行に沿って2Fだけ間隔をあけたブランチの間に適合できるようにするためである。マスクステップを保存するために、トランクのセクションは、ビット線の端部で垂直接続600のセクションと同時に形成されることを、当該技術に熟練した人々は評価するであろう。

図１０を図５と比較すると、ビット線の数とツリートランクの数は同じであり、ツリーブランチの数は１つだけ増加し、メモリセル層の数は４から８に増加することが明らかになる。このように、ほんの概算としては、図５と比較して、図１０に示されるツリー構造を形成するには５つの追加マスクステップが必要である。メモリ容量は２倍になり、制御回路の複雑さは同様である。図１０では、タイプAツリーはタイプBツリーのミラーイメージである。オフセットによって、ツリートランクのセクション1011をより太くまたはより広くすることができる。図１０に示されるツリートランクは、位置1008、1010の各々でオフセットされる。トランクがより細くなっているセクション1013では、ブランチは十分な空間を有する（すなわち、2F）。それ以外の場所では、トランクは隣接するツリーでブランチとぶつかる。オフセットは、1つのツリータイプのトランクの厚いセクションに適合しており、別のツリータイプの隣接するツリーのデッドスペースに適合する。

読み取りまたは書き込みに使用するメモリセル（または、メモリピラー）498を選択するには、ビット線とツリーが選択される。例えば、選択されたビット線は高い状態にされ、選択されていないビット線は低い状態にされ、選択されたツリーは低い状態にされ、選択されたビット線に接続された選択されていないツリーは、これらを高い状態にすることによって保護される。図５、８、９、１０に示される構造については、保護が必要な選択されていないツリーは２行のツリーにある。同じ行、隣接する行、またはツリーアレイ全体にわたってのいずれかで２つ以上のビットに同時にアクセスするには、複数のビット線を選択する。望ましくは、行あたりまたは一対の行あたり１ビットのみを同時に選択して、センス増幅器の数を最小化する。あるいはまた、代わりにツリーにセンス増幅器を接続して、ツリーの行にある複数のビットにアクセスしてもよい。すなわち、各行は、ブロック内の1つのツリーと、センス増幅器用の行を選択する回路を備えたブロックに細分してもよい。

図１１は、行あたり、または一対の行あたり１ビットのみを同時に選択する場合の、集積回路またはチップ1100の一般的なレイアウトを示す図である。ツリーの行1104はツリーアレイ1108を形成する。ツリーアレイ1108の周辺にはセンス増幅器および行選択回路1106が形成されており、ツリーアレイ1108の底部には列選択回路1110が形成されている。タイプAツリーとタイプBツリー1102は、ツリーの行1104の方向に交互に配置されている。図５および図８の場合に関しては、AタイプとBタイプの位置には大きなオフセットがある。明確にするために、これは図１１には示されていない。同じビット線のセットが全体の行を通り抜けている状態では、1行に1000から10000以上のツリーが存在する場合がある。行の端部では、各ビット線は、シリコン選択検知増幅回路に独立して接続されている。望ましくは、各層のビット線の半分は行の一端に接続され、残りの半分は行の他端に接続される。これは、接続が必要なビット線において、寛大な4Fのスペーシングを許容するものである。各ツリーブランチの長さは約100メモリピラーであり、1つのツリーアレイの中に約100のツリー行がある。

ツリーの下に十分な空間がある場合、センス増幅器回路および選択回路1106は、周辺というよりもむしろアレイの下に配置することができ、ダイ領域の節約になる。ここで参照される図面は、縮尺を変更して描かれたものではないことに留意すべきである。

本発明を特定の実施例に関して説明したが、その変更と修正は、間違いなく当該技術に熟練した人々にとって明らかになることが予想される。したがって、添付の特許請求の範囲は、本発明の真の精神および適用範囲にあるすべてのそのような変更および修正を対象とするものとして解釈されることを目的とする。

先行技術による三次元メモリセル構造10を示す図である。 本発明の実施例によるメモリ構造100を示す図である。 本発明の別の典型的な実施例によるメモリ構造300を示す図である。 図２に示すMIM RRAMスタック110、120の各々についてのエネルギー線図である。 図２に示すMIM RRAMスタック110、120の各々についてのエネルギー線図である。 三次元メモリ配置500の典型的な配置の断面図である。 ツリー行の端部における垂直接続600の点を含むビット線504の平面図である。 図６のビット線504の側面図である。 三次元メモリ800のツリーの配置を示す図である。 三次元メモリ900のツリーの配置を示す図である。 三次元メモリ1000のツリーの配置を示す図である。 メモリアレイ1100の一般的なレイアウトを示す図である。

符号の説明

100…メモリ構造、102…ビット線、104,114,124…粘着層、106,116…接触層、
108…ダイオード、109,119…障壁層、110…MIM RRAMスタック、111…ピラー、
112…ワード線、117…ピラー、118…ダイオード、120…MIM RRAMスタック、
122…ビット線、160…金属層、162…絶縁体層、164…金属層、166…金属層、
168…絶縁体層、170…金属層、
300…メモリ構造、302…ビット線、304,314,324…粘着層、306…接触層、
308…ダイオード、310…MIS RRAMスタック、311…ピラー、312…ワード線、
316…障壁層、318…ダイオード、320…MIS RRAMスタック、321…ピラー、
322…ビット線、360…金属層、362…絶縁体層、364…半導体層、366…半導体層、
368…絶縁体層、370…金属層、
400…パルスがない場合のエネルギー線図、
402…キャリアフローの方向、
404…絶縁体層、
406…書き込み動作中のエネルギー線図、
408…金属ー絶縁体インタフェース、
410…捕獲電荷が残る間のエネルギー線図、
412…電荷が拡散するときのエネルギー線図、
414…電荷が一掃されたときのエネルギー線図、
498…メモリセル、500…三次元メモリ配置、501,503,505,507,509…メモリツリー、
502…ピラー、504…ビット線、506…ワード線、512…トランク、514…ドライバ、
516…トランジスタ、600…垂直接続、
800…メモリツリー配置、802…ワード線、804…ビット線、812…トランク、
900…メモリツリー配置、902…ビット線、904…ワード線、
1000…メモリツリー配置、1002…ビット線、1004…ワード線、1012…ツリートランク、
1100…集積回路、1102…ツリー、1104…ツリーの行、
1106…センス増幅器および行選択回路、1108…ツリーアレイ、1110…列選択回路。

Claims (41)

1. ビット線またはワード線によって分離され、垂直にスタックされた第１および第２のメモリピラーを有するメモリ構造であって、前記第１のメモリピラーは、
   第１の電流方向を有する第１のダイオードと、
   前記第１のダイオードの下にかつビット線またはワード線の上に形成され、前記第１および第２のピラーを分離する、第１の単極書き換え可能抵抗ランダムアクセスメモリ（RRAM）スタックとを含み、
   前記第２のメモリピラーは、
   第１の電流方向とは反対方向である第２の電流方向を有するように位置付けられた第２のダイオードと、
   前記第２のダイオードの下に形成された第２の単極書き換え可能RRAMスタックとを含むメモリ構造。
2. 前記メモリ構造はさらに、前記第１のダイオードの上に形成された第１のビット線と、前記第２のピラーの下部にかつ前記第２のスタックの下に形成された第２のビット線とを有することを特徴とする、請求項１記載のメモリ構造。
3. 前記メモリ構造はさらに、前記第１のダイオードと前記第１のビット線との間に形成された第１の接触層と、前記ワード線と前記第２のダイオードとの間に形成された第２の接触層とを有することを特徴とする、請求項２記載のメモリ構造。
4. 前記メモリ構造はさらに、前記第１のビット線と前記第１の接触層との間に形成された第１の粘着層を有することを特徴とする、請求項３記載のメモリ構造。
5. 前記メモリ構造はさらに、前記第２のビット線の下に形成された第２の粘着層を有することを特徴とする、請求項２記載のメモリ構造。
6. 前記メモリ構造はさらに、前記第１のスタックと前記第１のダイオードとの間に形成された第１の障壁層と、前記第２のスタックと前記第２のダイオードとの間に形成された第２の障壁層とを有することを特徴とする、請求項１記載のメモリ構造。
7. 前記メモリ構造は、前記第１および第２の単極書き換え可能RRAMスタックが、それぞれ金属-絶縁体-金属（MIM）で作られていることを特徴とする、請求項１記載のメモリ構造。
8. 前記メモリ構造は、前記第１および第２のMIMの各々に含まれる絶縁体が、ドープSi₃N₄、ドープSiO₂、NiO、ZrO₂、HfO₂、TiO₂、Cu₂O、またはPCMOから成るグループから選択されることを特徴とする、請求項７記載のメモリ構造。
9. 前記メモリ構造は、前記第１および第２のMIMの各々に含まれる絶縁体が、複数の異なる絶縁層から成ることを特徴とする、請求項７記載のメモリ構造。
10. 前記メモリ構造は、MIMに含まれる金属が、それぞれ異なる組成でできていることを特徴とする、請求項７記載のメモリ構造。
11. 前記メモリ構造は、前記第１および第２のダイオードが、多結晶シリコンから成ることを特徴とする、請求項７記載のメモリ構造。
12. 前記メモリ構造は、前記絶縁体が、抵抗の変調を引き起こす、電荷の不揮発性トラッピングのための捕獲電荷を含むことを特徴とする、請求項７記載のメモリ構造。
13. 前記メモリ構造は、前記第１および第２のMIMの各々に含まれる金属が、それぞれ少なくとも部分的にPt、Ir、Pd、Ru、またはRhから成ることを特徴とする、請求項７記載のメモリ構造。
14. 前記メモリ構造は、前記第１および第２の単極書き換え可能RRAMスタックが、それぞれ金属-絶縁体-半導体（MIS）で作られていることを特徴とする、請求項１記載のメモリ構造。
15. 半導体制御回路の上部に位置付けられたメモリツリーで構成される三次元メモリ配置であって、
    第１のタイプのメモリツリーを含む複数のメモリツリーの少なくとも1行と、
    対応するメモリツリーを半導体制御回路に接続する１つのツリートランクを有しおよび、複数の層の各々における少なくとも１つのブランチが、前記ツリーの前記トランクを通じた前記半導体制御回路への共通の垂直接続を共有するワード線を複数の層において定める複数のブランチを有する各ツリーと、
    各々が前記半導体制御回路に独立して接続されており、前記メモリツリーの行にあるすべてのツリーによって共有される、前記ワード線に対してほぼ垂直に形成された少なくとも1つの層における複数のビット線と、
    ワード線とビット線の交点に形成された複数の層における複数の単極書き換え可能メモリピラーとを有する三次元メモリ配置。
16. 前記三次元メモリ配置は、少なくとも１本の前記ワード線がトランクの各反対側に延びていることを特徴とする、請求項１５記載の三次元メモリ配置。
17. 前記三次元メモリ配置は、前記複数のメモリピラーの各々が、ダイオードおよび書き換え可能RRAMスタックを有することを特徴とする、請求項１５記載の三次元メモリ配置。
18. 前記三次元メモリ配置は、前記ダイオードが、多結晶シリコンから成ることを特徴とする、請求項１７記載の三次元メモリ配置。
19. 前記三次元メモリ配置は、すべての前記メモリピラーの前記ダイオードが、同じ方向を向いていることを特徴とする、請求項１７記載の三次元メモリ配置。
20. 前記三次元メモリ配置は、前記RRAMスタックの各々が、金属-絶縁体-金属（MIM）で作られていることを特徴とする、請求項１７記載の三次元メモリ配置。
21. 前記三次元メモリ配置は、前記RRAMスタックの各々が、金属-絶縁体-半導体（MIS）で作られていることを特徴とする、請求項１７記載の三次元メモリ配置。
22. 前記三次元メモリ配置は、各トランクがタングステンで作られていることを特徴とする、請求項１５記載の三次元メモリ配置。
23. 前記三次元メモリ配置は、前記メモリピラーが前記複数のブランチの上下に形成されているとともにダイオードを有し、前記複数のブランチの上部に形成される前記メモリピラーの前記ダイオードが、前記複数のブランチの下に形成される前記メモリピラーの前記ダイオードの方向とは反対の方向を指していることを特徴とする、請求項１５記載の三次元メモリ配置。
24. 前記三次元メモリ配置は、前記メモリピラーが前記複数のビット線の上下に形成されているとともにダイオードを有し、前記複数のビット線の上部に形成される前記メモリピラーの前記ダイオードが、前記複数のビット線の下に形成される前記メモリピラーの前記ダイオードの方向とは反対の方向を指していることを特徴とする、請求項１５記載の三次元メモリ配置。
25. 前記三次元メモリ配置は、複数のメモリツリーの少なくとも１行は第２のタイプのメモリツリーを含み、前記第１および第２のタイプのメモリツリーは互いに隣接して位置付けられていることを特徴とする、請求項１５記載の三次元メモリ配置。
26. 前記三次元メモリ配置は、前記第１および第２のタイプのメモリツリーのビット線は共有されることを特徴とする、請求項２５記載の三次元メモリ配置。
27. 前記三次元メモリ配置は、前記第１および第２のタイプのメモリツリーのワード線は共有されることを特徴とする、請求項２５記載の三次元メモリ配置。
28. 前記三次元メモリ配置は、前記第１および第２のタイプのメモリツリーのビット線およびワード線は共有されることを特徴とする、請求項２５記載の三次元メモリ配置。
29. 前記三次元メモリ配置は、前記第１のタイプのメモリツリーは、前記第２のタイプのメモリツリーからオフセットされていることを特徴とする、請求項２５記載の三次元メモリ配置。
30. 前記三次元メモリ配置は、第１のタイプのメモリツリーのトランクから次の隣接する第１のタイプのメモリツリーのトランクまでの距離は4Fであることを特徴とする、請求項２５記載の三次元メモリ配置。
31. 前記三次元メモリ配置は、前記第２のタイプのメモリツリーが、前記第１のタイプのメモリツリーのミラーイメージであることを特徴とする、請求項２５記載の三次元メモリ配置。
32. 前記三次元メモリ配置は、前記配置が、前記第１のタイプのメモリツリーと前記第２のタイプのメモリツリーが交互に繰り返すことを含むことを特徴とする、請求項２５記載の三次元メモリ配置。
33. メモリピラーを有するメモリアレイ製造方法であって、
    導電層を形成するステップと、
    ビット線またはワード線の第１の層を形成するための第１のエッチングステップと、
    第１のSiO₂層を形成するステップと、
    化学的機械的平坦化（CMP）を行うステップと、
    書き換え可能RRAMスタックメモリ層を形成するステップと、
    第１の電流方向を有するダイオードを形成するためにダイオード層を形成するステップと、
    形成されたメモリ層およびダイオード層をエッチングする第２のエッチングステップと、
    ピラーを形成するステップと、
    第２のSiO₂層を形成するステップと、
    CMPを実行するステップと、
    を含むことを特徴とするメモリアレイ製造方法。
34. 前記メモリアレイ製造方法はさらに、前記ダイオード層と前記メモリ層との間に障壁層を形成するステップを含むことを特徴とする、請求項３３記載のメモリアレイ製造方法。
35. 前記メモリアレイ製造方法はさらに、前記第２のエッチングステップの前に硬質停止層として使用される接触層を形成するステップと、前記硬質停止層を平坦化するステップを含むことを特徴とする、請求項３３記載のメモリアレイ製造方法。
36. 前記メモリアレイ製造方法はさらに、前記第２のエッチングステップの前に接触層と犠牲硬質停止層を形成するステップと、前記硬質停止層を平坦化するステップと、硬質停止層を除去するためのエッチングステップとを含むことを特徴とする、請求項３３記載のメモリアレイ製造方法。
37. 前記メモリアレイ製造方法はさらに、
    前記導電層を形成するステップの前に第３のSiO₂層を形成するステップと、
    形成した前記第３のSiO₂層を平坦化するステップと、
    粘着層を形成するステップと、
    を含むことを特徴とする、請求項３３記載のメモリアレイ製造方法。
38. 前記メモリアレイ製造方法はさらに、前記ダイオードの層を形成するステップを、ダイオード層を形成して前記第１の電流方向と反対の第２の電流方向を有するダイオードを形成するステップと置き換える以外は、請求項３３のステップを繰り返すステップを含むことを特徴とする、請求項３５記載のメモリアレイ製造方法。
39. ビット線の上に形成される第１のメモリピラーを有するメモリ構造であって、前記第１のメモリピラーは、
    第１の単極書き換え可能抵抗ランダムアクセスメモリ（RRAM）スタックと、
    第１の電流方向を有し、前記第１のスタックの上に形成される第１のダイオードと、
    前記第１のメモリピラーの上に形成されるワード線とを含むメモリ構造。
40. 前記メモリ構造は、前記単極書き換え可能RRAMスタックが、金属-絶縁体-金属（MIM）で作られていることを特徴とする、請求項３９記載のメモリ構造。
41. 前記メモリ構造はさらに、前記ワード線の上に形成される第２のメモリピラーを有し、前記第２のメモリピラーは、
    前記ワード線の上に形成された第２の単極書き換え可能RRAMスタックと
    前記第１の電流方向とは反対方向である第２の電流方向を有するように位置付けられているとともに、前記第２のスタックの上に形成された第２のダイオードとを含むことを特徴とする、請求項４０記載のメモリ構造。

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