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JP5023167B2 - スピンｍｏｓトランジスタを用いた不揮発性メモリ回路 - Google Patents

スピンｍｏｓトランジスタを用いた不揮発性メモリ回路 Download PDF

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Description

本発明は、スピンＭＯＳトランジスタを用いた不揮発性メモリ回路に関する。
近年の微細化技術の進展に伴い、ＬＳＩ(Large Scale Integration)の消費電力が大きくなり、半導体メモリの待機時の消費電力が無視できなくなっている。ＬＳＩにおいて使用しない部分は電源を切断し、使用する部分だけ電源を入れるパワーゲーティング技術が使用される。半導体のＣＭＯＳ技術によってメモリ回路を作製する場合、情報を記憶するメモリとして揮発性のＳＲＡＭ(Static Random Access Memory)が用いられる。ＳＲＡＭは揮発性のため、待機時にも電源を切断できないため消費電力が大きくなる。また、ＳＲＡＭは揮発性のために突然の電源の切断のときにメモリ情報が消失してしまう。大量のＳＲＡＭを使用している場合、動作をしていないときでもリーク電流による消費電力が大きくなってしまう。そのため、低消費電力化および高集積化しにくい回路となる。更に、ＳＲＡＭは電源を切ると情報が失われてしまう揮発性メモリであるため、電源投入をする毎に外部メモリに蓄えていた情報を書き込む必要がある。このため、電源投入時に手間と時間がかかるという課題がある。また、電源切断時に情報を蓄えておくための外部メモリを確保しておく必要があり、外部メモリのために消費電力および容積が必要になるという問題がある。このため、システム全体での高集積化および低消費電力化を妨げる要因の一つとなっている。
現在の半導体技術を基にした不揮発性メモリ回路として、抵抗変化型の不揮発性メモリが提案されている。抵抗変化型の不揮発性メモリは、電源を立ち上げたときに半導体メモリであるＳＲＡＭに情報を記憶させる。不揮発性メモリは電源を切っても情報が蓄えられているので、読出しまたは書き込み動作をしないときは電源を切断することができる。すなわち、ＬＳＩに不揮発性メモリを用いると容易にパワーゲーティングが行える。そのため、抵抗変化型の不揮発性メモリが注目されている。
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究開発が盛んに行われ、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と強磁性体とを結合したスピントランジスタが注目されている。
強磁性体は不揮発性のメモリ機能を持つことができるため、不揮発性メモリとして使用すれば、パワーゲーティング技術やメモリのバックアップに応用することが期待される。不揮発性メモリとして強磁性トンネル接合（ＭＴＪ）素子を用いた不揮発性メモリ回路が提案されている（例えば、特許文献１参照）。
特開２００７−５２８７９号公報
特許文献１に記載の不揮発性メモリ回路においては、ＭＴＪ素子がインバーターループ内にＭＯＳトランジスタと直列に接続されるため、動作マージンが大幅に下がり、高い信頼性が得られない。
また、ＭＴＪ素子を用いた不揮発性メモリ回路では、電源立ち上げ時にＭＴＪ素子の抵抗値によりメモリの記憶内容が決まる。しかしながら、電源電圧が低いときはＭＯＳトランジスタの抵抗が非常に大きいため、ＭＴＪ素子の抵抗値の影響が非常に小さい。そのため、電源電圧が低いときにＭＯＳトランジスタの抵抗値のばらつきにより誤動作を引き起こしやすく、高い信頼性が得られない。
本発明は上記事情を考慮してなされたものであって、信頼性の高い不揮発性メモリ回路を提供することを目的とする。
本発明の第１の態様による不揮発性メモリ回路は、ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｎ型ＭＯＳトランジスタと、を備えていることを特徴とする。
また、本発明の第２の態様による不揮発性メモリ回路は、ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型スピンＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｐ型ＭＯＳトランジスタと、を備えていることを特徴とする。
また、本発明の第３の態様による不揮発性メモリ回路は、ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｎ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｎ型スピンＭＯＳトランジスタと、を備えていることを特徴とする。
また、本発明の第４の態様による不揮発性メモリ回路は、ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｐ型スピンＭＯＳトランジスタと、ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｐ型スピンＭＯＳトランジスタと、を備えていることを特徴とする。
本発明によれば、信頼性の高い不揮発性メモリ回路を提供することができる。
第１実施形態による不揮発性メモリ回路のメモリセルを示す回路図。 メモリセルに記憶された情報の状態を判定するための第１の方法を示すタイミングチャート。 メモリセルに記憶された情報の状態を判定するための第１の方法を示すタイミングチャート。 図４（ａ）は第１実施形態における電源立ち上げ時のシミュレーション結果を示す図、図４（ｂ）は比較例における電源立ち上げ時のシミュレーション結果を示す図。 第１実施形態の比較例による不揮発性メモリ回路のメモリセルを示す回路図。 第１実施形態における書き込み方法の第１具体例を説明するタイミングチャート。 パストランジスタとスピンＭＯＳトランジスタとの接続点の電圧を説明する特性図。 第１実施形態における書き込み方法の第２具体例を説明するタイミングチャート。 第２実施形態による不揮発性メモリ回路のメモリセルを示す回路図。 第２実施形態における書き込み方法を説明するタイミングチャート。 第３実施形態による不揮発性メモリ回路のメモリセルを示す回路図。 第３実施形態における書き込み方法を説明するタイミングチャート。 第４実施形態による不揮発性メモリ回路のメモリセルを示す回路図。 第４実施形態における書き込み方法を説明するタイミングチャート。 第５実施形態の不揮発性メモリ回路を示す回路図。
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
また、信号の電圧において、高電圧をＨレベル、低電圧をＬレベルとする。Ｈレベルは、電源電圧Ｖｄｄの半分より高い電圧を表し、Ｌレベルは、電源電圧Ｖｄｄの半分より低い電圧を表す。
（第１実施形態）
本発明の第１実施形態による不揮発性メモリ回路のメモリセルを図１に示す。この実施形態の不揮発性メモリ回路は、メモリセル１を備え、このメモリセル１は、メモリ部１０と、ｎ型ＭＯＳトランジスタからなる２つのパストランジスタ２１、２２とを備えている。
メモリ部１０は、ｐ型ＭＯＳトランジスタ１１、１５と、ｎ型スピンＭＯＳトランジスタ１２、１６とを備えている。ｐ型ＭＯＳトランジスタ１５は、ｐ型ＭＯＳトランジスタ１１と略同じ電気的特性を有し、ｎ型スピンＭＯＳトランジスタ１６は、ｎ型スピンＭＯＳトランジスタ１２と略同じ電気的特性を有している。ここで、「略同じ電気的特性を有している」とは、同じサイズのトランジスタの電気的特性がスペックによって決まる許容範囲にあることを意味する。
スピンＭＯＳトランジスタ（スピンＭＯＳＦＥＴともいう。以降同じ。）は、通常のＭＯＳトランジスタ（ＭＯＳＦＥＴ）構造のソース電極およびドレイン電極にそれぞれ強磁性層を備えている。ソース電極およびドレイン電極に設けられた２つの強磁性層の磁化の向きによりスピンＭＯＳトランジスタの特性が異なり、かつメモリ機能を有している。すなわち、ソース電極およびドレイン電極に設けられた２つの強磁性層の互いの磁化の向きにより、２つの強磁性層間の抵抗値が異なる。ソース電極およびドレイン電極に設けられた２つの強磁性層の一方は他方に比べて、ソース電極とドレイン電極間にスピン偏極した電流を流した場合に磁化の向きが反転し易く、磁化フリー層（またはフリー層）と呼ばれ、他方は磁化の向きが反転しにくく、磁化固定層（またはピン層）と呼ばれる。このスピンＭＯＳトランジスタにおけるソース電極およびドレイン電極の強磁性層の磁化の向きは略平行か略反平行のいずれかになっており、これに応じて２つの強磁性層間の抵抗も低抵抗状態か高抵抗状態になっている。なお、ソース電極またはドレイン電極の強磁性層が非磁性層を挟んで強磁性層が積層された積層構造を有する場合における磁化の向きは、ソース電極またはドレイン電極が形成される半導体基板または半導体層に最も近い強磁性層の磁化の向きを意味する。
ｐ型ＭＯＳトランジスタ１１、１５のそれぞれのソースはノード３１に接続され、ｎ型スピンＭＯＳトランジスタ１２、１６のそれぞれのソースはノード３２に接続されている。ｐ型ＭＯＳトランジスタ１１およびｎ型スピンＭＯＳトランジスタ１２のそれぞれのドレインはノード３３に接続され、ｐ型ＭＯＳトランジスタ１５およびｎ型スピンＭＯＳトランジスタ１６のそれぞれのドレインはノード３４に接続されている。また、ｐ型ＭＯＳトランジスタ１１およびｎ型スピンＭＯＳトランジスタ１２のそれぞれのゲートはノード３４に接続され、ｐ型ＭＯＳトランジスタ１５およびｎ型スピンＭＯＳトランジスタ１６のそれぞれのゲートはノード３３に接続されている。
パストランジスタ２１、２２は、略同じ電気的特性を有している。パストランジスタ２１のソースおよびドレインの一方はノード３３に接続され、他方はノード５１に接続されている。パストランジスタ２２のソースおよびドレインの一方はノード３４に接続され、他方はノード５２に接続されている。また、パストランジスタ２１、２２のそれぞれのゲートはノード４１に接続されている。ノード４１はメモリセル１を選択するための配線、例えばワード線に接続され、ノード５１、５２はメモリセル１に記憶された情報が読み出される配線、例えば２つのビット線に接続されている。
なお、本実施形態においては、２つのスピンＭＯＳトランジスタ１２、１６は、一方のスピンＭＯＳトランジスタが低抵抗状態で、他方のスピンＭＯＳトランジスタが高抵抗状態であるように設定されている。例えば、以降の説明においては、スピンＭＯＳトランジスタ１２が高抵抗状態、スピンＭＯＳトランジスタ１６が低抵抗状態となるように設定している。
次に、電源を投入した場合における第１実施形態のメモリセル１の立ち上がり動作特性を、図２を参照して説明する。ノード３１の電圧をＶｓｐ、ノード３２の電圧をＶｇ、ノード３３の電圧をＶ１、ノード３４の電圧をＶ２とする。図２の横軸は時間を表わし、縦軸は電圧を示す。
ノード３１からノード３２までの間に流れる電流は、スピンＭＯＳトランジスタ１２を流れる経路と、スピンＭＯＳトランジスタ１６を流れる経路の２通りの電流経路がある。上述したように、本実施形態においては、スピンＭＯＳトランジスタ１２が高抵抗状態であり、スピンＭＯＳトランジスタ１６が低抵抗状態であるように設定されているため、スピンＭＯＳトランジスタ１２を通る経路は電流が流れにくく、スピンＭＯＳトランジスタ１６を通る経路は電流が流れ易い。
図２において、ノード３１に供給される電圧Ｖｓｐをほぼ電源電圧Ｖｄｄになるように設定する。そして、立ち上がり時に、ノード３２に供給される電圧Ｖｇが電源電圧Ｖｄｄから徐々に下げ、略一定値（基準電圧ＧＮＤ）になるようにする。なお、電圧降下は３×１０９Ｖ／ｓより遅い速度で行うことが好ましい。ノード３２の電圧Ｖｇが動作開始から略一定値になるまでの時間をτ２とする。供給電圧Ｖｇを下げていく過程で、ノード３３、３４の電圧Ｖ１、Ｖ２は徐々に電圧差が大きくなる。動作開始から電圧Ｖ１とＶ２の電圧差が大きくなり始める時間をτ１とする。
メモリ部１０に記憶された情報の状態を時間τ２以降に判定すると、ノード３３の電圧Ｖ１はＨレベル（高電圧レベル）となり、ノード３４の電圧Ｖ２はＬレベル（低電圧レベル）となる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ部１０に記憶された情報の状態は変わらない。
上述の説明と異なり、図１に示すスピンＭＯＳトランジスタ１２を低抵抗状態、スピンＭＯＳトランジスタ１６を高抵抗状態に設定する。すると、上記と同様の手順により動作させた場合、メモリ部１０に記憶された情報の状態を時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＬレベルとなり、ノード３４の電圧Ｖ２がＨレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ部１０に記憶された情報の状態は変わらない。
このように、本実施形態のメモリセルは、スピンＭＯＳトランジスタ１２、１６の抵抗状態により、２値のメモリ状態を取ることが可能となり、２値の不揮発性メモリセルとなる。
上記の説明では、メモリ部１０に記憶された情報の状態を判定するために、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄに固定し、ノード３２の電圧Ｖｇを電源電圧Ｖｄｄから基準電圧ＧＮＤまで下げる方法を用いた。しかし、図３に示すように、ノード３２の電圧Ｖｇを基準電圧ＧＮＤに固定し、ノード３１の電圧Ｖｓｐを基準電圧ＧＮＤから電源電圧Ｖｄｄまで上げる、という方法を用いても構わない。この場合も、電圧上昇は３×１０９Ｖ／ｓより遅い速度で行うことが好ましい。
本実施形態によるメモリセルと、比較例によるメモリセルの電源立ち上げ時のシミュレーション結果を図４（ａ）、４（ｂ）にそれぞれ示す。この比較例のメモリセルは、図５に示すように、本実施形態のメモリセル１においてｎ型スピンＭＯＳトランジスタ１２、１６を通常のｎ型ＭＯＳトランジスタ１３、１７に置き換えるとともに、ＭＯＳトランジスタ１３とノード３２との間にＭＴＪ素子１４を設け、ＭＯＳトランジスタ１７とノード３２との間にＭＴＪ素子１８を設けた構成を有している。なお、ＭＯＳトランジスタ１３、１７は略同一の電気特性を有し、ＭＴＪ素子１４、１８は略同一の電気特性を有している。図４（ａ）、４（ｂ）からわかるように、本実施形態は、比較例に比べて、電圧差が大きくなり始める時間τ１が小さいため、メモリ部１０に記憶された情報の状態が早く安定し、素子の特性ばらつきや電気的ノイズに対して安定な不揮発性メモリ回路となる。
本実施形態において、スピン注入磁化反転（Spin torque transfer switching）によりスピンＭＯＳトランジスタ１２、１６の抵抗状態を決めるために、スピンＭＯＳトランジスタ１２、１６に、フリー層の磁化が反転することの可能な電流（磁化反転電流）以上の電流を流す。低抵抗状態にするための磁化反転電流の向きは、高抵抗状態にするための磁化反転電流の向きとは逆向きとなる。そのため、スピンＭＯＳトランジスタ１２、１６に両方向の電流を流すことが必要になる。通常のＭＯＳトランジスタにおいては、電流を流す向きは一方向だけであるが、本実施形態の不揮発性メモリ回路においては、スピンＭＯＳトランジスタ１２、１６に両方向の電流を流すことが可能となる。
次に、本実施形態のメモリセル１の書き込み方法を、図６を参照して説明する。
図６は、スピンＭＯＳトランジスタ１２およびスピンＭＯＳトランジスタ１６にスピン注入磁化反転させるための波形図を示す。図６において、図２に示すノード５１の電圧をＶｂｉｔ１、ノード５２の電圧をＶｂｉｔ２、ノード３２の電圧Ｖｇ、スピンＭＯＳトランジスタ１２を流れる電流をＩ１、スピンＭＯＳトランジスタ１６を流れる電流をＩ２とする。なお、電流Ｉ１および電流Ｉ２は、スピンＭＯＳトランジスタからノード３２に電流が流れる向きをそれぞれ正とする。図６の横軸は時間を表わし、縦軸は各電圧を表わす。
ノード４１には電源電圧Ｖｄｄが印加され、ノード５１の電圧Ｖｂｉｔ１およびノード３２の電圧Ｖｇは最初に基準電圧ＧＮＤとし、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄとする。すると、ノード３４の電圧Ｖ２が電源電圧Ｖｄｄ、ノード３３の電圧Ｖ１が基準電圧ＧＮＤになり安定する。
その後、図６に示すように、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄとする（時刻ｔ１）。すると、ノード５１からパストランジスタ２１およびスピンＭＯＳトランジスタ１２を通ってノード３２に電流Ｉ１が流れ、電源電圧Ｖｄｄがパストランジスタ２１と、スピンＭＯＳトランジスタ１２に直列に印加される。ノード３３の電圧Ｖ１は、図７に示すようにパストランジスタ２１とスピンＭＯＳトランジスタ１２のＩｄｓ−Ｖｄｓ特性により決まる。このため、ノード３３の電圧Ｖ１はスピンＭＯＳトランジスタ１６の閾値電圧Ｖｔｈに比べて小さい電圧となる。ここで、ＩｄｓはＭＯＳトランジスタのソース−ドレイン間の電流、ＶｄｓはＭＯＳトランジスタのソース−ドレイン間の電圧を表す。電圧Ｖ１がスピンＭＯＳトランジスタ１６の閾値電圧Ｖｔｈに比べて小さい電圧となりかつノード３３がスピンＭＯＳトランジスタ１６のゲートに接続されているため、スピンＭＯＳトランジスタ１６はＯＦＦ状態となり、ノード３４の電圧Ｖ２は電源電圧Ｖｄｄに近い、高い電圧に維持される。このとき、ｐ型ＭＯＳトランジスタ１１のゲートに印加される電圧Ｖ２が、電源電圧Ｖｄｄに近い高電圧のため、ｐ型ＭＯＳトランジスタ１５にほとんど電流が流れない。
次に、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤとする（図６の時刻ｔ２）。すると、スピンＭＯＳトランジスタ１２には電流が流れなくなる。その後、ノード３２の電圧Ｖｇを電源電圧Ｖｄｄとする（図６の時刻ｔ３）。すると、ノード３２からスピンＭＯＳトランジスタ１６およびパストランジスタ２２を通ってノード５２に負の電流Ｉ２が流れる。その後、ノード３２の電圧Ｖｇを基準電圧ＧＮＤとする（図６の時刻ｔ４）。すると、スピンＭＯＳトランジスタ１６には電流が流れなくなる。
上記の方法により、スピンＭＯＳトランジスタ１２に正の電流Ｉ２、スピンＭＯＳトランジスタ１６に負の電流Ｉ２を流すことができるため、スピン注入磁化反転によりスピンＭＯＳトランジスタ１２、１６の抵抗状態を決めること、すなわち書き込みを行うことができる。なお、図６における電圧Ｖｂｉｔ１と電圧Ｖｂｉｔ２に印加する電圧を入れ替えると、スピンＭＯＳトランジスタ１２に負の電流Ｉ１、スピンＭＯＳトランジスタ１６に正の電流Ｉ２を流すことができる。
以上説明したように、本実施形態ではｎ型スピンＭＯＳトランジスタ１２およびｎ型スピンＭＯＳトランジスタ１６に逆向きの磁化反転電流を流すことができるため、スピンＭＯＳトランジスタ１２とスピンＭＯＳトランジスタ１６の抵抗状態を相補的にすることができる。
本実施形態では、図６に示すように、ｎ型スピンＭＯＳトランジスタ１６にスピン注入電流を流し始めるときに、過渡的に絶対値の大きな負の電流が流れる。スピン注入磁化反転においては、ピン層からフリー層にスピン注入電流を流す向きの方が大きな磁化反転電流を要するため、ソース電極の強磁性層がピン層、ドレイン電極の強磁性層がフリー層となるようにスピンＭＯＳトランジスタを構成することが、より望ましい。
上記書き込み方法では、各ノードに印加する電圧を電源電圧Ｖｄｄと基準電圧ＧＮＤを用いて、スピン注入電流を流した。この方法においては、大きな電流を流すために電圧の異なる電源を用意しなくてすみ、電源回路が小さく、高集積化に向いた方法となる。
上記書き込み方法では、電源電圧Ｖｄｄを用いたが、電源電圧Ｖｄｄより高い電圧をノード５１、５２、３２に印加しても構わない。また、上記の書き込み方式では、基準電圧ＧＮＤを用いたが、基準電圧ＧＮＤより低い電圧をノード５１、５２、３２に印加しても構わない。
また、上記書き込み方法では、スピンＭＯＳトランジスタ１２に正の電流を流す手順を先にしたが、図８に示すように負の電流を流す手順を先に行ってもかまわない。すなわち、ノード４１に電源電圧Ｖｄｄを印加し、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄに、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤにする。この状態で、ノード３２の電圧Ｖｇを電源電圧Ｖｄｄにすると（図８の時刻ｔ１）、ノード３２からスピンＭＯＳトランジスタ１６およびパストランジスタ２２を通ってノード５２に負の電流Ｉ２が流れる。その後、ノード３２の電圧Ｖｇを基準電圧ＧＮＤにすると（図８の時刻ｔ２）、スピンＭＯＳトランジスタ１６には電流Ｉ２が流れなくなる。次に、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤ、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄにした後、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄにすると（図８の時刻ｔ３）、ノード５１、パストランジスタ２１およびスピンＭＯＳトランジスタ１２を通ってノード３２に正の電流Ｉ１が流れる。この電流Ｉ１は、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤにすることにより、流れなくなる。
以上説明したように、第１実施形態によれば、不揮発性メモリ素子としてスピンＭＯＳトランジスタを用いているので、ＭＴＪ素子を用いた場合と異なり、動作マージンの低下を抑制することができるとともにＭＯＳトランジスタの抵抗値のばらつきによる誤動作を抑制することができる。
また、第１実施形態によれば、スピンＭＯＳトランジスタを同一プロセスにより作製することにより、電気特性のばらつきを非常に小さくすることが可能になるため、高い歩留りの不揮発性メモリ回路を得ることができる。
（第２実施形態）
次に、本発明の第２実施形態による不揮発性メモリ回路を図９に示す。第２実施形態の不揮発性メモリ回路は、メモリセル１Ａを備えている。このメモリセル１Ａは、図１に示す第１実施形態のメモリセル１において、メモリ部１０をメモリ部１０Ａに置き換えるとともに、ｎ型のＭＯＳトランジスタからなるパストランジスタ２１、２２をｐ型ＭＯＳトランジスタからなるパストランジスタ２１Ａ、２２Ａに置き換えた構成となっている。メモリ部１０Ａは、第１実施形態のメモリ部１０において、ｐ型ＭＯＳトランジスタ１１、１５をｐ型スピンＭＯＳトランジスタ１１Ａ、１５Ａに置き換えるとともに、ｎ型スピンＭＯＳトランジスタ１２、１６をｎ型ＭＯＳトランジスタ１２Ａ、１６Ａに置き換えた構成となっている。ｐ型スピンＭＯＳトランジスタ１１Ａ、１５Ａは略同じ電気特性を有し、ｎ型ＭＯＳトランジスタ１２Ａ、１６Ａは略同じ電気特性を有している。また、パストランジスタ２１Ａ、２２Ａは略同じ電気特性を有している。
第２実施形態においても第１実施形態と同様に、スピンＭＯＳトランジスタ１１ＡおよびスピンＭＯＳトランジスタ１５Ａは、一方が低抵抗状態で、他方が高抵抗状態であるように設定されている。例えば、電源の立ち上がりにおいて、スピンＭＯＳトランジスタ１１Ａを低抵抗状態に設定し、スピンＭＯＳトランジスタ１５Ａを高抵抗状態に設定する。そして、図２に示す場合と同様の方法で電圧を印加する。すなわち、ノード３１、３２の電圧Ｖｓｐ、Ｖｇを電源電圧Ｖｄｄにし、その後、ノード３１の電圧Ｖｓｐを徐々に基準電圧ＧＮＤに引き下げる。メモリ部１０Ａに記憶された情報の状態を、時間τ２以降に判定すると、ノード３３の電圧Ｖ１はＨレベルとなり、ノード３４の電圧Ｖ２はＬレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ部１０Ａに記憶された情報の状態は変わらない。
なお、スピンＭＯＳトランジスタ１１Ａが高抵抗状態、スピンＭＯＳトランジスタ１５Ａが低抵抗状態に設定し、図３に示す場合と同様の方法により動作をさせた場合において、時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＬレベルとなり、ノード３４の電圧Ｖ２がＨレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ部１０Ａに記憶された情報の状態は変わらない。
このように、第２実施形態のメモリセル１Ａは、スピンＭＯＳトランジスタ１１Ａ、１５Ａの抵抗状態により、２値のメモリ状態を取ることが可能となり、２値の不揮発性メモリとなる。
上記の説明では、メモリ部１０Ａに記憶された情報の状態を判定するために、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄに固定し、ノード３２の電圧Ｖｇを電源電圧Ｖｄｄから基準電圧ＧＮＤまで下げる方法を用いた。しかし、図３に示すように、ノード３２の電圧Ｖｇを基準電圧ＧＮＤに固定し、ノード３１の電圧Ｖｓｐを基準電圧ＧＮＤから電源電圧Ｖｄｄまで上げる、という方法を用いても構わない。
第２実施形態も第１実施形態と同様に、供給される電圧が低くても抵抗状態に変化を生じるスピンＭＯＳトランジスタを用いているため、電圧差が大きくなり始める時間τ１を短くすることが可能となり、メモリ部１０Ａに記憶された情報の状態が早く安定する。そのため、電気的ノイズに対して安定な不揮発性メモリ回路となる。
次に、第２実施形態のメモリセル１Ａの書き込み方法を、図１０を参照して説明する。図１０は、第２実施形態のメモリセル１Ａの書き込み方法を説明するタイミングチャートである。
図１０において、スピンＭＯＳトランジスタ１１Ａを流れる電流をＩ３とし、スピンＭＯＳトランジスタ１５Ａを流れる電流をＩ４とする。その他の符号は第１実施形態と同様とする。なお、電流Ｉ３および電流Ｉ４は、ノード３１からスピンＭＯＳトランジスタ１１Ａ、１５Ａに流れる向きをそれぞれ正とする。
まず、ノード４１には基準電圧ＧＮＤが印加され、ノード３１の電圧Ｖｓｐおよびノード５１の電圧Ｖｂｉｔ１は電源電圧Ｖｄｄとし、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤとする。すると、ノード３３の電圧Ｖ１が電源電圧Ｖｄｄ、ノード３４の電圧Ｖ２が基準電圧ＧＮＤになり安定する。
その後、図１０に示すように、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤとする（時刻ｔ１）。すると、ノード３１からスピンＭＯＳトランジスタ１１Ａおよびパストランジスタ２１Ａを通ってノード５１に電流Ｉ３が流れ、電源電圧ＶｄｄがスピンＭＯＳトランジスタ１１Ａとパストランジスタ２１Ａに直列に印加される。ノード３４の電圧Ｖ２は、第１実施形態と同様に、スピンＭＯＳトランジスタ１１Ａの閾値電圧Ｖｔｈに比べて小さい電圧となりかつノード３４がスピンＭＯＳトランジスタ１１Ａのゲートに接続されているため、スピンＭＯＳトランジスタ１１ＡはＯＮ状態となり、ノード３４の電圧Ｖ２は基準電圧ＧＮＤに近い、低い電圧に維持される。このとき、ｎ型ＭＯＳトランジスタ１２Ａのゲートに印加される電圧Ｖ２が、基準電圧ＧＮＤに近い低電圧のため、ｎ型ＭＯＳトランジスタ１２Ａにほとんど電流が流れない。
次に、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄとする（図１０の時刻ｔ２）。すると、スピンＭＯＳトランジスタ１１Ａには電流が流れなくなる。その後、ノード３１の電圧Ｖｓｐを基準電圧ＧＮＤとする（図１０の時刻ｔ３）。すると、ノード５２からパストランジスタ２２ＡおよびスピンＭＯＳトランジスタ１５Ａを通ってノード３１に負の電流Ｉ４が流れる。その後、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄとする（図１０の時刻ｔ４）。すると、スピンＭＯＳトランジスタ１５Ａには電流が流れなくなる。
このような書き込み方法により、スピンＭＯＳトランジスタ１１Ａに正の電流Ｉ３、スピンＭＯＳトランジスタ１５Ａに負の電流Ｉ４を流すことができるため、スピン注入磁化反転によりスピンＭＯＳトランジスタ１１Ａ、１５Ａの抵抗状態を決めること、すなわち書き込みを行うことができる。なお、図１０におけるノード５１の電圧Ｖｂｉｔ１とノード５２の電圧Ｖｂｉｔ２を入れ替えると、スピンＭＯＳトランジスタ１１Ａに負の電流、スピンＭＯＳトランジスタ１５Ａに正の電流を流すことができる。
以上説明したように、第２実施形態においては、スピンＭＯＳトランジスタ１１ＡおよびスピンＭＯＳトランジスタ１５Ａに逆向きのスピン注入磁化反転電流を流すことができるため、スピンＭＯＳトランジスタ１１ＡとスピンＭＯＳトランジスタ１５Ａの抵抗状態を相補的にすることができる。
上記書き込み方法では、電源電圧Ｖｄｄを用いたが、電源電圧Ｖｄｄより高い電圧をノード５１、５２、３１に印加しても構わない。また、上記書き込み方法では、基準電圧ＧＮＤを用いたが、ＧＮＤより低い電圧をノード５１、５２、３１に印加しても構わない。
なお、上記書き込み方法では、スピンＭＯＳトランジスタ１１Ａに正の電流を流す手順を先にしたが、負の電流を流す手順を先に行ってもかまわない。
以上説明したように、第２実施形態によれば、不揮発性メモリ素子としてスピンＭＯＳトランジスタを用いているので、ＭＴＪ素子を用いた場合と異なり、動作マージンの低下を抑制することができるとともにＭＯＳトランジスタの抵抗値のばらつきによる誤動作を抑制することができる。
また、第２実施形態によれば、スピンＭＯＳトランジスタを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくすることが可能になるため、高い歩留りの不揮発性メモリ回路を得ることができる。
（第３実施形態）
次に、本発明の第３実施形態による不揮発性メモリ回路を図１１に示す。第３実施形態の不揮発性メモリ回路は、メモリセル１Ｂを備えている。このメモリセル１Ｂは、図１に示す第１実施形態の不揮発性メモリセル１において、メモリ部１０をメモリ部１０Ｂに置き換えるとともに、ｎ型ＭＯＳトランジスタからなるパストランジスタ２１、２２をｎ型スピンＭＯＳトランジスタからなるパストランジスタ２１Ｂ、２２Ｂに置き換えた構成となっている。メモリ部１０Ｂは、第１実施形態のメモリ部１０において、ｎ型スピンＭＯＳトランジスタ１２、１６をｎ型ＭＯＳトランジスタ１２Ａ、１６Ａに置き換えた構成となっている。ｎ型スピンＭＯＳトランジスタ２１Ｂ、２２Ｂは略同じ電気特性を有し、ｎ型ＭＯＳトランジスタ１２Ａ、１６Ａは略同じ電気特性を有している。
第３実施形態においても、スピンＭＯＳトランジスタ２１ＢおよびスピンＭＯＳトランジスタ２２Ｂは、一方が低抵抗状態で、他方が高抵抗状態であるように設定されている。
次に、第３実施形態における電源の立ち上がりの動作を説明する。まず、ノード４１の電圧を電源電圧Ｖｄｄにし、ノード５１の電圧Ｖｂｉｔ１およびノード５２Ｖｂｉｔ２は基準電圧ＧＮＤとする。
続いて、図３に示す場合と同様に、ノード３２の電圧Ｖｇを基準電圧ＧＮＤに固定し、ノード３１の電圧Ｖｓｐを基準電圧ＧＮＤから電源電圧Ｖｄｄまで上げる。スピンＭＯＳトランジスタ２１Ｂが高抵抗状態で、スピンＭＯＳトランジスタ２２Ｂが低抵抗状態であるように設定した場合、第１実施形態の図３に示す場合と同様に、ノード３３の電圧Ｖ１とノード３４の電圧Ｖ２の電圧差が徐々に大きくなる。時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＨレベルとなり、ノード３４の電圧Ｖ２がＬレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ状態は変わらない。
なお、スピンＭＯＳトランジスタ２１Ｂを低抵抗状態、スピンＭＯＳトランジスタ２２Ｂを高抵抗状態に設定し、上記と同様の手順により動作をさせた場合において、時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＬレベルとなり、ノード３４の電圧Ｖ２がＨレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ状態は変わらない。
このように第３実施形態の不揮発性メモリ回路は、スピンＭＯＳトランジスタ２１Ｂ、２２Ｂの抵抗状態により、２値のメモリ状態を取ることが可能となり、２値の不揮発性メモリ回路となる。すなわち、この第３実施形態においては、スピンＭＯＳトランジスタからなるパストランジスタ２１Ｂ、２２Ｂはメモリ部１０Ｂとともにメモリとしても機能する。
第３実施形態も第１実施形態と同様に、供給される電圧が低くても抵抗状態の変化があるスピンＭＯＳトランジスタを用いているため、電圧差が大きくなり始める時間τ１を短くすることが可能となり、不揮発性メモリ回路はメモリ状態が早く安定する。そのため、電気的ノイズに対して安定な不揮発性メモリ回路となる。
次に、第３実施形態によるメモリセル１Ｂの書き込み方法を、図１２を参照して説明する。図１２は、第３実施形態のメモリセル１Ｂの書き込み方法を説明するタイミングチャートである。
図１１において、スピンＭＯＳトランジスタ２１Ｂを流れる電流をＩ５とし、スピンＭＯＳトランジスタ２２Ｂを流れる電流をＩ６とする。その他の符号は第１実施形態と同様とする。なお、電流Ｉ５は、ノード５１からスピンＭＯＳトランジスタ２１Ｂを通ってノード３３に流れる向きを正とし、電流Ｉ６は、ノード５２からスピンＭＯＳトランジスタ２２Ｂを通ってノード３４に流れる向きを正とする。
まず、ノード４１の電圧を電源電圧Ｖｄｄとし、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄとし、ノード３２の電圧Ｖｇを基準電圧ＧＮＤとする。その後、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤとし、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄとする（図１２参照）。この状態では、スピンＭＯＳトランジスタ２１Ｂ、２２ＢはＯＮ状態である。また、ノード３３が低電圧、ノード３４が高電圧であるため、ｐ型ＭＯＳトランジスタ１１はＯＦＦ状態、ｎ型ＭＯＳトランジスタ１２ＡはＯＮ状態、ｐ型ＭＯＳトランジスタ１５はＯＮ状態、ｎ型ＭＯＳトランジスタ１６ＡはＯＦＦ状態となる。このため、スピンＭＯＳトランジスタ２１Ｂ、２２Ｂには、電流が流れない。続いて、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄに引き上げると、ノード５１からスピンＭＯＳトランジスタ２１Ｂおよびｎ型ＭＯＳトランジスタ１２Ａを通ってノード３２に正の電流Ｉ５が流れる（図１２の時刻ｔ１）。このとき、第１実施形態で説明したと同様に、ノード３３の電圧Ｖ１はｎ型ＭＯＳトランジスタ１６Ａの閾値電圧より低くなり、ｎ型ＭＯＳトランジスタ１６ＡはＯＦＦ状態を維持し、ＭＯＳトランジスタ１６ＡおよびスピンＭＯＳトランジスタ２２Ｂには電流が流れない。なお、この第３実施形態においては、図７に示すＭＯＳトランジスタとスピンＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性は入れ替わっている。すなわち、図７に示す上のグラフがＭＯＳトランジスタ１２Ａの特性を示し、下のグラフがスピンＭＯＳトランジスタ２１Ｂの特性を示す。その後、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤに引き下げると、スピンＭＯＳトランジスタ２１Ｂに電流が流れなくなる（図１２の時刻ｔ２）。このとき、ｐ型ＭＯＳトランジスタ１１およびｎ型ＭＯＳトランジスタ１６ＡはＯＦＦ状態でｐ型ＭＯＳトランジスタ１５およびｎ型ＭＯＳトランジスタ１２ＡはＯＮ状態を維持している。この状態で、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤに引き下げると、ノード３１からｐ型ＭＯＳトランジスタ１５およびスピンＭＯＳトランジスタ２２Ｂを通ってノード５２に負の電流Ｉ６が流れる（図１２の時刻ｔ３）。このとき、ノード３３の電圧Ｖ１は基準電圧ＧＮＤに近い電圧となりｎ型ＭＯＳトランジスタ１６ＡはＯＦＦ状態であり、ｎ型ＭＯＳトランジスタ１６Ａには電流が流れない。また、ｐ型ＭＯＳトランジスタ１５はＯＮ状態であるので、ノード３４の電圧Ｖ２は電源電圧Ｖｄｄに近い電圧となり、ｐ型ＭＯＳトランジスタ１１はＯＦＦ状態となって、ｎ型ＭＯＳトランジスタ１２Ａには電流が流れない。その後、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄに引き上げると、スピンＭＯＳトランジスタ２２Ｂに電流が流れなくなる（図１２の時刻ｔ４）。
このような書き込み方法により、スピンＭＯＳトランジスタ２１Ｂに正の電流Ｉ５を流し、スピンＭＯＳトランジスタ２２Ｂに負の電流Ｉ６を流すことが可能となり、書き込みを行うことができる。なお、図１２におけるノード５１の電圧Ｖｂｉｔ１とノード５２の電圧Ｖｂｉｔ２を入れ替えると、スピンＭＯＳトランジスタ２１Ｂに負の電流、スピンＭＯＳトランジスタ２２Ｂに正の電流を流すことができる。
以上説明したように、第３実施形態においては、スピンＭＯＳトランジスタ２１ＢおよびスピンＭＯＳトランジスタ２１Ｂに逆向きのスピン注入磁化反転電流を流すことができるため、スピンＭＯＳトランジスタ２１ＢとスピンＭＯＳトランジスタ２１Ｂの抵抗状態を相補的にすることができる。
なお、第３実施形態の書き込み方法では、ノード５１、ノード５２、およびノード３１に電源電圧Ｖｄｄを印加したが、電源電圧Ｖｄｄより高い電圧を印加してもよい。また、第３実施形態の書き込み方法では、ノード５１、ノード５２、およびノード３２に基準電圧ＧＮＤを印加したが、基準電圧ＧＮＤより低い電圧を印加してもよい。
また、上記書き込み方法では、スピンＭＯＳトランジスタ２１Ｂに正の電流を流す手順を先にしたが、スピンＭＯＳトランジスタ２２Ｂに負の電流を流す手順を先に行ってもかまわない。
以上説明したように、第３実施形態によれば、不揮発性メモリ素子としてスピンＭＯＳトランジスタを用いているので、ＭＴＪ素子を用いた場合と異なり、動作マージンの低下を抑制することができるとともにＭＯＳトランジスタの抵抗値のばらつきによる誤動作を抑制することができる。
また、第３実施形態によれば、スピンＭＯＳトランジスタがインバーターループの外側にあるため、メモリの動作マージンを下げる要因が更に小さくなり、容易に大きな動作マージンを得ることができる。
また、第３実施形態によれば、スピンＭＯＳトランジスタ２１Ｂ、２２Ｂを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さいために、高い歩留りの不揮発性メモリ回路を得ることができる。
（第４実施形態）
次に、本発明の第４実施形態による不揮発性メモリ回路を図１３に示す。第４実施形態の不揮発性メモリ回路は、メモリセル１Ｃを備えている。このメモリセル１Ｃは、図１１に示す第３実施形態のメモリセル１Ｂにおいて、ｎ型スピンＭＯＳトランジスタからなるパストランジスタ２１Ｂ、２２Ｂをｐ型スピンＭＯＳトランジスタからなるパストランジスタ２１Ｃ、２２Ｃに置き換えた構成となっている。ｐ型スピンＭＯＳトランジスタ２１Ｃ、２２Ｃは略同じ電気特性を有している。
なお、第４実施形態においても、スピンＭＯＳトランジスタ２１ＣおよびスピンＭＯＳトランジスタ２２Ｃは、一方が低抵抗状態で、他方が高抵抗状態であるように設定されている。
次に、第４実施形態のメモリセル１Ｃにおける電源の立ち上がりの動作を説明する。まず、ノード４１の電圧を基準電圧ＧＮＤにする。続いて、ノード５１の電圧Ｖｂｉｔ１およびノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄとする。図２に示すように、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄに固定し、ノード３２の電圧Ｖｇを電源電圧Ｖｄｄから基準電圧ＧＮＤまで下げる。
第４実施形態において、スピンＭＯＳトランジスタ２１Ｃが低抵抗状態で、スピンＭＯＳトランジスタ２２Ｃが高抵抗状態であるように設定した場合、図２に示す場合と同様にノード３３の電圧Ｖ１とノード３４の電圧Ｖ２の電圧差が徐々に大きくなる。時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＨレベルとなり、ノード３４の電圧Ｖ２がＬレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ状態は変わらない。
また第４実施形態において、スピンＭＯＳトランジスタ２１Ｃが高抵抗状態、スピンＭＯＳトランジスタ２２Ｃが抵抗状態に設定し、図２に示す場合と同様の手順により動作をさせた場合において、時間τ２以降に判定すると、ノード３３の電圧Ｖ１がＬレベルとなり、ノード３４の電圧Ｖ２がＨレベルとなる。電源を切断し、再度電源を立ち上げた場合にもこのメモリ状態は変わらない。
このように、第４実施形態のメモリセル１Ｃは、スピンＭＯＳトランジスタ２１Ｃ、２２Ｃの抵抗状態により、２値のメモリ状態をとることが可能となり、２値の不揮発性メモリセルとなる。すなわち、この第４実施形態においては、スピンＭＯＳトランジスタからなるパストランジスタ２１Ｃ、２２Ｃはメモリ部１０Ｂとともにメモリとしても機能する。
また、第４実施形態によれば、供給される電圧が低い電圧でも抵抗状態の変化があるスピンＭＯＳトランジスタを用いているため、電圧差が大きくなり始める時間τ１を小さくすることが可能となり、メモリ状態が早く安定する。そのため、電気的ノイズに対して安定な不揮発性メモリ回路となる。
次に、第４実施形態のメモリセル１Ｃの書き込み方法を、図１４を参照して説明する。図１４は、第４実施形態のメモリセル１Ｃの書き込み方法を説明するタイミングチャートである。
図１３において、スピンＭＯＳトランジスタ２１Ｃを流れる電流をＩ７とし、スピンＭＯＳトランジスタ２２Ｃを流れる電流をＩ８とする。その他の符号は第１実施形態と同様とする。なお、電流Ｉ７は、ノード３３からスピンＭＯＳトランジスタ２１Ｃを通ってノード５１に流れる向きを正とし、電流Ｉ８は、ノード３４からスピンＭＯＳトランジスタ２２Ｃを通ってノード５２に流れる向きを正とする。
まず、ノード４１の電圧を基準電圧ＧＮＤとし、ノード３１の電圧Ｖｓｐを電源電圧Ｖｄｄとし、ノード３２の電圧Ｖｇを基準電圧ＧＮＤとする。その後、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄとし、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤとする（図１４参照）。続いて、ノード５１の電圧Ｖｂｉｔ１を基準電圧ＧＮＤに引き下げると、ノード３１からｐ型ＭＯＳトランジスタ１１およびスピンＭＯＳトランジスタ２１Ｃを通ってノード５１に正の電流Ｉ７が流れる（図１４の時刻ｔ１）。このとき、ノード３４の電圧Ｖ２は低くＭＯＳトランジスタ１２ＡはＯＦＦ状態となり、ＭＯＳトランジスタ１２Ａには電流が流れない。また、ノード３３の電圧Ｖ１は電源電圧Ｖｄｄに近い高電圧となるため、ｐ型ＭＯＳトランジスタ１５はＯＦＦ状態となり、ｐ型ＭＯＳトランジスタ１５にはほとんど電流が流れない。その後、ノード５１の電圧Ｖｂｉｔ１を電源電圧Ｖｄｄに引き上げると、スピンＭＯＳトランジスタ２１Ｃに電流が流れなくなる（図１４の時刻ｔ２）。次に、ノード５２の電圧Ｖｂｉｔ２を電源電圧Ｖｄｄに引き上げると、ノード５２からスピンＭＯＳトランジスタ２２Ｃおよびｎ型ＭＯＳトランジスタ１６Ａを通ってノード３２に負の電流Ｉ８が流れる（図１４の時刻ｔ３）。このとき、ノード３３の電圧Ｖ１は電源電圧Ｖｄｄに近い高電圧となりＭＯＳトランジスタ１５はＯＦＦ状態となって、ＭＯＳトランジスタ１５には電流が流れない。また、ノード３４の電圧Ｖ２はＭＯＳトランジスタ１２Ａの閾値電圧よりも低い電圧となるため、ｎ型ＭＯＳトランジスタ１２Ａにはほとんど電流が流れない。その後、ノード５２の電圧Ｖｂｉｔ２を基準電圧ＧＮＤに引き下げると、スピンＭＯＳトランジスタ２２Ｃに電流が流れなくなる（図１４の時刻ｔ４）。
このように、ノード５１に電圧Ｖｂｉｔ１およびノード５２に電圧Ｖｂｉｔ２を図１４に示すような手順で高電圧と低電圧を印加することにより、スピンＭＯＳトランジスタ２１Ｃに正の電流Ｉ７を流し、スピンＭＯＳトランジスタ２２Ｃに負の電流Ｉ８を流すことが可能となり、情報を書き込むことができる。なお、図１４におけるノード５１の電圧Ｖｂｉｔ１とノード５２の電圧Ｖｂｉｔ２を入れ替えると、スピンＭＯＳトランジスタ２１Ｃに負の電流、スピンＭＯＳトランジスタ２２Ｃに正の電流を流すことができる。
第４実施形態の書き込み方法においては、ノード５１、５２、およびノード３１に電源電圧Ｖｄｄを印加したが、電源電圧Ｖｄｄより高い電圧を印加してもよい。
また、第４実施形態の書き込み方法では、ノード５１、５２、およびノード３２に基準電圧ＧＮＤを印加したが、基準電圧ＧＮＤより低い電圧を印加してもよい。
また、上記の書き込み方法では、スピンＭＯＳトランジスタ２１Ｃ、２１Ｄに正の電流を流す手順を先にしたが、負の電流を流す手順を先に行ってもかまわない。
また、第４実施形態ではスピンＭＯＳトランジスタ２１ＣおよびスピンＭＯＳトランジスタ２２Ｃに逆向きの磁化反転電流を流すことができるため、スピンＭＯＳトランジスタ２１ＣとスピンＭＯＳトランジスタ２２Ｃの抵抗状態を相補的にすることができる。
以上説明したように、第４実施形態によれば、不揮発性メモリ素子としてスピンＭＯＳトランジスタを用いているので、ＭＴＪ素子を用いた場合と異なり、動作マージンの低下を抑制することができるとともにＭＯＳトランジスタの抵抗値のばらつきによる誤動作を抑制することができる。
また、第４実施形態によれば、スピンＭＯＳトランジスタ２１Ｃ、２２Ｃがインバーターループの外側にあるため、メモリの動作マージンを下げる要因が更に小さくなり、容易に大きな動作マージンを得ることができる。
また、第４実施形態によれば、スピンＭＯＳトランジスタ２１Ｃ、２２Ｃを同一プロセスにより作製することにより、電気特性のばらつきが非常に小さくなり、高い歩留りの不揮発性メモリ回路を得ることができる。
（第５実施形態）
次に、本発明の第５実施形態による不揮発性メモリ回路を図１５に示す。この第５実施形態の不揮発性メモリ回路は、マトリクス状に配列された複数のメモリセル１と、ワード線ＷＬと、ビット線ＢＬ１、ＢＬ２と、デコーダ回路１０１、１０２と、ドライバー回路２０１と、シンカー回路２０２とを備えている。メモリセル１は、第１乃至第４実施形態のいずれかによる不揮発性メモリ回路のメモリセルと同じ構成となっている。ワード線ＷＬは、各行に対応して設けられ、対応する行のメモリセル１のノード４１およびデコーダ回路１０１、１０２に接続されている。ビット線ＢＬ１、ＢＬ２は、各列に対応して設けられ、対応する列のメモリセル１のノード５１、５２にそれぞれ接続される。
デコーダ回路１０１、１０２は、マトリクス状に配列された複数のメモリセルの行の選択を、ワード線ＷＬを選択することにより行う。また、メモリセル１に書き込みおよび読み出しを行うために、デコーダ回路１０１には、各行に対して２個の選択トランジスタ１１１、１１３が設けられ、デコーダ回路１０２には、各行に対して２個の選択トランジスタ１１２、１１４が設けられている。選択トランジスタ１１１は、ゲートがデコーダ回路１０１に接続され、ドレインが電源電圧Ｖｄｄに接続され、ソースが対応する行のメモリセル１のノード３１に接続される。選択トランジスタ１１３はゲートがデコーダ回路１０１に接続され、ソースが基準電圧ＧＮＤに接続され、ドレインが対応する行のメモリセル１のノード３２に接続される。選択トランジスタ１１２は、ゲートがデコーダ回路１０２に接続され、ソースが基準電圧ＧＮＤに接続され、ドレインが対応する行のメモリセル１のノード３１に接続される。選択トランジスタ１１４は、ゲートがデコーダ回路１０２に接続され、ドレインが電源電圧Ｖｄｄに接続され、ソースが対応する行のメモリセル１のノード３２に接続される。すなわち、選択トランジスタ１１１および選択トランジスタ１１２は、デコーダ回路１０１およびデコーダ回路１０２によってそれぞれ選択され、選択トランジスタ１１３および選択トランジスタ１１４は、デコーダ回路１０１およびデコーダ回路１０２によってそれぞれ選択される。
ドライバー回路２０１およびシンカー回路２０２は、マトリクス状に配列された複数のメモリセル１の列を選択し、選択した列のビット線ＢＬ１、ＢＬ２に電流を流す。このため、ドライバー回路２０１には、各列に対応して２つの選択トランジスタ２１１、２１３が設けられ、シンカー回路２０２には、各列に対応して２つの選択トランジスタ２１２、２１４が設けられる。選択トランジスタ２１１は、ゲートがドライバー回路２０１に接続され、ドレインに高電圧（例えば、電源電圧Ｖｄｄ以上）が印加され、ソースが対応する列のビット線ＢＬ１に接続される。選択トランジスタ２１３は、ゲートがドライバー回路２０１に接続され、ドレインに高電圧が印加され、ソースが対応する列のビット線ＢＬ２に接続される。また、選択トランジスタ２１２は、ゲートがシンカー回路２０２に接続され、ソースに低電圧（例えば、基準電圧ＧＮＤ以下）が印加され、ドレインが対応する列のビット線ＢＬ１に接続される。選択トランジスタ２１４は、ゲートがシンカー回路２０２に接続され、ソースに低電圧が印加され、ドレインが対応する列のビット線ＢＬ２に接続される。
これらの選択トランジスタ１１１、１１２、１１３、１１４、２１１、２１２、２１３、２１４は、多数のメモリセル１に対して、非常に小さな面積を占める。
なお、図１５では、高電圧と低電圧を印加できるようにしてあるが、高電圧を電源電圧Ｖｄｄとし、低電圧を基準電圧ＧＮＤとすると、小面積となるためより好ましい。
第５実施形態によれば、メモリセル内にトランジスタ数を増やすことなく不揮発性メモリ回路を構成できるため、高集積化な不揮発性メモリ回路を得ることが可能となる。
以上説明したように、第１乃至第５実施形態の各実施形態の不揮発性メモリ回路によれば、メモリセルにスピンＭＯＳトランジスタを用いており、スピンＭＯＳトランジスタは不揮発性メモリ機能を有しているため、読出し動作もしくは書き込み動作をしないときは、電源を切ることができる。そのため、低消費電力なメモリ回路を実現できる。また、メモリは不揮発性であり、電源投入する毎にメモリセルへの書き込みをしなくてすむという利点がある。不揮発性メモリであるために突然の電源が切断されてもメモリ情報を消失しないですむという利点がある。また、突然の電源が切断されてもメモリ情報が維持されているので、バックアップ用のメモリが不要となり、システム全体を小さくすることができる。
これにより、各実施形態の不揮発性メモリ回路は、揮発性メモリのバックアップに利用するロジックインメモリに利用することができる。
また、各実施形態の不揮発性メモリ回路は、パワーゲーティング技術を用いる回路のメモリに利用することができる。
また、各実施形態の不揮発性メモリ回路は、ＦＰＧＡ（Field Programmable Gate Array）のコンフィギュレーションメモリとして利用することができる。
１ メモリセル
１Ａ メモリセル
１Ｂ メモリセル
１Ｃ メモリセル
１０ メモリ部
１０Ａ メモリ部
１０Ｂ メモリ部
１１ ｐ型ＭＯＳトランジスタ
１１Ａ ｐ型スピンＭＯＳトランジスタ
１２ ｎ型スピンＭＯＳトランジスタ
１２Ａ ｎ型ＭＯＳトランジスタ
１５ ｐ型ＭＯＳトランジスタ
１５Ａ ｐ型スピンＭＯＳトランジスタ
１６ ｎ型スピンＭＯＳトランジスタ
１６Ａ ｎ型ＭＯＳトランジスタ
２１ ｎ型ＭＯＳトランジスタ
２１Ａ ｐ型ＭＯＳトランジスタ
２１Ｂ ｎ型スピンＭＯＳトランジスタ
２１Ｃ ｐ型スピンＭＯＳトランジスタ
２２ ｎ型ＭＯＳトランジスタ
２２Ａ ｐ型ＭＯＳトランジスタ
２２Ｂ ｎ型スピンＭＯＳトランジスタ
２２Ｃ ｐ型スピンＭＯＳトランジスタ
３１ ノード
３２ ノード
４１ ノード
５１ ノード
５２ ノード

Claims (10)

  1. ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が、可変な電圧に接続される第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｎ型ＭＯＳトランジスタと、
    を備えていることを特徴とする不揮発性メモリ回路。
  2. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＨレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記他方の配線の電圧をＨレベルにすることにより、前記第１および第２のｎ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｎ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項１記載の不揮発性メモリ回路。
  3. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＨレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記第２の配線の電圧をＨレベルにすることにより、前記第１および第２のｎ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｎ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項１または２記載の不揮発性メモリ回路。
  4. ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が、可変な電圧に接続される第１の配線に接続された第１のｐ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型スピンＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型スピンＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型スピンＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｐ型ＭＯＳトランジスタと、
    を備えていることを特徴とする不揮発性メモリ回路。
  5. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＬレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記一方の配線の電圧をＬレベルにすることにより、前記第１および第２のｐ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｐ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項４記載の不揮発性メモリ回路。
  6. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＬレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記第１の配線の電圧をＬレベルにすることにより、前記第１および第２のｐ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｐ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項４または５記載の不揮発性メモリ回路。
  7. ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｎ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｎ型スピンＭＯＳトランジスタと、
    を備えていることを特徴とする不揮発性メモリ回路。
  8. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＨレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記一方の配線の電圧をＬレベルにするかまたは前記他方の配線の電圧をＨレベルにすることにより、前記第１および第２のｎ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｎ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項７記載の不揮発性メモリ回路。
  9. ソースおよびドレインのうちの一方である第１の電極と、他方である第２の電極とを有し前記第１の電極が第１の配線に接続された第１のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第３の電極と、他方である第４の電極とを有し前記第３の電極が前記第１の配線に接続され前記第４の電極が前記第１のｐ型ＭＯＳトランジスタのゲートに接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｐ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第５の電極と、他方である第６の電極とを有し前記第５の電極が第２の配線に接続され前記第６の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続されゲートが前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続された第１のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第７の電極と、他方である第８の電極とを有し前記第７の電極が前記第２の配線に接続され前記第８の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続されゲートが前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続された第２のｎ型ＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第９の電極と、他方である第１０の電極とを有し前記第９の電極が前記第１のｐ型ＭＯＳトランジスタの前記第２の電極に接続され前記第１０の電極が第３の配線に接続されゲートが第４の配線に接続された第１のｐ型スピンＭＯＳトランジスタと、
    ソースおよびドレインのうちの一方である第１１の電極と、他方である第１２の電極とを有し前記第１１の電極が前記第２のｐ型ＭＯＳトランジスタの前記第４の電極に接続され前記第１２の電極が第５の配線に接続されゲートが前記第４の配線に接続された第２のｐ型スピンＭＯＳトランジスタと、
    を備えていることを特徴とする不揮発性メモリ回路。
  10. 前記第１の配線の電圧をＨレベル、前記第２の配線の電圧をＬレベル、前記第４の配線の電圧をＬレベルに設定し、前記第３および第５の配線の一方の配線に印加する電圧をＨレベルにし他方の配線に印加する電圧をＬレベルにした後、前記一方の配線の電圧をＬレベルにするかまたは前記他方の配線の電圧をＨレベルにすることにより、前記第１および第２のｐ型スピンＭＯＳトランジスタの一方に電流を流して前記一方のｐ型スピンＭＯＳトランジスタに書き込みを行うことを特徴とする請求項９記載の不揮発性メモリ回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685709B2 (en) 2018-03-16 2020-06-16 Toshiba Memory Corporation Nonvolatile semiconductor memory with gate insulation layer of a transistor including ferroelectric material

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243716A (ja) * 2010-05-18 2011-12-01 Toshiba Corp スピントランジスタ及び集積回路
FR2970589B1 (fr) * 2011-01-19 2013-02-15 Centre Nat Rech Scient Cellule mémoire volatile/non volatile
JP5225419B2 (ja) 2011-03-28 2013-07-03 株式会社東芝 スピンｍｏｓｆｅｔを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ
US9218511B2 (en) 2011-06-07 2015-12-22 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US8975748B1 (en) 2011-06-07 2015-03-10 Secure Silicon Layer, Inc. Semiconductor device having features to prevent reverse engineering
JP5733575B2 (ja) * 2011-09-12 2015-06-10 国立大学法人東北大学 半導体記憶装置
TWI694726B (zh) * 2013-02-27 2020-05-21 日商新力股份有限公司 攝像元件
FR3004577A1 (ja) 2013-04-15 2014-10-17 Commissariat Energie Atomique
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
FR3008219B1 (fr) 2013-07-05 2016-12-09 Commissariat Energie Atomique Dispositif a memoire non volatile
US10319425B1 (en) * 2018-03-29 2019-06-11 QUALCOMM Technologies Incorporated Offset-cancellation sensing circuit (OCSC)-based non-volatile (NV) memory circuits
CN110544499B (zh) * 2018-05-28 2021-07-13 联华电子股份有限公司 静态随机存取存储器结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003241719A1 (en) * 2002-06-05 2003-12-22 Matsushita Electric Industrial Co., Ltd. Non-volatile memory circuit, drive method thereof, semiconductor device using the memory circuit
JP4133149B2 (ja) * 2002-09-12 2008-08-13 株式会社ルネサステクノロジ 半導体記憶装置
EP1608071A4 (en) * 2003-03-26 2006-05-24 Japan Science & Tech Agency RECONFIGURABLE LOGIC SWITCHING WITH A TRANSISTOR WITH SPIN-DEPENDENT TRANSMITTER CHARACTERISTICS
US7599210B2 (en) * 2005-08-19 2009-10-06 Sony Corporation Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP4802608B2 (ja) 2005-08-19 2011-10-26 ソニー株式会社 記憶装置
JP5170706B2 (ja) * 2007-08-31 2013-03-27 国立大学法人東京工業大学 スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP4435236B2 (ja) * 2008-01-11 2010-03-17 株式会社東芝 リコンフィギュラブル論理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685709B2 (en) 2018-03-16 2020-06-16 Toshiba Memory Corporation Nonvolatile semiconductor memory with gate insulation layer of a transistor including ferroelectric material

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