JP5725485B2

JP5725485B2 - 磁気ビットセル素子のための非対称書込み方式

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Publication number: JP5725485B2
Application number: JP2013503831A
Authority: JP
Inventors: シャオチュン・ジュウ; ハリ・エム・ラオ; ジュン・ピル・キム; スン・エイチ・カン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2010-04-07
Filing date: 2011-04-05
Publication date: 2015-05-27
Anticipated expiration: 2031-04-05
Also published as: KR101415233B1; KR20130009831A; CN102870161A; CN102870161B; US8625338B2; US20110249490A1; US9142278B2; WO2011127025A1; EP2556507A1; US20140063933A1; EP2556507B1; JP2013525934A

Description

本教示は、一般に磁気メモリに関し、詳しくは磁気ビットセル素子への非対称書込み方式に関する。

磁気抵抗ランダムアクセスメモリ(MRAM)技術の進歩および発展は、様々な埋込み/独立型不揮発性メモリ応用のためにMRAMを選択する実行可能性を増大させた。データを電荷として保存する代わりに、MRAMは、データを磁気モーメントとして保存する。MRAM感知は、磁気トンネル接合(MTJ)で生じる磁気抵抗効果を利用する。図1Aは、磁気トンネル接合(MTJ)10を例示するブロック図である。MTJ10は、磁性層101、絶縁層103、磁性層102、ならびに上部コンタクト104および基板100に結合される下部コンタクト105を含む。磁性層101〜102は、コバルト鉄、もしくは同様のものを含むいろいろな遷移金属強磁性体および他の磁性材料から、または様々な合成反強磁性(SAF)および反強磁性(AFM)層の組合せ層からもまた構築されることもある。絶縁層103はまた、酸化マグネシウムまたは同様のものなどのいろいろな絶縁材料から構築されることもある。MTJ10に印加される電流または電圧レベルは、磁性層101〜102の相対磁化方向を制御することになる。一事例では、特定の電流または電圧レベルを印加することは、磁性層101での磁化方向を磁性層102の磁化方向に対して反平行にさせることになる。同様に、別の電流または電圧レベルは、磁性層101〜102の磁化方向を同じまたは平行にさせることになる。

磁性層101〜102の磁化方向が平行であるときは、電子は、磁化方向が反平行であるときよりも絶縁層103をトンネル効果で通り抜ける可能性が高いことになる。この磁気抵抗効果は、MTJ10の抵抗を磁性層101〜102の磁化方向が反平行であるときは高く、磁化方向が平行であるときは低くさせる。この抵抗を測定することによって、MTJ10に保存されたデータの値は、決定できる。

MTJ10などの多くのMTJメモリの構成では、磁性層の1つは通常、固定磁化方向を有するが、もう一方の層は、それの磁化方向を特定の電流または電圧の印加に従って変える能力がある自由浮動層である。

図1Bは、単一のMTJ素子106に基づくプログラマブルスピン論理デバイス11を例示するブロック図である。プログラマブルスピン論理デバイス11などのスピン論理デバイスは、論理ゲートなどの様々な論理素子への1つまたは複数の磁気抵抗デバイスの構成である。論理機能性はしばしば、磁気抵抗デバイスのスイッチングしきいを操作することによって得られ、そのようなデバイスを特定の構成で置く。例示されるプログラマブルスピン論理デバイス11は、AND、OR、NAND、NOR、および同様のものなどの様々な論理ゲートとして構成されることもあるそのようなスピン論理デバイスの単に一例である。

プログラマブルスピン論理デバイス11の中心には、MTJ素子106がある。MTJ素子106は、磁性層107および108で構成されており、絶縁層109が、2つの磁性層107と108との間に置かれている。MTJ素子106のプログラマブル素子としての動作は、MTJ10(図1)に関して述べられた動作に似ている。磁性層107および108の相対磁化方向が、MTJ素子106に保存されるデータを決定する。データをMTJ素子106に書き込むことは、自由磁性層の磁化方向を切り替えるのに十分な電流または電圧を印加することを含む。プログラマブル論理素子を作るために、3つの入力コンタクト110〜112が、磁性層107に結合されて提供され、出力コンタクト113が、磁性層108に結合される。

実際には、入力コンタクト110〜112は、等しい大きさの正または負の電流±I_A、±I_B、および±I_Cで動作させる。磁性層107および108は、磁化±M₁および±M₂をそれぞれ有し、ここで±は、磁性層107および108のどちらかの磁化方向を反映する。磁性層107および108はまた、異なる保磁力H_C1およびH_C2もそれぞれ有し、ここでH_C2は、H_C1よりも大きい。個々には、電流I_A、I_B、およびI_Cのいずれかの印加は、M₁またはM₂のいずれかを逆転させるために十分な磁場を発生させるのに不十分である。しかしながら、I_AおよびI_Bが一緒に印加されるときは、磁性層107のM₁を逆転させるのに十分な磁場が、発生されるが、保磁力H_C2はなお、逆転に抵抗するのに十分大きい。3つの電流すべてが一緒に印加されるときは、複合磁場は、M1とM2の両方を逆転させるのに十分である。したがって、磁性層107と108との間の初期設定関係を操作することによって、ANDおよびORゲートが、MTJ素子106ならびに入力コンタクト110および111だけを使用して構成されることもあり、もし第3の入力コンタクト112が使用されるならば、NANDおよびNORゲートが、構成されることもある。

図2は、スピントルク移動(STT)MTJデバイス20の等価回路を例示する概略図である。STT MTJデバイス20は、MRAMなどのメモリとして、またはANDゲートなどのある他の種類のスピン論理デバイスとして実装されることもある。STT技術は、スピンのそろったまたは分極された電子を使用して物理システムを直接回転させる。具体的には、電子が、ピン止めされた厚い磁性層に流入すると、それらは、分極された状態になる。これらの分極された電子が自由層に近づくと、それらは、近くの層の磁化方向を変える傾向があるトルクを与えることになる。

それの固有の抵抗のために、MTJ200は、概略図では抵抗器によって表される。この抵抗は、MTJ200を越えて電圧降下V_MTJを引き起こすことになる。MTJ200は、1つの側ではビット線202に結合され、もう一方の側ではトランジスタ201のドレインコンタクトに結合される。トランジスタ201は、それのソースコンタクトでソース線203に結合され、それのゲートコンタクトでワード線204に結合される。データをSTT MTJデバイス20に書き込むために、電圧V_WLが、ワード線204に印加される。V_WLは、動作条件でトランジスタ201をオンにするのに十分であるように設計される。

MTJ200に書き込まれる値は、どのようにSTT MTJデバイス20がトランジスタ201を搭載するかに依存することになる。ワード線204がアクティブにされている間にビット線202に電圧V_BLがあり、ソース線203が相対的に低い電圧を有するときは、論理「1」が、MTJ200に書き込まれることになる。このバイアス配置でのSTT MTJデバイス20の電流方向は、ビット線202からソース線203の方への電流フローを生成する。MTJ200を通るこの電流方向は、論理「1」を表す適切な相対磁性層磁化方向を設定する。対照的に、ワード線204がアクティブにされている間に電圧V_SLがソース線203に印加され、ビット線202が相対的に低い電圧を有するときは、STT MTJデバイス20での電流フローは、反対方向(すなわち、ソース線203からビット線202の方へ)である。この電流方向は、MTJ200に論理「0」を反映するように適切な磁性層磁化方向を確立する。MTJ200での固有の抵抗は、「0」書込みプロセスでソース負荷効果を引き起こすので、この種類の構成で「0」を書き込むことは、より困難である。その上、電圧は、「0」を生成するMTJ200の状態変化を引き起こすためにより長くSTT MTJデバイス20に印加されることになるので、電力が、浪費される。

MTJ200は、様々な異なる方法でSTT MTJデバイス20中に結合されてもよいことに留意すべきである。図1Aで例示されるように、MTJ200などのMTJでの磁性層の1つはしばしば、固定磁化方向を有することになるが、もう一方の磁性層は、自由浮動磁化方向を有する。一般にMTJ200で最高抵抗をもたらすことになる電流フロー方向は、電流フローが固定または基準磁化方向層から自由層へ進むときである。それ故に、図2で例示される構成では、MTJ200の自由浮動磁性層側は、トランジスタ201に接続され、一方MTJ200の固定磁性層側は、ビット線202に結合される。それ故に、ビット線202が、ソース線203に関して相対的に低いまたはゼロ電圧でバイアスをかけられるときの「0」書込みプロセスでは、電流は、ソース線203からビット線202への方向に流れる。自由磁性層から固定または基準磁性層へ流れる電流のこの方向でのより高い抵抗は、MTJ200を横切ってより高い電圧降下V_MTJをもたらし、それは、トランジスタ201へのソース負荷効果を増大させ、それは、MTJ200に「0」を実際に書き込むことをより困難にする。自由磁性層がビット線202に結合され、基準磁性層がトランジスタ201に結合される、代替構成では、「1」を書き込むためのプロセスが、より困難であることになる。

図3は、磁気メモリ30を例示する概略図である。磁気メモリ30は、多重MTJメモリユニット301のアレイ300を含む。多重MTJメモリユニット301は、アレイ300内で列302に配置される。列302の線図での省略記号306は、列302内の多重追加MTJメモリユニット301の存在を表す。多重MTJメモリユニット301の各々は、STT MTJ構造体309(抵抗器として表される)およびトランジスタ310を含む。多重MTJメモリユニット301は、ソース線307およびビット線308に結合される。多重MTJメモリユニット301はまた、十分な電圧が印加されるとき書込み動作を引き起こすワード線305にも結合される。データを書き込むべき特定のメモリセルを選択するために、一連の列スイッチ304が、列302の各々について適所にある。ソースおよびビット線ドライバ303の単一の組は、アレイ300のソース線307およびビット線308の各々を駆動するために使用される。書込みコマンドが受け取られるとき、アドレスが、それとともに受け取られ、それは、復号化されるとき、磁気メモリ30が列スイッチ304の適切なものを開きまたは閉じることを可能にする。列スイッチ304の閉じたものは、電圧をソースおよびビット線ドライバ303から復号化アドレスによって指定されるメモリセルに対応するソース線307およびビット線308の適切なものに提供する。それ故に、ソースおよびビット線ドライバ303によって提供される電圧は、アドレスと関連する適切なメモリセルにだけ印加されることになる。

本教示の様々な実施形態は、磁気ビットセルデバイスのための非同期スイッチング方式を対象にする。例となる磁気ビットセルは、STT MTJ構造体に結合されるトランジスタを含む。ビットセルの1つの端子では、ビット線が、STT MTJ構造体に結合される。ビットセルの別の端子では、ソース線が、トランジスタのソース/ドレイン端子に結合される。ビット線は、第1の電圧をビット線に提供するビット線ドライバによって駆動される。ソース線は、第2の電圧をソース線に提供するソース線ドライバによって駆動される。第2の電圧は、第1の電圧よりも大きい。MRAMアレイ構成では、ビットセルおよびSTT MTJ構造体のスイッチング特性は、より高い第2の電圧をソース線に印加することならびに/またはビット線およびソース線寄生抵抗全体を低減することの1つもしくは組合せによって改善され、より信頼できるようになる。

本教示の代表的実施形態は、磁気ビットセル書込み回路を対象にする。そのような書込み回路は、第1の電圧を印加する第1の書込みドライバと、第1の電圧よりも高い第2の電圧を印加する第2の書込みドライバと、1つの端子で第1の書込みドライバに結合され、別の端子で第2の書込みドライバに結合される少なくとも1つのMTJ構造体とを含み、MTJ構造体は、第1の電圧を受け取って第1の状態から第2の状態に変わり、第2の電圧を受け取って第2の状態から第1の状態に変わる。

本教示のさらなる代表的実施形態は、複数のメモリ列を含むMRAMデバイスを対象にする。これらのメモリ列の各々は、少なくとも1つの磁気ビットセルを有する。MRAMデバイスはまた、複数のソース線も有する。これらのソース線の各々は、メモリ列の対応する列と関連し、対応する列の磁気ビットセルの1つの端子に結合される。MRAMデバイスはまた、複数のビット線も有する。これらのビット線の各々は、対応する列と関連し、対応する列の磁気ビットセルの別の端子に結合される。MRAMデバイスはまた、複数の第1のドライバも有する。これらの第1のドライバの各々は、対応するソース線に結合され、第1のドライバ電圧を印加して磁気ビットセルを第1の状態から第2の状態に変える。MRAMデバイスはまた、複数の第2のドライバも有する。これらの第2のドライバの各々は、対応するビット線に結合され、第2のドライバ電圧を印加して磁気ビットセルを第2の状態から第1の状態に変える。

本教示のなおさらなる代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むための方法を対象にする。これらの方法は、MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、書込み信号に応答してMTJ構造体に書き込むべき書込みデータを検出するステップと、書込みデータが第1の値であることに応答してMTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップとを含む。第1の電圧は、MTJ構造体を第1の状態から第2の状態に変えさせる。本方法はまた、書込みデータが第2の値であることに応答してMTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップも含む。第2の電圧は、第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる。

本教示の追加の代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むための方法を対象にする。これらの方法は、MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、書込み信号に応答してMTJ構造体に書き込むべき書込みデータを検出するステップと、書込みデータが第1の値であることに応答してMTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップとを含む。第1の電圧は、MTJ構造体を第1の状態から第2の状態に変えさせる。本方法はまた、書込みデータが第2の値であることに応答してMTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップも含む。この第2の電圧は、第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる。

本教示のさらなる代表的実施形態は、磁気ビットセル素子のMTJ構造体に書き込むためのシステムを対象にする。これらのシステムは、MTJ構造体と関連するワード線上で書込み信号を受け取るための手段と、書込み信号に応答して実行可能な、MTJ構造体に書き込むべき書込みデータを検出するための手段と、書込みデータが第1の値であることに応答して実行可能な、MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るための手段であって、第1の電圧はMTJ構造体を第1の状態から第2の状態に変えさせる、手段と、書込みデータが第2の値であることに応答して実行可能な、MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るための手段であって、第2の電圧は第1の電圧よりも高く、MTJ構造体を第2の状態から第1の状態に変えさせる、手段とを含む。

前述のものは、次に来る詳細な説明がより良く理解できるように、本開示の特徴および技術的利点をかなり広く概説した。追加の特徴および利点は、以下で述べることができ、それらは、本開示の特許請求の範囲の主題を形成する。開示される概念および具体的態様は、本開示の同じ目的を実行するために他の構造を変更するまたは設計するための基礎として容易に利用できることが当業者には理解されるはずである。そのような等価な構築物は、添付の特許請求の範囲で説明されるような本開示の技術から逸脱しないこともまた当業者には認識されるはずである。それの編成と動作方法の両方に関して、さらなる目的および利点と一緒に、本開示の特徴を示していると考えられる、新規特徴は、付随する図と併せて考えるとき次の説明からより良く理解できる。しかしながら、図の各々は、例示および説明の目的だけのために提供され、本開示の限界の定義のつもりでないことが明確に理解されるべきである。

本教示のより完全な理解のために、付随する図面と併せて受け取られる次の説明が、今から参照される。

磁気トンネル接合(MTJ)を例示するブロック図である。 MTJスピン論理デバイスを例示するブロック図である。スピントルク移動(STT)MTJデバイスの等価回路を例示する概略図である。磁気メモリを例示する概略図である。図3の磁気メモリでの列のMTJ列等価回路を例示する概略図である。ビットセルバイアス電圧の関数としてSTT MTJメモリセルを通る電流フローを例示するヒステリシスグラフである。ビットセルバイアス電圧の関数としてMTJ構造体を横切る電圧降下(V_MTJ)を例示するヒステリシスグラフである。本教示の一実施形態に従って構成されるメモリセルの代表的概略図である。本教示の一実施形態に従って構成されるSTT MTJ MRAMセルについての性能記録である。本教示の一実施形態に従って構成される磁気メモリを例示する概略図である。本教示の一実施形態に従って構成されるSTT MTJ MRAMセルについての性能記録である。 MTJメモリ設計についてのスイッチング特性T₁のグラフである。本教示の一実施形態に従って構成される第1のMTJメモリ設計および第2のMTJメモリ設計のスイッチング特性のグラフである。本教示の一実施形態に従って構成されるセル選択回路を例示する論理図である。本教示の一実施形態に従って構成されるセル選択回路を例示する論理図である。本教示の一実施形態に従って構成される磁気ビットセルデバイスを例示するブロック図である。

MRAM、スピン論理デバイス、または同様のもので使用されるそれらなどの磁気ビットセル素子は、節電目的のために多重内部ネットワークを維持するシステムで使用されてもよい。これらのシステムは、モバイルデバイス、携帯電話、および同様のものなどのデバイスを含む。そのようなデバイスのコアネットワークは一般に、デバイスのコア機能性を動作させる回路構成と考えられる。デバイスはまた、入力/出力(I/O)ネットワークを有してもよく、それは、デバイスと外部の部品またはデバイスとの間のすべての外部通信を扱う。コアネットワークは、デバイスの外部に信号を送信するまたは外部から信号を受信するためにI/Oネットワークと通信することになる。しばしば、I/Oネットワークは、コアネットワークよりも高い、異なる電圧レベルで動作することになる。より高い電圧は、送信機、受信機、および同様のものなどの、より多くの電力を消費する部品を駆動するために使用されることもある。そのような事例では、コアネットワークは、2つのネットワーク間で電圧レベルをシフトする多重レベルシフタを通じてI/Oネットワークと通信する。

そのようなデバイスでは、MRAMまたはおそらくスピン論理デバイスは、しばしばコアネットワークの一部である。それ故に、これらの素子に提供される電圧は、より低いコア電圧に基づいている。上で述べたように、STT MTJデバイスでのソース負荷効果は、しばしばメモリまたはセルのプログラマブル部分に「0」を書き込むことをより困難にする(固定もしくは基準磁性層またはより高い保磁力を有する磁性層が、ビット線に結合されるとき)。動作中は、これらのSTT MTJデバイスはまた一般に、より低いコア電圧で電力を供給もされるので、「0」書込みの困難さは、より深刻にさえなり得る。

図4は、図3の磁気メモリ30での列302のMTJ列等価回路40を例示する概略図である。MTJメモリユニット301(図3)などのメモリセルの適切な動作を確実にするために、ある電圧降下が、MTJ構造体309(図3)を横切って維持されることになる。特定の電圧降下は、平行な磁化方向と反平行の磁化方向との間で切り替わるMTJ構造体309 (図3)を制御することになり、それ故にメモリ値を切り替える。しかしながら、動作中は、寄生抵抗が、不十分な電圧をMTJ構造体309(図3)の各端子に印加させることもあり、それの前にさえ、トランジスタ310(図3)の端子に印加させることもある。これらの寄生抵抗は、MTJ列等価回路40で例示される。列302(図3)の全長には、ソースおよびビット線ドライバ303(図3)から生じる等価寄生抵抗-ドライバ抵抗400、列スイッチ304(図3)から生じる等価寄生抵抗-スイッチ抵抗401、磁気メモリ30(図3)の導電配線での固有の抵抗から生じる等価寄生抵抗-導電配線抵抗402、トランジスタ310(図3)から生じる等価寄生抵抗-XTOR抵抗403、ならびに次いでMTJ構造体309(図3)それ自体から生じる等価寄生抵抗-MTJ抵抗404がある。したがって、MTJ構造体309(図3)の各端子で見られる電圧は、実効抵抗の各々によって引き起こされる電圧降下だけ低減されることになる。MTJ構造体309(図3)に結果として生じるスイッチング条件は、様々なときに、適切な動作を確実にするには不十分なこともあり、それは、MTJメモリユニット301(図3)の全体の動作に影響を及ぼす。その上、トランジスタ310(図3)の端子に印加される電圧もまた、トランジスタ310(図3)をアクティブにするのに十分でないこともある。適切な動作は、この構成では保証されないので、磁気メモリ30(図3)の動作は、信頼できないことになる。

図5は、ビットセルバイアス電圧501の関数としてSTT MRAMメモリセルを通る電流フロー500を例示するヒステリシスグラフ50である。図5で例示されるヒステリシスグラフ50は、MTJ自由層がSTT MRAMトランジスタのソース線に結合され、一方MTJ基準層がビット線に結合されるSTT MRAMでの電流フロー500を表す。ビットセルバイアス電圧501は、ビット線電圧(V_BL)を引いたソース線電圧(V_SL)によって表される。点503では、MTJを通って流れる電流は、約90μAから点502での約130μAにジャンプする。それ故に、抵抗が、MTJで減少して、MTJがより高い抵抗状態からより低い抵抗状態に切り替わったことを示す。このスイッチング点は、ソース線での約1.4Vおよびビット線での0Vの電圧に対応する。

ビットセルバイアス電圧501が減少するにつれて、MTJを通って流れる電流は、最終的には方向を逆転させる。点505では、MTJを通って流れる電流は、約-130μAに達する。それは次いで、点504で約-90μAに下がる。したがって、MTJは、点505/504でそれの低い抵抗状態からそれのより高い抵抗状態に切り替わる。点504/505でのビットセルバイアス電圧501は、ビット線で約-700mVであり、ソース線で0Vである。

MTJのスイッチング特性を分析するとき、MTJスイッチングは、非対称電圧で生じることがヒステリシスグラフ50からわかる。それ故に、MTJスイッチングが完了するためには、V_BLは、1Vよりも低くてもよく、V_SLは、1.4Vよりも大きくすべきである。多くの応用では、非対称バイアスよりも対称バイアスを提供する方が、複雑さが少ない。しかしながら、MTJ構造体の制限が、そのような構成を阻止することになる。確かに、もしV_BLおよびV_SLが両方とも、700mV(-/+)の値でバイアスをかけられるならば、MTJは、より低い抵抗状態からより高い抵抗状態に切り替わることができるが、しかし高抵抗状態からより低い抵抗状態に切り替わらないことになる。逆に、もしV_BLおよびV_SLが両方とも、1.4Vでバイアスをかけられるならば、MTJは、高抵抗状態から切り替わることができるが、しかしスペクトルのもう一方の端では、MTJ構造体は、状態を低抵抗から高抵抗に切り替えた後壊れることもある。点506は、MTJ構造体が壊れ始める点を表す。点506でMTJビットセル構造体を横切る電圧降下は、約-1.4Vである。これらの動作条件は、より悪くさえなることもあり、破壊は、より早く生じ、またはスイッチングは、プロセス側の変動とともに異なる電圧降下で生じることもある。したがって、信頼できる動作を維持するために、対称バイアス機構は、使用できない。

図6は、ビットセルバイアス電圧601の関数としてMTJ構造体を横切る電圧降下(V_MTJ600)を例示するヒステリシスグラフ60である。MTJ構造体のスイッチングは、点602/603および点604/605で生じることが示される。この場合もやはり、ヒステリシスグラフ60で反映されるように、点602/603でのスイッチングは、V_SLが約1.4V、V_BLが0Vで生じ、点604/605でのスイッチングは、V_BLが約-700mV、V_SLが0Vで生じる。点602/603スイッチングでのV_MTJ600は、点602では約-450mVであり、点603では約-520mVである。ビットセルバイアス電圧601が、1.5Vを超えて増加するにつれて、ヒステリシスグラフ60での傾向は、V_MTJ600が、ゆっくり増加するだけであり、曲線の勾配が、-600mVの電圧降下に達する前にゼロに近づくように見えることを示唆する。

点604/605でのスイッチングを考察すると、V_MTJ600は、点604では約520mVであり、点605では約450mVである。点604/605でのこのスイッチングを越えて、より大きな電圧が、V_BLに印加されるにつれて、V_MTJ600の対応する値は、安定した比率で増加し続ける。しかしながら、いったんV_MTJ600が、点606で約1Vに達すると、MTJ構造体が壊れる危険性が、劇的に増大する。MTJ構造体が壊れるとき、それはもはや、その構造体が破壊条件から抜け出るまでメモリ回路として確実には使用できない。したがって、V_MTJ600との関連でMTJについてスイッチング特性を分析するとき、回路は、V_MTJ600を約1Vよりも低い量に制限するように努めるべきである。

図5および図6ならびにこの出願で提供される他の図の各々に関して開示される電圧および電流値は、単に例であり、本教示の範囲および適用を任意のそのような値またはそれらの値を反映することもある材料に限定することを意図していないことに留意すべきである。本教示の様々な実施形態は、他の値を反映し、なおこの開示の範囲内に入る任意の様々な種類の材料で動作してもよい。

MTJで経験するスイッチング問題に取り組むために、ビット/ソース線の1つがコアネットワーク電圧に結合され、もう一方のソース/ビット線がI/Oネットワーク電圧に結合される非対称スイッチング方式を提供する新しいメモリ構成が、提示される。この構成では、I/O電圧は、コアネットワーク電圧よりも高い電圧を提供する。図7は、本教示の一実施形態に従って構成されるメモリセル70の代表的概略図である。メモリセル70は、磁気メモリ(図示されず)の列で最も遠いビットセル700を例示する。ビットセル700は、MTJ構造体701(抵抗器として表される)およびトランジスタ702を含む。ソース線703は、トランジスタ702のソース/ドレイン端子に結合され、一方ビット線704は、MTJ構造体701の端子に結合される。

ビット線704は、ビット線ドライバ705によって駆動される。ビット線ドライバ705は、コア電圧レベルをビット線704に提供するコアネットワーク内で動作する。ソース線703は、ソース線ドライバ706によって駆動される。ソース線ドライバ706は、I/Oネットワーク電圧をソース線703に提供するように動作する。コアネットワークバッファ707およびソース線ドライバ706は、レベルシフタ709によって提供されるインターフェースで通信し、そのレベルシフタは、コアおよびI/Oネットワークの2つの異なる電圧間で電圧レベルをシフトさせる能力がある。

メモリセル70は、磁気メモリ30(図3)などの磁気メモリに存在してもよい。そのような例となる実装形態では、ソースおよびビット線ドライバ303(図3)は、ビット線ドライバ705およびソース線ドライバ706の構成に従うように変更されることになる。これは、ソース線307(図3)の各々がより高いI/O電圧を備えることを可能にすることになる。メモリセル70の全回路では、寄生ソース抵抗711および寄生ビット抵抗712は、ソース線ドライバ706、ビット線ドライバ705、列スイッチ709および710、導電配線抵抗402(図4)、ならびにトランジスタ702によって追加される固有の抵抗のためになお存在する。しかしながら、より高いI/O電圧が、ソース線703に印加されるので、より高いI/O電圧に起因して寄生ソース抵抗711を横切る電圧降下がわずかに増加しても、トランジスタ702のソース/ドレイン端子にはそれをオンにするのに十分な電圧レベルおよびMTJ構造体701に状態を切り替えさせるのに十分な電圧があることになる。

図8は、本教示の一実施形態に従って構成されるSTT MRAMセルについての性能記録80である。性能記録80に関係するSTT MRAMセルは、メモリセル70(図7)とそっくりに構成され、ソース線は、ビット線に提供されるそれよりも高い電圧を提供することを可能にするソース線ドライバに結合される。性能記録80は、MTJ構造体を通って流れる電流I(MTJ)800、ビット線バイアス電圧V(BL)801、ソース線バイアス電圧V(SL)802、およびワード線電圧V(WL)803のグラフを、各々同じ試験時間軸の関数として含む。点804から始まり、試験時間軸全体にわたって、V(WL)803は、それの高状態に設定される。図8で示される例のために、V(WL)803の高状態は、1.2Vである。それ故に、書込みコマンドは、試験時間軸の間存在している。

V(SL)802は、それの高状態に設定される点805から始まる。図8で示される例のために、V(SL)802の高状態は、1.8Vである。この高状態は、V(WL)803に利用できる電圧よりも高い電圧レベルを反映する。V(BL)801は、それの低状態に設定される点807から始まる。図8で示される例のために、V(WL)803、V(SL)802、およびV(BL)801の各々についての低状態は、0Vである。その上、V(BL)801の高状態は、1.2Vである。V(WL)803が書込みコマンドでアクティブにされ、ソース線がV(SL)802でそれの高状態にバイアスをかけられ、ビット線がV(BL)801でそれの低状態にバイアスをかけられると、I(MTJ)800は、開始点809で100μAであると測定される。点810では、I(MTJ)800は、150μAの電流にジャンプする。I(MTJ)800での電流フローのこの突然の増加は、STT MTJ構造体での抵抗が減少する結果であり、それ故にMTJ構造体が状態を切り替えたことを示す。

点806では、V(SL)802は、それの低状態に切り替わり、一方V(BL)801は、点808でそれの高状態に切り替わる。ビットセルバイアスのこの変化は、I(MTJ)800に電流方向を逆転させるが、しかしなお点811でそれの高状態にとどまる。点812では、I(MTJ)800は、高電流状態から低電流状態にジャンプする。I(MTJ)800での電流フローのこの突然の減少は、MTJ構造体での抵抗が増加する結果であり、それ故にMTJ構造体が再び状態を切り替えたことを示す。この電流痕跡は、試験時間軸の残りの期間I(MTJ)800で続く。より高い電圧レベルをV(BL)802に印加する際には、MTJ構造体は、より確実に切り替わることができる。期間813および814は、点809での高抵抗から点810でのより低い抵抗へ切り替わるための、および点811での低抵抗から点812でのより高い抵抗へ切り替わるためのスイッチング速度をそれぞれ表す。

寄生抵抗711および712(図7)は、ビットセル700(図7)などの代表的ビットセルの端子に印加される電圧が、ソースおよびビット線ドライバによってソースおよびビット線に提供される全量未満となるような、電圧低減効果を有する。電圧のこの低減は、ビットセルの動作をより困難にさえする。上で例示されるように、ある電圧差が、MTJ構造体701(図7)などのMTJ構造体に状態を切り替えさせるために必要である。加えて、MTJ構造体が状態を切り替える前に、電圧関係は、トランジスタ702(図7)などのビットセルトランジスタをアクティブにするのに十分である必要があることになる。したがって、ビットセル端子に印加される電圧を増加させるための別の方法は、ソースおよびビット線ドライバとビットセル端子との間の全抵抗を低減することである。

図9は、本教示の一実施形態に従って構成される磁気メモリ90を例示する概略図である。磁気メモリ90は、一連の列909で構成される多重メモリビットセル901のアレイ900を含む。メモリビットセル901の各々は、MTJ構造体902およびトランジスタ903を含み、ここでトランジスタ903のゲート端子は、ワード線910に結合される。ソース線905およびビット線906は、メモリビットセル901を駆動場所904に結合する。列スイッチ304ならびに単一の共用ソースおよびビット線ドライバ303(図3)を含む磁気メモリ30(図3)と対照的に、磁気メモリ90は、ソース線905およびビット線906の各1つについて高電圧ドライバ907および低電圧ドライバ908をそれぞれ備えて構成される。高電圧ドライバ907は、ソース線905に結合され、一方低電圧ドライバ908は、ビット線906に結合される。高電圧ドライバ907および低電圧ドライバ908はまた、選択論理も含み、それは、列スイッチ304(図3)によって以前に供給された機能性を提供する。列スイッチ304(図3)ならびに単一の共用ソースおよびビット線ドライバ303(図3)を取り除くことによって、個々の高電圧ドライバ907および低電圧ドライバ908の追加の正味の効果は、ドライバとメモリビットセル901との間の抵抗の著しい低減である。抵抗のこの低減は、メモリビットセル901の端子に印加されるより高い実効電圧に変わり、それは、メモリビットセル901のためのより信頼できる書込みプロセスをもたらす。

高電圧ドライバ907および低電圧ドライバ908の各々の追加は、磁気メモリ90などの磁気メモリを統合するために使用されるチップ面積を増加させることもあることに留意すべきである。しかしながら、増加したチップ面積の負の効果は、メモリでの全抵抗を低減することによって実現される性能利益の増加によって相殺される。列スイッチ304(図3)は、任意の1つのスイッチでの抵抗に起因してメモリでのかなりの抵抗を提供するだけでなく、列スイッチ304(図3)の抵抗が並列で経験されるので、列302(図3)の各々での全抵抗もまた、単一スイッチの抵抗よりもかなり高い。さらに、列スイッチ304(図3)の場所のため、ソースおよびビット線ドライバ303(図3)は、列スイッチ304(図3)の追加された抵抗の責任を負うために、より堅固である必要がある。列スイッチがない場合には、個々の高電圧ドライバ907および低電圧ドライバ908の各々は、ソースおよびビット線ドライバ303(図3)ほど堅固である必要はなく、それ故により小さい抵抗を追加し、実質的により小さいチップ面積を個々に必要とする。

図10は、本教示の一実施形態に従って構成されるSTT MRAMセルについての性能記録1000である。性能記録1000に関係するSTT MRAMセルは、磁気メモリ90(図9)とそっくりに構成され、ソース線は、ビット線に提供されるそれよりも高い電圧を提供することを可能にするソース線ドライバに結合される。性能記録1000は、MTJ構造体を通って流れる電流I(MTJ)1001、ビット線バイアス電圧V(BL)1002、ソース線バイアス電圧V(SL)1003、およびワード線電圧V(WL)1004のグラフを、各々同じ試験時間軸の関数として含む。点1005から始まり、試験時間軸全体にわたって、V(WL)1004は、それの高状態に設定される。図10で示される例のために、V(WL)1004の高状態は、1.2Vである。それ故に、書込みコマンドは、試験時間軸の間存在している。

V(SL)1003は、それの高状態に設定される点1006から始まる。図10で示される例のために、V(SL)1003の高状態は、1.8Vである。この高状態は、V(WL)1004に利用できる電圧よりも高い電圧レベルを反映する。V(BL)1002は、それの低状態に設定される点1008から始まる。図10で示される例のために、V(WL)1004、V(SL)1003、およびV(BL)1002の各々の低状態は、0Vである。その上、V(BL)1002の高状態は、1.2Vであり、それは、V(WL)1004に利用できるのと同じ、より低い電圧である。V(WL)1004が書込みコマンドでアクティブにされ、ソース線がV(SL)1003でそれの高状態にバイアスをかけられ、ビット線がV(BL)1002でそれの低状態にバイアスをかけられると、I(MTJ)1001は、開始点1010で100μAであると測定される。点1011では、I(MTJ)1001は、150μAの電流にジャンプする。I(MTJ)1001での電流フローのこの突然の増加は、MTJ構造体での抵抗が減少する結果であり、それ故にMTJ構造体が状態を切り替えたことを示す。

点1007では、V(SL)1003は、それの低状態に切り替わり、一方V(BL)1002は、点1009でそれの高状態に切り替わる。ビットセルバイアスのこの変化は、I(MTJ)1001に電流方向を逆転させるが、しかしなお点1012でそれの高電流状態にとどまる。点1013では、I(MTJ)1001は、高電流状態から低電流状態にジャンプする。I(MTJ)1001での電流フローのこの突然の減少は、MTJ構造体での抵抗が増加する結果であり、それ故にMTJ構造体が再び状態を切り替えたことを示す。この電流痕跡は、試験時間軸の残りの期間I(MTJ)1001で続く。より高い電圧レベルをV(BL)1002に印加するとき、MTJ構造体は、より確実に切り替わることができる。期間1014および1015は、点1010での高抵抗から点1011でのより低い抵抗に切り替わるための、および点1012での低抵抗から点1013でのより高い抵抗に切り替わるためのスイッチング速度をそれぞれ表す。期間1014および1015は、高電圧ドライバ907(図9)および低電圧ドライバ908(図9)などの線ドライバと、ビットセル901(図9)などの個々のビットセルとの間の全寄生抵抗の著しい低減の結果としてスイッチング速度期間813および814(図8)と比較して低減された。

STT MRAM設計のスイッチング特性を考察するとき、状態のスイッチングは、特定の組のパラメータに従う。図11は、STT MRAM設計についてのスイッチング特性のグラフ1100である。スイッチング特性は、グラフ1100で例示される特性曲線T₁に従う。特性曲線T₁は、スイッチング時間t1102の関数として臨界スイッチング電流I_C1101を扱う。メモリは最初に、特性曲線T₁の点1103での特性に設計される。これらの機能特性の場合には、電流I_C1をメモリ設計に印加することによって、磁気メモリは、時間t₁の後切り替わることになる。メモリ設計のスイッチング速度を時間t₂に増加させるためには、I_C2の電流が、メモリに印加される必要があることになる。特性曲線T₁に従ってt₂のこの新しいスイッチング時間を提供することになるメモリシステムを設計するとき、設計者は、ある設計トレードオフに取り組む必要があることになる。たとえば、既存のデバイスは、電流I_C1だけを供給するように制限される電力源を有することもある。それ故に、スイッチング速度を改善するために、電力供給装置が、交換されることになる。この交換は、より高い電力出力要件のためにより多く費用がかかることもあり、もしくはより多くの場所を取ることもあり、または動作中により多くの電力を使用する可能性が高いことになる。バッテリ電力で動作するモバイルデバイスでは、電力消費は、重大な考慮事項である。したがって、スイッチング時間の減少は、その減少が必要とすることもある追加の金銭的および電力コストを考慮するとコスト効率が高くないこともある。

特定のメモリ設計の動作を変えようと努力する代わりに、本教示の様々な実施形態は、設計それ自体を変更した。設計の変更の場合には、全体の動作特性が、変更される。図12は、特性曲線T₁によって表される第1のメモリ設計および本教示の一実施形態に従って構成される第2のメモリ設計のスイッチング特性のグラフ1200である。特性曲線T₁は、図11で例示されるのと同じスイッチング特性を表す。点1103では、特性は、電流I_CFの印加にともなうスイッチング時間t₁を反映する。本教示の一実施形態に従って構成されるメモリ設計は、特性曲線T₂で反映される動作特性を有する。T₂メモリ設計は、図7および図9に関して述べられるように、関連するソース線に印加される電圧を増加することによってスイッチングを改善し、全体の寄生抵抗を低減する。特性曲線T₂によって反映されるメモリ設計は、より高速のスイッチングメモリを作り出したので、特性曲線T₂全体は、時間方向にシフトした。したがって、同じ臨界電流I_CFを提供することによって、新しいメモリ設計は、時間t₂で切り替わる。より速く切り替わることによって、ワード線は、より速く遮断することができ、それは、下にあるシステムのための電力を節約する。

磁気メモリ90(図9)の高電圧ドライバ907(図9)を設計するとき、スイッチング論理は、列スイッチ304(図3)によって以前に提供されたスイッチング機能性を果たすために追加される。図13は、本教示の一実施形態に従って構成されるセル選択回路1300を例示する論理図である。セル選択回路1300は、本教示の一実施形態に従って構成されるより高い電圧ソース線ドライバのためのスイッチング機能性を提供する。3つの信号が、セル選択回路1300でスイッチング機能性を制御するときに使用される。write信号1305は、メモリ「書込み」がアクティブにされるときにワード線から受け取る信号を表す。列選択(col-sel)信号1306は、アドレス情報としてワード線から来る別の信号である。アドレス情報は、col-sel信号1306を得るために復号化される。より高い電圧を扱うとき、レベルシフタ1301は、磁気メモリシステムのより低い電圧からの電圧変換を提供する。write-data信号1307は、メモリセルに書き込むべきデータを表す信号である。

これらの3つの信号、write信号1305、col-sel信号1306、およびwrite-data信号1307を使用して、セル選択回路1300は、それのソース線にバイアスをかけるべきかそうでないかを決定する。write信号1305およびcol-sel信号1306は、NANDゲート1302に入力される。NANDゲート1302から結果として生じる信号は、ORゲート1303への入力としてwrite-data信号1307とともに使用される。ORゲート1303から結果として生じる信号は次いで、反転バッファ1304を通って処理される。反転バッファ1304は、ORゲート1303から結果として生じる信号が論理「0」であるときは、ソース線により高い電圧レベルでバイアスをかけることになり、またはORゲート1303から結果として生じる信号が論理「1」であるときは、ソース線を0Vのままにすることになる。それ故に、「0」をメモリセルに書き込もうとするときは、ソース線は、より高い電圧レベルでバイアスをかけられることになり、「1」をメモリセルに書き込もうとするときは、ソース線は、0Vでバイアスをかけられることになる。セル選択回路1300の動作特性全体は、以下にTable 1(表1)で提供される。Table 1(表1)での「X」の記入は、信号が「0」かまたは「1」であるかにかかわらず結果が変わらないことになる事例を表す。

図14は、本教示の一実施形態に従って構成されるセル選択回路1400を例示する論理図である。セル選択回路1400は、本教示の一実施形態に従って構成されるより低い電圧ビット線ドライバのためのスイッチング機能性を提供する。セル選択回路1400は、セル選択回路1300(図13)によって使用される同じ3つの信号を使用する。write信号1305およびcol-sel信号1306は、NANDゲート1403への入力として使用される。NANDゲート1403から結果として生じる信号は、ORゲート1405への入力としてwrite-data信号1307とともに使用される。ORゲート1405から結果として生じる信号は、相補型金属酸化物シリコン(CMOS)構成スイッチ1407のp型トランジスタ1408部分へのゲート入力として使用される。

write信号1305およびcol-sel信号1306はまた、NANDゲート1404への入力としても使用される。NANDゲート1404から結果として生じる信号は、ORゲート1406への入力としてwrite-data信号1307と一緒に使用される。ORゲート1406から結果として生じる信号は、CMOS構成スイッチ1407のn型トランジスタ1409へのゲート入力として使用される。p型トランジスタ1408およびn型トランジスタ1409がどのようにバイアスをかけられるかに基づいて、セル選択回路1400は、ビット線により低い電圧レベルでバイアスをかけることになるかまたはビット線を0Vのままにすることになる。それ故に、「1」をメモリセルに書き込もうとするときは、ビット線は、より低い電圧レベルでバイアスをかけられることになり、「0」をメモリセルに書き込もうとするときは、ビット線は、0Vでバイアスをかけられることになる。セル選択回路1400の動作特性全体は、以下にTable 2(表2)で提供される。Table 2(表2)での「X」の記入は、信号が「0」かまたは「1」であるかにかかわらず結果が変わらないことになる事例を表す。

図13および図14に関して述べられ、例示されるセル選択回路は、より高い電圧ソース線ドライバおよびより低い電圧ビット線ドライバに組み込まれてもよい回路構成の単に例であることに留意すべきである。本教示の様々な追加の実施形態は、メモリビットセル選択を実装するために異なる論理構成を利用してもよい。

図15は、本教示の一実施形態に従って構成される磁気ビットセルデバイス1500を例示するブロック図である。磁気ビットセルデバイス1500は、外部電力源1502によって電力を供給される内部デバイス区分1501を含む。内部デバイス区分1501は、ビットセル素子1503-1〜1503-Nなどのビットセル素子のアレイを含む。ビットセル素子1503-1〜1503-Nの各々は、ビット線(BL)、ソース線(SL)、およびワード線(WL)を有し、それぞれSLドライバ1504-1〜1504-N、BLドライバ1505-1〜1505-N、およびWLドライバ1509を通じて電力を供給される。本明細書で提示される教示に従って、図15で描写される実施形態は、SLドライバ1504-1〜1504-Nを通じてSLにより高い電圧を提供する。このより高い電圧は、電荷ポンプ1506を通じて外部電力源1502によって提供される。電荷ポンプ1506は、適切なより高い電圧をビットセル素子1503-1〜1503-NのSLに供給するために外部電力源1502から受け取る電圧を上げるまたは下げることができる。電荷ポンプ1506を利用することによって、磁気ビットセルデバイス1500は、外部電力源1502から供給される単一電圧を使用してソース線に使用される異なる電圧を発生させ、供給することができる。

様々な代替実施形態では、電荷ポンプ1507および1508のどちらか1つまたは両方が、内部デバイス区分1501に実装されてもよい。たとえば、もしソース線が、第1の電圧を提供されることになり、ビット線とワード線の両方が、第2の電圧を提供されることになり、ここで第1の電圧が第2の電圧よりも高く、外部電力源1502によって供給される電圧が第1の電圧と第2の電圧の両方と異なるならば、電荷ポンプ1506および1507は、外部電力源1502から電圧を取り込み、第1の電圧(電荷ポンプ1506によって)および第2の電圧(電荷ポンプ1507によって)を生成することになる。別個の例では、もしワード線が第3の電圧を提供されることになるならば、そのとき第3の電圧は、外部電力源1502によって供給される電圧を使用して電荷ポンプ1508によって生成されることになる。

ソース線、ビット線、またはワード線のいずれかに印加すべき電圧が、外部電力源1502によって供給される電圧に等しい、選択された代替実施形態では、電荷ポンプ1506〜1508の対応する電荷ポンプは、内部デバイス区分に含まれなくてもよく、その場合には電圧は、SLドライバ1504-1〜1504-N、BLドライバ1505-1〜1505-N、および/またはWLドライバ1509などの対応するドライバに外部電力源1502から直接供給されることになることに留意すべきである。

具体的な回路構成が説明されたけれども、開示された回路構成のすべてが、本発明を実施するために必要とされるわけでないことは当業者には理解されよう。その上、ある周知の回路は、本発明に焦点を保つために述べられなかった。同様に、説明は、ある場所では論理「1」および論理「0」に言及するけれども、本発明の動作に影響を及ぼすことなく、論理値を入れ替えることができ、それに応じて回路の残りが調整されることを当業者なら理解する。

改善されたビットセル素子は、携帯用コンピュータ、セルラー電話、手持ち式パーソナルコミュニケーションシステム(PCS)ユニットなどのモバイルデバイス、パーソナルデータアシスタントなどの携帯用データユニット、メーター読出し装置などの固定場所データユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、またはコンピュータに含まれてもよい。

本教示およびそれらの利点が、詳細に述べられたけれども、様々な変形、置換、変更が、添付の特許請求の範囲によって定義されるような本教示の技術から逸脱することなく本明細書でなされてもよいことが理解されるべきである。その上、本出願の範囲は、本明細書で述べられるプロセス、機械、製造、物質組成、手段、方法およびステップの特定の態様に限定されることを意図していない。当業者なら本開示から容易に理解することになるように、本明細書で述べられる対応する態様と実質的に同じ機能を果たすまたは実質的に同じ結果を達成する、現在存在するまたは後で開発されることになる、プロセス、機械、製造、物質組成、手段、方法、またはステップは、本教示に従って利用されてもよい。それに応じて、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むことを意図している。

10 磁気トンネル接合(MTJ)
11 プログラマブルスピン論理デバイス
20 スピントルク移動(STT)MTJデバイス
30 磁気メモリ
40 MTJ列等価回路
50 ヒステリシスグラフ
60 ヒステリシスグラフ
70 メモリセル
80 性能記録
90 磁気メモリ
100 基板
101 磁性層
102 磁性層
103 絶縁層
104 上部コンタクト
105 下部コンタクト
106 MTJ素子
107 磁性層
108 磁性層
109 絶縁層
110 入力コンタクト
111 入力コンタクト
112 入力コンタクト
113 出力コンタクト
200 MTJ
201 トランジスタ
202 ビット線
203 ソース線
204 ワード線
300 MTJメモリユニットのアレイ
301 MTJメモリユニット
302 磁気メモリでの列
303 ソースおよびビット線ドライバ
304 列スイッチ
305 ワード線
306 省略記号
307 ソース線
308 ビット線
309 MTJ構造体
310 トランジスタ
400 ドライバ抵抗
401 スイッチ抵抗
402 導電配線抵抗
403 XTOR抵抗
404 MTJ抵抗
500 電流フロー
501 ビットセルバイアス電圧
600 MTJ構造体を横切る電圧降下(V_MTJ)
601 ビットセルバイアス電圧
700 ビットセル
701 MTJ構造体
702 トランジスタ
703 ソース線
704 ビット線
705 ビット線ドライバ
706 ソース線ドライバ
707 コアネットワークバッファ
709 レベルシフタ、列スイッチ
710 列スイッチ
711 寄生ソース抵抗
712 寄生ビット抵抗
800 MTJ構造体を通って流れる電流I(MTJ)
801 ビット線バイアス電圧V(BL)
802 ソース線バイアス電圧V(SL)
803 ワード線電圧V(WL)
813 期間
814 期間
900 メモリビットセルのアレイ
901 メモリビットセル
902 MTJ構造体
903 トランジスタ
904 駆動場所
905 ソース線
906 ビット線
907 高電圧ドライバ
908 低電圧ドライバ
909 メモリビットセルの列
910 ワード線
1000 性能記録
1001 MTJ構造体を通って流れる電流I(MTJ)
1002 ビット線バイアス電圧V(BL)
1003 ソース線バイアス電圧V(SL)
1004 ワード線電圧V(WL)
1014 期間
1015 期間
1100 グラフ
1101 臨界スイッチング電流I_C
1102 スイッチング時間t
1200 グラフ
1300 セル選択回路
1301 レベルシフタ
1302 NANDゲート
1303 ORゲート
1304 反転バッファ
1305 write信号
1306 col-sel信号
1307 write-data信号
1400 セル選択回路
1403 NANDゲート
1404 NANDゲート
1405 ORゲート
1406 NORゲート
1407 相補型金属酸化物シリコン(CMOS)構成スイッチ
1408 p型トランジスタ
1409 n型トランジスタ
1500 磁気ビットセルデバイス
1501 内部デバイス区分
1502 外部電力源
1503-1〜1503-N ビットセル素子
1504-1〜1504-N SLドライバ
1505-1〜1505-N BLドライバ
1506 電荷ポンプ
1507 電荷ポンプ
1508 電荷ポンプ
1509 WLドライバ

Claims

ビット線に結合され、第1の電圧を印加する第1の書込みドライバと、
ソース線に結合され、前記第1の電圧よりも高い第2の電圧を印加する第2の書込みドライバと、
ビット線を介して前記第1の書込みドライバに結合され、ソース線を介して前記第2の書込みドライバに結合される少なくとも1つの磁気トンネル接合(MTJ)構造体とを含み、
前記MTJ構造体は、前記第1の電圧を受け取って第1の状態から第2の状態に変わり、前記第2の電圧を受け取って前記第2の状態から前記第1の状態に変わり、
前記第1の電圧は、コアネットワーク電圧に基づき、前記第2の電圧は、入力/出力(I/O)ネットワーク電圧に基づく、磁気ビットセル書込み回路。
複数の列であって、前記少なくとも1つのMTJ構造体は、前記複数の列の1つに存在する、複数の列と、
前記複数の列の各追加の1つでの少なくとも1つの追加のMTJ構造体と、
前記複数の列の各追加の1つに結合される少なくとも1つの追加の低電圧書込みドライバであって、前記第1の電圧を印加する前記少なくとも1つの追加の低電圧書込みドライバと、
前記複数の列の各追加の1つに結合される少なくとも1つの追加の高電圧書込みドライバであって、前記第2の電圧を印加する前記少なくとも1つの追加の高電圧書込みドライバと
をさらに含み、
前記少なくとも1つの追加のMTJ構造体は、前記第1の電圧を受け取って前記第1の状態から前記第2の状態に変わり、前記第2の電圧を受け取って前記第2の状態から前記第1の状態に変わる、請求項1に記載の磁気ビットセル書込み回路。
前記第1の書込みドライバおよび前記少なくとも1つの追加の低電圧書込みドライバ内の第1の選択回路構成であって、書込みコマンド中に受け取るアドレス情報に基づいて前記少なくとも1つのMTJ構造体および前記少なくとも1つの追加のMTJ構造体の1つを選択するように構成される前記第1の選択回路構成と、
前記第2の書込みドライバおよび前記少なくとも1つの追加の低電圧書込みドライバ内の第2の選択回路構成であって、前記アドレス情報に基づいて前記少なくとも1つのMTJ構造体および前記少なくとも1つの追加のMTJ構造体の1つを選択するように構成される前記第2の選択回路構成と
をさらに含む、請求項2に記載の磁気ビットセル書込み回路。
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項1に記載の磁気ビットセル書込み回路。
半導体ダイに統合される、請求項1に記載の磁気ビットセル書込み回路。
複数のメモリ列であって、前記複数のメモリ列の各々は、少なくとも1つの磁気ビットセルを有する、複数のメモリ列と、
各々が前記複数のメモリ列の対応する列と関連する、複数のソース線であって、前記複数のソース線の各々は、前記対応する列の前記少なくとも1つの磁気ビットセルの1つの端子に結合される、複数のソース線と、
各々が前記対応する列と関連する、複数のビット線であって、前記複数のビット線の各々は、前記対応する列の前記少なくとも1つの磁気ビットセルの別の端子に結合される、複数のビット線と、
各々が前記複数のビット線の対応するビット線に結合される、複数の第1のドライバであって、前記複数の第1のドライバは、第1のドライバ電圧を印加して前記少なくとも1つの磁気ビットセルを第1の状態から第2の状態に変える、複数の第1のドライバと、
各々が前記複数のソース線の対応するソース線に結合される、複数の第2のドライバであって、前記複数の第2のドライバは、第2のドライバ電圧を印加して前記少なくとも1つの磁気ビットセルを前記第2の状態から前記第1の状態に変える、複数の第2のドライバと
を含み、
前記第2のドライバ電圧は、前記第1のドライバ電圧よりも高く、
前記第1のドライバ電圧は、コアネットワーク電圧に基づき、前記第2のドライバ電圧は、入力/出力(I/O)ネットワーク電圧に基づく、磁気ランダムアクセスメモリ(MRAM)。
前記少なくとも1つの磁気ビットセルは、
磁気トンネル接合(MTJ)構造体と、
前記MTJ構造体に結合されるトランジスタとを含む、請求項6に記載のMRAM。
前記複数の第1のドライバの各々内の第1の選択回路構成であって、前記MRAMのワード線から受け取るアドレス信号に基づいて前記複数の第1のドライバの前記関連する1つによって前記複数のビット線の選択された対応する1つへの前記第1のドライバ電圧の印加を制御する前記第1の選択回路構成と、
前記複数の第2のドライバの各々内の第2の選択回路構成であって、前記アドレス信号に基づいて前記複数の第2のドライバの前記関連する1つによって前記複数のソース線の選択された1つへの前記第2のドライバ電圧の印加を制御する前記第2の選択回路構成と
をさらに含む、請求項6に記載のMRAM。
前記第1のドライバ電圧は、前記MTJ構造体の破壊を引き起こさないように選択され、前記第2のドライバ電圧は、前記MTJ構造体のスイッチングを確実にするように選択される、請求項7に記載のMRAM。
半導体ダイに統合される、請求項6に記載のMRAM。
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項6に記載のMRAM。
磁気ビットセル素子の磁気トンネル接合(MTJ)構造体に書き込むための方法であって、前記方法は、
前記MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、
前記書込み信号に応答して、前記MTJ構造体に書き込むべき書込みデータを検出するステップと、
前記書込みデータが第1の値であることに応答して、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップであって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、ステップと、
前記書込みデータが第2の値であることに応答して、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップであって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、ステップと
を含み、
前記第1の電圧は、コアネットワーク電圧に基づき、前記第2の電圧は、入力/出力(I/O)ネットワーク電圧に基づく、方法。
前記磁気ビットセル素子は、半導体ダイに統合される、請求項12に記載の方法。
前記磁気ビットセル素子は、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項12に記載の方法。
前記ビットセル素子は、
磁気メモリと、
磁気スピン論理デバイスとのうちの1つを含む、請求項12に記載の方法。
磁気ビットセル素子の磁気トンネル接合(MTJ)構造体に書き込むための方法であって、前記方法は、
前記MTJ構造体と関連するワード線上で書込み信号を受け取るステップと、
前記書込み信号に応答して、前記MTJ構造体に書き込むべき書込みデータを検出するステップと、
前記書込みデータが第1の値であることに応答して、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るステップであって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、ステップと、
前記書込みデータが第2の値であることに応答して、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るステップであって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、ステップと
を含み、
前記第1の電圧は、コアネットワーク電圧に基づき、前記第2の電圧は、入力/出力(I/O)ネットワーク電圧に基づく、方法。
前記磁気ビットセル素子は、半導体ダイに統合される、請求項16に記載の方法。
前記磁気ビットセル素子は、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項16に記載の方法。
前記磁気ビットセル素子は、
磁気メモリと、
磁気スピン論理デバイスとのうちの1つを含む、請求項16に記載の方法。
磁気ビットセル素子の磁気トンネル接合(MTJ)構造体に書き込むためのシステムであって、前記システムは、
前記MTJ構造体と関連するワード線上で書込み信号を受け取るための手段と、
前記書込み信号に応答して実行可能な、前記MTJ構造体に書き込むべき書込みデータを検出するための手段と、
前記書込みデータが第1の値であることに応答して実行可能な、前記MTJ構造体の1つの端子に結合されるビット線上で第1の電圧を受け取るための手段であって、前記第1の電圧は、前記MTJ構造体を第1の状態から第2の状態に変えさせる、手段と、
前記書込みデータが第2の値であることに応答して実行可能な、前記MTJ構造体の別の端子に結合されるソース線上で第2の電圧を受け取るための手段であって、前記第2の電圧は、前記第1の電圧よりも高く、前記MTJ構造体を前記第2の状態から前記第1の状態に変えさせる、手段と
を含み、
前記第1の電圧は、コアネットワーク電圧に基づき、前記第2の電圧は、入力/出力(I/O)ネットワーク電圧に基づく、システム。
半導体ダイに統合される、請求項20に記載のシステム。
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、手持ち式パーソナルコミュニケーションシステム(PCS)ユニット、携帯用データユニット、および固定場所データユニットの少なくとも1つに統合される、請求項20に記載のシステム。
前記磁気ビットセル素子は、
磁気メモリと、
磁気スピン論理デバイスとのうちの1つを含む、請求項20に記載のシステム。