JP2013125568A - 抵抗変化型メモリ読み出し回路 - Google Patents

Abstract

【課題】抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上する抵抗変化型メモリ読み出し回路を提供する。
【解決手段】抵抗変化型メモリ読み出し回路１１は、抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路１、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアスを制御するための基板端子６、負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路２、抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいて、抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路３、負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチ４、抵抗変化型メモリセル１０への大電流を阻止するクランプ用スイッチ回路５を備える。
【選択図】図１

Description

本発明は、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリに関するものである。

近年、次世代メモリとして抵抗変化型メモリが注目されている。抵抗変化型メモリとは、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）素子を用いたメモリセルにより構成されたＭＲＡＭ（Magneto resistive RAM）やＣＥＲ（Colossal Electro
Resistance）素子を用いたＲｅＲＡＭ（Resistance RAM)等である。

例えば、ＭＲＡＭの場合、データの書き込みおよびデータの読み出しをＭＴＪ素子に電流を流すことで行う。ＭＲＡＭメモリセルへのデータの書き込みは、磁化反転が起こる閾値電流値より大きい書き込み電流をＭＴＪ素子に流すことで行われるのに対し、ＭＲＡＭメモリセルからのデータの読み出しは、閾値電流値より小さい読み出し電流をＭＴＪ素子に流すことにより磁化反転を起こすことなく行われる。
既に知られているＭＲＡＭメモリセルからのデータの読み出し回路は、例えば、図１３，図１４といったものである。

特開２０１１−１５９３５８号公報

David Halupka, et al., "Negative-ResistanceRead and Write Schemes for STT-MRAM in 0.13μm CMOS",IEEE InternationalSolid-State Circuits Conference, 2010

一般的に、抵抗変化型メモリの電気的特性は、製造条件の変動等によりばらつきやすい。例えば、抵抗変化型メモリがＭＴＪ素子で構成される場合、電気的特性のばらつきにより磁化反転が起こる閾値電流値が小さくなり、読み出し電流の値程度になったとする。その場合、メモリセルに保持されているデータは読み出し動作中に書き換わり、抵抗変化型メモリが誤動作するといった問題がある。磁化反転閾値電流値のばらつきを考慮し、抵抗変化型メモリの誤書き込み動作を防止するために、読み出し電流の値は十分に小さい値に設定される必要がある。しかし読み出し電流の値が小さく設定されると、抵抗変化型メモリセルからデータを読み出すときに得られる電荷量が少なくなることから、速度の低下や読み出しマージンの減少といった問題が生じる。

図１３に示すようなｐＭＯＳ負荷回路を用いた従来の読み出し回路では、抵抗変化型メモリセルの抵抗値の変化に伴う電位の変化（電位差）が数１０ｍＶと小さいことから、低電圧動作（例えば、０．４Ｖ動作）のセンスアンプでの読み出しは困難であった。また、電位差を大きくしようとすると速度が遅くなる一方、速度を速くしようとすると電位差が小さくなるといった問題があった。

また、図１４に示すようなリファレンスセル（Reference Cells）回路を用いた従来の読み出し回路では、リファレンスセル（Reference Cells）回路にオペアンプを用いることから、低電圧動作（例えば、０．４Ｖ動作）に向かないといった問題があった。
低消費電力化を目的として、抵抗変化型メモリの低電圧動作のニーズは、今後益々増大することが予測される。

上記状況に鑑みて、本発明は、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上する抵抗変化型メモリ読み出し回路を提供することを目的とする。

上記目的を達成すべく、本発明の抵抗変化型メモリ読み出し回路は、下記１）〜４）の回路を備える。
１）抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路
２）負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアス電圧を制御するための基板端子
３）負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路
４）抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいて、抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路

かかる構成によれば、負性抵抗回路による負荷線と昇圧負荷回路による負荷線を足し合わせることにより、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。これにより、抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できる。すなわち、負性抵抗回路と昇圧負荷回路を組み合わせることで、判定回路に用いられるセンスアンプの読み出しに十分な電位差を得ることができる。
また、可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除できる一方で、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。

また、基板端子により、負性抵抗回路のｐＭＯＳ基板バイアスを制御し、負荷線を任意に変更・調整でき、プロセスばらつきに対応することができる。
また、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができることにより、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値とのマージンが向上し、その結果、読み出しエラーを低減することができる。

ここで、本発明の抵抗変化型メモリ読み出し回路において、上記の負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを更に備えることがより好ましい。
非動作時バイアス電流抑制スイッチを設けることにより、読み出し動作をしない場合の電力の消費を無くすことができる。非動作時バイアス電流抑制スイッチは、例えば、インバータ（ＮＯＴ回路）とｎＭＯＳトランジスタで構成でき、ｎＭＯＳトランジスタのゲート回路にインバータが接続されることにより実現できる。

また、本発明の抵抗変化型メモリ読み出し回路において、抵抗変化型メモリセルと負性抵抗回路を接続するビットライン若しくはソースライン上にクランプ用スイッチ回路を更に備えることがより好ましい。
クランプ用スイッチ回路を設けることにより、抵抗変化型メモリセルに大きな電流が流れないようにすることができ、誤書き込み発生を防止できる。クランプ用スイッチ回路は、例えば、ｎＭＯＳトランジスタを抵抗変化型メモリセルと負性抵抗回路を接続するビットライン若しくはソースライン上に設けることにより実現できる。

また、本発明の抵抗変化型メモリ読み出し回路において、判定回路がセンスアンプで構成され、参照電圧が電源電圧の略１／２であることがより好ましい。
可変抵抗素子が低抵抗状態にある場合の読み出し安定電位が低く、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位が高いことから、判定回路がセンスアンプで構成された場合の比較参照電圧は、電源電圧の約１／２にすることができる。これにより参照電圧の調整が不要となる。

また、本発明の抵抗変化型メモリ読み出し回路において、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板端子のバイアスを、それぞれ、少なくとも０（Ｖ），電源電圧、ＷＬ昇圧電位の多段階に制御することが好ましい。
上述の如く、負性抵抗回路のｐＭＯＳ基板端子のバイアスを制御し、負荷線を任意に変更・調整して、プロセスばらつきに対応するものである。負性抵抗回路を構成する一対のｐＭＯＳトランジスタにおいて、それぞれの基板バイアスを多段階に電圧供給することで、負荷線を任意に変更・調整できることになる。
ここで、ＷＬ昇圧電位とは、ワードライン（ＷＬ）に印加される昇圧された電位である。例えば、チャージポンプ回路等を用いて、電源電位からＷＬ昇圧電位を生成する。なお、メモリセル内のｎＭＯＳトランジスタ（アクセストランジスタ）の低電源電圧動作において、ゲート電位とソース電位の差が大きいほどトランジスタの閾値電圧変動の影響が小さくなりプロセスばらつきに対する耐性が向上できる。また、アクセストランジスタのゲート電位を昇圧することでトランジスタサイズを小さくでき、ひいてはメモリセル面積を小さくできるので、ワードライン（ＷＬ）の昇圧は必須である。

また、本発明の抵抗変化型メモリ読み出し回路において、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板端子のバイアスについて、ゲートおよびドレインを互いに接続するｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧、ＷＬ昇圧電位の３段階に制御され、他方のｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧の２段階に制御されることが好ましい。
これは、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの内、ドレインがゲートと接続されず、直接に抵抗変化型メモリセルと接続されるｐＭＯＳトランジスタの基板バイアスは、ＷＬ昇圧電位にした場合、このｐＭＯＳトランジスタ電流が取れなくなり、負性抵抗の効果がなくなるからである。従って、０（Ｖ），電源電圧の２段階に制御する。

本発明の抵抗変化型メモリは、上記の抵抗変化型メモリ読み出し回路と、複数の抵抗変化型メモリセルと、複数の抵抗変化型メモリセルの各々に設けられるセル選択スイッチと、複数の抵抗変化型メモリセルの共通のソースラインおよびビットラインと、ＢＩＳＴ（built-in self test）回路と、を備え、上記の読出し回路は、ソースライン若しくはビットラインを介して複数の抵抗変化型メモリセルと共通に並列接続され、上記のＢＩＳＴ回路は、読出し回路内の基板端子のバイアスの複数パターンごとに、抵抗変化型メモリセルの読み出しエラーをテストすることを特徴とする。

ＢＩＳＴ回路を用いることにより、基板端子のバイアスの最適なパターンをフィールドで設定することができる。また予め、出荷時に基板バイアスの最適なパターンを条件出しすることもできる。例えば、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアスについて、ゲートおよびドレインを互いに接続するｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧、ＷＬ昇圧電位の３段階に制御し、他方のｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧の２段階に制御する場合、２×３＝６段階のパターンの条件を設けることができる。最適なパターンとは、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を最も大きくとれるパターンである。またはテストにおいてビットエラーレートが最小となるパターンである。

本発明の抵抗変化型メモリ読み出し回路によれば、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できるといった効果を有する。
また、低電圧下でも、判定回路に用いられるセンスアンプの読み出しに十分な電位差を得ることができ、読み出し動作が可能である。
さらに、可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除でき、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。

実施例１の抵抗変化型メモリの読み出し回路の回路構成図 実施例１の抵抗変化型メモリの読み出し回路の回路説明図 実施例１の抵抗変化型メモリの読み出し回路の負荷線の説明図（１） 実施例１の抵抗変化型メモリの読み出し回路のタイミングチャート 実施例１の抵抗変化型メモリの読み出し回路の負荷線の説明図（２） 実施例１の抵抗変化型メモリの読み出し回路の負荷線（ＦＦコーナー） 実施例１の抵抗変化型メモリの読み出し回路の負荷線（ＴＴコーナー） 実施例１の抵抗変化型メモリの読み出し回路の負荷線（ＳＳコーナー） 実施例１の抵抗変化型メモリに搭載するＢＩＳＴ回路の説明図 実施例２の抵抗変化型メモリの読み出し回路の回路構成図 実施例２の抵抗変化型メモリの読み出し回路の負荷線（ＴＴコーナー） 実施例３の抵抗変化型メモリの読み出し回路の回路構成図 従来読み出し回路（先行技術１） 従来読み出し回路（先行技術２）

以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。

図１は実施例１の抵抗変化型メモリの読み出し回路の回路構成図である。
図１に示すように、抵抗変化型メモリセル読み出し回路１１は、負性抵抗回路１と、負荷抵抗回路１を構成する基板端子６と、昇圧負荷回路２と、判定回路３と、非動作時バイアス電流抑制スイッチ４と、クランプ用スイッチ回路５から構成される。
負性抵抗回路１は、抵抗変化型メモリセル１０の読み出しノード（Ｓ）を介して昇圧負荷回路２と並列に接続される。この負性抵抗回路１を構成する一対のｐＭＯＳトランジスタは、基板バイアス電圧の制御が可能な基板端子６を有する。

また、昇圧負荷回路２は、負性抵抗回路１と並列に接続され、電源電位ＶＤＤを共通とする。昇圧負荷回路２は、具体的にはｎＭＯＳトランジスタで構成される。ｎＭＯＳトランジスタのゲート端子は、“Ｒｅａｄ
Ｅｎａｂｌｅ”信号ラインと接続される。読み出し開始時に“Ｒｅａｄ Ｅｎａｂｌｅ”信号ラインがＯＮになる。
昇圧負荷回路２を設けることにより、後述するように、負性抵抗回路による負荷線に昇圧負荷回路による負荷線を足し合わせることができるため、抵抗変化型メモリセル読み出し回路１１の読み出し動作を行う際に、電圧が０から上昇することになる。
なお、この“Ｒｅａｄ Ｅｎａｂｌｅ”信号ラインには、電源電位ＶＤＤよりも昇圧された電圧を印加する。これは、ｎＭＯＳトランジスタのゲート電位とソース電位の差が大きいほど、ｎＭＯＳトランジスタの閾値電圧変動の影響が小さくなり、プロセスばらつきに強くなるからである。

また、判定回路３は、抵抗変化型メモリセル１０を構成する可変抵抗素子と、負性抵抗回路１と昇圧負荷回路２に流れる電流により変化する読み出しノード（Ｓ）の電圧に基づいて、抵抗変化型メモリセル１０に保持されているデータ論理を判定する。
判定回路３は、具体的にはセンスアンプで構成され、参照電圧が電源電位ＶＤＤの１／２に設定する。

また、非動作時バイアス電流抑制スイッチ４は、負性抵抗回路１と並列に接続され、読み出し動作をしない場合の電力の消費を無くす機能を果たす。具体的には、インバータ（ＮＯＴ回路）とｎＭＯＳトランジスタで構成され、ｎＭＯＳトランジスタのゲート回路にインバータが接続されている。“Ｒｅａｄ
Ｅｎａｂｌｅ”信号ラインがＯＮ／ＯＦＦは、インバータ（ＮＯＴ回路）で論理が反転される。“Ｒｅａｄ Ｅｎａｂｌｅ”信号ラインがＯＦＦになった場合、ノード（Ｓ）は接地電位になる。

また、クランプ用スイッチ回路５は、抵抗変化型メモリセル１０に大きな電流が流れないようにするために設けられ、具体的には、ノード（Ｓ）に接続されるビットライン（ＢＬ）にｎＭＯＳトランジスタを設ける。

図１の回路構成によれば、負性抵抗回路１による負荷線と昇圧負荷回路２による負荷線を足し合わせることになり、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。従って、判定回路３としてのセンスアンプの読み出しに十分な電位差を得ることができ、抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できる。可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除できる一方で、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上できる。

また、基板端子６により、負性抵抗回路１を構成する一対のｐＭＯＳトランジスタの基板バイアスを制御できる。これにより、抵抗変化型メモリセル読み出し回路１１の負荷線を任意に変更・調整でき、プロセスばらつきに対応することができる。
負荷線を任意に変更・調整できることで、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。これにより、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値（ＶＤＤ／２）とのマージンが向上し、その結果、読み出しエラーを低減する。

図２を用いて、実施例１の抵抗変化型メモリの読み出し回路について詳細に説明する。負性抵抗回路は、一対のｐＭＯＳトランジスタ（Ｐ１，Ｐ２）とそれらの基板端子、ｎＭＯＳトランジスタＮ１から成る。ｐＭＯＳトランジスタＰ１は、ソースが電源電位ＶＤＤに接続され、ゲートおよびドレインが互いに接続されている。また、ｐＭＯＳトランジスタＰ２は、ソースが電源電位ＶＤＤに接続され、ゲートがｐＭＯＳトランジスタＰ１のゲートに接続され、ドレインがノード（Ｓ）に接続されている。そして、ノード（Ｓ）には、抵抗変化型メモリセルのビットライン（ＢＬ）が接続されている。
また、ｎＭＯＳトランジスタＮ１は、ソースが接地され、ゲートがノード（Ｓ）に接続され、ドレインがｐＭＯＳトランジスタＰ１のドレインに接続されている。

次に、実施例１の抵抗変化型メモリの読み出し回路の負荷線について、図３を参照して説明する。
図３は、抵抗変化型メモリの読み出し回路の負荷線（ＴＴコーナー）のシミュレーション結果である（基板バイアス：Ａ＝０．４Ｖ、Ｂ＝１．６Ｖ）。図３は負性抵抗回路の電流−電圧特性を示しており、横軸はノード（Ｓ）の電圧、縦軸はノード（Ｓ）に流れ込む電流及びノード（Ｓ）から流れ出す電流を表している。なお、ＴＴコーナーは、トランジスタの閾値電圧が典型的(Typical)な値でのシミュレーションである。
図３において、実線が本発明の読み出し回路、点線が昇圧ｎＭＯＳ回路、２点鎖線が負性抵抗回路の負荷線であり、それぞれノード（Ｓ）に流れ込む電流を表している。また、低抵抗状態および高抵抗状態のプロットは、抵抗変化型メモリセルが引き抜く電流を表している。本発明の読み出し回路のプロット（実線）は、昇圧ｎＭＯＳ回路のプロット（点線で描かれた右下がりの直線）と負性抵抗回路によるプロット（２点鎖線の曲線）を足し合わせたものになっている。

抵抗変化型メモリの読み出し動作を開始すると、ノード（Ｓ）の電圧が０から上昇する。実施例１の抵抗変化型メモリの読み出し回路の場合、メモリセルが低抵抗状態である場合、低抵抗状態のプロットと実線のプロットの交点のところ、すなわち図３中で“Ｌ”と記載されている箇所（０．０８Ｖ付近）で電圧の上昇は止まることになる。
一方、メモリセルが高抵抗状態の場合、同様に読み出し動作を開始すると、ノード（Ｓ）の電圧が０から上昇するが、０．０８Ｖ付近では高抵抗状態のプロットと実線のプロットの交点は無く、そのまま電圧は上昇していき、高抵抗状態のプロットと実線のプロットの交点のところ、図３中で“Ｈ”と記載されている箇所（０．３８Ｖ付近）で電圧の上昇は止まることになる。

図３の負性抵抗回路のプロット（２点鎖線）からわかるように、負性抵抗回路のみで読み出し動作を行うと、ノード（Ｓ）の電圧は０（Ｖ）で交点になっているため、電圧は０のまま上昇しない。
また、図３における本発明の読み出し回路のプロット（実線）から、ノード（Ｓ）の電位が０．２８Ｖまでのときに負性抵抗として動作することがわかる。
低抵抗状態では、複数の交点を持っていてもよく、最も低電圧側の交点が安定点となる。

図４は、実施例１の抵抗変化型メモリの読み出し回路のタイミングチャートを示している。図４中の符号（１）〜（４）は、図３の回路説明図中の符号（１）〜（４）と対応している。
まず、図４においてＶ（Ｒｅａｄ Ｅｎａｂｌｅ）は、“Ｒｅａｄ Ｅｎａｂｌｅ”信号ラインの電位を表している。符号（ａ）は低抵抗状態のメモリセルの読み出し時間を示しており、符号（ｂ）は高抵抗状態のメモリセルの読み出し時間を示している。ＨＩＧＨになると読み出し動作を開始する。
次に、Ｖ（Ｓ）はノード（Ｓ）の電位を表している。低抵抗状態のメモリセルの読み出し動作では、矢印Ａに示すように、図３中の“Ｌ” （０．０８Ｖ付近）のところまでで電圧の上昇が止まっている。一方、高抵抗状態のメモリセルの読み出し動作では、図３中の“Ｈ” （０．３８Ｖ付近）のところまで電圧が上昇している。
また、Ｉ（ｐｍｏｓＢ）はｐＭＯＳトランジスタＰ２のドレインへ流れる電流（１）を表し、Ｉ（ｐｍｏｓＡ）はｐＭＯＳトランジスタＰ１のドレインへ流れる電流（４）を表している。また、Ｉ（ｎｍｏｓ昇圧）は、昇圧負荷回路のｎＭＯＳトランジスタのソースへ流れる電流（３）を表している。また、Ｉ（ｎｍｏｓ昇圧＋ｐｍｏｓＡ）は、電流（３）と（４）の合成電流を表している。

図５（基板バイアス：Ａ＝０．４Ｖ、Ｂ＝１．６Ｖ）を用いて、実施例１の抵抗変化型メモリの読み出し回路の負荷線と、従来回路の負荷線（ＴＴコーナー）の説明を行う。
実施例１の抵抗変化型メモリの読み出し回路の負荷線の場合、上述の通り、メモリセルが低抵抗状態なら“Ｌ”と記載されている箇所（０．０８Ｖ付近）で電圧の上昇は止まり、高抵抗状態なら“Ｈ”と記載されている箇所（０．３８Ｖ付近）で電圧の上昇は止まる。従って、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を約０．３Ｖ（＝０．３８−０．０８）と大きくすることができる（図５のΔＶｐｒｏｐを参照）。
これは、従来回路（ｐＭＯＳ回路）の負荷線の場合の電位差ΔＶｃｏｎｖ（＝０．２８−０．１）と比べて、約１．７倍大きくできることがわかる。

図６〜８は、それぞれ実施例１の抵抗変化型メモリの読み出し回路の負荷線（ＦＦコーナー），負荷線（ＴＴコーナー），負荷線（ＳＳコーナー）を示している。
ＴＴコーナーは、トランジスタの閾値電圧が典型的(Typical)な値であり、ＦＦコーナーはトランジスタの閾値電圧が典型的な値よりも低く、ＳＳコーナーはトランジスタの閾値電圧が典型的な値よりも高くなっている。プロセスコーナーが変動すると、図６〜８に示すように電流量が変化しているのがわかる。
図６〜８には、基板バイアス電圧制御により、例として３パターンの負荷線を描いている。それぞれのプロセスコーナーにおいて、ある１つのパターンでは読み出しが可能になっていることがわかる。

図９を参照して、実施例１の抵抗変化型メモリに搭載するＢＩＳＴ回路について説明する。ＢＩＳＴ回路は、テストパターンを発生する回路と、テスト結果と期待値を照合する回路をメモリチップ内に組み込むものである。例えば、図９に示すように、抵抗変化型メモリ２０に、幾つかのメモリブロック２１〜２３が存在する場合、それぞれのメモリブロック毎に一対のｐＭＯＳトランジスタの基板バイアス電圧の供給パターンを発生できるように回路を組み込む。具体的には、パターン選択回路３０に、一対のｐＭＯＳトランジスタの各基板バイアス電圧の供給パターンとして、それぞれ０（Ｖ）／０．４（Ｖ）と、０（Ｖ）／０．４（Ｖ）／１．６（Ｖ）の供給ラインを用意する。ｐＭＯＳスイッチとｎＭＯＳスイッチが並列接続されたトランスミッションゲートで構成されるパターン選択スイッチ３１を用いて、各メモリブロックに供給する基板バイアス電圧の供給パターンを切り替える。
ＢＩＳＴ回路３２では、基板バイアス電圧の供給パターンの切り替えを指示し、その結果を比べて、当該メモリブロックに最適な基板バイアス電圧の供給パターンを選定する。
図９に示すようにＢＩＳＴ回路３２と抵抗変化型メモリ２０とのＩ／Ｆ信号は、アドレス信号（Ａ：Address）、メモリブロック選択信号（ＢＳ：Block
Select）、センスアンプイネーブル信号（ＳＥ：Sense Enable）、入力データ（ＤＩ：Data In），出力データ（ＤＯ：Data Out）を設ける。

図１０は実施例２の抵抗変化型メモリの読み出し回路の回路構成図である。
図１０に示すように、実施例２の抵抗変化型メモリの読み出し回路１２は、実施例１の抵抗変化型メモリの読み出し回路１１において、ノード（Ｓ）に接続されるビットライン（ＢＬ）にクランプ用スイッチ回路５としてのｎＭＯＳトランジスタを無くしたものである。クランプ用スイッチ回路５は、抵抗変化型メモリセル１０に大きな電流が流れないようにするために設けるが、読み出し回路の動作に必須のものではなく、特に低電圧動作時にはクランプ用スイッチ回路を設けなくとも構わない。
図１１に実施例２の抵抗変化型メモリの読み出し回路の負荷線（ＴＴコーナー）を示す。
図１１の負荷線から、実施例２の抵抗変化型メモリは、実施例１と同様、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくでき、抵抗変化型メモリセルに保持されているデータ論理を判定する電圧閾値とのマージンを向上し、読み出しエラーを低減できることがわかる。

図１２は実施例３の抵抗変化型メモリの読み出し回路の回路構成図である。
図１２に示すように、実施例３の抵抗変化型メモリの読み出し回路１３は、実施例２の抵抗変化型メモリの読み出し回路１２において、負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチ（図１における符号４の点線枠で囲まれた部分）を無くしたものである。非動作時バイアス電流抑制スイッチを設けることにより、読み出し動作をしない場合の電力の消費を無くすことができるが、特に低電圧動作時の読み出し回路の動作に必須のものではなく、非動作時バイアス電流抑制スイッチを設けなくとも構わない。

（その他の実施例）
・上記の実施例１〜３では、ビットライン（ＢＬ）を介して読み出し回路のノード（Ｓ）を接続したが、ソースライン（ＳＬ）を介して読み出し回路のノード（Ｓ）を接続する場合も存在する。すなわち、実施例１〜３では、抵抗変化型メモリセルにビットライン（ＢＬ）側が固定層でソースライン（ＳＬ）側がフリー層のＭＴＪ素子を採用しており、ビットライン（ＢＬ）を介して抵抗変化型メモリセルとノード（Ｓ）とを接続しているが、ビットライン（ＢＬ）側がフリー層でソースライン（ＳＬ）側が固定層のＭＴＪ素子を採用し、ソースライン（ＳＬ）を介して抵抗変化型メモリセルとノード（Ｓ）とを接続しても構わない。

本発明は、ＭＲＡＭやＲｅＲＡＭ等の抵抗変化型メモリの読み出し回路に有用である。

１ 負性抵抗回路
２ 昇圧負荷回路
３ 判定回路（センスアンプ）
４ 非動作時バイアス電流抑制回路
５ クランプ用スイッチ回路
６ 基板端子
８ アクセストランジスタ
９ 可変抵抗素子
１０ 抵抗変化型メモリセル
１１〜１３ 抵抗変化型メモリセル読み出し回路
２０ 抵抗変化型メモリ
２１〜２３ メモリブロック
３０ パターン選択回路
３１ パターン選択スイッチ
３２ ＢＩＳＴ回路
ＢＬ ビットライン
ＳＬ ソースライン
ＷＬ ワードライン
ＶＤＤ 電源電位

Claims (7)

1. 抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、
   前記負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアス電圧を制御できる基板端子と、
   前記負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路と、
   前記抵抗変化型メモリセルを構成する可変抵抗素子と、前記負荷抵抗回路に流れる電流により変化する前記読み出しノードの電圧に基づいて、前記抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路と、
   を備えたことを特徴とする抵抗変化型メモリ読み出し回路。
2. 前記負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを、更に備えたことを特徴とする請求項１に記載の抵抗変化型メモリ読み出し回路。
3. 前記抵抗変化型メモリセルと前記負性抵抗回路を接続するビットライン若しくはソースライン上にクランプ用スイッチ回路を、更に備えたことを特徴とする請求項１又は２に記載の抵抗変化型メモリ読み出し回路。
4. 前記判定回路がセンスアンプで構成され、参照電圧が電源電圧の略１／２であることを特徴とする請求項１又は２に記載の抵抗変化型メモリ読み出し回路。
5. 前記負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板端子のバイアスを、それぞれ、少なくとも０（Ｖ），電源電圧、ＷＬ昇圧電位の多段階に制御する、
   ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ読み出し回路。
6. 前記負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板端子のバイアスについて、
   ゲートおよびドレインを互いに接続するｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧、ＷＬ昇圧電位の３段階に制御され、
   他方のｐＭＯＳトランジスタの基板バイアスは、０（Ｖ），電源電圧の２段階に制御される、
   ことを特徴とする請求項１又は２に記載の抵抗変化型メモリ読み出し回路。
7. 請求項５又は６の抵抗変化型メモリ読み出し回路と、
   複数の抵抗変化型メモリセルと、
   複数の抵抗変化型メモリセルの各々に設けられるセル選択スイッチと、
   複数の抵抗変化型メモリセルの共通のソースラインおよびビットラインと、
   ＢＩＳＴ（built-in self test）回路と、
   を備え、
   前記読出し回路は、前記ソースライン若しくはビットラインを介して複数の抵抗変化型メモリセルと共通に並列接続され、
   前記ＢＩＳＴ回路は、前記読出し回路内の前記基板端子におけるバイアスの複数のパターンごとに、抵抗変化型メモリセルの読み出しエラーをテストする、ことを特徴とする抵抗変化型メモリ。