CN112863575A

CN112863575A - 具有磁性隧道结的非易失寄存器

Info

Publication number: CN112863575A
Application number: CN201911098102.0A
Authority: CN
Inventors: 戴瑾; 何伟伟
Original assignee: Shanghai Ciyu Information Technologies Co Ltd
Current assignee: Shanghai Ciyu Information Technologies Co Ltd
Priority date: 2019-11-12
Filing date: 2019-11-12
Publication date: 2021-05-28
Anticipated expiration: 2039-11-12
Also published as: CN112863575B

Abstract

本发明提供一种具有磁性隧道结的非易失寄存器，其特征在于该寄存器单元包括一差动放大器电路，其包含交叉连接的第一反相器和第二反相器，用以形成不平衡的触发器电路；两反相器的两输出端共设置一对受读字线控制的NMOS晶体管，其一者连接两MTJ之间，其一MTJ另一端通过NMOS晶体管连接位线与写字线。藉此，寄存器单元的写通路只是通过位线连接的NMOS，即只需要加大此NMOS管尺寸即可实现流通写电流要求，而读操作上亦无需预充电，因此可加快读、写速度。

Description

具有磁性隧道结的非易失寄存器

技术领域

本发明涉及寄存器技术领域，特别是关于一种使用磁性随机存储器技术中磁性隧道结(MTJ)的非易失寄存器单元。

背景技术

降低功耗和增加高速数据操作是下一代逻辑电路的主要目标。由于纳米级互补金属氧化物半导体(CMOS)技术中的漏电流，预计静态功耗会急剧增加。此外，先进超大规模集成电路(VLSI)中全局互连长度的增加导致功率和延迟的进一步增加。逻辑存储器架构，其中存储器组件分布在逻辑电路平面上，与非易失性存储器组合，预期实现超低功率和缩短互连延迟。但是，为了充分利用逻辑存储器架构，实现具有更短访问时间、无限耐久性和可扩展写入能力的非易失性寄存器非常重要。

近年来，采用磁性隧道结(Magnetic Tunnel Junction,MTJ)的磁性随机存储器(Magnetic random access memory，MRAM)被人们认为是未来具有前景的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性自由层(Free Layer，FL)，它可以改变磁化方向以记录不同的数据；位于中间的绝缘隧道势垒层(Tunnel Barrier Layer，TBL)；磁性参考层(Reference Layer，RL)位于隧道势垒层的另一侧，它的磁化方向不变。

在实际应用上为能在这种磁电阻组件中记录信息，使用基于自旋动量转移或称自旋转移矩(Spin Transfer Torque，STT)转换技术，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。在具有垂直各向异性(Perpendicular Magnetic Anisotropy,PMA)的磁性隧道结(MTJ)中，作为存储信息的自由层，在垂直方向拥有两个磁化方向，即：向上和向下，分别对应二进制中的“0”和“1”或者“1”和“0”。在实际应用中，在读取信息或者空置的时候，自由层的磁化方向保持不变；在写的过程中，如果有与现有不同状态的信号输入的时候，那么自由层的磁化方向将会在垂直方向上发生180度的翻转。这种空置状态之下磁性存储器的自由层保持磁化方向不变的能力叫做数据保存能力(Data Retention)或者热稳定性(ThermalStability)。在不同的应用场景中要求不一样。对于一个典型的非易失存储器(Non-volatile Memory，NVM)的热稳定性要求是在125℃的条件可以保存数据10年。

MRAM这种新的内存和存储技术，可以像静态随机存取存储器(SRAM)/动态随机存取存储器(DRAM)一样快速随机读写，还可以像闪存(Flash)一样在断电后永久保留数据。它的经济性想当地好，单位容量占用的硅片面积比SRAM有很大的优势，比在此类芯片中经常使用的NOR Flash也有优势，比嵌入式NOR Flash的优势更大。它的性能也相当好，读写时延接近最好的SRAM，功耗则在各种内存和存储技术最好。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容。MRAM可以和逻辑电路集成到一个芯片中。

应用上，每个MRAM的记忆单元由一个MTJ和一个MOS管(场效应晶体管)组成。MOS管的栅极(gate)连接到芯片的字线(Word Line，WL)负责接通或切断这个记忆单元，MTJ和MOS管串接在芯片的位线(Bit Line，BL)上。读写操作在位线(BL)上进行。一个MRAM芯片由一个或多个MRAM存储单元的阵列组成，每个阵列有若干外部电路，如：行地址解码器：把接收的地址变成字线(WL)的选择。列地址解码器：把接收的地址变成位线(BL)的选择。读写控制器：控制位线(BL)上的读(测量)写(加电流)操作。输入输出控制：和外部交换数据。

在非易失内存以外，非易失寄存器也是集成电路中经常需要的设计单元。寄存器和内存的差别在于：内存的每一次使用，只需要输出一个庞大阵列中被地址选中的一个小字节；而寄存器的每一次使用，必须输出每一个比特的信息，用于集成电路中的平行信息处理。但一次只写一个字节，在很多应用场景下是可以接受的。

非易失寄存器在很多集成电路中有需求。即使在MRAM的设计中，也有非易失寄存器的需求。比如进行冗余设计时，需要纪录损坏单元的地址和替换地址。

目前非易失寄存器的应用还不普遍，很多芯片设计中，把配置信息存在非易失的存储器中，启动时读出来，加载到易失的寄存器里。这种方法需要延长启动时间，重复的信息存储也不经济。

其中，请参阅欧洲专利EP2330594揭露了下述一种MTJ的非易失寄存器结构，原专利所用的靠加热写MRAM的技术，不同于STT-MRAM。这个电路也可以用于STT-MRAM，正常使用(读寄存器)时，作用两侧的NMOS管断开，下面两个MTJ永远处于相反的状态，根据哪一个电阻更高，数据输出Q和反向数据Qn本别输出0、1或1、0。

但欧洲专利EP2330594这类电路有两个问题：1.进行写操作时，需要可以在不同的方向通电流，需要增加MOS管做开关，怎样最经济地解决这个问题，需要更高层次的电路设计，这项专利没有给出解决方案。2.这个电路写操作时比较困难，方法1：用左右两侧的NMOS管把数据输出Q和反向数据Qn恢复到中性位置，利用位线(BL)与源极线(SL)BL0-SL0、BL1-SL1的电流进行写操作。方法2：让电流走外侧的NMOS管到源极线(SL)的道路，此时电流仍然要通过两个NMOS管。无论哪一种方法，写电流都必须连续流过两个MOS管，且MRAM的写电流比较大，所以这要求两个MOS管的尺寸都很大。即使这样，两个MOS管的串联电阻，仍然会对写操作造成困难。

就上述问题，美国专利US6515895提出一种MTJ的非易失寄存器结构，其通过八个MOS管和两个MTJ。当进行写操作时，首先通过EAL/EALN和HAL不同的电流来产生不同的磁场，从而改变两个MTJ相应阻值，即完成了写操作；当进行读操作时，首先将EN置为低电平，使得Q和QN充电到VDD，再将EN置为高电平，由于两个MTJ阻值不同，通过交叉连接放大之后，最终，Q和QN互为高低电平。但是以上专利存在以下三个问题：1.寄存器单元包含八个MOS管以及两个MTJ，所以导致制造成本较高。2.寄存器单元若采用类似STT原理，即通过写大电流来改变MTJ阻值，那么在大电流通路上，此单元反相器中NMOS管以及EN控制的NMOS管尺寸加大，意味着单元需要加大4个NMOS管尺寸，这无疑加大了制造成本。3.寄存器单元进行读操作时，在控制EAL/EALN/HAL电位的同时，还需要通过控制EN信号线，进行先拉低再拉高操作，从而达到先充电再放大目的。但是这种方法时序操作较为复杂，对外围读电路要求较高。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种具有磁性隧道结的非易失寄存器，其一组磁性隧道结(MTJ)的电流通过一个做为开关管的NMOS电晶管读写控管，再配合数个MOS管形成的控制电路进行读写操作。

本申请的目的及解决其技术问题，是采用以下技术方案来实现的。

本申请一种具有磁性隧道结的非易失寄存器单元，其特征在于该寄存器单元包括：差动放大器电路，其包含交叉连接的第一反相器和第二反相器，用以形成不平衡的触发器电路；所述第一反相器和所述第二反相器的第一端连接电源线，所述第一反相器和所述第二反相器的第二端接地；第一开关管与第二开关管分别连接所述第一反相器和所述第二反相器的输出端节点，所述第二开关管漏极连接控制电源端，所述第一开关管漏极连接相同或相近结构的第一磁隧道结第二端与第二磁隧道结之间第二端的节点，所述第一开关管与所述第二开关管栅极连接读字线；所述第一磁隧道结第一端连接第三开关管，所述第二磁隧道结第一端连接源极线；所述第三开关管栅极连接写字线，所述第三开关管漏极连接位线；其中，通过所述第一开关管、所述第二开关管与所述第三开关管对所述第一磁隧道结和所述第二磁隧道结进行读、写的控制。

在本申请的实施例中，所述第一反相器包括与第一NMOS晶体管串联连接的第一PMOS晶体管，第二反相器包括与第二NMOS晶体管串联连接的第二PMOS晶体管。

在本申请的实施例中，所述第一NMOS晶体管与所述第一PMOS晶体管的栅极同时连接到所述第二反相器的输出端节点；所述第二NMOS晶体管与所述第二PMOS晶体管的栅极同时连接到所述第一反相器的输出端节点。

在本申请的实施例中，所述第一开关管、所述第二开关管与所述第三开关管均为NMOS晶体管。

在本申请的实施例中，所述第一开关管的漏极连接所述第一磁隧道结与所述第二磁隧道结之间的节点，所述第一开关管的源极连接所述第一反相器的输出端节点，所述第一开关管的栅极连接所述读字线；所述第二开关管的漏极连接所述控制电源端，所述第二开关管的源极连接所述第二反相器的输出端节点，所述第二开关管的栅极连接所述读字线；所述第三开关的漏极连接所述位线，所述第三开关的栅极连接所述写字线，所述第三开关的源极连接所述第一磁隧道结。

在本申请的实施例中，所述第一磁隧道结和所述第二磁隧道结由具有固定磁化的参考层和具有可以从第一稳定方向切换到第二稳定方向的磁化方向的磁性自由层所形成；所述第一磁隧道结和所述第二磁隧道结的参考层分别连接所述第三开关管，所述第一磁隧道结和所述第二磁隧道结的自由层连接所述第一开关管。

在本申请的实施例中，所述第二磁隧道结被替代的设置为一共享电阻。

在本申请的实施例中，前述寄存器单元应用于寄存器阵列中，用于写入寄存器阵列的方法，包括多个寄存器单元，每个寄存器单元串联连接到相邻的寄存器单元，并将数据从一个寄存器单元的一个节点移位到相邻寄存器单元的一个节点，寄存器单元的结构如前述非易失寄存器单元的任一种。写入寄存器阵列的方法包括：正常使用读模式下，所有的电源线接通，所有的字线为低电位，源极线和位线接通或断开皆可，每个寄存器根据内部的第一磁隧道结和第二磁隧道结的状态输出0或1。

在本申请的实施例中，前述用于写入寄存器阵列的方法在进行写操作时逐行写入，其步骤如下：将所有的电源线断开；依据写入数据的位置，写入数据为1时，将对应位置的所述位线拉为高电平，对应位置的所述源极线拉为低电平，将写字线接通电源线，数据写入电流自所述位线与所述源极线流至所述第一磁隧道结和所述第二磁隧道结，以改变对应位置的所述第一磁隧道结为低阻态，所述第二磁隧道结为高阻态，再将对应位置的所述写字线拉低为低电平；或者，依据写入数据的位置，写入数据为0时，将对应位置的所述源极线拉为高电平，对应位置的所述位线拉为低电平，将写字线接通电源线，数据写入电流自所述源极线与位线流至所述第一磁隧道结和所述第二磁隧道结，以改变对应位置的所述第一磁隧道结为高阻态，所述第二磁隧道结为低阻态，再将对应位置的所述写字线拉低为低电平。

在本申请的实施例中，所述方法还包括执行初始化加载模式，所述执行方式包括：对所述位线施加第一电位，设定所述源极线设为低电位或零电位，其中，所述第一磁隧道结和所述第二磁隧道结之间的节点处于第二电位；将所述寄存器阵列的外围控制电源设为第三电位，并打开所述读字线；依据所述第二电位为高或低于所述第三电位，将所述第一磁隧道结和所述第二磁隧道结形成的0或1的状态值加载入交叉连接的所述第一反相器和所述第二反相器。

本发明提供的使用磁性隧道结的非易失寄存器单元能解决前述的技术问题外，进一步的，透过寄存器单元的结构，写入操作时，寄存器单元的写通路只是通过位线连接的NMOS，即只需要加大此NMOS管尺寸即可实现流通写电流要求，而读操作上亦无需预充电，因此可加快读、写速度。其次，与现有技术相比，本申请最多仅需要7个MOS管和2个MTJ，故制造成本相对较低，本申请技术亦比现有技术拥有更小的面积，节省了芯片成本。且在阵列的操作方法也最大程度地节省了电路面积，其最重要的应用在于对待机功耗要求很严格的物联网和可穿戴电子设备等领域。

附图说明

图1a为本申请实施例的寄存器单元电路示意图；

图1b为本申请实施例两磁性隧道结的物理实现方式简示图；

图2为本申请实施例的寄存器单元电路的时序示意图；

图3为本发明另一实施例的寄存器单元电路示意图；

图4为本申请实施例的寄存器阵列结构示意图。

符号说明

10：寄存器单元；20：差动放大器电路；21：第一反相器；22：第二反相器；31：第一磁隧道结；32：第二磁隧道结；41：节点；Vdd：电源线；SL：源极线；BL：位线；RWL：读字线；WWL：写字线；N1：第一NMOS晶体管；P1：第一PMOS晶体管；N2：第二NMOS晶体管；P2：第二PMOS晶体管；N3：第一开关管；N4：第二开关管；N5：第三开关管；OUT：第一输出；OUT_n：第二输出；R：共享电阻。

具体实施方式

请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。

本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种具有磁性隧道结的非易失寄存器，其具体结构、特征及其功效，详细说明如后。

图1a为本申请实施例的寄存器单元电路示意图，图1b为本申请实施例两磁性隧道结的物理实现方式简示图。本发明提供的一种具有磁性隧道结的非易失寄存器单元，该寄存器单元10包括：差动放大器电路20，其包含交叉连接的第一反相器21和第二反相器22，用以形成不平衡的触发器电路；所述第一反相器21和所述第二反相器22的第一端连接电源线Vdd，所述第一反相器21和所述第二反相器22的第二端接地Gnd；第一开关管N3与第二开关管N4分别连接所述第一反相器21和所述第二反相器22的输出端节点，所述第二开关管N4漏极连接控制电源端Vb，所述第一开关管N3漏极连接相同或相近结构的第一磁隧道结31第二端(例如：一般为参考层)与第二磁隧道结32第二端(例如：一般为参考层)之间的节点，所述第一开关管N3与所述第二开关管N4的栅极连接读字线(Read Word Line，RWL)；所述第一磁隧道结31第一端(例如：一般为自由层)连接第三开关管N5源极，所述第二磁隧道结32第一端(例如：一般为自由层)连接源极线(Source Line，SL)；所述第三开关管N5栅极连接写字线(Write Word Line，WWL)，所述第三开关管N5漏极连接位线(Bit Line，BL)；其中，通过所述第一开关管N3、所述第二开关管N4与所述第三开关管N5对所述第一磁隧道结31和所述第二磁隧道结32进行读、写的控制。

在本申请的实施例中，所述第一反相器21包括与第一NMOS晶体管N1串联连接的第一PMOS晶体管P1，第二反相器22包括与第二NMOS晶体管N2串联连接的第二PMOS晶体管P2。其中，所述第一NMOS晶体管N1与所述第一PMOS晶体管P1的栅极(Gate)同时连接到所述第二反相器22的输出端节点OUT_n；所述第二NMOS晶体管与所述第二PMOS晶体管P2的栅极(Gate)同时连接到所述第一反相器21的输出端节点OUT。

在本申请的实施例中，所述第一开关管N3、所述第二开关管N4与所述第三开关管N5均为NMOS晶体管。

在本申请的实施例中，所述第一开关管N3的漏极(Drain)连接所述第一磁隧道结31与所述第二磁隧道结32之间的节点，所述第一开关管N3的源极(Source)连接所述第一反相器31的输出端节点OUT，所述第一开关管N1的栅极(Gate)连接所述读字线RWL；所述第二开关管N4的漏极(Drain)连接所述控制电源端Vb，所述第二开关管N4的源极(Source)连接所述第二反相器32的输出端节点OUT_n，所述第二开关管N4的栅极(Gate)连接所述读字线RWL；所述第三开关N5的漏极(Drain)连接所述位线BL，所述第三开关N5的栅极(Gate)连接所述写字线WWL，所述第三开关N5的源极(Source)连接所述第一磁隧道结31。

在本申请的应用中，如前面所述铁磁性MTJ通常为三明治结构，其中有磁性自由层(FL)，它可以改变磁化方向以记录不同的数据；位于中间的绝缘隧道势垒层(TBL)；磁性参考层(RL)位于隧道势垒层的另一侧，它的磁化方向不变。所以，所述第一磁隧道结31和所述第二磁隧道结32设置成具有相反的电阻值，且所述第一磁隧道结31和所述第二磁隧道结32由具有固定磁化的参考层和具有可以从第一稳定方向切换到第二稳定方向的磁化方向的磁性自由层所形成。

在一些实施例中，如图1a所示，原理图中两个磁隧道结MTJ由上至下为：第一磁隧道结31的自由层、第一磁隧道结31的固定层、第二磁隧道结32的固定层以及磁隧道结32的自由层。然而如图1b，物理具体工艺上为两个MTJ一起并排成型(俯视图)，自上而下都是自由层和固定层(剖面图)。

图2为本申请实施例的寄存器单元电路的时序示意图，请同时配合图1以利于理解。针对图1的电路结构，在本申请的寄存器单元10实施应用中，其工作原理如下：

当进行写“1”操作时，首先将位线BL抬高至电源线Vdd电平，同时将源极线SL拉低至接地Gnd电平，再将写字线WWL抬高电平至Vdd，此时自位线BL到源极线SL的写大电流通过磁隧道结，经过一段时间后第一磁隧道结31呈现低组态，即为Rp阻态；相对应地，第二磁隧道结32呈现高阻态Rap。

进行写“0”操作时，首先拉高源极线SL电平至电源线Vdd电平，同时拉低位线BL电平至接地Gnd电平，再将写字线WWL抬高电平至Vdd，此时通过源极线SL至位线BL的写大电流，那么第一磁隧道结31呈现高阻态Rap、第二磁隧道结32呈现低阻态Rp。

紧接着进行读磁隧道结操作时，首先在位线BL施加高电平、源极线SL施加低电平,将写字线WWL抬高，再将读字线RWL抬高；为了避免读操作时引入额外的写操作，故有必要对位线BL高电平进行降压处理，即位线BL高电平电位需要设置合理。

在一些实施例中，假设

SL＝0,

若第一磁隧道结31为Rp、第二磁隧道结32为Rap,那么Vr电压为

由于读字线RWL电平＝Vdd，此时第一输出OUT和第二输出OUT_n分别维持

和

Vdd。当所选中读字线RWL关闭后，即读字线RWL＝0(此时WWL＝0)，由于两个首尾相连的第一反相器21与第二反相器22放大作用，第一输出OUT和第二输出OUT_n分别为Vdd和0。若第一磁隧道结31为Rap、第二磁隧道结32为Rp,那么Vr电压为

所以相应地，第一输出OUT和第二输出OUT_n最终电压分别为0和Vdd。随后，若主机的运算芯片(如CPU、MPU、GPU…等)对所连接的寄存器10进行读取操作，可以直接将第一输出OUT和第二输出OUT_n数据通过第一反相器21与第二反相器22读取出来即可，实现高速操作。

图1的寄存器工作原理对应的图2的时序图。假设对第j行进行写操作，以第i列写“1”为例：首先将所选中的位线BLi置为高电平、源极线SLi置为低电平；然后将写字线WWLj置为高电平，此时第一磁隧道结31与第二磁隧道结32阻值状态改变；进行读操作时，首先将位线BLi置为

控制电源端Vb置为

然后将写字线WWLj置为高电平，再将读写线RWLj置为高电平，此时第一磁隧道结31与第二磁隧道结32阻值状态数据存入寄存器单元中，然后将读字线RWLj和写字线WWLj重新置为低电平，此时第一输出OUT和第二输出OUT_n数据即可被主机的运算芯片读取。

图3为本申请实施例的寄存器单元电路示意图。在本申请的实施例中，所述第二磁隧道结32被替代的设置为一共享电阻R。图3所示电路的操作原理与图1所示电路方案大致接近。在一些实施例中，共享电阻R具有负温度系数特性，用来抑制第一磁隧道结31与第二磁隧道结32高阻态下随温度降低带来的影响。在一些实施例中，共享电阻R的阻值设计一个合理值，取

在一些实施例中，非易失寄存器需要满足过炉要求，可选择性地将某些寄存器的位线BL和源极线SL方向通大电流将MTJ击穿，届时此MTJ永久处于小阻值状态，即可实现永久保存数据，所以本方案满足过炉要求。

图4为本申请实施例的寄存器单元电路示意图。在本发明单元方案基础上，以3×3阵列为例，其阵列布局如下图所示：每一行单元共享字线WL(包括读字线WWL与写字线RWL)和电源线Vdd，每一列单元共享位线BL和源极线SL，并在源极线SL串联一个电阻R，所有单元Vb均共享。

在本申请的实施例中，前述寄存器单元应用于寄存器阵列中，用于写入寄存器阵列的方法，包括多个寄存器单元10，如前面所述，每个寄存器单元10串联连接到相邻的寄存器单元10，并将数据从一个寄存器单元的一个节点移位到相邻寄存器单元的一个节点。

该方法包括：正常使用读模式下，正常使用读模式下，所有的电源线接通，所有的字线(如图中所有的WWL及RWL)为低电位，源极线(如图中SL1～SL3，SL1n～SL3n)和位线(如图中BL1～BL3，BL1n～BL3n)接通或断开皆可，每个寄存器10根据内部的第一磁隧道结31和第二磁隧道结32的状态输出0或1。

在本申请的实施例中，前述用于写入寄存器阵列的方法在进行写操作时，只能逐行写入，其步骤如下：将所有的电源线断开；依据写入数据的位置，写入数据为1时，将对应位置的所述位线BL拉为高电平(Vdd)，对应位置的所述源极线SL拉为低电平(Gnd)，将写字线WWL接通电源线Vdd，数据写入电流自所述位线BL与所述源极线SL流至所述第一磁隧道结31和所述第二磁隧道结32，以改变对应位置的所述第一磁隧道结31为低阻态Rp，所述第二磁隧道结32为高阻态Rap，再将对应位置的所述写字线WWL拉低为低电平；或者，依据写入数据的位置，写入数据为0时，将对应位置的所述源极线SL拉为高电平(Vdd)，对应位置的所述位线BL拉为低电平(Gnd)，将写字线WWL接通电源线Vdd，数据写入电流自所述源极线SL与位线BL流至所述第一磁隧道结31和所述第二磁隧道结32，以改变对应位置的所述第一磁隧道结31为高阻态Rap，所述第二磁隧道结32为低阻态Rp，再将对应位置的所述写字线WWL拉低为低电平。然后将源极线SL电平拉低，位线BL和控制电源端Vb电压设置合理电位，将写字线WWL置为高电平，再将对应的读字线RWL抬高至高电平，待第一磁隧道结31与第二磁隧道结32阻值状态数据读入寄存器单元10中，再将读字线RWL和写字线WWL均拉低，此时所选中行寄存器的第一输出OUT和第二输出OUT_n节点电平维持高、低电平或者是低、高电平，即第一磁隧道结31与第二磁隧道结32阻值状态成功保存到相应的寄存器单元中，此时写操作已完成。

在一些实施例中，寄存器阵列的重新上电初始化步骤包括：进入空闲状态时，所有的电源可以断电。从空闲状态进入正常模式时，需要进行重新上电的读操作，即：拉低所有源极线SL至低电平并配置所有位线BL以及控制电源端Vb电位，然后抬高所有写字线WWL，再抬高读字线RWL电位，即可将数据从第一磁隧道结31与第二磁隧道结32存入寄存器单元10中，然后再拉低所有的读字线RWL和写字线WWL即可，便完成了重新上电初始化。

在一些实施例中，寄存器阵列还包括初始化加载模式，其步骤包括：对所述位线施加第一电位，设定所述源极线设为低电位或零电位，其中，所述第一磁隧道结和所述第二磁隧道结之间的节点处于第二电位；将所述寄存器阵列的外围控制电源设为第三电位，并打开所述读字线；依据所述第二电位为高或低于所述第三电位，将所述第一磁隧道结和所述第二磁隧道结形成的0或1的状态值加载入交叉连接的所述第一反相器和所述第二反相器。此种初始化加载模式可以实现一次性的全部行加载；但是针对共享电阻类型的寄存器，仍只能逐行加载。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims

1.一种具有磁性隧道结的非易失寄存器单元，其特征在于该寄存器单元包括：

差动放大器电路，其包含交叉连接的第一反相器和第二反相器，用以形成不平衡的触发器电路；

所述第一反相器和所述第二反相器的第一端连接电源线，所述第一反相器和所述第二反相器的第二端接地；

第一开关管与第二开关管分别连接所述第一反相器和所述第二反相器的输出端节点，所述第二开关管漏极连接控制电源端，所述第一开关管漏极连接相同或相近结构的第一磁隧道结第二端与第二磁隧道结第二端之间的节点，所述第一开关管与所述第二开关管的栅极连接读字线；

所述第一磁隧道结第一端连接第三开关管源极，所述第二磁隧道结第一端连接源极线；

所述第三开关管栅极连接写字线，所述第三开关管漏极连接位线；

其中，通过所述第一开关管、所述第二开关管与所述第三开关管对所述第一磁隧道结和所述第二磁隧道结进行读、写的控制。

2.如权利要求1所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第一反相器包括与第一NMOS晶体管串联连接的第一PMOS晶体管，第二反相器包括与第二NMOS晶体管串联连接的第二PMOS晶体管，所述第一NMOS晶体管与所述第一PMOS晶体管的栅极分别连接到所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极，所述第二NMOS晶体管与所述第二PMOS晶体管的栅极分别连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极。

3.如权利要求2所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第一NMOS晶体管与所述第一PMOS晶体管的栅极同时连接到所述第二反相器的输出端节点；所述第二NMOS晶体管与所述第二PMOS晶体管的栅极同时连接到所述第一反相器的输出端节点。

4.如权利要求1所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第一开关管、所述第二开关管与所述第三开关管均为NMOS晶体管。

5.如权利要求4所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第一开关管的漏极连接所述第一磁隧道结与所述第二磁隧道结之间的节点，所述第一开关管的源极连接所述第一反相器的输出端节点，所述第一开关管的栅极连接所述读字线；所述第二开关管的漏极连接所述控制电源端，所述第二开关管的源极连接所述第二反相器的输出端节点，所述第二开关管的栅极连接所述读字线；所述第三开关的漏极连接所述位线，所述第三开关的栅极连接所述写字线，所述第三开关的源极连接所述第一磁隧道结。

6.如权利要求1所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第一磁隧道结和所述第二磁隧道结由具有固定磁化的参考层和具有可以从第一稳定方向切换到第二稳定方向的磁化方向的磁性自由层所形成；所述第一磁隧道结和所述第二磁隧道结的参考层分别连接所述第三开关管，所述第一磁隧道结和所述第二磁隧道结的自由层连接所述第一开关管。

7.如权利要求1所述具有磁性隧道结的非易失寄存器单元，其特征在于，所述第二磁隧道结被替代的设置为一共享电阻。

8.一种用于写入寄存器阵列的方法，包括多个如权利要求1-7任一项所述的非易失寄存器单元；其特征在于，每个寄存器单元串联连接到相邻的寄存器单元，并将数据从一个寄存器单元的一个节点移位到相邻寄存器单元的一个节点；

该方法包括：正常使用读模式下，所有的电源线接通，所有的读字线与写字线为低电位，源极线和位线接通或断开皆可，每个寄存器根据内部的第一磁隧道结和第二磁隧道结的状态输出0或1。

9.如权利要求8所述用于写入寄存器阵列的方法，其特征在于，进行写操作时逐行写入，其步骤如下：将所有的电源线断开；依据写入数据的位置，写入数据为1时，将对应位置的所述位线拉为高电平，对应位置的所述源极线拉为低电平，将写字线接通电源线，数据写入电流自所述位线与所述源极线流至所述第一磁隧道结和所述第二磁隧道结，以改变对应位置的所述第一磁隧道结为低阻态，所述第二磁隧道结为高阻态，再将对应位置的所述写字线拉低为低电平；或者，依据写入数据的位置，写入数据为0时，将对应位置的所述源极线拉为高电平，对应位置的所述位线拉为低电平，将写字线接通电源线，数据写入电流自所述源极线与位线流至所述第一磁隧道结和所述第二磁隧道结，以改变对应位置的所述第一磁隧道结为高阻态，所述第二磁隧道结为低阻态，再将对应位置的所述写字线拉低为低电平。

10.如权利要求8所述用于写入寄存器阵列的方法，其特征在于，所述方法还包括执行初始化加载模式，所述执行方式包括：

对所述位线施加第一电位，设定所述源极线设为低电位或零电位，其中，所述第一磁隧道结和所述第二磁隧道结之间的节点处于第二电位；

将所述寄存器阵列的外围控制电源设为第三电位，并打开所述读字线；

依据所述第二电位为高或低于所述第三电位，将所述第一磁隧道结和所述第二磁隧道结形成的0或1的状态值加载入交叉连接的所述第一反相器和所述第二反相器。