JP4781783B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特にシェアード型センスアンプ回路に関するものである。

近年、半導体記憶装置はますます大容量化、高集積化が進んでいる。ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory 以下ＤＲＡＭと称する）においては、１Ｇビットの製品が開発されている。このように記憶容量が大規模化されることで、デバイスは微細化されている。またこの大容量化のためにいろんな工夫がなされている。

大容量化されたＤＲＡＭにおいては、シェアード型センスアンプが用いられており、センスアンプの両側からメモリセルのデータを切り換えてセンスする構成が採用されている。さらにメモリセルを制御するワード線も行デコーダから直接メモリセルに入力せず、分割デコード方式が採用されている。また高速化に伴い、センススピードを高速化するため、センス時に一時メモリセル部とセンスアンプ部を切り離すクロッキング方法が採用されている。この方法では、メモリセル部とセンスアンプ部を切り離すトランスファーゲートを設けてクロッキングを行い、ビット線対Ｄ／ＤＢの全容量を充放電するのではなく、センスアンプ部のみ高速に増幅させている。

さらにビット線間ノイズ対策として、メモリセルアレイ内部でビット線をツイストして、ビット線の隣接カップリングノイズを低減し、ノイズによる誤動作を避けてきた。このようにシェアード型センスアンプや、トランスファーゲートを設けたクロッキング方式や、ノイズ対策が工夫され、実施されている。しかし、大規模化、微細化に伴って、メモリセルとのデータのやり取り行うセンスアンプ周りにいくつかの問題が発生しているのが現状である。

図１〜図４を用いて、これらの現状の問題点を説明する。図１は、従来例のセンスアンプ周りのブロック図である。センスアンプＳＡは、左右にそれぞれトランスファーゲートＴＧ−Ｌ／Ｒ、メモリセルアレイＭＡ−Ｌ／Ｒを備え、ビット線対Ｄ／ＤＢにより接続されている。センスアンプはシェアード型であり、メモリセルはビット線とワード線の交点に配置されている。例えば左側のメモリセルアレイＭＡ−Ｌの１本のワード線が選択された場合の動作を説明する。左側のトランスファーゲートＴＧ−Ｌが活性化され、ビット線対Ｄ／ＤＢに電位差が生じる。右側のメモリセルアレイのワード線及びトランスファーゲートＴＧ−Ｒは非活性とされ、右側のメモリセルアレイのビット線対Ｄ／ＤＢはセンスアンプＳＡから切り離される。

センスアンプＳＡはビット線Ｄ／ＤＢの差電位さえ得られれば信号増幅ができる。そのためセンスアンプ部にビット線Ｄ／ＤＢの差電位ができたら、メモリセルアレイＭＡ−Ｌを再びトランスファーゲートＴＧ−Ｌにより切り離す。このようにしてセンスアンプＳＡ部のみを増幅することでセンススピードを速くできる。センスアンプＳＡで増幅され、読み出されたデータはメーンアンプを経由して入出力回路から出力される。同時にトランスファーゲートＴＧ−Ｌは再び活性化され、メモリセルに再書き込みする。データの読み出し、セルへの再書き込みが終了するとトランスファーゲートＴＧ−Ｌは切り離され、次のサイクルに移る。

シェアード型センスアンプにおいて、このメモリセルＭ−Ｌ／ＲとセンスアンプＳＡを切り離すのがトランスファーゲートＴＧ―Ｌ／Ｒである。センススピードを高速化するため、センス時にビット線Ｄ／ＤＢの全容量を充放電するのではなく、一時的にメモリセルアレイＭＡ−Ｌ／Ｒと センスアンプＳＡを切り離し、センスアンプＳＡ部のみ増幅するクロッキング方法を採用している。センスアンプＳＡで増幅された後に、再度トランスファーゲートＴＧを接続させる。このようにトランスファーゲートＴＧを、クロッキングさせ、接続／切り離し／接続させることで高速読み出しを可能としている。

図２は、図1の従来例のセンスアンプ周りの回路図である。図２は垂直方向に隣接する２組のセンスアンプ、トランスファーゲートを示している。メモリセルからのビット線はトランスファーゲートＴＧ−Ｌ／Ｒを経由して、センスアンプＳＡに接続される。センスアンプ内の２組のビット線Ｄ／ＤＢのそれぞれを図に示すようにＡ／Ｂ、Ｄ／Ｅとする。ＣＭＯＳ回路の場合には、センスアンプはそれぞれがループ接続された２つのＣＭＯＳインバータ回路から構成される。ＣＭＯＳインバータ回路は負荷ＭＯＳトランジスタが形成されたＰＭＯＳ領域と、ドライバーＭＯＳトランジスタが形成されたＮＭＯＳ領域から構成される。その電源として高電源ＳＡＰ、低電源ＳＡＮが印加され、センスアンプＳＡは選択されたメモリセルからのデータを増幅する。

図３は図２のセンスアンプ周辺のレイアウト図を示す。ここでは２組のみのビット線対Ａ／ＢとＤ／Ｅを示している。このレイアウトを垂直方向に繰り返すことでアレイが構成される。図３では、センスアンプを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをストレートなチャネルで実現している。例えばＮＭＯＳ領域においては、左側に配置されたトランジスタは、ビット線Ａ，Ｅをドレイン、Ｃをソース、Ｂ，Ｄをゲートとする。ビット線Ａ，Ｅとはビットコンタクトによりドレインと接続され、ソースＣは共有される。ゲートはそれぞれゲートポリコンタクトによりビット線Ｂ，Ｄに接続される。右側に配置されたトランジスタは、ビット線Ｂ，Ｄをドレイン、Ｃをソース、Ａ，Ｅをゲートとする。ソースＣは隣接するセンスアンプと共有する。

図４は、センスアンプ部の第２の従来例のレイアウト図である。図４では、センスアンプのトランジスタをリング状のチャネルで実現している。チャネルをリング状にすると、キンク効果を無くすことができるので、アンバランスの低減に効果がある。図面の左側のトランジスタは、ビット線Ａ，Ｄをドレイン、Ｃをソース、ビット線Ｂ，Ｅをゲートとする。右側のトランジスタは、ビット線Ｂ，Ｅをドレイン、Ｃをソース、ビット線Ａ，Ｄをゲートとする。ソースＣをこれらで共有 している。これらはセンスアンプのドライブ側ＮＭＯＳトランジスタ及び負荷側ＰＭＯＳトランジスタの両方のレイアウトに適用できるものである。

これらのセンスアンプの動作としては、トランファゲートＴＧをクロッキングすることで活性化時のセンスアンプに付くビット線の容量は相対的に小さくなり、高速化に適している。しかしながら、図３、図４に示すようにビット線ＢとＤは、センスアンプ内全域において並走することになる。このため隣接するビット線のノイズを受けてセンススピードが劣化する、また最悪の場合は誤判定することがあっ た。

第１の問題点は、上記のトランファゲートＴＧをクロッキングする半導体記憶装置において、従来は無視できたセンスアンプ内の隣接カップリングノイズが無視できなくなってきたということである。従来例ではセンスアンプ内全域において特定のビット線が並走するため、隣接するビット線のノイズを受けてセンススピードが落ちる、さらに最悪の場合は誤判定することがある。この問題が発生する原因は、近年は微細化が進み、センスアンプ内の隣接カップリングノイズの影響を受けやすくなったことに起因する。

第２の問題点は、センスアンプ内の隣接カップリングノイズを低減するために、センスアンプ内でビット線Ｄ／ＤＢをツイストする方法を採用する必要があるが、従来のセンスアンプのレイアウト方式では、わざわざコンタクトを介して別の配線層を使わなければならず、レイアウト面積の増大を伴うため実現が不可能であることである。

ビット線間のノイズ対策やセンスアンプの小面積化については下記先行特許文献がある。特許文献１（特開昭６３−１４８４８９）は、メモリセルアレイ内部に交差場所を設け、ビット線をツイストさせている。ビット線をツイストさせ、ビット線の隣接カップリングノイズを低減し、ノイズによる誤動作を避けている。ツイストさせるために交差場所を設けるためにレイアウト面積の増大を伴う欠点がある。また特許文献２（特開２０００−１２３５７４）は、センスアンプのビット線とメインビット線とが交差するように、センスアンプのビット線からのメインビット線への接続点（切り替えスイッチＹＳＷ）で交差させている。さらに特許文献３（特開平０２−１６６６９０）は、センスアンプの拡散層を共有させ、小面積化を図っている。これらの先行特許文献においてはセンスアンプ内部の配線間のノイズ発生に関する問題意識がなく、その対策については記載されていない。

特開昭６３−１４８４８９号公報 特開２０００−１２３５７４号公報 特開平０２−１６６６９０号公報

上記したように、先行特許文献においてはメモリセルアレイ上に配置されたビット線ノイズ対策であり、センスアンプ内部の配線間のノイズ発生に関する問題意識がなく、その対策については記載されていない。しかし微細化が進み、クロッキング方式の採用によりセンスアンプ内のビット線が近接しその隣接カップリングノ イズの影響が大きくなり、無視できなくなってきた。しかしビット線全体の容量に比べればその影響は小さいため、従来のセンスアンプのレイアウト方式では、センスアンプ内でビット線をツイストすることは考慮されなかった。

その理由は、もしセンスアンプ内でビット線をツイストする場合には、わざわざコンタクトを介して別の配線層を使わなければならず、レイアウト面積の増大を伴うことにある。従来技術においては、レイアウト面積の増大を伴うセンスアンプ内でビット線をツイストさせる発想がない。そのためにセンスアンプ内部の配線間のノイズ発生に関する問題が残されたままである。

本発明の課題は，上記した問題に鑑み、小面積で、センスアンプ内の隣接ビット線間ノイズを低減するセンスアンプ、そのセンスアンプを備えた半導体記憶装置を提供することにある。本発明のセンスアンプは、センスアンプ内部でビット線をツイストさせることを特徴とする。小面積でセンスアンプ内部のビット線をツイストさせることで、センスアンプ内の隣接 カップリングノ イズの影響を低減できる。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体記憶装置は、シェアード型センスアンプを備え、前記シェアード型センスアンプの両側にメモリセル部とトランスファーゲートをそれぞれ備え、前記両側のトランスファーゲート間のほぼ中央位置において、ビット線対をツイストしていることを特徴とする。

本発明の半導体記憶装置においては、前記トランスファーゲートはクロッキングを行い、前記シェアード型センスアンプ部のみ増幅することを特徴とする。

本発明の半導体記憶装置においては、前記シェアード型センスアンプとして、ビット線をツイストしたシェアード型センスアンプと、ビット線をツイストしていないシェアード型センスアンプとを交互に配置したことを特徴とする。

本発明の半導体記憶装置においては、前記ビット線対をリング状に形成された前記シェアード型センスアンプ部のトランジスタのゲート電極によりツイストしていることを特徴とする。

本発明の半導体記憶装置においては、前記ゲート電極の一部を配線として使用していることを特徴とする。

本発明の半導体記憶装置においては、前記ビット線対を前記シェアード型センスアンプ部のウェル分離領域に設けた配線層によりツイストしていることを特徴とする。

本発明のシェアード型センスアンプは、該シェアード型センスアンプの両側にメモリセル部とトランスファーゲートをそれぞれ備え、前記両側のトランスファーゲート間のほぼ中央となる位置において、ビット線対をツイストしていることを特徴とする。

本発明のシェアード型センスアンプにおいては、前記ビット線対をリング状のトランジスタのゲート電極によりツイストしていることを特徴とする。

本発明のシェアード型センスアンプにおいては、前記ゲート電極の一部を配線として使用していることを特徴とする。

本発明のシェアード型センスアンプにおいては、前記ビット線対をウェル分離領域に設けた配線層によりツイストしていることを特徴とする。

本発明の半導体記憶装置のセンスアンプは、トランスファーゲートを設けて、センス時にメモリセル部とセンスアンプ部とを切り離し、センスアンプ部のみ増幅させるクロッキング方式のシェアード型センスアンプである。左右のトランスファーゲート間のほぼ中央部となるセンスアンプ内で、ビット線対をツイストさせる。１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される効果が得られる。このようにレイアウト面積の増大を伴うことなく、隣接カップリングノイズに影響されないで、高速、安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。

本発明の最良の形態について、図面を参照して詳細に説明する。

実施例１について、図５〜図９を参照して詳細に説明する。図５には、センスアンプ周りのブロック図、図６にはそのセンスアンプ周りの回路図、図７にはそのセンスアンプ周りのレイアウト図を示す。図８には第１の実施例における交差部のレイアウト図、図９には図８の変形例の交差部のレイアウト図を示す。

図５はセンスアンプ周りのブロック図である。センスアンプＳＡは、左右にそれぞれトランスファーゲートＴＧ−Ｌ／Ｒ、メモリセルアレイＭＡ−Ｌ／Ｒを備え、ビット線対Ｄ／ＤＢにより接続されている。センスアンプはシェアード型であり、メモリセルはビット線とワード線の交点に配置されている。例えば左側のメモリセルアレイＭＡ−Ｌの１本のワード線が選択された場合の動作を説明する。左側のトランスファーゲートＴＧ−Ｌが活性化され、ビット線対Ｄ／ＤＢにメモリセルからの電位差が生じる。右側のメモリセルアレイのワード線及びトランスファーゲートＴＧ−Ｒが非活性とされ、右側のメモリセルアレイの線対Ｄ／ＤＢはセンスアンプＳＡから切り離される。

センスアンプはビット線Ｄ／ＤＢの差電位さえ得られれば信号増幅ができる。そのためセンスアンプ部にビット線Ｄ／ＤＢの差電位ができたら、メモリセルアレイＭＡ−Ｌを再びトランスファーゲートＴＧ−Ｌにより切り離す。このようにしてセンスアンプＳＡのみを増幅することでセンススピードを速くできる。センスアンプＳＡで増幅され、読み出されたデータはメーンアンプを経由して入出力回路から出力される。同時にトランスファーゲートＴＧ−Ｌは再び活性化され、メモリセルに再書き込みされる。データの読み出し、セルへの再書き込みが終了するとトランスファーゲートＴＧ−Ｌは切り離され、次のサイクルに移る。

シェアード型センスアンプにおいて、このメモリセルＭ−Ｌ／ＲとセンスアンプＳＡを切り離すのがトランスファーゲートＴＧ―Ｌ／Ｒである。センススピードを高速化するため、センス時にＤ／ＤＢの全容量を充放電するのではなく、一時的にメモリセルアレイＭＡ−Ｌ／ＲとセンスアンプＳＡを切り離し、センスアンプＳＡのみ増幅するクロッキング方法を採用している。センスアンプＳＡで増幅された後に、再度トランスファーゲートＴＧを接続させる。このようにトランスファーゲートＴＧを、クロッキングさせ、接続／切り離し／接続させることで高速読み出しを可能としている。

この時センスアンプＳＡ内全域において、特定のビット線が並走すると、隣接するビット線のノイズを受けてセンススピードが低下、さらに誤判定する場合がある。そのため、隣接するセンスアンプの１個おきに、センスアンプＳＡ内のなるべく中央付近でビット線のツイストを行う。ビット線のツイストを行うことにより、隣接カップリングノイズを相殺する。例えば、図５の上から２番目と、４番目のセンスアンプＳＡのビット線をツイストさせる。それぞれのビット線対のＤ側がハイレベル、ＤＢ側がローレベルに変化するとする。上から１番目のビット線ＤＢはローレベルに変化するが、中央部でツイストされた２番目のビット線の半分はビット線対Ｄのハイレベル，ビット線ＤＢのローレベルに変化するため、隣接ノイズは相殺される。

ビット線ツイストの方法は、レイアウト面積が増大することはないようにセンスアンプ部ＳＡのレイアウトを利用する。図６は本発明のセンスアンプ周りの回路図である。図７は、本発明の第１の実施例のレイアウト図である。図６の左側から順に、左側のビット線プリチャージ回路Ｐｒｅ−Ｌ、トランスファーゲートＴＧ−Ｌ、センスアンプＳＡ、Ｉ／Ｏバス（Ｉ／ＯＴ，Ｉ／ＯＢ）との選択的接続スイッチＹＳＷ、右側のトランスファーゲートＴＧ−Ｒ、ビット線プリチャージ回路Ｐｒｅ−Ｒから構成される。ビット線プリチャージ回路Ｐｒｅ−Ｌ／Ｒは、プリチャージ信号ＰＲＥと、プリチャージ電位ＨＶＣを与えられ、アクセスされないときにビット線をプリチャージする。Ｉ／Ｏバスとの選択的接続スイッチＹＳＷはカラム選択信号により選択されたビット線対のデータをＩ／Ｏバス（Ｉ／ＯＴ，Ｉ／ＯＢ）に伝達する。

図７のレイアウト図ではセンスアンプのＮＭＯＳトランジスタ部分でビット線対Ａ，Ｂをツイストさせている。図７は、図６の回路図に対応したレイアウト図であり、左側のビット線プリチャージ回路Ｐｒｅ−Ｌ、トランスファーゲートＴＧ−Ｌ、センスアンプＳＡ、Ｉ／Ｏバスとの選択的接続スイッチＹＳＷ、右側のトランスファーゲートＴＧ−Ｒ、ビット線プリチャージ回路Ｐｒｅ−Ｒのそれぞれがレイアウトされている。図７ではトランスファーゲートＴＧにより切り離されることからセンスアンプ内のビット線を、垂直方向に上からのビット線対Ａ，Ｂ、次のビット線対Ｄ，Ｅとする。ここではＮＭＯＳトランジスタ側でビット線対Ａ，Ｂを交差させているが、ＰＭＯＳトランジスタ側で交差させてもよい。

さらに図８にツイストされた交差部の詳細レイアウトを示す。図８では、２組のビット線対Ａ，ＢおよびＤ，Ｅ と、共通ノードＣから成る。そのセンスアンプのドライバトランジスタをリング状のチャネルで実現している。チャネルをリング状にすると、キンク効果を無くすことができるので、アンバランスの低減に効果がある。近年、動作電圧が低くなってきており、センスアンプのアンバランスを減らす必要にせまられていることは前述のとおりであり、本 発明の目的（隣接するビット線間のカップリングノイズを相殺すること）もその一貫なので、リングゲートを併用すれば相乗効果が望める。

左側から配線されたビット線Ａは、ドレインとビットコンタクトで接続され、右隣のトランジスタのゲートにゲートポリコンタクトにより接続される。このトランジスタのゲート電極の一部を配線として使用する。リング状のゲート電極の１辺を配線とし、その他端からビット線Ａを取り出す。一方左側から配線されたビット線Ｂは、ゲート電極に接続され、リング状ゲート電極を半周させた位置から再び取り出される。ここでもリング状のゲート電極の２辺を配線としその対角線上のコーナーからビット線Ｂを取り出す。さらにドレインとビットコンタクトで接続されている。２組目のビット線対Ｅ，Ｄは交差されてなく、ストレートに配線される。

２組目のビット線Ｅに隣接するビット線が、図８の左側ではＢ、右側ではＡ となり、ＡとＢとが相補動作すれば、隣接カップリングノイズが相殺される。ノイズを相殺させるため、ビット線をひねっているトランジスタ（図８の左上のトランジスタ）は、センスアンプの中央付近に配置することが望ましい。例えば図７に示すようにセンスアンプＳＡ、Ｉ／Ｏバスとの選択的接続スイッチＹＳＷのレイアウトにおいて、その中央部はセンスアンプＮＭＯＳトランジスタ部分となる。しかし、交差部はセンスアンプＮＭＯＳトランジスタ部分限定するものではなく、左右両方のトランスファーゲートで切り離される部分におけるほぼ中央部であることが重要である。ここでほぼ中央部とは隣接するビット間のノイズがほぼ相殺できる程度の中央であれば良い。

なお、図９には図８の変形例を示す。図８では、チャネル上でゲートポリとビット線とのコンタクトをとっているが、プロセス上で禁止されているのであれば、コンタクト下の拡散層を削除してもよい。あるいは、レイアウトサイズは大きくなるが、図９のように、チャネルからゲートポリをフィールド（絶縁領域）上まで引き出し、ゲートポリ上コンタクトを、フィールド上で形成させることもできる。

本実施例では、センスアンプを形成するトランジスタのゲート電極を配線として使用して、ビット線をツイストさせた。左右のトランスファーゲート間のほぼ中央部となるセンスアンプのトランジスタ領域で、ビット線対をツイストさせる。１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される。このようにレイアウト面積の増大を伴うことなく、ビット線対をツイストさせ、センスアンプ内の隣接カップリングノ イズの影響を受けなくすることができる高速で安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。

実施例２について、図１０を参照して詳細に説明する。本実施例はセンスアンプのＰＮウェル分離領域に交差部を形成した実施例である。図１０にはウェル分離領域に形成した交差部のレイアウトを示す。

図１０は、本発明の第２の実施例のレイアウト図である。センスアンプ内では、必ずビット線を電源電位まで持ち上げるための負荷トランジスタであるＰＭＯＳと、接地電位ＧＮＤまで放電するためのドライブトランジスタであるＮＭＯＳが設けられている。この２つのタイプのＰＭＯＳ，ＮＭＯＳが構成される領域として、それぞれＮウェル領域とＰウェル領域の異なる不純物型の領域がある。ＰＮウェル領域分離のためには、決められた領域が必要となる。この領域を利用してビット線のツイストを行っている。

２組のビット線対Ａ，ＢおよびＤ，Ｅにおいて、ビット線対Ａ，Ｂを別の配線層Ｋを介してツイストさせる。例えば、ビット線Ｂがコンタクト１，２を介して別の配線層Ｋとして配線され、この配線層Ｋ上をビット線Ａがツイストされるように構成されている。ビット線をツイストするために、コンタクトを介して別の配線層を使うことになるが、ウェル分離領域を利用すれば、面積の増大は伴わない。ビット線対Ｄ，Ｅはビット線の順番を入れ替えていない。ビット線Ｄに隣接するビット線が、図１０の左側ではＡ、右側ではＢとなり、ビット線ＡとＢとが相補動作すれば、隣接カップリングノイズが相殺される。ノイズを相殺させるため、ビット線のツイストを行う場所は（別の配線層Ｋ）は、センスアンプの中央付近に配置することが望ましい。

本実施例では、センスアンプのＰＮウェル分離領域において、ビット線をツイストさせる交差部を設けた。左右のトランスファーゲート間のほぼ中央部となるセンスアンプのＰＮウェル分離領域で、ビット線対をツイストさせる。１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される。このようにレイアウト面積の増大を伴うことなく、ビット線対をツイストさせ、センスアンプ内の隣接カップリングノイズの影響を受けなくすることができる高速で安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。

本発明の半導体記憶装置は、シェアード型センスアンプが採用される。さらにセンス時にメモリセル部とセンスアンプ部とを切り離すトランスファーゲートを設けてクロッキングを行い、センスアンプ部のみ増幅させる構成である。左右のトランスファーゲート間のほぼ中央部となるセンスアンプ内で、ビット線対をツイストさせる。１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される。このようにレイアウト面積の増大を伴うことなく、ビット線対をツイストさせ、センスアンプ内の隣接カップリングノイズの影響を受けなくすることができる高速で安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。

以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。

従来例のセンスアンプ周りのブロック図である。 図１におけるセンスアンプ周りの回路図である。 図２におけるセンスアンプ周りのレイアウト図である。 センスアンプを構成するトランジスタにおける第２の従来例のレイアウト図である。 本発明におけるセンスアンプ周りのブロック図である。 図５におけるセンスアンプ周りの回路図である。 図６におけるセンスアンプ周りのレイアウト図である。 実施例１における交差部のレイアウト図である。 図８の交差部を変形したレイアウト図である。 実施例２における交差部のレイアウト図である。

符号の説明

ＳＡ センスアンプ
ＴＧ―Ｌ，ＴＧ−Ｒ トランスファーゲート
ＭＡ―Ｌ，ＭＡ−Ｒ メモリセルアレイ
Ｄ，ＤＢ ビット線
Ａ，Ｂ，Ｄ，Ｅ ビット線（センスアンプ内部）
Ｐｒｅ−Ｌ，Ｐｒｅ−Ｒ プリチャージ回路
ＰＲＥ プリチャージ信号
ＨＶＣ プリチャージ電位
ＳＡＰ、ＳＡＮ 電源
ＹＳＷ Ｉ／Ｏバスとの選択的接続スイッチ
Ｋ 配線層

Claims (3)

1. 半導体記憶装置において、それぞれがリング状のゲート電極を有する第１及び第２のトランジスタを備えるシェアード型センスアンプと、前記シェアード型センスアンプの両側にそれぞれ設けられるメモリセル部及びトランスファーゲートと、を備え、
   前記シェアード型センスアンプの一方側の前記トランスファーゲートから延びる一対のビット線と前記シェアード型センスアンプの他方側の前記トランスファーゲートから延びる一対のビット線とは前記シェアード型センスアンプ上でツイストされており、前記ツイストのために前記シェアード型センスアンプの前記第１のトランジスタのリング状のゲート電極の一部が用いられていることを特徴とする半導体記憶装置。
2. 前記トランスファーゲートはクロッキングを行い、前記シェアード型センスアンプのみ増幅することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記シェアード型センスアンプとして、ビット線をツイストしたシェアード型センスアンプと、ビット線をツイストしていないシェアード型センスアンプとを交互に配置したことを特徴とする請求項１に記載の半導体記憶装置。

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