JPH0758587B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0758587B2 JPH0758587B2 JP61296365A JP29636586A JPH0758587B2 JP H0758587 B2 JPH0758587 B2 JP H0758587B2 JP 61296365 A JP61296365 A JP 61296365A JP 29636586 A JP29636586 A JP 29636586A JP H0758587 B2 JPH0758587 B2 JP H0758587B2
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- bit
- memory device
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- 239000013256 coordination polymer Substances 0.000 claims description 22
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
第４図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対BL,▲▲には複数個
のメモリセル（Cs）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンサアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入出力線対
（I/O,▲▼）に接続するトランスファゲートQ1,
▲▼があり、このゲートにはコラムデコーダ１出力
が入力される。
線対の構造を示す。ビット線対BL,▲▲には複数個
のメモリセル（Cs）及びメモリセルとビット線を接続す
るための、ゲートにワード線信号（WL0,WL1……）を受
けるトランスファゲートTGが接続される。また、各ビッ
ト線にはレファレンスレベル発生のためのダミーセル
（DC0,DC1）及びこれとビット線を接続するダミーワー
ド線（DWL0,DWL1）が接続され、またワード線，ダミー
ワード線が立ち上って、ビット線対に信号電圧差が現わ
れた後に、このビット線電位をセンス増幅するためのセ
ンサアンプ（SA）が接続されている。また、コラムアド
レスに従って選択されたビット線対をデータ入出力線対
（I/O,▲▼）に接続するトランスファゲートQ1,
▲▼があり、このゲートにはコラムデコーダ１出力
が入力される。
次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。
号電圧を考える。
各ビット線は第５図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
るいは基板を介して接地電圧（固定電位）に対してC1,
対をなすビット線に対してC2,隣接するビット線対のビ
ット線に対してC3なる容量を有するものとする。ビット
線長をｌ、メモリセル容量をCsとする。
メモリセルには、 “H"レベル:CsVCC（VCC書き込み） “L"レベル:0（0V書き込み） なる電荷が蓄えられているものとする。
ビット線のプリチャージレベルをVCCとすると、例えば
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線▲▼にダミーセルが接続された場合、ビット
線BL1,▲▼の電位VBL1,V▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼，ΔVBL1,ΔV
BL2は各々、添字で示したビット線の電位変化である。
ビット線BL1に接続されるメモリセルが選択され、ビッ
ト線▲▼にダミーセルが接続された場合、ビット
線BL1,▲▼の電位VBL1,V▲▼は、 但し、ΔＶ▲▼，ΔＶ▲▼，ΔVBL1,ΔV
BL2は各々、添字で示したビット線の電位変化である。
式（１）〜（３）より、ビット線BL1,▲▼は共に
プリチャージレベルが等しいことを考え、式（１）−
（２），（１）−（３）の演算より、ビット線対間の電
圧差は次のようになる。
プリチャージレベルが等しいことを考え、式（１）−
（２），（１）−（３）の演算より、ビット線対間の電
圧差は次のようになる。
“＋”は“H"読みだし時、“−”は“L"読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線▲▼,BL2からの
結合容量を介したノイズ成分である。
は隣接するビット線対のビット線▲▼,BL2からの
結合容量を介したノイズ成分である。
ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
減少してくると、ビット線対間容量C3が増大し、（４）
式の第２項が大きくなってくる。従ってこれにより、読
み出し電圧を著しく損ない、読み出し余裕が低下すると
ともに、ソフトエラー率が悪化し、ついには誤動作に至
るという問題を生ずる。
従来のダイナミック型半導体記録装置は以上のように構
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化，読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
成されているので、高集積化が進み、隣接ビット線間容
量が増大するにつれて、隣接ビット線対間での容量結合
雑音により読み出し電圧差が減少し、ソフトエラー率の
悪化，読み出し余裕の低下等を招き、ついには誤動作に
至るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を完全に零にするこ
とができる半導体記憶装置を得ることを目的とする。
〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、各ビット線対が各対
をなすビット線の各々と隣接するビット線対との間のビ
ット線間容量がすべて等しくなるよう、かつビット線対
を構成する各ビット線のビット線全体の浮遊容量が相互
に等しくなるように、該ビット線の複数箇所で該ビット
線対を構成するビット線を交差させた交差部分をもつ構
成としたものである。
をなすビット線の各々と隣接するビット線対との間のビ
ット線間容量がすべて等しくなるよう、かつビット線対
を構成する各ビット線のビット線全体の浮遊容量が相互
に等しくなるように、該ビット線の複数箇所で該ビット
線対を構成するビット線を交差させた交差部分をもつ構
成としたものである。
この発明においては、各ビット線対に適当な交差をもた
せ、対をなすビット線の各々が隣接ビット線対から受け
る容量結合雑音を全く等しくし、かつビット線対を構成
する各ビット線のビット線全体の浮遊容量を相互に等し
くしたから、読み出し電圧差の低下をなくすることがで
き、また、ビット線対を構成するビット線の浮遊容量が
バランスした状態となることで、センスアンプの感度を
向上できる。
せ、対をなすビット線の各々が隣接ビット線対から受け
る容量結合雑音を全く等しくし、かつビット線対を構成
する各ビット線のビット線全体の浮遊容量を相互に等し
くしたから、読み出し電圧差の低下をなくすることがで
き、また、ビット線対を構成するビット線の浮遊容量が
バランスした状態となることで、センスアンプの感度を
向上できる。
以下、この発明の一実施例による半導体記憶装置を第１
図に従って説明する。
図に従って説明する。
本実施例においては、図に示すように、各ビット線対
（BL0,▲▼,BL1,▲▼，……）は、４等分
の区分a,b,c,dに分かれ、これらの等分点CP1,CP2,CP
3で、以下のように交差している。
（BL0,▲▼,BL1,▲▼，……）は、４等分
の区分a,b,c,dに分かれ、これらの等分点CP1,CP2,CP
3で、以下のように交差している。
BL0,▲▼は、CP2で交差、 BL1,▲▼は、CP1及びCP3で交差、 ′BL2,▲▼は、CP2で交差、 ′BL3,▲▼は、CP1及びCP3で交差、 即ち、ビット線BL0,▲▼から数えて、奇数番目の
ビット数対はCP2で交差し、偶数番目のビット線対はCP1
及びCP3で交差している。これにより、各ビット線対が
隣接するビット線対から受ける容量結合ノイズは、前述
の従来例と同様に考えると、以下のようになる。
ビット数対はCP2で交差し、偶数番目のビット線対はCP1
及びCP3で交差している。これにより、各ビット線対が
隣接するビット線対から受ける容量結合ノイズは、前述
の従来例と同様に考えると、以下のようになる。
ビット線BL1および▲▼が隣接ビット線対か
ら受ける容量結合ノイズΔVBL1′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
ら受ける容量結合ノイズΔVBL1′，ΔＶ▲▼′
は、 であり、両者は全く等しい。
ビット線BL2および▲▼が、隣接ビット線対
から受ける容量結合ノイズΔVBL2′,V▲▼′は、 であり、両者は全く等しい。
から受ける容量結合ノイズΔVBL2′,V▲▼′は、 であり、両者は全く等しい。
以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0,▲▼についても、 となり、両者は全く等しい。
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対BL0,▲▼についても、 となり、両者は全く等しい。
このように、本実施例では、対をなすビット線の各々が
信号読み出し時に隣接するビート線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
信号読み出し時に隣接するビート線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大，ソフトエラー率の向上を達成
できる。
第２図は本発明の第２の実施例を示す。本実施例が第１
図の実施例と異なるのは、奇数番目のビット線対（BL0,
▲▼,BL2,▲▼……）に、更に、ビット線
端CP4で交差が追加されていることである。本発明で設
ける交差CP1,CP2,CP3はいずれも、これらをビット線対
について、完全な対称形でレイアウトすることは不可能
である。第１図の実施例の場合、偶数番目のビット線対
（BL1,▲１▲,BL3,▲▼……）について
は、各々、交差が２ケ所あるので、ビット線対全体につ
いては、バランスしたレイアウトが可能である。例え
ば、ビット線をAl層、これと交差可能な配線層をポリSi
層とすると、 CP1では、BL1をAl,▲▼をポリSi,CP3では、BL1を
ポリSi,▲▼をAlとすればよく、これにより、ビ
ット線対の浮遊容量のアンバランスを避けることができ
る。第２図の実施例は、これと同様の趣旨で、奇数番目
のビット線対についてもバランスするように、ダミーの
交差CP4を追加したものであり、これにより、全ビット
線対について容量がバランスした状態を実現できるもの
である。
図の実施例と異なるのは、奇数番目のビット線対（BL0,
▲▼,BL2,▲▼……）に、更に、ビット線
端CP4で交差が追加されていることである。本発明で設
ける交差CP1,CP2,CP3はいずれも、これらをビット線対
について、完全な対称形でレイアウトすることは不可能
である。第１図の実施例の場合、偶数番目のビット線対
（BL1,▲１▲,BL3,▲▼……）について
は、各々、交差が２ケ所あるので、ビット線対全体につ
いては、バランスしたレイアウトが可能である。例え
ば、ビット線をAl層、これと交差可能な配線層をポリSi
層とすると、 CP1では、BL1をAl,▲▼をポリSi,CP3では、BL1を
ポリSi,▲▼をAlとすればよく、これにより、ビ
ット線対の浮遊容量のアンバランスを避けることができ
る。第２図の実施例は、これと同様の趣旨で、奇数番目
のビット線対についてもバランスするように、ダミーの
交差CP4を追加したものであり、これにより、全ビット
線対について容量がバランスした状態を実現できるもの
である。
なお、上記実施例では、ビット線対を４区分に分け、適
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第３図は８区分の場合の実施例を示し、これ
は、第２図の形を、２回繰り返した形であり、第２図の
実施例と同様の効果が得られることは明らかである。
当な場所で各々、交差させる場合を示したが、この区分
は、８区分,12区分等その整数倍であっても同様の効果
を奏する。第３図は８区分の場合の実施例を示し、これ
は、第２図の形を、２回繰り返した形であり、第２図の
実施例と同様の効果が得られることは明らかである。
以上のように、この発明に係る半導体記憶装置によれ
ば、各ビット線対が各対をなすビット線の各々と隣接す
るビット線対との間のビット線間容量がすべて等しくな
るよう、かつビット線対を構成する各ビット線のビット
線全体の浮遊容量が相互に等しくなるように、該ビット
線の複数箇所で該ビット線対を構成するビット線を交差
させた交差部分をもつ構成としたので、読み出し電圧差
の低下を防ぐことができるとともに、ビット線対の浮遊
容量がバランスした状態となることでセンスアンプの感
度が向上し、これにより読み出しマージンの拡大，ソフ
トエラー率の向上等を図ることができるという効果があ
る。
ば、各ビット線対が各対をなすビット線の各々と隣接す
るビット線対との間のビット線間容量がすべて等しくな
るよう、かつビット線対を構成する各ビット線のビット
線全体の浮遊容量が相互に等しくなるように、該ビット
線の複数箇所で該ビット線対を構成するビット線を交差
させた交差部分をもつ構成としたので、読み出し電圧差
の低下を防ぐことができるとともに、ビット線対の浮遊
容量がバランスした状態となることでセンスアンプの感
度が向上し、これにより読み出しマージンの拡大，ソフ
トエラー率の向上等を図ることができるという効果があ
る。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は本発明の第３の実施例に
よる半導体記憶装置を示す構成図、第４図は従来の半導
体記憶装置の構成図、第５図は従来の半導体記憶装置の
構成図である。 BL0,▲▼,BL1,▲▼，……ビット線、WL0,W
L1,……ワード線、CS……メモリセル、SA……センスア
ンプ、CP1,CP2,CP3……交差部分、CP4……ビット線端、
a,b,c,d……区分。
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は本発明の第３の実施例に
よる半導体記憶装置を示す構成図、第４図は従来の半導
体記憶装置の構成図、第５図は従来の半導体記憶装置の
構成図である。 BL0,▲▼,BL1,▲▼，……ビット線、WL0,W
L1,……ワード線、CS……メモリセル、SA……センスア
ンプ、CP1,CP2,CP3……交差部分、CP4……ビット線端、
a,b,c,d……区分。
Claims (3)
- 【請求項１】複数のワード線，複数のビット線、及びこ
れらの交点に位置する複数のメモリセルからなるメモリ
セルアレイを有し、 上記ビット線２本が対になって該ビット線対間の電圧差
を検出する１つのセンスアンプに入力される構成をもつ
半導体記憶装置において、 上記各ビット線対は各対をなすビット線の各々と隣接す
るビット線対との間のビット線間容量がすべて等しくな
るよう、かつビット線対を構成する各ビット線のビット
線全体の浮遊容量が相互に等しくなるように、該ビット
線の複数箇所で該ビット線対を構成するビット線を交差
させた交差部分をもつことを特徴とする半導体記憶装
置。 - 【請求項２】上記各ビット線対は上記交差部分を偶数箇
所もつものであり、該偶数箇所の半数の交差部分におい
ては、該ビット線対を構成する一方のビット線が他方の
ビット線の上側を通過するように交差しており、残りの
半数の交差部分においては、該ビット線対を構成する上
記他方のビット線が上記一方のビット線の上側を通過す
るように交差していることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 - 【請求項３】各ビット線対を長さ方向に４等分したとき
の３つの等分点及びビット線端をCP1,CP2,CP3,CP4とし
た時、上記ビット線対は等分点CP2及びビット線端CP4で
交差をもつビット線対と、等分点CP1及びCP3で交差をも
つビット線対とが交互に配置されていることを特徴とす
る特許請求の範囲第１項または第２項に記載の半導体記
憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296365A JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
| US07/876,690 US5214601A (en) | 1986-12-11 | 1992-04-28 | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US08/028,917 US5416734A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
| US08/028,906 US5280443A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
| US08/145,733 US5461589A (en) | 1986-12-11 | 1993-11-04 | Bit line structure for semiconductor memory device with bank separation at cross-over regions |
| US08/336,114 US5550769A (en) | 1986-12-11 | 1994-11-04 | Bit line structure for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296365A JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148489A JPS63148489A (ja) | 1988-06-21 |
| JPH0758587B2 true JPH0758587B2 (ja) | 1995-06-21 |
Family
ID=17832606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61296365A Expired - Lifetime JPH0758587B2 (ja) | 1986-12-11 | 1986-12-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758587B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436720B2 (en) | 2005-12-02 | 2008-10-14 | Elpida Memory, Inc. | Semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
| KR100300047B1 (ko) * | 1998-05-30 | 2001-09-22 | 김영환 | 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 |
| JP4781783B2 (ja) | 2005-10-31 | 2011-09-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251096A (ja) * | 1985-08-28 | 1987-03-05 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-12-11 JP JP61296365A patent/JPH0758587B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7436720B2 (en) | 2005-12-02 | 2008-10-14 | Elpida Memory, Inc. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63148489A (ja) | 1988-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |