JP2619414B2

JP2619414B2 - 半導体メモリ

Info

Publication number: JP2619414B2
Application number: JP62232116A
Authority: JP
Inventors: 儀延中込; 清男伊藤; 正和青木; 伸一池永; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-09-18
Filing date: 1987-09-18
Publication date: 1997-06-11
Anticipated expiration: 2012-06-11
Also published as: JPS6476494A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体メモリに係り、特に低雑音で動作余
裕の大きなダイナミックメモタに好適な折返しデータ線
型のデータ線配置を備えた半導体メモリに関する。

〔従来の技術〕

従来、この種の半導体メモリは、第２図に示すよう
に、並列に配置されたデータ対線と差動増幅器（センス
アンプ）とからなる基本単位が複数個配置された、いわ
ゆる折返しデータ線配置により構成されている。この配
置により、データ対線と直交する信号線との結合雑音は
同相雑音となりキャンセルすることが可能であり、低雑
音化に極めて有効な配置である。

一方、半導体メモリの記憶容量の増大に伴って素子の
微細化が進み、各種寄生容量の増加、とりわけ、データ
対線間の容量結合が雑音を増大させる。このため折り返
しデータ線配置に加え、この種の雑音に対する配慮が、
高集積半導体メモリの実現に不可欠となってきた。そこ
で本願発明者は、上記雑音を実験的，理論的に詳細に解
析し、以下に述べるような、従来は知られていなかった
雑音発生機構が存在することを見出した。

雑音の発生する過程を第２図を参照して説明する。第
２図中、D1・▲▼,D2,▲▼,D3,▲▼はそれ
ぞれデータ対線S1,S2,S3はデータ対線の信号電圧を増幅
するセンスアンプ、Ｗはデータ対線と直交するすべての
ワード線、Ｐはメモリセルの蓄積容量の一端の固定電圧
を与えるプレート、SUBは半導体基板をそれぞれ示して
いる。また、C_D12，C_D23はデータ対線間の結合容量、C
_DWはデータ対線とワード線との結合容量、C_DPはデータ
対線とプレートとの結合容量、C_DSはデータ対線と基板
との結合容量をそれぞれ示している。

新しく見出された雑音機構とは、α線のヒットなどに
より隣接するデータ対線の間で信号電圧に差が生じたと
き、センスアンプの動作タイミングに差が生じ、隣接デ
ータ対線間の結合容量による雑音が等価的に増幅され、
従来考えられていた量の２〜３倍にもなるというもので
ある。例えば、第２図中、D1・▲▼・D3・▲▼
に大きな信号電圧、D2・▲▼に小さな信号電圧が与
えられた場合を考えてみる。第３図は、センスアンプ動
作時のデータ対線の動作波形を示している。大きな信号
電圧を有するデータ対線D1・▲▼,D3・▲▼が
時刻t₀で増幅を開始したとする。このとき、D2・▲
▼は信号電圧が小さいので、センスアンプを構成するMO
Sトランジスタのゲート・ソース間の電圧が、しきい電
圧を越えておらず、まだ増幅されない。読み出し情報に
従って、D1,D3が低電圧側に増幅されるときには、C_D23
の容量結合により、▲▼側の電圧がD2側の電圧より
も大きく低電圧側に変化する。また、逆の場合、すなわ
ち、▲▼，▲▼で低電圧側に増幅されるときに
は、C_D12の容量結合により、D2側の電圧が▲▼側の
電圧よりも大きく低電圧側に変化する。したがって、デ
ータ対線D2・▲▼が増幅を開始するまでの遅延期間
τ_dの間に受けた容量結合による電圧変化は雑音と等価
になる。これが今回新しく見出した読み出し情報の分布
状況に依存した雑音（データパターン依存性雑音）の発
生原因である。

さらに、この例のように、一方向のみに増幅する方式
においては、センスアンプの感度を低下させ、前述した
データパターン依存性雑音をより以上に大きくするとい
う問題がある。第２図に示すように、データ線容量は、
主に対ワード線容量C_DW、対プレート容量C_DP、対基板容
量C_DSからなる。D1・▲▼・D3・▲▼をはじめ
とする大多数の大きな信号電圧を有するデータ対線が増
幅されると、全データ線の半数が低電圧側に変化し、非
選択のワード線Ｗ、プレートＰ、基板SUBが容量結合に
より低電圧側に変化する。この電圧変化が、容量結合に
より、さらに小さな信号電圧を有するデータ対線D2・▲
▼に低電圧側への電圧変化を起こさしめる。これに
より、D2・▲▼のセンスアンプの動作タイミングが
さらに遅れ、増幅されないまま、大きな電圧低下が生じ
ることになる。データ線容量は、大部分がC_DW，C_DP，C
_DSにより成り、かつ、ワード線，プレート，基板の電源
インピーダンスは高いため、上記電圧低下は大きな値と
なる。このように特定のデータ線のセンスアンプの動作
タイミングが遅れると、それだけ、他の容量結合雑音の
影響を受け易く、動作信頼性を低下させる。また、
C_DW，C_DP，C_DSなどの値は、半導体プロセスの特性上、
データ対線間でばらつきが生じ易く、上記電圧低下量が
データ対線間でばらつき、誤動作につながるおそれがあ
る。

これら雑音のうち、前者の雑音を改善する方法が、特
開昭62−51096において示されている。これは第４図
（ａ）に示すとおり、奇数箇所で交差させたデータ対線
と偶数箇所で交差させたデータ対線を交互に配置すると
いうものである。この手法は撚架法と呼ばれ、伝送線対
間の干渉防止法として既に知られている。例えば、1967
年の米国特許USP 3,305,846に記述されている。尚、先
願ではあるが、特開昭63−241788号公報で、Ｎチャンネ
ルMOSトランジスタで構成されたセンスアンプ部、また
はＰチャンネルMOSトランジスタで構成されたセンスア
ンプ部においてデータ線を交差させる構造が開示されて
いる。

〔発明が解決しようとする問題点〕

特開昭62−51096号公報の手法は、１回以上の奇数
回、交差させたデータ対線と２回以上の偶数回交差させ
たデータ対線とを交互に配置して、データ対線間の容量
結合による電圧変化量を平均化し、データパターン依存
性を低減しようというものである。

しかし、センスアンプ部分での容量結合によるデータ
パターン依存性雑音に対する配慮がなされておらず、デ
ータ線間容量の数10％を占めるセンスアンプ部分の線間
容量による雑音が大きい。ダミーセル構成に対する配慮
がなされていない。など、半導体メモリの特性に配慮が
なされておらず、動作信頼性の高い実用的な半導体メモ
リを共することができなかった。

本発明の目的は、半導体メモリ特有の効果を考慮した
低雑音，高信頼性の半導体メモリを提供することにあ
る。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明では、データ対
線をメモリセル領域とセンスアンプ領域に分け、センス
アンプ領域のＰチャンネルMOSトランジスタからなる第
１のアンプとＮチャンネルMOSトランジスタからなる第
２のアンプとのほぼ中央でデータ対線を交差させた。

さらに、データパターン依存性雑音を完全にキャンセ
ルするためにセンスアンプ部分のデータ対線も交差させ
た。

また、交差配置されたデータ線群に用いるダミーセル
として、交差箇所で区切られる区間にすべてダミーセル
を置く方式を用いた。

〔作用〕

センスアンプ部分のデータ対線をセンスアンプ部のほ
ぼ中央で交差させることにより、センスアンプ部のデー
タ対線間で起り得る容量結合に起因したパターン依存性
雑音をキャンセルすることができる。

また、前述したダミーセル方式を用いることにより、
複雑な論理制御を伴うこともなく、低雑音の半導体メモ
リを構成することができる。

〔実施例〕以下、図面を参照して、本発明の実施例を説明する。

なお、以下の実施例では、相補型MISトランジスタ
（Ｃ−MIS）を用いた例を説明するが、単一導電型のMIS
トランジスタを用いても、また他の素子、例えばバイポ
ーラトランジスタを用いても、本発明に述べる機能を満
すことができれば、同様に実施することができる。

実施例1. 第１図は本発明の一実施例を示している。第１図
（ａ）中、１をはじめとする丸印はメモリセル、W11〜W
4Nはワード線群、D1・▲▼・D2・▲▼,D3・▲
▼はそれぞれデータ対線、S1,S2,S3はセンスアン
プ、Y1,Y2,Y3はＹスイッチ、2,3は入出力線、４はＹデ
コーダをそれぞれ示している。また、１つのセンスアン
プは、第１図（ｂ）に示すとおり、ＮチャネルMISトラ
ンジスタによる低電圧側センスアンプ10、ＰチャネルMI
Sトランジスタによる高電圧側センスアンプ11、プリチ
ャージ回路12により構成されている。

本実施例では、A,C点の２箇所で交差したデータ対線
（例えばD1・▲▼,D3・▲▼）と、Ｂ点の１箇
所で交差したデータ対線（例えばD2・▲▼）を交互
に配置してメモリを構成している。上記A,B,Cの３箇所
で区切られる４つの区間BL1〜BL4の長さを等しくすれ
ば、特定のデータ線と、そのデータ対線に隣接する２つ
のデータ対線の４本のデータ線とが隣接する距離が等し
くなる。例えばD2に注目すると、区間BL1ではD3と、BL2
では▲▼と、BL3ではD1と、BL4では▲▼と隣接
しており、容量結合により受けるD2の電圧変化量は、D
1,▲▼,D3,▲▼からのそれを平均したものにな
る。同様に▲▼もD1,▲▼,D3,▲▼からの
容量結合を受けるため、結合容量のばらつきを考慮しな
ければD2と▲▼は同相，同量の電圧変化を受ける。
また、さらに、D1と▲▼,D3と▲▼が上下対称
な電圧変化をするように駆動しているため、容量結合に
よる電圧変化量は０となり、センスアンプの動作の遅延
を最小にすることができ、雑音による誤動作を起こしに
くくなっている。

このときの各データ対線の電圧波形を第５図に示す。
センスアンプ駆動信号SAN,SAPの電圧変化率をα［V/se
c］,D1,▲▼,D3・▲▼とD2・▲▼との初期
信号電圧差をΔVs［Ｖ］とすると、D2・▲▼のセン
スアンプが動作するまでの遅延τ_d1は τ_d1＝ΔVs/α ［sec］で表される。この値は記憶情報の分布に依存せず一定で
ある。この値はデータ線の電圧を一方向に変化させるよ
うにセンスアンプを動作させた場合の遅延に比べて小さ
く、誤動作を起す可能性を極めて小さくすることができ
る。なお、データ線のプタチャージ電圧VPは、データ対
線の電圧変化の対称性から、データ線電圧変化範囲の最
大値と最小値の中間にするのが望ましい。

センスアンプ動作時のデータ対線の電圧変化を対称に
することにより、最小の交差回数で低雑音のメモリを構
成できる。第６図は、交差回数＝０のデータ対線群（例
えばD2・▲▼,D4・▲▼）と、交差回数＝１の
データ対線群（例えばD1・▲▼,D3・▲▼）を
交互に配置したメモリの構成例である。D3・▲▼に
注目すると、D3は▲▼とD4、▲▼も▲▼と
D4からの容量結合を受ける。したがって、D3と▲▼
はともにD2とD4の電圧変化量の平均値を同等に受ける。
D2▲▼に注目すると、D2はD1と▲▼，▲▼
はD3と▲▼の容量結合を受ける。前者の場合、D3・
▲▼にはともに同相の電圧変化が生じるが、パター
ン依存性雑音とはならない。また、後者の場合、D1と▲
▼、D3と▲▼がそれぞれ対称な電圧変化を起す
限り、同相の電圧変化も、パターン依存性雑音を生じな
い。

以上により、本構成例によっても、パターン依存性雑
音をキャンセルすることができる。前者の場合、D3・▲
▼には同相の電圧変化が生じる。例えば、第７図に
示すようにD2とD4が高電圧側、▲▼,D4が低電圧側
に変化しようとする。しかし、この場合、Ｎチャネルの
センスアンプの動作は遅延するものの、Ｐチャネルのセ
ンスアンプは、むしろ早い時間から動作を開始する。し
たがってこの場合の増幅開始に要する遅延時間τ_d2は、
先の表記に従えば、 τ_d2＜ΔVs/α＝τ_d1 となり、むしろ遅延時間は短縮される。

以上、説明したように、データ対線を高電圧側と低電
圧側に対称に駆動するセンスアンプを備えることによ
り、最小の交差回数のデータ対線によりメモリを構成し
ても、データパターン依存性雑音をキャンセルでき、か
つ、信号電圧にばらつきがあった場合でも、センスアン
プによる増幅開始時間のばらつきを最小の値に抑えるこ
とができる。

実施例2. 第８図は、本発明の他の一実施例を示している。図
中、80はメモリセルアレー、81はセンスアンプ部を示し
ている。

この実施例では、メモリセルアレー部分のデータ対線
を交差させて、データパターン依存性雑音をキャンセル
するとともに、センスアンプ部分においてもデータ対線
を交差させている。センスアンプ部分での交差点には、
Ｅによって区切られる２つの区間BS1とBS2における隣接
するデータ線間の結合容量を等しくするように、すなわ
ちＥをセンスアンプ部のほぼ中央に選ぶ。これにより、
センスアンプ動作時のデータパターン依存性雑音をほぼ
キャンセルすることができる。とりわけ、メモリセルア
レー部分のデータ対線とセンスアンプ部分のデータ対線
とをMISスイッチなどで接続，制御する場合、メモリセ
ルアレー部分の容量結合はMISスイッチの抵抗を介する
ため受けにくく、センスアンプ部分の容量結合がより大
きな割合を占めることになる。このような構成の際に
は、本実施例に示すように、センスアンプ部分でデータ
対線を交差させることにより、データパターン依存性雑
音を大きく低減することができる。

実施例3. 第９図は、本発明の他の一実施例を示している。図
中、90はダミーセル、DW11〜DW42はダミーワード線を示
している。また第10図には、メモリセルおよびダミーセ
ルの構成の一例を示している。図中、82はメモリセルの
蓄積容量、84はダミーセルの蓄積容量、83,85はトラン
スファMISトランジスタ、86はダミーセル容量のリセッ
トトランジスタ、Ｗはワード線DWはダミーワード線、DR
はダミーセルリセット信号線、VRはダミーセルのリセッ
ト電位をそれぞれ示している。

半導体メモリを構成する際、データ対線の容量の均
衡、およびワード線とデータ対線の容量結合の均衡を得
るために、ダミーセルを用いるのが一般的である。

データ対線を交差してメモリセルアレーを構成した場
合、選択するワード線によって、メモリセルが接続され
るデータ線の順序が、センスアンプ部において種々に変
化するという問題がある。例えば、ワード線W11を選択
するとメモリセルから読みだされた信号は、それぞれデ
ータ線D1,▲▼,D3に現われる。同様にW21を選択す
ると、▲▼，▲▼，▲▼に、W31を選択す
ると、▲▼,D2,▲▼に、W41を選択するとD1,D
2,D3に信号が現れる。したがって、ダミーワード線はデ
ータ対線を交差しない場合の２本の４倍、すなわち、８
本必要になる。これらのダミーセル配置のうちの半分は
データ線１本おきに並ばないため、メモリセルのレイア
ウト配置をそのまま適用できず、ダミーセルの数が４倍
になることに加えて、さらにレイアウト面積の増大を招
いてしまう。

第９図に示したように、データ対線の交差点で区切ら
れる区間ごとに分散してダミーセルを置くことにより、
従来のダミーセルと同様の構成法によりメモリを実現す
ることができる。この場合、ダミーセルの占有面積は、
従来のそれの４倍になる。

以上のように、本実施例は、従来のメモリとのプロセ
ス互換性を保ちながら、レイアウト面積の増大を最小に
とどめる構成例である。

実施例4. 第11図は、本発明の他の一実施例を示している。

この例では、データ対線の交差点で区切られる複数の
区間のいずれに属するワード線が選択されても、それら
区間のうちの一つでは、メモリセルから読み出された信
号が必ずデータ線１本おきに現われるようにしている。
すなわち、W11,W21,W31,W41のいずれのワード線が責さ
れても読み出し信号はD1,D2,D3に現われる。同様に、W1
N,W2N,W3N,W4Nのいずれのワード線が選択されても、読
み出し信号は▲▼，▲▼，▲▼に現われ
る。こうすることにより、ダミーセルの数は、従来のメ
モリと同様でメモリを構成することができ、チップ面積
の増大を防ぐことができる。

第11図に示したようなメモリセル配置を実現する方法
を第12図および第13図により説明する。第12図中、120
は半導体基板表面に形成された活性領域、121は、メモ
リセル蓄積容量の一端の固定電位を与えるプレート電極
を構成する第１ポリシリコン層、122は、ワード線を構
成する第２ポリシリコン層、124は活性領域とデータ線
との間の電気的接続を行うために設けられた第３ポリシ
リコン層、123は、活性領域と第３ポリシリコン層の電
気的導通をとるための第１コンタクト孔、126は、デー
タ線を構成するアルミニウム層、125は第３ポリシリコ
ン層とアルミウニウム層の電気的導通をとるための第２
コンタクト孔を示している。また、第13図は、第12図中
ＩとＩ′間の断面構造図を示しており、図中、130は活
性領域とは反対の導電型を有する半導体基板、131,132,
133は、それぞれ、前記配線層間を電気的に絶縁するた
めの層間絶縁膜を示している。

第11図のようなメモリセルとデータ線の接続を行う場
合、特に問題となるのは、区間BL1,BL3のように、ある
ワード線によって選択されるメモリセルがデータ線１本
おきに並ぶ場合である。このような接続は、第12図に示
すように、メモリセルの活性領域とデータ線との電気的
接続を、他の配線層を介して行うことにより可能とな
る。本例では、第３ポリシリコン層により活性領域とデ
ータ線とを接続している。これにより、第11図のような
メモリセル接続が可能となる。

本発明によれば、ダミーセルの数を増大させることな
くデータ対線を交差させた低雑音の半導体メモリを構成
することができる。

実施例5. 第14図は、本発明の他の一実施例を示している。

図中151,152は低電圧側のセンスアンプを構成するＮ
チャネルMISトランジスタ対、153,154は高電圧側のセン
スアンプを構成するＰチャネルMISトランジスタ対、140
は低電圧側センスアンプの駆動用MISトランジスタ、141
は高電圧側センスアンプの駆動用MISトランジスタ、142
は低電圧側センスアンプの駆動信号線、144は高電圧側
センスアンプの駆動信号線、143は低電圧電源線、150は
高電圧電源線、146は低電圧側センスアンプの駆動電流
設定用ＮチャネルMISトランジスタ、148は高電圧側セン
スアンプの駆動電流設定用ＰチャネルMISトランジス
タ、147,149はそれぞれ定電流源を示している。

この実施例では、トランジスタ146と140、また148と1
41がそれぞれ電流ミラー回路を構成しており、低電圧側
センスアンプは電流源147の電流Inに、また高電圧側セ
ンスアンプは電流源149の電流Ipにそれぞれ比例した電
流で駆動される。したがって、これら電流In,Ipの比
率、および各ミラー回路のミラー比を適当な値に設定す
ることにより、データ対線の低電圧側と高電圧側への変
化速度を一致させることができ、高い対称性を得ること
ができる。したがって、先に説明したデータ対線の交差
によるメモリセルアレーと組合わせることにより、より
低雑音のメモリを提供することができる。第14図（ｂ）
には、そのときのデータ対線の動作波形を示す。

また、このようなセンスアンプを用いることにより、
各データ対線に接続するセンスアンプの共通ソースは分
離されるため、データ対線間で信号電圧にばらつきがあ
っても、センスアンプの動作開始時刻を一致させること
ができ、データ対線間の容量結合雑音を大幅に低減する
ことができる。

〔発明の効果〕

以上説明したように、本発明によれば、データ対線を
メモリセル領域とセンスアンプ領域に分け、センスアン
プ領域のＰチャンネルMOSトランジスタからなる第１の
アンプとＮチャンネルMOSトランジスタからなる第２の
アンプとのほぼ中央でデータ対線を交差させたことによ
り、データ対線間の結合容量をメモリセル領域の結合容
量とセンスアンプ領域の結合容量に分けた場合のセンス
アンプ部のデータ対線間の結合容量をキャンセルでき
る。

また、第１のデータ対線の２つのデータ線はメモリア
レー領域の偶数箇所で互いに交差し、上記第２のデータ
対線の２つのデータ線はメモリアレー領域の奇数箇所で
互いに交差し、上記第１のデータ対線の第１の交差点
と、上記第１の交差点にデータ線方向に隣接する上記第
１のデータ対線の第２の交差点と、上記第１の交差点と
上記第２の交差点とで定まる区間内に設置された上記第
２のデータ対線の第３の交差点とで定まる区間におい
て、上記第１の交差点と上記第３の交差点との間の第１
の区間及び上記第２の交差点と上記第３の交差点との間
の第２の区間のそれぞれの区間において、第１のデータ
対線の一方のデータ線及び第２のデータ対線の一方のデ
ータ線にダミーセル置くことにより、データ対線を交差
させても従来のダミーセルと同様の構成法によりメモリ
を構成できる。これにより、低雑音の半導体メモリを提
供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリ構成図、第２図
は従来のメモリ構成の一例を示す図、第３図は第２図の
回路のデータ対線の動作波形図、第４図は動作特性に改
善を施した従来のメモリ構成の一例を示す図、第５図は
第１図の回路のデータ対線の動作波形図、第６図は第１
図に示した一実施例の他の構成例、第７図は第６図の回
路のデータ対線の動作波形図、第８図は本発明の他の一
実施例を示すメモリ構成図、第９図および第10図はダミ
ーセルを用いた本発明の他の一実施例を示すメモリ構成
図、第11図は本発明の他の一実施例を示すメモリ構成
図、第12図は第11図のメモリセル部分の平面レイアウト
図、第13図は第12図の一部分の断面構造図、第14図は本
発明の他の一実施例を示すセンスアンプの回路構成図で
ある。１…メモリセル、2,3…I/0線、４…Ｙデコーダ、D1・▲
▼,D2・▲▼,D3・▲▼…データ対線、W11
〜W4N…ワード線、S1,S2,S3…センスアンプ、Y1,Y2,Y3
…Ｙスイッチ、10…低電圧側センスアンプ、11…高電圧
側センスアンプ、12…プリチャージ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者池永伸一東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者堀口真志東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭63−241788（ＪＰ，Ａ) 特開昭63−237291（ＪＰ，Ａ) 特開昭64−14793（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】それぞれが第１の方向に延在し、前記第１
の方向においてメモリセルアレー領域とセンスアンプ領
域の２つの領域に分割され、互いに電気特性がほぼ等し
くかつ互いに実質上平行関係を持つように配置された２
つのデータ線からなる複数のデータ対線と、前記データ線のメモリセルアレイ領域とセンスアンプ領
域との間を導通時に抵抗性を持って接続し、前記データ
線のそれぞれに対して設けられた複数のスイッチ手段
と、前記第１の方向と実質的に直交する第２の方向に延在
し、前記メモリセルアレー領域において前記複数のデー
タ対線と交差する複数のワード線と、前記複数のワード線と前記複数のデータ対線との所定の
交点に配置された複数のメモリセルと、前記センスアンプ領域内において前記データ線のそれぞ
れを更に第１領域と第２領域の２つの領域に分割し、前
記複数のデータ対線のそれぞれに対して、前記第１領域
に設けられた複数の第１アンプ、及び前記第２領域に設
けられた複数の第２アンプとを備え、前記複数の第１アンプのそれぞれは、そのゲートとドレ
インが互いに交差結合される２個のＮチャンネルMISト
ランジスタを有し、前記２個のＮチャンネルMISトラン
ジスタのドレインはおのおの前記２つのデータ対線の一
方と他方に接続され、前記複数の第２アンプのそれぞれは、そのゲートとドレ
インが互いに交差結合される２個のＰチャンネルMISト
ランジスタを有し、前記２個のＰチャンネルMISトラン
ジスタのドレインはおのおの前記２つのデータ対線の一
方と他方に接続され、前記複数のデータ対線を隣り合う順番に従って奇数デー
タ対線群及び偶数データ対線群となし、前記奇数データ対線群のそれぞれの２つのデータ線は前
記第１領域と前記第２領域の間で平行とされ、前記偶数データ対線群のそれぞれの２つのデータ線は前
記第１領域と前記第２領域の間で交差させたことを特徴
とする半導体メモリ。
【請求項２】特許請求の範囲第１項記載の半導体メモリ
において、前記メモリセルアレイ領域における前記奇数データ対線
群のそれぞれの２つのデータ線は平行とされ、前記メモリセルアレイ領域における前記偶数データ対線
群のそれぞれの２つのデータ線は前記第１方向において
所定の間隔で分割するとともにその分割点で交差させた
ことを特徴とする半導体メモリ。
【請求項３】上記メモリセルはダイナミックメモリであ
ることを特徴とする特許請求の範囲第１項または第２項
記載の半導体メモリ。
【請求項４】上記スイッチ手段はMISトランジスタであ
ることを特徴とする特許請求の範囲第１項から第３項の
いずれかに記載の半導体メモリ。