JP5571871B2

JP5571871B2 - 半導体装置

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Inventors: 勇藤井; 伸一宮武; 由布子渡邉; 誉佐藤
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Description

本発明は、半導体メモリ等の半導体装置に関するものであり、例えばメモリセルアレイ周辺に狭いピッチで配列される回路ブロックに用いて好適なレイアウト構成を備えた半導体装置に関する。

近年のデジタル技術の発展に伴い、セルラーホンやポータブルメディアプレイヤーのようなデジタル方式の携帯機器が製造され、日進月歩の技術革新が行われている。これら携帯機器の技術革新は、処理能力の向上もさることながら、機器の小型化や動作時間の長時間化にも及んでいる。よって携帯機器に搭載される半導体装置には、小型化と、低電圧化等による低消費電力化とが求められている。

半導体装置の一種であるＤＲＡＭ（ダイナミックランダムアクセスメモリ）においては、小型化とともに大容量化の要求があり、高集積化が進められてきている。このＤＲＡＭの高集積化においては、様々な工夫がなされてきている。例えば、メモリセルに接続された狭いピッチで配列されているビット線対のレイアウト構成について新たな技術が開発されている（例えば、特許文献１を参照）。

またＤＲＡＭの低消費電力化についても様々な工夫がなされてきている。ＤＲＡＭは、定期的な記憶保持動作が必要である。記憶素子であるメモリセルは微量のリーク電流を流すため、時間の経過に伴いメモリセルの情報量は減少していき、減少量が限界値を超えるとデータが正しく読み出されない、つまりデータが破壊される。これを防ぐために、一定時間においてセンスアンプを駆動し、再増幅されたデータをメモリセルに戻してやる記憶保持動作を行う。この記憶保持動作は、ＤＲＡＭの動作の中でも消費電力が大きく、携帯機器に使用するＤＲＡＭにおいてはこれを如何に減らすかという工夫がなされてきた。

センスアンプの動作電圧を下げることは、消費電力低減に非常に有効である。しかしセンスアンプはもともと微小なビット線対の差電位を増幅するため、動作電圧を下げると動作速度に遅延が発生したり、十分な増幅ができなくなったりする。低電圧でセンスアンプの動作性を確保するために、センスアンプを構成するトランジスタの閾値電圧（以下、Vtと表す。）を低くする方法がある。しかし、ビット線対の差電位増幅が飽和した状態では、センスアンプはその主構成要素であるＣＭＯＳ（相補形金属酸化膜半導体）のフリップフロップにおいてリーク電流を流し、その電流量はVtが低いほど大きくなる。Vtとリーク電流量の依存は線形ではなく、数十％のVtの差が数桁のリーク電流量の差を生じさせたりする。リーク電流の増加はそのまま消費電力の増加につながり、Vtを低くする方法ではすぐに限界に当たるため、回路方式による対策が試行されている。

特許文献２の図１（第６−９頁）に記載されているセンスアンプは、ＣＭＯＳフリップフロップに増幅回路の一種を付加し、センス初期段階においてＣＭＯＳフリップフロップとは異なる増幅動作をさせる、いうなればプリセンスを行う回路技術を提供している。この付加的な増幅回路の一種を、以降プリセンスアンプと呼ぶ。

プリセンスアンプは付加的な回路であるがゆえ、センスアンプ回路面積が増大するという課題がある。センスアンプは繰返し数の大きい回路であり、わずかな面積の増加でも半導体メモリ全体の面積に与える影響が大きい。よって、新規に必要な構成素子数や制御信号数が少ない回路構成が望ましい。特許文献２の図１のプリセンスアンプの場合、７つのトランジスタと２本の制御信号を専用に必要とする。

プリセンスアンプはＣＭＯＳフリップフロップのようにごく一般に使用されている回路ではなく、またスタンダードとなる回路構成も確立されていない。この分野で今後様々な試行がなされていくと考えられる。
特開２００７−１２２８３４号公報特開２００１−３３２０８７号公報

本発明は、半導体装置の小型化及び低消費電力化の検討過程においてなされたものである。本発明は、半導体メモリにおけるメモリセルアレイ周辺に配置され、極めて狭いピッチにて配列される回路ブロックのレイアウト構成に特徴を有するものである。より具体的には、センスアンプを構成するプリセンスアンプのレイアウト構成などに用いて好適なレイアウト構成に特徴を有するものである。以下、図面を参照して本発明がなされた検討過程において課題となった事項について説明する。

図７は、図１のセンスアンプ回路において（図１については本発明の実施の形態を説明する際に詳述する。）、プリセンスアンプを構成するＭＯＳ（金属酸化膜半導体）トランジスタQn1，Qn3，Qn2，Qn4について当初に検討されたレイアウト構成を示すマスクレイアウト模式図である。

一般にＭＯＳトランジスタの直列回路、特に典型的な例としてその中間節点が他のデバイスと接続されていないＭＯＳトランジスタQn1，Qn3の直列回路をレイアウトする際には、STI（Shallow Trench Isolation；浅溝型素子分離）等の素子分離領域で囲まれた活性領域100上にゲート絶縁膜（図示せず）を介してゲート電極101をリソグラフィー技術で形成可能な最小間隔にてＭＯＳトランジスタQn1，Qn3のゲート電極を近接してレイアウトするのが普通である。ＭＯＳトランジスタQn1，Qn3のゲート電極をマスクとして自己整合的に活性領域100のシリコン基板表面に砒素等N型不純物を導入することで領域N1にＮ型ソース・ドレイン不純物拡散層領域を形成することで直列接続されたＭＯＳトランジスタQn1，Qn3が形成される。

このレイアウト法は半導体基板上の占有面積を最小にできるのみならず、直列接続ＭＯＳトランジスタの中間節点の浮遊容量を最小にできるため高速動作、消費電力の点、有利であるためこのようにレイアウトされる。

ところが、半導体メモリのワード線やビット線のドライバ回路やセンスアンプなどに例示されるような極めて微細なピッチで配列される回路ブロックでは、ＭＯＳトランジスタの直列回路を含む場合にいくつかの課題を生じる。通常はこのように細長いアレイ回路ブロックをレイアウトする場合は駆動信号節点（素子端子）、電源電位節点や接地節点等、隣接する回路ブロックと共有できる節点を隣接回路ブロックとの境界で共有するように配置することで実現している。これに対し、ＭＯＳトランジスタの直列回路の中間節点は他との共有ができないためにレイアウトが困難となる。

具体的には図７に示すようにゲート電極101等のゲート電極が延在する方向をビット線BL，/BL（ビット線/BLはビット線BLと相補の信号線）の延在する方向と垂直な方向に配置した場合、ＭＯＳトランジスタのチャネル幅が十分確保できず、所望の回路特性が得られないことがある。この場合には、プリセンスアンプの動作速度が不足し、ビット線BL，/BLからなるビット線対間の十分な差信号が得られない。

また、ゲート電極の延在方向を90度回転し、ビット線方向と同じとした場合（図示せず）、２つのゲート長の確保やゲート・コンタクト間のパターンマージンの確保などの要素からビット線ピッチとの不整合を起こし大幅な半導体チップ表面占有面積の増大を招くおそれがある。

近年、メモリセル領域では、セルフアラインコンタクト開口技術の導入などによる極端な微細化、高密度化が進展している。その結果、高密度領域と低密度領域との間で設計寸法基準の乖離が大きくなってきている。したがって、特にワード線やビット線のドライバ回路やセンスアンプなどに例示されるような極めて微細なピッチで配列される回路ブロックでは、上述したような課題が顕在化してくるものと考えられる。

本発明は、上記の事情に鑑みてなされたものであり、ワード線やビット線のドライバ回路、センスアンプなどに例示されるような極めて微細なピッチで配列される回路ブロックにおいてレイアウト面積を低減することができる半導体装置を提供することを目的とする。より具体的には他の隣接回路ブロックとの境界付近に位置していないＭＯＳトランジスタの直列回路の中間節点を含んだ回路ブロックを狭いピッチで配列する際にレイアウト面積を低減することができる半導体装置を提供することを目的とする。なお、このような回路ブロックとしては、たとえばプリセンスアンプを有するセンスアンプなどが考えられる。

上記課題を解決するため、請求項１記載の発明は、複数のメモリセルが接続され、対をなす第１のビット線及び第２のビット線と、前記第１のビット線に接続された第１のＭＯＳトランジスタと、前記第２のビット線に接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに直列接続され、ゲート電極が前記第２のビット線に接続された第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタに直列接続され、ゲート電極が前記第１のビット線に接続された第４のＭＯＳトランジスタと、前記第１及び第３のＭＯＳトランジスタを直列に接続する節点を形成するものであって、前記第１及び第３のＭＯＳトランジスタのドレイン・ソース領域を絶縁層に設けられたコンタクト開口部を介して導電層にて接続する第１の接続手段と、前記第２及び第４のＭＯＳトランジスタを直列に接続する節点を形成するものであって、前記第２及び第４のＭＯＳトランジスタのドレイン・ソース領域を絶縁層に設けられたコンタクト開口部を介して導電層にて接続する第２の接続手段とを備え、前記第１の接続手段及び前記第２の接続手段が、前記第１のビット線と前記第２のビット線との間に配置され、前記第１及び第２のＭＯＳトランジスタのゲート電極の延在方向が、前記第３及び第４のＭＯＳトランジスタのゲート電極の延在方向とほぼ垂直であり、前記第３及び第４のＭＯＳトランジスタのゲート電極の延在方向が前記第１及び第２のビット線の延在方向とほぼ平行であり、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのチャネル幅が、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのチャネル幅よりも大きいことを特徴とする。

請求項２記載の発明は、前記第３及び第４のＭＯＳトランジスタのゲート電極がリング状の形状を有していて、且つ、前記第３及び第４のＭＯＳトランジスタのゲート電極が、前記第１及び第２のＭＯＳトランジスタのゲート電極に対して前記第１及び第２のビット線の延在方向と垂直方向に所定距離ずれて配置されていることを特徴とする。

本発明によれば、ＭＯＳトランジスタの直列回路の中間節点を、絶縁層に設けられたコンタクト開口部を介して導電層にて接続する接続手段で形成するようにしたので、中間節点を含んだ回路ブロックを狭いピッチで配列する際に各トランジスタを容易に効率的に配置でき、レイアウト面積を低減することができる。また、請求項３及び請求項４記載の発明によれば、効率よく第３及び第４のＭＯＳトランジスタのゲート電極を大きくすることができるので、ＭＯＳトランジスタのチャネル幅が十分確保でき、低電圧化などを図ることができる。

以下、図面を参照して本発明の実施の形態について説明する。ＭＯＳトランジスタの直列回路を含み、極めて微細なピッチで配列される回路ブロックの一例として図１に示すような低電源電圧対応のセンスアンプ回路を用いて具体的に説明する。

図８は本発明を適用した半導体装置の一例としてＤＲＡＭチップについて具体的に説明するためにその主要部レイアウトを模式的に示した図である。

図８では、サブワードドライバSWDによって駆動されるワード線SWLとセンスアンプ（S.A.）SAに接続されるビット線対BL0，/BL0，BL1，/BL1が互いに直交し配列され、その交点にメモリセルMCが配置されたメモリマットMMについて３組分例示されている。図８においてセンスアンプSAの具体的回路構成の一例が図１に示すような低電源電圧対応のセンスアンプ回路である。

図１のセンスアンプはシェアード型センスアンプである。制御信号SHR0，SHR1によって制御されるＭＯＳトランジスタQn11，Qn12，Qn13，Qn14を用いて、図８に示すメモリセルMCが接続されているビット線対BL0，/BL0あるいはBL1，/BL1の一方を選択的にセンスアンプSAに接続し、あるいは通常接続しておきセンスアンプ動作時に一方を遮断する。ビット線対BL0，/BL0あるいはBL1，/BL1は、それぞれビット線プリチャージバランス信号（あるいはプリチャージ信号とも呼ばれる。）BLEQ0，BLEQ1によって制御されるＭＯＳトランジスタQn15，Qn16，Qn17，Qn18，Qn19，Qn20を用いて中間電位VBLPにプリチャージ・バランスする。

さらに、センスアンプSAの一部を構成するものであって、Ｐチャネル型ペアＭＯＳトランジスタQp1，Qp2、Nチャネル型ペアＭＯＳトランジスタQn5，Qn6によって構成され、センスアンプ駆動信号SAP，SANによって駆動されるＣＭＯＳフリップフロップ、およびビット線対BL0，/BL0あるいはBL1，/BL1の情報すなわちビット線対BL，/BLの情報をIO（入出力）バスIO，/IO（IO線/IOはIO線IOと相補の信号線）に転送する列選択信号YSによって制御されるペアＭＯＳトランジスタQn21，Qn22を搭載している。

電源電圧が低くなるとビット線プリチャージ電圧VBLPとセンスアンプSAを構成するＭＯＳトランジスタQn5，Qn6のVtとの差が小さくなり、センスアンプSAにおけるＣＭＯＳフリップフロップによる増幅機能が著しく低下する。プリセンスアンプPreSAはその増幅機能の低下を補うために設けられた増幅回路である。

プリセンスアンプPreSAはビット線BLと接地線VSSとの間に直列接続されたNチャネル型ＭＯＳトランジスタQn1，Qn3と、もう一方のビット線/BLと接地線VSSとの間に直列接続されたNチャネル型ＭＯＳトランジスタQn2，Qn4とによって構成される。Nチャネル型ＭＯＳトランジスタQn3，Qn4のそれぞれのソース電極は共通接続され、Ｎチャネル型ＭＯＳトランジスタQn3のゲート電極はもう一方のビット線/BLに接続され、Ｎチャネル型ＭＯＳトランジスタQn4はビット線BLに接続される。Nチャネル型ＭＯＳトランジスタQn1，Qn2は、プリセンスアンプ活性化信号SASLNTにゲート電極が接続され、プリセンスアンプ活性化信号SASLNTがＨ（ハイレベル）の場合にNチャネル型ＭＯＳトランジスタQn3，Qn4をそれぞれビット線BL，/BLに接続し、プリセンスアンプ活性化信号SASLNTがＬ（ローレベル）の場合にNチャネル型ＭＯＳトランジスタQn3，Qn4をそれぞれビット線BL，/BLから遮断する。

ここで、Ｎチャネル型ＭＯＳトランジスタQn3，Qn4は、極めて低いVtに設定されると共に、微小信号の判定を行うペアトランジスタを構成するため、ゲートチャネル長を他のトランジスタよりも長くし、ばらつきを小さくしたり、チャネル幅も確保し判定動作時のチャネルのコンダクタンスの差を十分確保するように構成されている。

なお、N1が直列接続されたNチャネル型ＭＯＳトランジスタQn1，Qn3の中間節点を表し、N2が直列接続されたNチャネル型ＭＯＳトランジスタQn2，Qn4の中間節点を表している。

図２は図１のセンスアンプSAの読み出し動作時の信号波形図である。図２には、図８に示すワード線SWLのレベルと、プリセンスアンプ活性化信号SASLNTのレベルと、ビット線BLあるいはビット線/BLのレベルであるレベルSEPおよびレベルSENとを表している。

時刻t1にて外部から入力されたアドレス信号（図示せず）に基づいて選択されたワード線SWLがＬからＨに遷移し、選択されたメモリセルMC（以下、選択メモリセルMCとする。）と予めビット線プリチャージバランス信号BLEQ0，BLEQ1によって中間電位VBLPに維持されていたビット線BL0，/BL0あるいはBL1，/BL1との間で電荷の授受が起き、ビット線対BL0，/BL0あるいはBL1，/BL1間に微小な差電位が生じる。この時、図２には図示していないが制御信号SHR0，SHR1にて選択メモリセルMCの接続されていないメモリマットMM側のビット線対BL0，/BL0あるいはBL1，/BL1はセンスアンプSAとは分離されている。以降、選択メモリセルMCがビット線対BL0，/BL0側にある場合、すなわちＭＯＳトランジスタQn11，Qn12がオンし、ＭＯＳトランジスタQn13，Qn14がオフしている場合について説明する。

次に、時刻t2にてプリセンスアンプ活性化信号SASLNTがＬからＨへ遷移すると、Nチャネル型ＭＯＳトランジスタQn1，Qn2が導通しはじめ、ビット線対BL0，/BL0上に現れた微小な電位差に応じ、Nチャネル型ＭＯＳトランジスタQn3，Qn4のコンダクタンスに差が生じ、一方のビット線の電位が放電によって低下し、差電位が増幅される。

時刻t3にてビット線間の差電位が十分になったころセンスアンプ活性化信号SAP，SANによってセンスアンプSA内のＭＯＳトランジスタQp1，Qp2，Qn5，Qn6からなるＣＭＯＳフリップフロップを活性化する。その後、時刻t4にてプリセンスアンプ活性化信号SASLNTをＨからＬへ遷移させプリセンスアンプPreSAを不活性化する。

なお、Nチャネル型ＭＯＳトランジスタQn3，Qn4の共通接続されたソース電極はセンスアンプ駆動信号SANと同様の駆動方法を用いてもよい。また、プリセンスアンプPreSAを構成する４つのＭＯＳトランジスタQn1〜Qn4の導電型はＰチャネル型でもよいが、その場合、共通接続されたソース電極の電位や、プリセンスアンプ活性化信号SASLNTは導電型に応じて変化するのは言うまでもない。

また、センスアンプSAの書き込み動作時については、読み込み動作時と同様にして、センスアンプSAを構成するプリセンスアンプPreSAとＣＭＯＳフリップフロップとを段階的に動作させるようにする。なお、図２では、プリセンスアンプPreSAをセンスアンプSAの動作初期段階において動作させることとしているが、たとえばIOバスを接続して実際にデータを読み出したり、書き込んだりするタイミングにおいて、再度、プリセンスアンプPreSAを動作させるようにすることもできる。このタイミングではセンスアンプSAのＣＭＯＳフリップフロップ部分は動作していることになるのであるが、さらにプリセンスアンプPreSAを動作させることでセンスアンプSA全体の駆動能力を向上させることができる。

図３は本発明によるセンスアンプSAのマスクレイアウト図面を示し、図３（Ａ）は活性領域、ゲート電極（広い間隔の斜線で網掛けした部分）、コンタクトマスクパターン、図３（Ｂ）はタングステン配線マスクパターン（網掛け部分）、図３（Ｃ）はタングステン配線、およびアルミニウム配線マスクパターン（格子状の網掛け部分）をそれぞれ示す。図３（Ａ）に示す層に対して、（Ｂ）に示す層がその上の層を形成し、（Ｃ）に示す層がそのさらに上の層を形成するものである。各層の間には絶縁層が形成されていて、各層間を接続する場合には、絶縁層にコンタクトマスクパターンによって開口部を設け、所定の導電層によって接続配線を設けることになる。また、タングステン配線、アルミニウム配線などが導電層を形成することになる。

また、図４は、図３において本実施の形態の主要部であるプリセンスアンプPreSA部分のマスクレイアウト模式図を示す。

図３（Ａ）は、活性領域100とゲート電極パターン101、コンタクトマスクパターン（コンタクト開口マスクパターン）102によってＭＯＳトランジスタQn1，Qn2，Qn3，Qn4の形状、配置を示す。ＭＯＳトランジスタQn1，Qn2はプリセンスアンプ領域の最も外側、両端に位置している。なお、図３（Ａ）では、図１のＮ型ＭＯＳトランジスタQn5，Qn6を符号NchSAで示し、Ｐ型ＭＯＳトランジスタQp1，Qp2を符号PchSAで示し、またＭＯＳトランジスタQn21，Qn22を符号Y-Switchで示している。

図３（Ｂ）はビット線対BL0，/BL0およびBL1，/BL1、それらに対応するセンスアンプSA内のビット線対BL，/BLが、タングステン配線103によって形成されていることを示す。また、ＭＯＳトランジスタQn1，Qn3のソース・ドレインは、コンタクト開口部を介して、タングステン配線N1によって接続されている。また、ＭＯＳトランジスタQn2，Qn4のソース・ドレインは、コンタクト開口部を介して、タングステン配線N2によって接続されている。

また、図３（Ｃ）は、層間絶縁膜を介して形成され、タングステン配線103によるビット線の延在する方向とは垂直の方向に延在するアルミニウム配線層104を示しており、複数のセンスアンプSAブロックに共通に、センスアンプ制御信号SAN，SAP，SASLNTや接地電位VSSを供給しており、島状のタングステン配線103aを介してソース・ドレイン電極に接続されている。なお、これら島状のタングステン配線103aや、タングステン配線103からなるソース・ドレイン間の接続配線N1やN2は、図３（Ｂ）に示すように、いずれもビット線対BL0，/BL0およびBL1，/BL1、それらに対応するセンスアンプSA内のビット線対BL，/BLの間にはさまれるように配置されている。

図４は図３のプリセンスアンプPreSA部分の接続配線を模式的に示した。接地配線VSSは接続用の島状タングステン配線103aのみ示し、アルミニウム配線104は省略してある。また、接地配線VSSは接続用の島状タングステン配線103aが隣接するプリセンスアンプPreSAと共用となっている。

図３および図４に示すように、本実施の形態では、Vtが低いＭＯＳトランジスタQn3，Qn4のゲート電極101が直線ゲート（L字状の長手方向）となっており、かつ、ビット線対BL，/BLの延在方向と水平（あるいはほぼ水平）であり、また、ＭＯＳトランジスタQn3，Qn4をビット線BL，/BLに接続あるいは遮断するＭＯＳトランジスタQn1，Qn2のゲート電極101と垂直（あるいはほぼ垂直）になるようにレイアウトされている。また、中間節点N1，N2は、ビット線対BL，/BLの間に島状に設けられたタングステン配線103aによって設けられている。また、Vtが低いＭＯＳトランジスタQn3，Qn4のソースと接地配線VSSと間の信号線は、タングステン配線103aによって形成されている。

このように、本実施の形態では、Vtが低いＭＯＳトランジスタQn3，Qn4のゲートを島状のタングステン配線103aを用いて中間節点N1，N2の配線を行うとともに、接地配線VSSとの接続を島状のタングステン配線103aを用いて行うことで、Vtが低いＭＯＳトランジスタQn3，Qn4のゲート電極101が延在する方向をビット線BL，/BLの延在する方向に配置した場合であっても、２つのゲート長の確保やゲート・コンタクト間のパターンマージンの確保などを容易に行うことができる。したがって、ビット線ピッチとの不整合を起こすことがなく、半導体チップ表面占有面積の増大を抑えることができる。また、Vtが低いＭＯＳトランジスタQn3，Qn4のゲート電極101が延在する方向をビット線BL，/BLの延在する方向に配置することで、ＭＯＳトランジスタのチャネル幅を十分確保でき、所望の回路特性を容易に得ることができる。

なお、ＭＯＳトランジスタQn1，Qn2，Qn3，Qn4の各ゲート電極101と、タングステン配線103，103aをできるだけ左右・上下対称にレイアウトすることで、レイアウトサイズの削減やタングステンの島の領域を確保することが容易になる。

次に、図５および図６を参照して、本発明の他の実施の形態について説明する。図５は、本発明の他の実施の形態による図１のセンスアンプSAのマスクレイアウト図面である。図５では、図３同様、図５（Ａ）が活性領域、ゲート電極（広い間隔の斜線で網掛けした部分）、コンタクトマスクパターン（ほぼ正方形の２重の矩形部分）、図５（Ｂ）がタングステン配線マスクパターン（網掛け部分）、図５（Ｃ）がタングステン配線およびアルミニウム配線マスクパターン（格子状の網掛け部分）をそれぞれ示す。

また、図６は、図５に示す本実施の形態の主要部であるプリセンスアンプPreSA部分のマスクレイアウト模式図を示す。

図３の実施の形態と異なる点は、NチャネルＭＯＳトランジスタQn3，Qn4がリング形状をしていることと、プリセンスアンプPreSAがビット線BL，/BLの延在する方向に２列の構成で配置されていことである。すなわち、本実施の形態では、隣接するビット線対BL0，/BL0およびBL1，/BL1に対して設けられる２個のプリセンスアンプPreSA0，PreSA1が、ビット線BL，/BLの延在する方向に並べて配置されている。この場合、プリセンスアンプPreSA0，PreSA1において、隣接するビット線対BL0，/BL0およびBL1，/BL1に対しては、それらに対応するセンスアンプSA内のビット線対BL，/BLが交互に接続されるようになっている。

また、本実施の形態では、プリセンスアンプPreSAのブロック内でプリセンスアンプPreSA0とプリセンスアンプPreSA1とがビット線延在方向と垂直方向へ所定距離（この場合には半ピッチ）ずれて配置されている。このようにビット線対の配列を半ピッチずらして配置することで、Vtが低いＭＯＳトランジスタQn3，Qn4と、ＭＯＳトランジスタQn3，Qn4をビット線BL，/BLに接続あるいは遮断するＭＯＳトランジスタQn1，Qn2とを、食い込ませるようにしてビット線の延在方向にて接近させることができ、センスアンプSAのレイアウトサイズの削減が可能となる。

また、Vtが低いＭＯＳトランジスタQn3，Qn4のゲート電極101をリング状とすることで、ＭＯＳトランジスタのチャネル幅を十分確保でき、所望の回路特性を容易に得ることができる。また、図３および図４に示す実施の形態と同様に、Vtが低いＭＯＳトランジスタQn3，Qn4のゲートを島状のタングステン配線103aを用いて中間節点N1，N2の配線を行うとともに、接地配線VSSとの接続を島状のタングステン配線103aを用いて行うことで、ゲート・コンタクト間のパターンマージンの確保などを容易に行うことができる。したがって、ビット線ピッチとの不整合を起こすことがなく、半導体チップ表面占有面積の増大を抑えることができる。

なお、ピッチをずらす際の斜め配線はできるだけ短くなるようにする。なお、ＭＯＳトランジスタQn1，Qn2，Qn3，Qn4の各ゲート電極101と、タングステン配線103，103aをできるだけ左右・上下対称にレイアウトすることで、レイアウトサイズの削減やタングステンの島の領域を確保することが容易になる。

このような配置構成をすることで、占有面積の小さな回路配置を達成しつつ高い性能を有する半導体装置を得ることができる。

なお、上記では、本発明について、本発明を半導体メモリにおいてプリセンスアンプを備えたセンスアンプを用いる構成に採用した実施の形態を説明したが、本発明の実施の形態はこれに限るものではない。例えば一定のピッチにて配列された１対の信号線で挟まれた領域に対応する導電層上の領域を用いてＭＯＳトランジスタの直列回路の中間節点を接続することができる回路構成を有する半導体装置一般に適用可能である。

ビット線と接地線との間に２つのＭＯＳトランジスタQn1，Qn3等の直列回路を有するセンスアンプSAの例を示す図面。図１のセンスアンプ回路の駆動例を説明するための信号波形図。本発明による図１のセンスアンプSAのマスクレイアウト図であって、（Ａ）が活性領域、ゲート電極、コンタクトマスクパターンを示す図、（Ｂ）がタングステン配線マスクパターンを示す図、（Ｃ）がタングステン配線およびアルミニウム配線マスクパターンを示す図。図３主要部のマスクレイアウト模式図。本発明の他の実施の形態を示すマスクレイアウト図であって、（Ａ）が活性領域、ゲート電極、コンタクトマスクパターンを示す図、（Ｂ）がタングステン配線マスクパターンを示す図、（Ｃ）がタングステン配線およびアルミニウム配線マスクパターンを示す図。図５主要部のマスクレイアウト模式図。本発明の課題を説明するためのセンスアンプ主要部のマスクレイアウト模式図。本発明を適用した半導体装置の一例としてのＤＲＡＭチップの主要部のマスクレイアウト模式図。

符号の説明

100：活性領域マスクパターン（あるいは活性領域）
101：ゲート電極マスクパターン（あるいはゲート電極）
102：コンタクト開口マスクパターン（あるいはコンタクト開口部）
103：タングステン配線層マスクパターン（あるいはタングステン配線）
103a：島状のタングステン配線層マスクパターン（あるいは島状のタングステン配線）
104：アルミニウム配線層マスクパターン（あるいはアルミニウム配線）
BL，/BL：ビット線対
Qn1，Qn2：プリセンスアンプを構成するNチャネル型MOSトランジスタ
Qn3，Qn4：プリセンスアンプを構成する低Vtの Nチャネル型MOSトランジスタ
N1，N2：直列接続MOSトランジスタの中間節点

Claims

複数のメモリセルが接続され、対をなす第１のビット線及び第２のビット線と、
前記第１のビット線に接続された第１のＭＯＳトランジスタと、
前記第２のビット線に接続された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに直列接続され、ゲート電極が前記第２のビット線に接続された第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタに直列接続され、ゲート電極が前記第１のビット線に接続された第４のＭＯＳトランジスタと、
前記第１及び第３のＭＯＳトランジスタを直列に接続する節点を形成するものであって、前記第１及び第３のＭＯＳトランジスタのドレイン・ソース領域を絶縁層に設けられたコンタクト開口部を介して導電層にて接続する第１の接続手段と、
前記第２及び第４のＭＯＳトランジスタを直列に接続する節点を形成するものであって、前記第２及び第４のＭＯＳトランジスタのドレイン・ソース領域を絶縁層に設けられたコンタクト開口部を介して導電層にて接続する第２の接続手段と
を備え、
前記第１の接続手段及び前記第２の接続手段が、前記第１のビット線と前記第２のビット線との間に配置され、
前記第１及び第２のＭＯＳトランジスタのゲート電極の延在方向が、前記第３及び第４のＭＯＳトランジスタのゲート電極の延在方向とほぼ垂直であり、
前記第３及び第４のＭＯＳトランジスタのゲート電極の延在方向が前記第１及び第２のビット線の延在方向とほぼ平行であり、
前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのチャネル幅が、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのチャネル幅よりも大きい
ことを特徴とする半導体装置。
前記第３及び第４のＭＯＳトランジスタのゲート電極がリング状の形状を有していて、且つ、前記第３及び第４のＭＯＳトランジスタのゲート電極が、前記第１及び第２のＭＯＳトランジスタのゲート電極に対して前記第１及び第２のビット線の延在方向と垂直方向に所定距離ずれて配置されている
ことを特徴とする請求項１に記載の半導体装置。