TW201735022A - 記憶體陣列結構 - Google Patents

Abstract

記憶體陣列架構包含複數個陣列區段及複數個間隔單元，每一間隔單元係設置於該些陣列區段中的兩個陣列區段之間，且包含：本地寫入裝置，以根據接收到的寫入致能訊號及寫入資料訊號來提供資料訊號，該資料訊號用以對該些陣列區段中的陣列區段的特定記憶體元件進行寫入操作；本地感測器，以於接收到啟動命令及讀取致能訊號時輸出資料訊號；及控制邏輯，以提供該寫入致能訊號及該讀取致能訊號、提供該寫入資料訊號至該本地寫入裝置、自該本地感測器接收該資料訊號，及對接收到的該資料訊號進行放大，以提供讀取資料訊號至連接至輸出資料線。

Description

記憶體陣列結構

本發明係關於一種記憶體陣列感測放大器（array sense amplifier），尤其關於其中的陣列連接（array interconnection）以及記憶體陣列結構，所述記憶體陣列感測放大器於多個陣列區段（array section）之間設置有間隔單元（mini-gap），所述間隔單元係使用作為本地（local）感測器，以於一位元線（digit line）進行偵測並且傳遞電荷，並且將電荷傳給一主要感測放大器或元件。

感測放大器係為積體電路（integrated circuits，IC）中不可或缺的元件，標準的記憶體陣列結構包含多個互相連接的字元線以及位元線。儲存裝置（諸如電容器）係用來將電荷寫入記憶體陣列的記憶體元件中，而存取裝置（諸如電晶體）係用來進行寫入操作以將電荷存入電容器中，並且進行讀取操作以讀取電容器中的電荷。

為了對一記憶體元件寫入資料，會先透過一存取裝置來啟動位於該記憶體元件所在位置的一字元線以及位元線，以對該記憶體元件進行隔離。存取裝置會開啟足夠的時間以將特定準位的電荷（例如代表邏輯0或1的電荷）寫入儲存裝置。之後，為了讀取儲存裝置內的資料，存取裝置將被再度啟動，使得儲存裝置的電荷能夠傳送至位元線。由於位元線具有高電容值，儲存裝置內的電荷將導致位元線中的電壓只會有微幅的增加。接著，一感測放大器會用來感測兩條位元線之間的電位差，並且透過將其中一條位元線的電壓拉高至Vcc以及將另外一條位元線的電壓拉低至接地端電壓的方式來提供增大的輸出。

如上所述，記憶體陣列需要一給定的區域以使感測放大器操作在規範的雜訊以及感測容許值內。本發明的目的在於提供一記憶體陣列結構，以於降低位元線對位元線雜訊（digit-line-to-digit-line noise）的同時提供精確的感測，並且降低感測放大器的整體面積。

本發明的一實施例提供了一種記憶體陣列結構，包含有複數個陣列區段（array section）、複數個間隔單元（mini-gap）以及至少一第一主要感測放大器。該些陣列區段中每一陣列區段包含複數個記憶體元件，且該些間隔單元中每一間隔單元係設置於該些陣列區段中的兩個陣列區段之間且包含有一本地寫入裝置、一本地感測器以及一控制邏輯。該本地寫入裝置係用以根據接收到的一寫入致能訊號以及一寫入資料訊號來提供一資料訊號，其中該資料訊號用以對該些陣列區段中的一陣列區段的一特定記憶體元件進行寫入操作；該本地感測器係用以於接收到一啟動命令以及一讀取致能訊號時輸出一資料訊號；該控制邏輯係用以提供該寫入致能訊號以及該讀取致能訊號；該至少一第一主要感測放大器係用以提供該寫入資料訊號至該本地寫入裝置、自該本地感測器接收該資料訊號，以及對接收到的該資料訊號進行放大，以提供一讀取資料訊號至連接至一外部記憶體的輸出資料路徑。

每一陣列區段包含至少兩條位元線，以及與該至少兩條位元線相交的複數條字元線。透過利用形成於該些相交的字元線以及位元線的頂部的連接層，可減少用於連接該間隔單元架構的布局（layout）區域。該記憶體陣列結構另包含一第二主要感測放大器，該第二主要感測放大器連接至該第一主要感測放大器所連接的相同位元線。該多工器於該至少兩條位元線之間進行選取，使得該第一主要感測放大器以及該第二主要感測放大器各自耦接至該兩條位元線中不同的位元線。上述多工連接方式使得該第一主要感測放大器、第二主要感測放大器以及該儲存單元之間的位元線上的一部分形成並聯的電阻路徑。

本發明提供一記憶體陣列結構，其包含有複數個間隔單元，其中該些間隔單元使用作為本地感測器/中繼器（repeater），以提供輸出至一主要感測放大器，以及作為儲存單元寫入期間的本地訊號增強（local signal boost）。此外，本發明也提供一種連接方法將上述多個間隔單元整合至一垂直存取裝置類型的陣列，且本發明還提供具有相同的垂直存取裝置類型的一陣列中的並聯電阻路徑的連接方法。

請參考第1A圖，第1A圖係為本發明的布局的示意圖。如第1A圖所示，記憶體陣列 100包含兩個主要感測放大器110、150以及複數個陣列區段（array section）115、125、135以及145。間隔單元（mini-gap）103、113、123、133、143、153以及163係分別設置於兩個元件（諸如兩個陣列區段）之間，並且提供本地感測器的功能（諸如進行本地讀取以及寫入操作）。需要注意的是，本實施例以及圖式中的感測放大器、陣列區段以及間隔單元的數量僅作為舉例說明之目的，並不作為對本發明之限制；在實作上，陣列區段以及間隔單元的數量會視系統所採用的間隔單元類型來決定，亦即會取決於陣列類型的電子特性。

為了對本發明有更好的理解，本實施例採用一階層位元線（hierarchical digital line，HDL）架構，其中該些感測放大器以及間隔單元係選擇性地耦接至多個位元線對（digit line pair）。雖然間隔單元架構並不一定要耦接至位元線對，但上述連接方法能夠減少感測放大器以及間隔單元電路的數量。關於上述連接方法的細節會於後續的段落中詳加介紹，需要注意的是，本實施例並不用以限制本發明的範疇，其他的架構亦可用來實現本發明的功能。

如第1B圖所示，間隔單元 143係由本地寫入裝置147以及本地感測器 149所組成。請再參考第2圖，第2圖係為根據本發明第1B圖所示的間隔單元 143的一實施例之示意圖。在本實施例中，本地寫入裝置147係由具有寫入致能訊號輸入的N型金氧半導體（N-type metal-oxide-semiconductor，NMOS）裝置M3來實施，且本地寫入裝置147係耦接於一主要感測放大器與一位元線對之間。本地感測器149係由兩個N型金氧半導體裝置M1、M2所組成，其中N型金氧半導體裝置M1係耦接於N型金氧半導體裝置M3與N型金氧半導體裝置M2以及接地端之間。一讀取致能訊號係提供至N型金氧半導體裝置M2的閘極，以進行本地讀取操作。在本實施例中，由於採用階層位元線架構，N型金氧半導體裝置M2可以是一全局裝置（global device）且N型金氧半導體裝置M3可藉由上述存取裝置來實施。

當啟動命令（即讀取致能訊號）提供至N型金氧半導體裝置M2的閘極後，N型金氧半導體裝置M1會隨之導通，而此時N型金氧半導體裝置M3係為關閉，這使得位元線與感測放大器之間的連接被中斷。在此狀態下，N型金氧半導體裝置M1可透過其閘極上收到的電荷來感測位元線所傳送的電壓，並且將結果傳至主要感測放大器149。由於N型金氧半導體裝置M1會因傳來的電荷而有電流變化，並且會放大相關的訊號變化，因此主要感測放大器可偵測並且放大電流變化，這可用來表示儲存於記憶體單元中的電荷。因此N型金氧半導體裝置M1不但可降低整體感測放大器所至佔用的面積的，還可額外地提供感測功能。

如第1B圖所示，寫入致能訊號以及讀取致能訊號係由命令解碼/控制邏輯區塊180提供至間隔單元，而控制邏輯的設置係本領域熟知之技術，故不予贅述。此外，預先存在的電路（pre-existing circuitry）會透過感測放大器來傳送讀取/寫入命令以進行資料的接收/傳送，其中所述資料係直接地傳送至陣列或是一間隔單元，或直接地從該陣列或是該間隔單元接收，所述間隔單元係根據來自感測放大器的寫入/讀取資料以及來自控制邏輯 180的啟動訊號來產生對應的資料訊號。

為了能更有效率地實施上述方法，有需要透過適當的連接方法來維持所述多個間隔單元、位元線以及感測放大器之間的良好連接，細節說明如下。

在一階層式位元線（HDL）架構中，位元線的許多層（layer）皆可設置於一陣列中，且垂直存取裝置可作為開關來連接至一特定位元線層。請參考第3圖，第3圖係為根據傳統的垂直存取裝置技術的一元件介面（cell interface）之示意圖，在第3圖中由上而下依序為：元件層的側視圖（side view at cell level）、連接層的俯視圖（top-down view at the connection level）以及一階電阻模型（first-order resistance model）圖。如第3圖所示，垂直存取裝置係由其側壁上的字元線所構成，連接/元件介面係透過這些存取裝置來耦接至位元線。例如，一第一位元線可藉此耦接至一主要感測放大器以及一儲存單元，且一第二位元線可被耦接至另一主要感測放大器，如此一來即可分別建立兩個不同的電阻路徑（resistance path）。

本發明利用這些存取裝置作為開關或是多工器，以選取兩條位元線其中一者。藉由選擇性地耦接至上述第一或第二位元線，感測放大器可連接於兩個位元線對，並且根據多工器的狀態來建立並聯的電阻路徑或是建立個別的電阻路徑，以及啟用一半的間隔單元上所需的連接。

請參考第4圖，第4圖介紹了部份的以上觀念，其中第4圖係為係為根據本發明一實施例的將第2圖中的間隔單元與第3圖中的元件介面進行交互連接之示意圖。在第4圖的頂層連接/元件介面（top layer interconnect/cell interface），透過主要感測放大器端選擇性地啟用與第一位元線之間的連接並且停用與第二位元線之間的連接，原先並聯的路徑會變為各自獨立的電阻路徑。為了將一特定間隔單元中的一儲存單元與一本地感測器進行隔離，開關將會開路，使得工作中的區段中僅有單一的位元線連接至指定的感測放大器。

藉由在一HDL架構中提供上述並聯方法，可於記憶體陣列的多個陣列區段之間建立多個間隔單元，以作為多個本地感測器，而不需要將多個電路設定為與位元線具有相同的頻率或特性（pitch）。這些本地感測器可在電流傳遞期間（即讀取期間）偵測電荷並且將偵測到的電荷傳給一主要感測放大器以完成讀取操作。由於所述間隔單元能夠用來感測電荷，因此使用這些間隔單元可降低感測放大器的整體面積。此外，可用HDL架構中的存取裝置來實現該些間隔單元。

請參考第5圖，第5圖中描述了工作區段的獨立連接，以及提供了無任何間隔單元的電路，其中第5圖係為利用根據本發明一實施例的一電阻並聯架構中的位元線的連接之示意圖，可套用在第4圖中的實施例中。從電阻圖可看出當有三個或更多的區段時，不在工作狀態的區段（inactive section）仍可保持並聯。

綜上所述，本實施例所採用的並聯方法使主要感測放大器得以耦接至多個數位線對，進而降低了數位線耦合雜訊以及降低電阻大小。

總結來說，本發明的記憶體陣列結構可提供精確感測，並且可一併降低位元線對位元線（digit-line-to-digit-line）雜訊以及減少感測放大器的整體面積。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧記憶體陣列
110、150‧‧‧主要感測放大器
115、125、135、145‧‧‧陣列區段
103、113、123、133、143、153、163‧‧‧間隔單元
147‧‧‧本地寫入裝置
149‧‧‧本地感測器
180‧‧‧命令解碼/控制邏輯區塊

第1A圖係為根據本發明一實施例的採用多個間隔單元的記憶體陣列元件布局（layout）之示意圖。 第1B圖係為第1A圖中的記憶體陣列的區塊連接之示意圖（側視圖）。 第2圖係為第1B圖的間隔單元的一實施例之示意圖。 第3圖係為相關技術中根據垂直存取裝置技術的一元件介面（cell interface）之示意圖。 第4圖係為係為根據本發明一實施例的將第2圖中的間隔單元與第3圖中的元件介面進行交互連接之示意圖。 第5圖係為利用根據本發明一實施例的一電阻並聯架構中的位元線的連接之示意圖，可套用在第4圖中的實施例。

143‧‧‧間隔單元

147‧‧‧本地寫入裝置

149‧‧‧本地感測器

Claims (7)

1. 一種記憶體陣列結構，包含有： 複數個陣列區段（array section），其中該些陣列區段中每一陣列區段包含複數個記憶體元件(memory cell)； 複數個間隔單元（mini-gap），其中該些間隔單元中每一間隔單元係設置於該些陣列區段中的兩個陣列區段之間且包含有： 一本地寫入裝置，用以根據接收到的一寫入致能(write enable)訊號以及一寫入資料訊號來提供一資料訊號，其中該資料訊號用以對該些陣列區段中的一陣列區段的一特定記憶體元件進行寫入操作；以及 一本地感測器，用以於接收到一啟動命令以及一讀取致能(read enable)訊號時輸出一資料訊號; 一控制邏輯，用以提供該寫入致能訊號以及該讀取致能訊號；以及 至少一第一主要感測放大器，用以提供該寫入資料訊號至該本地寫入裝置、自該本地感測器接收該資料訊號，以及對接收到的該資料訊號進行放大，以提供一讀取資料訊號至輸出資料線。
2. 如請求項1所述之記憶體陣列結構，其中該本地寫入裝置係由耦接於該第一主要感測放大器以及一陣列區段的一位元線(digit line)之間的一N型金氧半導體（N-type metal-oxide-semiconductor，NMOS）來實施，以及該本地感測器係由耦接於該本地寫入裝置的一第一金氧半導體、耦接於該第一N型金氧半導體以及接地端之間的一第二N型金氧半導體來實施。
3. 如請求項1所述之記憶體陣列結構，其中該記憶體陣列結構具有一階層式（hierarchical）位元線架構，以及該本地寫入裝置係為一存取裝置。
4. 如請求項1所述之記憶體陣列結構，其中複數個陣列區段中每一陣列區段包含有： 至少兩條位元線（digit line）； 複數條字元線（word line），與該至少兩條位元線相交（intersect）； 一連接層（interconnect layer），形成於該些字元線以及該至少兩條位元線的上方；以及 至少兩個多工器，用以在該至少兩條位元線之間進行選取； 以及該記憶體陣列結構另包含： 一第二主要感測放大器，設置於該記憶體陣列相對於該第一主要感測放大器之一側； 其中該些多工器於並聯的該至少兩條位元線之間進行選取，使得該第一主要感測放大器以及該第二主要感測放大器耦接至不同的位元線，且該些多工器透過對該第一主要感測放大器以及該第二主要感測放大器進行選取而形成不同的電阻路徑。
5. 如請求項4所述之記憶體陣列結構，其中該第一主要感測放大器以及該第二主要感測放大器之間具有至少一間隔單元，以及在一讀取操作中，該至少一間隔單元會傳送資料至主要感測放大器。
6. 如請求項1所述之記憶體陣列結構，其中該第一主要感測放大器係為一交叉耦接的（cross-coupled）感測放大器。
7. 如請求項1所述之記憶體陣列結構，其中該本地寫入裝置係為一存取裝置。