JP4737956B2 - 表示装置および光電変換素子 - Google Patents
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- G—PHYSICS
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Description
本発明は、画像取込み機能を備えた表示装置に関する。
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサ（光電変換素子）を配置した画像取込み機能を備えた表示装置が提案されている（例えば、特許文献１および２参照）。
この種の画像取込み機能を備えた従来の表示装置は、光電変換素子に接続されたキャパシタの電荷量を光電変換素子での受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。
最近では、画素TFTや駆動回路を同一のガラス基板上に多結晶シリコンプロセスで形成する技術が進んでおり、上述した光電変換素子も多結晶シリコンプロセスで形成することにより、各画素内に容易に形成可能である。
特開2001-292276号公報
特開2001-339640号公報
しかしながら、多結晶シリコンを利用した光電変換素子は十分な光電流を得るのが難しい。従来から、アモルファスシリコンを用いて光電変換素子を形成する技術が知られているが、ポリシリコンプロセスで形成される画素TFTや駆動回路とは別個に、アモルファスシリコンプロセスを設けなければならず、製造コストがかかるという欠点がある。また、
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供することにある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供することにある。
本発明の一態様は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１の半導体領域に接続される第１の電極と、
前記第３の半導体領域に接続される第２の電極と、を有し、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１の半導体領域に接続される第１の電極と、
前記第３の半導体領域に接続される第２の電極と、を有し、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。
本発明の一態様は、絶縁基板上に形成される、基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１、第２及び第３の半導体領域の上面に形成される第１絶縁層と、
前記第１絶縁層の上面の一部に形成されるゲート電極と、
前記第１絶縁層及び前記ゲート電極の上面に形成される第２絶縁層と、
前記第１及び第２絶縁層の一部に形成されたコンタクトを介して、前記第１及び第３の半導体領域に接続される電極層と、を備え、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量の第３のドーズ量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。
前記第１、第２及び第３の半導体領域の上面に形成される第１絶縁層と、
前記第１絶縁層の上面の一部に形成されるゲート電極と、
前記第１絶縁層及び前記ゲート電極の上面に形成される第２絶縁層と、
前記第１及び第２絶縁層の一部に形成されたコンタクトを介して、前記第１及び第３の半導体領域に接続される電極層と、を備え、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量の第３のドーズ量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長い。
本発明によれば、基板水平方向に配置される第１及び第３の半導体領域の間に、低濃度の第２の半導体領域を配置するため、第２の半導体領域内に空乏層が広がり、光電変換効率が向上するとともに、S/N比も改善する。
以下、本発明に係る表示装置および光電変換素子について、図面を参照しながら具体的に説明する。
図１は本発明に係る表示装置の第１の実施形態の概略構成図である。図１の表示装置は、画像取込み機能を備えており、ガラス基板３１と半導体基板３２とで構成されている。ガラス基板３１上には、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出出力回路４とが設けられている。これらの回路は、例えばポリシリコンＴＦＴにより形成される。信号線駆動回路２は、デジタル画素データを表示素子の駆動に適したアナログ電圧に変換する不図示のD/A変換回路を有する。D/A変換回路は公知の構成でよい。半導体基板３２上には、表示制御及び画像取込制御を行うロジックＩＣ３３が実装されている。ガラス基板３１と半導体基板３２とは、例えばＦＰＣを介して各種信号の送受を行う。
図２は画素アレイ部１の一部を示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣs線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。
図２では、画像取込みの解像度を上げるために各画素ごとに２個のセンサ１２ａ，１２ｂを設ける例を示しているが、センサの数に特に制限はない。
図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａは、フォトダイオードＤ１とセンサ切替用トランジスタＱ１とを有する。センサ１２ｂは、フォトダイオードＤ２とセンサ切替用トランジスタＱ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを検出線に出力するバッファ（BUF）１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。
バッファ１３は、スタティックＲＡＭ（SRAM）で構成され、例えば、図４に示すように、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ５と、後段のインバータの出力端子に接続される出力用トランジスタＱ６とを有する。
信号SPOLBがハイレベルのときに、トランジスタＱ５はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、バッファ１３には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。この際、画像取り込みのための動作によって、表示が影響されることが無い。
取り込んだ画像データは、図３に示すようにバッファ１３に格納された後、検出線を介して、図１に示すロジックＩＣ３３に送られる。このロジックＩＣ３３は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
図６は図３に示すフォトダイオードＤ１，Ｄ２の構造を示す断面図、図７はフォトダイオードＤ１，Ｄ２の上面図、図８はフォトダイオードＤ１，Ｄ２の斜視図、図９はフォトダイオードＤ１，Ｄ２内に形成される空乏層の様子を示す図である。図６〜図８に示すように、フォトダイオードＤ１，Ｄ２は、ガラス基板２１上に形成される約150nm厚のシリコン膜４１と、このシリコン膜４１上に形成される約50nm厚の半導体層４２と、この半導体層４２の上面に形成される約50〜150nm厚の酸化シリコン膜（第１絶縁膜）４３と、この酸化シリコン膜４３上に形成される約300nm厚のゲート電極４４と、このゲート電極４４及び酸化シリコン膜４３の上面に形成される酸化シリコン膜４５と、を有する。
シリコン膜４３は、例えばプラズマCVD法により、窒化シリコン、酸化シリコンまたはこれらの積層膜で形成される。半導体層４２は、ポリシリコン（多結晶シリコン）を材料として形成され、基板の水平方向に順に隣接配置されるｐ+領域４６、ｐ-領域４７及びｎ+領域４８を有する。ｐ+領域４６には、例えば１×1019atm/cm3程度の高濃度でボロンイオンが注入される。ｎ+領域４８には、例えば１×1019atm/cm3程度の高濃度でリンイオンが注入される。ｐ-領域４７には、例えば１×1015atm/cm3程度の低濃度でボロンイオンが注入される。ｎ+領域４８とｐ-領域４７との濃度比は2桁以上、好ましくは4桁程度確保する。ただし、あまりｐ-領域４７の不純物濃度を低くしすぎると、同時に形成するTFTの性能（例えば移動度）が極端に悪化するなどの弊害が生じ好ましくない。
ゲート電極４４は例えばMoW（モリブデン・タングステン）合金で形成される。酸化シリコン膜４３の上面には、コンタクト４９を介してｐ+領域４６に接続されるアノード電極５０と、コンタクト５１を介してｎ+領域４８に接続されるカソード電極５２とが形成される。アノード電極５０とカソード電極５２は、Mo（モリブデン）とAl（アルミニウム）の積層膜からなり、その先端部は約600nmの膜厚を有する。アノード電極５０の配線は、バックライトからの直接光を遮るため、p-領域４７を遮る必要がある。
アノード電極５０にはバイアス電圧Ｖnp（＝＋５Ｖ：ｐに対しｎが高電位）が供給され、カソード電極５２は接地され、ゲート電極４４にはゲート電圧Ｖgp（＝−５Ｖ：ｐに対してｇが低電位）が供給される。
本実施形態のフォトダイオードＤ１，Ｄ２は、ｐ+領域４６、ｐ-領域４７及びｎ+領域４８で形成される。以下PPN構造と呼ぶことにする。図６では、ｐ-領域４７の基板水平方向長さを、ｐ+領域４６やｎ+領域４８の基板水平方向長さよりも長くしている。これにより、図９に示すように、ｐ+領域４６とｎ+領域４８の間に形成される空乏層５３がｐ-領域４７側に広く伸び、光−電流の変換効率がよくなる。
ｐ-領域４７の代わりに、図１０に示すようにｎ-領域５４を設けてもよい。この場合も、ｎ-層に空乏層５３が伸び、同様に光−電流の変換効率がよくなる。
ここで、光−電流の変換効率をよくするためには、ｐ-領域４７とｎ+領域４８の間にはｎ-領域を設けない方がよい。ｐ-領域４７とｎ+領域４８の不純物濃度比が高いほど、ｐ-領域４７への空乏層５３の伸びがよくなる。逆に、光−電流の変換効率をそれほど必要としない場合には、ｎ−領域を設けてもよい。
図１１及び図１２はフォトダイオードＤ１，Ｄ２の電気特性を示す図である。図１１は、アノード電極５０にバイアス電圧Ｖnp（＝＋５Ｖ：ｐに対しｎが高電位）を印加し、Vgp=-5Vとした場合のｐ-領域４７の基板水平方向長さ（μｍ）（横軸）とフォトダイオードＤ１，Ｄ２を流れる電流（対数値）（縦軸）との関係を示している。図１２は、アノード電極５０にバイアス電圧Ｖnp（＝５Ｖ）を印加した場合のゲート電圧Ｖgp（横軸）とフォトダイオードＤ１，Ｄ２を流れる電流（対数値）（縦軸）との関係を示している。
図１１には、光照射時の曲線と光非照射時の曲線が示されており、光非照射時の電流はｐ-領域４７の長さによらずほぼ一定であるのに対し、光照射時の電流はｐ-領域４７の基板水平方向長さが長いほど増加する。これは、フォトダイオードＤ１，Ｄ２内に形成される空乏層５３が伸びるためである。このことから、光-電流変換の効率に関しては、ｐ-領域４７の基板水平方向長さが長いほど、フォトダイオードＤ１，Ｄ２として優れていることがわかる。
また、図１２に示すように、ゲート電圧が０Ｖ付近を超えると、フォトダイオードＤ１，Ｄ２の電流が減るため、個々のフォトダイオードＤ１，Ｄ２ごとにプロセスの違いによる電流ばらつきが大きくなる。光照射時の電流を多く、かつ暗電流を少なくしたい場合にはゲート電圧を０V以下として用いると良い。
一方、ゲートが負電圧になると、フォトダイオードＤ１，Ｄ２の電流ばらつきが少なくなる。光が照射されていないときの電流を低減させたい場合には、ゲート電圧は負電圧にするのが望ましいことがわかる。とくに周辺温度が高い場合に正常に動作させるのに有効である。温度が高くなると光が照射されていないときの電流が上昇してきてS/N比が損なわれてしまうからである。具体的には、室温5℃で使用する際は、ゲート電圧を0Vとし、室温40℃でも動作させなければならないときはゲート電圧を-5Vにすると良い。この調節は手動でも自動でも良い。
図１３は図６に示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図、図１４は比較のために示すｐ+領域４６、ｐ-領域４７及びｎ+領域４８からなるフォトダイオードＤ１，Ｄ２の電気的特性を示す図である。図１３および図１４には、ｐ-領域４７の長さを変えた場合の光電流の変化を表す曲線と、暗電流の変化を表す曲線と、光電流／暗電流の変化を表す曲線とが示されている。
一般に、光電流が多いほど、フォトダイオードＤ１，Ｄ２を小型化できるため、各画素の開口率を向上できる。また、暗電流は小さいほど、S/N比に優れている。
これらの図に示すように、図６のフォトダイオードＤ１，Ｄ２は、ｐ+領域４６、ｐ-領域４７、ｎ-領域５４およびｎ+領域４８のフォトダイオードＤ１，Ｄ２に比べて、光電流と光電流／暗電流の値がいずれも大きくなり、電気的特性が優れていることがわかる。
次に、表示装置上に低温ポリシリコンプロセスで形成されるフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTは、同時並行的に形成される。
図１５はフォトダイオードＤ１，Ｄ２の製造工程を示す図である。まず、ガラス基板２１上に、CVD法により、SiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上に非晶質シリコン膜を形成する。次に、非晶質シリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。次に、ポリシリコン膜５２をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第１絶縁層４３を形成する。そして、ポリシリコン膜５２のフォトダイオードＤ１，Ｄ２形成領域付近に、低濃度のボロンイオンを注入し、ｐ-領域５２を形成する（図１５（ａ））。
次に、レジスト５３などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、ｎ+領域４８を形成する（図１５（ｂ））。次に、ポリシリコン膜の一部にボロンイオンを注入してｐ+領域４６を形成する（図１５（ｃ））。
次に、第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングして第１ゲート電極４４を形成する。次に、レジストをマスクとして用い、フォトダイオードＤ１，Ｄ２形成領域に不純物としてボロンイオンを注入し、ポリシリコン膜の一部にｐ+領域４６を形成する（図１５（ｄ））。
次に、レジストをマスクとしてｎチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入する。このとき、PPN素子はレジストでマスクされているため、ｎ-領域が形成されることはない。
引き続いて、ｐ-領域４７の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極４４に遮られて、ゲート電極４４のない部分からポリシリコン膜中に回り込む。
次に、第１絶縁層４３の上面に第２絶縁層４５を形成する。その後、フォトダイオードＤ１，Ｄ２の電極形成のためにコンタクトホールを形成してｐ+領域４６及びｎ+領域４８を露出させ、この露出させた領域に第２金属層を成膜し、これを所定形状にパターンニングする（図１５（ｅ））。
一方、図１６はｎチャネルTFTの製造工程を示す図、図１７はｐチャネルTFTの製造工程を示す図である。以下、図１６および図１７に基づいてｎチャネルTFTとｐチャネルTFTの製造工程を説明する。
まず、ガラス基板２１上に、CVD法によりSiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上にアモルファスシリコン膜を形成し、そのアモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。次に、ポリシリコン膜５２をパターンニングした後、その上面にPECVD法やECR-CVD法などにより形成したSiOx膜からなる第１絶縁層４３を形成する。そして、ポリシリコン膜５２のｎチャネルTFT形成領域とｐチャネルTFT形成領域に、不純物として低濃度のボロンイオンを注入し、ｐ-領域を形成する（図１６（ａ）、図１７（ａ））。
次に、レジスト５３をマスクとして用いて、ｎチャネルTFT形成領域にリンイオンを注入し、ポリシリコン膜の一部にｎ+領域５４を形成する（図１６（ｂ））。また、ｐチャネルTFT形成領域には、レジスト５３によりリンイオンが注入されないようにする（図１７（ｂ））。
次に、Mo-TaやMo-Wなどを用いて、ｐチャネルTFT形成領域の第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングしてゲート電極５５を形成する。次に、ゲート電極５５をマスクとして用いて、ｐチャネルTFT形成領域に不純物としてボロンイオンを注入して、ｐ+領域５７を形成する（図１７（ｃ））。このとき、ｎチャネルTFT形成領域を第１金属層５６で覆って、ボロンイオンが注入されないようにする（図１６（ｃ））。
次に、ｎチャネルTFT形成領域にゲート電極５５を形成した後、このゲート電極５５をマスクとして用いて、ｎチャネルTFT形成領域に低濃度のリンイオンを注入し、ｎ-領域５９を形成する。レジスト５８でマスクされている箇所の直下に位置するポリシリコン膜はｐ-領域５２のままである（図１６（ｄ））。。
次に、CVD装置内で上述した水素化を行って、ポリシリコン膜中のTFTのチャネル形成領域のダングリングボンドを終端させ、TFTのリーク電流の抑制を図る。
次に、同じCVD装置内で、SiOxからなる第１絶縁層４３の上面に第２絶縁層６０を形成する。次に、ｎチャネルTFTの電極形成領域とｐチャネルTFTの電極形成領域にそれぞれコンタクトホールを形成して、このコンタクトホール内に第２金属層を成膜する。次に、第２金属層をパターンニングして、ソース電極６１とドレイン電極６２を形成する。最後に、パッシベーション膜として、SiN膜を成膜して、ｎチャネルTFTとｐチャネルTFTが完成する（図１６（ｅ）、図１７（ｅ））。
このように、本実施形態では、フォトダイオードＤ１，Ｄ２を構成するｐ+領域４６とｎ+領域４８の間に、ｐ-領域４７またはｎ-領域からなる低濃度領域を形成し、この低濃度領域の基板水平方向長さをｐ+領域４６やｎ+領域４８よりも長くするため、ｐ+領域４６とｎ+領域４８の間に形成される空乏層５３が低濃度領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT（画素表示用や駆動回路用TFTなど）よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
また、フォトダイオードのバイアス電圧Vnpとゲート電圧VgpをVgp=Vnpとなるようにすると、電流ばらつきを小さくできる。具体的には、ゲート電極をｎ＋側電極に接続する。図１８はVgp=Vnpにした場合のフォトダイオードのI-V特性を示している。図１８の太線がVgp=Vnpの特性曲線を表している。
（第２の実施形態）
第２の実施形態は、画像取込用のフォトダイオードに光リーク電流が流れないように遮光層を配置したことを特徴とする。
第２の実施形態は、画像取込用のフォトダイオードに光リーク電流が流れないように遮光層を配置したことを特徴とする。
図１９は本発明の第２の実施形態に係る表示装置の断面構造を示す断面図である。図示のように、表示装置は、アレイ基板２１の下方にバックライト（B/L）２２が配置され、アレイ基板２１の上方に液晶層２３を挟んで対向基板２４が配置される。画像取込み対象物２５（例えば、紙面）は対向基板２４の上方に配置される。
バックライト２２からの光は、アレイ基板２１と対向基板２４を通過して画像取込み対象物２５に照射される。画像取込み対象物２５からの反射光は、アレイ基板２１上のフォトダイオードＤ１，Ｄ２で受光されて画像取込みが行われる。この際、画像取込みの動作によって表示が影響されるおそれはない。
取り込んだ画像データは、図３に示すようにバッファ１３に格納された後、検出線を介して、図１に示すロジックＩＣ３３に送られる。このロジックＩＣ３３は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
本実施形態では、アレイ基板２１内に形成されるフォトダイオードＤ１，Ｄ２がバックライト２２からの直接光を受けて、フォトダイオードＤ１，Ｄ２に光リーク電流が流れないように、フォトダイオードＤ１，Ｄ２の下面側に遮光層２０を配置している。
ところで、携帯電話などの外光を受けやすい環境で利用される電子機器用の表示装置は、外光が強い状態でも、表示装置の視認性をよくするために、外光を反射させる反射電極を設けている。反射電極を有する場合の本実施形態の表示装置の断面構造は図２０に示され、この場合の平面図は図２１に示されている。
図２０および図２１に示すように、反射電極２６は、アレイ基板２１上の透明電極２７に一端が接続されて、透明電極２７よりも高い位置に配置される。図２１の平面図に示すように、画素内の外周部に沿って反射電極２６が形成される。外光は、対向基板２４を透過して反射電極２６で反射される。この場合、各画素の輝度は、「外光の強さ」と「液晶層の透過率」の積に比例する。液晶層の透過率は当該画素電極に印加される電圧により変化する。画素ごとに画素電極への印加電圧を変えることにより任意のパターンを表示できる。
一方、図２２はアレイ基板２１と対向基板２４との位置関係を図２０とは逆にした場合の断面図、図２３はその平面図である。この場合、反射電極２６は対向基板２４側に配置される。より詳しくは、図２３の平面図に示すように、画素の中央付近に反射電極２６が設けられるため、開口率が悪くなる。図２３よりも図２１の方が、開口率はよくなる。
本実施形態では、ポリシリコンプロセスを用いてTFT（画素表示用と駆動回路用）とフォトダイオードを形成するが、フォトダイオードを形成する際は、通常のTFTと比べて、ポリシリコンからなる半導体層の結晶性を意図的に悪くしている。その理由は、TFTはポリシリコン膜中の結晶化を進行させてオン電流を大きくすることが望ましいのに対し、フォトダイオードはポリシリコン膜中の結晶化を進行させない方が広い波長スペクトルを吸収でき、光電変換効率が向上するためである。すなわち、光リーク電流は、所定のエネルギーギャップEgより大きなエネルギーの光が入射したときに、電子と正孔が発生することで生じるが、結晶化が進まない状態で種々のエネルギーギャップが多く存在すると、種々の波長の光に対しても光電変換が可能になるためである。
また、図２４に拡大して示すように、本実施形態では、フォトダイオードＤ１，Ｄ２の下方に金属膜からなる遮光層２０を配置している。したがって、フォトダイオードＤ１，Ｄ２の形成領域内のアモルファスシリコンにレーザを照射してポリシリコンにする際、レーザのエネルギーがアモルファスシリコンから遮光層２０を介して逃げるため、遮光層２０がない場合と比べて、アモルファスシリコンの結晶化が進みにくくなる。このため、特に製造上の工夫を施さなくても、本実施形態では、フォトダイオードの半導体層の結晶性をTFTよりも悪くすることができる。
なお、結晶性が悪いとは、結晶サイズのばらつきが大きいことや、欠陥密度が多いことを指す。
次に、表示装置上にポリシリコンプロセスで形成されるフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードＤ１，Ｄ２、ｎチャネルTFT及びｐチャネルTFTは、同時並行的に形成される。
図２５はフォトダイオードＤ１，Ｄ２の製造工程を示す図である。まず、ガラス基板２１上に、遮光層２０を形成した後、CVD法により、SiNxやSiOx等からなるアンダーコート層５１を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層５１上にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜５２を形成する。このとき、上述したように、遮光層２０があるために、わざわざTFT部とフォトダイオード部とでレーザーの照射条件を変更するようなことをしなくても、レーザのエネルギーが遮光層２０に逃げ、アモルファスシリコン膜の結晶化が進みにくくなる。
次に、ポリシリコン膜５２をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第１絶縁層４３を形成する。そして、フォトダイオードＤ１，Ｄ２形成領域付近に、低濃度のボロンイオンを注入し、ｐ-領域５２を形成する（図２５（ａ））。
次に、レジスタ５３などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、ｎ+領域４８を形成する（図２５（ｂ））。次に、ポリシリコン膜の一部にボロンイオンを注入してｐ+領域４６を形成する（図２５（ｃ））。
次に、第１絶縁層４３の上面に第１金属層を成膜し、これをパターンニングして第１ゲート電極４４を形成する。次に、レジストをマスクとしてｎチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入し、ｎ-領域４９を形成する。
引き続いて、ｐ-領域５２の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極４４に遮られて、ゲート電極４４のない部分からポリシリコン膜中に回り込む。
次に、第１絶縁層４３の上面に第２絶縁層４５を形成する。その後、フォトダイオードＤ１，Ｄ２の電極形成のためにコンタクトホールを形成してｐ+領域４６及びｎ+領域４８を露出させ、この露出させた領域に第２金属層を成膜し、これを所定形状にパターンニングしてアノード電極５０とカソード電極５２を形成する（図２５（ｅ））。
このように、本実施形態では、バックライト２２をアレイ基板２１の下方に配置し、アレイ基板２１内のフォトダイオードＤ１，Ｄ２の下面側に遮光層２０を設けるため、バックライト２２からの直接光がフォトダイオードＤ１，Ｄ２に入射されるおそれがなくなり、光リーク電流を抑制できる。
また、フォトダイオードを構成するポリシリコンからなる半導体層の結晶性を意図的に悪くするため、広い波長スペクトルの光を吸収できるようになり、光電変換効率を向上できる。
上述した実施形態では、ｐ+領域４６、ｐ-領域５２、ｎ-領域４９およびｎ+領域４８を有するフォトダイオードＤ１，Ｄ２を形成する例を説明したが、ｐ-領域５２やｎ-領域４９のない構造のフォトダイオードを形成してもよい。例えば、ｐ+領域４６、ｐ-領域５２およびｎ+領域４８からなるフォトダイオードの場合、ｐ-領域５２を他の領域４６，４５よりも長くすることにより、ｐ-領域５２内に空乏層が広がり、光電変換効率を向上できるとともに、S/N比も改善する。
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT（画素表示用や駆動回路用TFTなど）よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
（第３の実施形態）
第３の実施形態は、バックライトからの直接光を遮光する遮光層の面積をより小さくするものである。
第３の実施形態は、バックライトからの直接光を遮光する遮光層の面積をより小さくするものである。
図２６は本発明の第３の実施形態による表示装置の断面図である。図２６は表示装置の一例として液晶表示装置１０１の断面構造を示している。図２６の液晶表示装置１０１は、画像取込機能を備えている。この液晶表示装置１０１は、回路基板としての略矩形平板状のアクティブマトリクス型のアレイ基板１０２を備えている。このアレイ基板１０２は、略透明な矩形平板状の絶縁基板であるガラス基板（透明性基板）１０３を有する。このガラス基板１０３の一主面上には、シリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層１０４が形成されている。このアンダーコート層１０４は、ガラス基板１０３上に形成される各素子への不純物の拡散を防止する。
アンダーコート層１０４上には、画素表示用のｎチャネル(ｎ-ｃｈ)型の薄膜トランジスタ(ＴＦＴ)１０５と、画素表示用のｐチャネル(ｐ-ｃｈ)型の薄膜トランジスタ１０６と、画像取込用の光電変換素子（光センサ）７とがマトリクス状に形成されている。
これら薄膜トランジスタ１０５，１０６のそれぞれは、アンダーコート層１０４上に形成されるｐ-領域の活性層（半導体層）１１１を有する。この活性層１１１は、多結晶半導体（ポリシリコン）にて形成されている。活性層１１１のポリシリコンは、アモルファスシリコンをレーザアニールすることにより結晶化されて形成される。
活性層１１１の中央部には、チャネル領域１１２が形成される。このチャネル領域１１２の両側には、ｎ+領域あるいはｐ+領域からなるソース領域１１３とドレイン領域１１４が対向して配置されている。ｎチャネル型の薄膜トランジスタ１０５のチャネル領域１１２とソース領域１１３およびドレイン領域１１４との間には、ｎ-領域であるＬＤＤ(Lightly Doped Drain)領域１１５，１１６が形成される。
これらチャネル領域１１２、ソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６のそれぞれを含むアンダーコート層１０４上には、絶縁性を持つゲート絶縁膜（シリコン酸化膜）１１７が形成される。
各チャネル領域１１２に対向したゲート絶縁膜１１７上には、第１メタルにて形成されるゲート電極１１８が形成される。これらゲート電極１１８は、ゲート絶縁膜１１７を介して各薄膜トランジスタ１０５，１０６のチャネル領域１１２に対向しており、このチャネル領域１１２の幅寸法に略等しい幅寸法を持つ。
一方、アンダーコート層１０４上には、薄膜トランジスタ１０６に隣接して、ＰＩＮ型の光センサ１０７が形成される。この光センサ１０７は、各薄膜トランジスタ１０５，１０６と同一の製造工程にて形成され、ガラス基板１０３上の薄膜トランジスタ１０５，１０６と同一平面状に配置されている。
この光センサ１０７は、アモルファスシリコンにて形成され光電変換部のＩ層である受光部１２１を備えている。この受光部１２１は、各薄膜トランジスタ１０５，１０６の活性層１１１と同一の工程で形成されており、アンダーコート層１０４上に積層されている。この受光部１２１は、ｐ-領域からなる第１の受光部１２２と第２の受光部１２３とのそれぞれを備えている。
図２７は受光部１２１の周辺の上面図である。第１の受光部１２２および第２の受光部１２３のそれぞれは、図２７に示すように、略等しい大きさの細長矩形平板状に形成されており、互いに向い合う幅方向の各辺同士が連結されて電気的に接続されている。
第１の受光部１２２を挟んで第２の受光部１２３の反対側には、ポリシリコンにて形成されたｎ型電極領域として作用するｎ+領域１２４が設けられている。このｎ+領域１２４は、第１の受光部１２２の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部１２４ａを備えている。この連結片部１２４ａの長手方向は、第１の受光部１２２の長手方向に略平行であり、連結片部１２４ａの幅方向における端部は第１の受光部１２２の幅方向における端部に連結して電気的に接続されている。
連結片部１２４ａの幅方向における他端部には、連結片部１２４ａの幅方向に沿った伸びる細長矩形状の導通片部１２４ｂが設けられている。この導通片部１２４ｂは、連結片部１２４ａの幅方向における他端部から、この連結片部１２４ａの幅方向に沿って突出している。この導通片部１２４ｂは、連結片部１２４ａの長手方向における一端寄りに設けられている。
第２の受光部１２３を挟んで第１の受光部１２２の反対側には、ポリシリコンにて形成されたｐ型電極領域として作用するｐ+領域１２５が設けられている。このｐ+領域１２５は、第２の受光部１２３の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部１２５ａを備えている。この連結片部１２５ａの長手方向は、第２の受光部１２３の長手方向に略平行であり、連結片部１２５ａの幅方向における端部は第２の受光部１２３の幅方向における端部に連結して電気的に接続されている。
連結片部１２５ａの幅方向における他端部には、連結片部１２５ａの幅方向に沿って伸びる細長矩形状の導通片部１２５ｂが設けられている。この導通片部１２５ｂは、連結片部１２５ａの幅方向における他端部から、この連結片部１２５ａの幅方向に沿って突出している。この導通片部１２５ｂは、連結片部１２５ａの長手方向における他端部に設けられている。
ここで、ｎ+領域１２４およびｐ+領域１２５のそれぞれは、光センサ１０７の一対の電極部として使用される。これらｎ+領域１２４およびｐ+領域１２５のそれぞれは、第１の受光部１２２および第２の受光部１２３それぞれと同一層であるアンダーコート層１０４上に形成される。
図２６に示すように、第１の受光部１２２、第２の受光部１２３、ｎ+領域１２４およびｐ+領域１２５と、アンダーコート層１０４との上面には、ゲート絶縁膜１１７が形成されている。第２の受光部１２３に対向したゲート絶縁膜１１７上には、薄膜トランジスタ１０５，１０６のゲート電極１１８と同一の工程で同一層に形成されるゲート電極１２６が形成される。このゲート電極１２６は、第２の受光部１２３の幅寸法に略等しい幅寸法を持ち、第１のメタルにて形成されている。すなわち、このゲート電極１２６は、ゲート絶縁膜１１７を介して第２の受光部１２３の上方に設けられており、この第２の受光部１２３を覆っている。
ゲート電極１２６および各薄膜トランジスタ１０５，１０６のゲート電極１１８のそれぞれを含むゲート絶縁膜１１７上には、第２絶縁層である層間絶縁膜（シリコン酸化膜）１３１が形成されている。そして、これら層間絶縁膜１３１およびゲート絶縁膜１１７には、これら層間絶縁膜１３１およびゲート絶縁膜１１７のそれぞれを貫通する複数のコンタクトホール132,133,134,135,136,137が設けられている。
コンタクトホール132,133のそれぞれは、ｎチャネル型の薄膜トランジスタ１０５のゲート電極１１８の両側に配置されるソース領域１１３およびドレイン領域１１４上に設けられている。コンタクトホール１３２は、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３に連通して開口している。コンタクトホール１３３は、ｎチャネル型の薄膜トランジスタ１０５のドレイン領域１１４に連通して開口している。
コンタクトホール１３４，１３５のそれぞれは、ｐチャネル型の薄膜トランジスタ１０６のゲート電極１１８の両側に配置されるソース領域１１３およびドレイン領域１１４上に設けられている。そして、コンタクトホール１３４は、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３に連通して開口している。コンタクトホール１３５は、ｐチャネル型の薄膜トランジスタ１０６のドレイン領域１１４に連通して開口している。
コンタクトホール136,137は、光センサ１０７の受光部１２１の両側に配置されるｎ+領域１２４およびｐ+領域１２５上に設けられている。コンタクトホール１３６は、ｎ+領域１２４の導通片部１２５ｂの長手方向に沿った先端部の幅方向における中間部に連通して開口している。コンタクトホール１３７は、ｐ+領域１２５の導通片部１２５ｂの長手方向に沿った先端部の幅方向における中間部に連通して開口している。
各薄膜トランジスタ１０５，１０６のソース領域１１３に連通したコンタクトホール132,134には、信号線であるソース電極１４１がそれぞれ設けられている。これらソース電極１４１は、第２メタルにて形成されており、コンタクトホール132,134を介して薄膜トランジスタ１０５，１０６のソース領域１１３に電気的に接続されて導通されている。
各薄膜トランジスタ１０５，１０６のドレイン領域１１４に連通したコンタクトホール133,135には、信号線に接続されるドレイン電極１４２が設けられている。これらドレイン電極１４２は、第２のメタルにて形成されており、コンタクトホール133,135を介して薄膜トランジスタ１０５，１０６のドレイン領域１１４に電気的に接続されて導通されている。
光センサ１０７のｎ+領域１２４に連通したコンタクトホール１３６には、第２メタルにて形成されたｎ型電極１４３が積層されて設けられている。このｎ型電極１４３は、コンタクトホール１３６を介してｎ+領域１２４の導通片部１２４ｂに電気的に接続されて導通されており、光センサ１０７のカソードとして機能する。図２７に示すように、このｎ型電極１４３は、層間絶縁膜１３１上においてｎ+領域１２４の導通片部１２４ｂの長手方向に沿った先端側に向けて突出している。
光センサ１０７のｐ+領域１２５に連通したコンタクトホール１３７には、第２のメタルにて形成されたｐ型電極１４４が設けられている。このｐ型電極１４４は、コンタクトホール１３７を介してｐ+領域１２５の導通片部１２４ｂに電気的に接続されて導通されており、光センサ１０７のアノードとして機能する。このｐ型電極１４４は、層間絶縁膜１３１上においてｐ+領域１２５の連結片部１２５ａの長手方向における他端側に向けて突出している。
光センサ１０７の第１の受光部１２２に対向した層間絶縁膜１３１上には、細長矩形平板状の遮光層１４５が形成されている。この遮光層１４５は、対向基板１５１の裏面側に配置される不図示のバックライトからの直接光を遮るために設けられている。
遮光層１４５は、第１の受光部１２２のみを遮光できるように、この第１の受光部１２２に対向配置されている。遮光層１４５は、第１の受光部１２２の長手方向に沿って伸びており、第１の受光部１２２の長手寸法よりも大きな長手寸法を持つ。遮光層１４５は、第１の受光部１２２の幅寸法よりも大きな幅寸法を持つ。すなわち、この遮光層１４５は、第１の受光部１２２を中心として、ｎ+領域１２４の第１の受光部１２２側から第２の受光部１２３の第１の受光部１２２側までを幅方向に沿って覆っている。
言い換えると、この遮光層１４５は、ｎ+領域１２４の導通片部１２４ｂの長手方向における基端側の約３分の１と、このｎ+領域１２４の連結片部１２４ａと、第１の受光部１２２と、第２の受光部１２３の幅方向における一側の略２分の１のそれぞれを覆っている。すなわち、この遮光層１４５は、第２の受光部１２３およびｐ+領域１２５それぞれの少なくとも一部を露出させている。
遮光層１４５は、光センサ１０７のゲート電極１２６の長手寸法よりも大きな長手寸法を持つ。さらに、この遮光層１４５は、ｎ+領域１２４の連結片部１２４ａと第１の受光部１２２と第２の受光部１２３とのそれぞれの長手方向における中心上に、遮光層１４５の長手方向における中心を位置させている。よって、この遮光層１４５は、ｎ+領域１２４の連結片部１２４ａと第１の受光部１２２と第２の受光部１２３とのそれぞれの長手方向における両端部よりも、この第１の受光部１２２の長手方向に向けて突出している。
すなわち、この遮光層１４５は、対向基板１５１を貫通して入射する不図示のバックライトからの直射光による第１の受光部１２２への入射を確実に遮ることができるように、第１の受光部１２２を中心としてｎ+領域１２４および第２の受光部１２３のそれぞれの一部までを覆っている。
言い換えると、遮光層１４５は、第２の受光部１２３のｐ+領域１２５側と、このｐ+領域１２５とのそれぞれを上方に向けて露出させている。すなわち、この遮光層１４５は、第２の受光部１２３の幅方向における他側の約２分の１とｐ+領域１２５とのそれぞれを覆っておらず、これら第２の受光部１２３の幅方向における他側の約２分の１とｐ+領域１２５とのそれぞれの上方を露出させている。
さらに、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一材料である第２のメタルにて形成される。すなわち、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一工程によって形成される。よって、この遮光層１４５は、ｎ型電極１４３およびｐ型電極１４４のそれぞれと同一層である層間絶縁膜１３１上に形成されている。
一方、各薄膜トランジスタ１０５，１０６のソース電極１４１およびドレイン電極１４２と光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５のそれぞれを含む層間絶縁膜１３１上には、これら薄膜トランジスタ１０５，１０６および光センサ１０７のそれぞれを覆うように窒化シリコン膜からなるパッシベーション膜１４６が形成されている。
このパッシベーション膜１４６には、このパッシベーション膜１４６を貫通するコンタクトホール１４７が設けられている。このコンタクトホール１４７は、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１に連通して開口している。
このコンタクトホール１４７を含むパッシベーション膜１４６上には、画素電極１４８が形成されている。この画素電極１４８は、コンタクトホール１４７を介してｎチャネル型の薄膜トランジスタ１０５のソース電極１４１に電気的に接続されている。
なお、画素電極１４８は、ｎチャネル型の薄膜トランジスタ１０５にて制御される。この画素電極１４８を含んだパッシベーション膜１４６上には、配向膜１４９が形成されている。
一方、アレイ基板１０２に対向してコモン基板として作用する矩形平板状の対向基板１５１が配設されている。この対向基板１５１は、略透明な矩形平板状のガラス基板１５２を備えている。このガラス基板１５２のアレイ基板１０２に対向した側の一主面には、コモン電極としての対向電極１５３が設けられている。この対向電極１５３上には配向膜１５４が形成されている。この対向基板１５１の配向膜１５４とアレイ基板１０２の配向膜１４９との間には、液晶１５５が介挿されて封止されている。
アレイ基板１０２における対向基板１５１が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板１０２に入射させて、このアレイ基板１０２上の薄膜トランジスタ１０５，１０６による画素電極１４８の制御にて、このアレイ基板１０２上に表示される画像を目視可能にする。
図２９〜図３７は第３の実施形態による液晶表示装置の製造工程を示す図である。以下、これらの図を参照して、本実施形態の液晶表示装置の製造方法を説明する。まず、図２８に示すように、プラズマCVD工程として、ガラス基板１０３上にシリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層１０４をプラズマCVD(Chemical Vapor Deposition)法で形成する。
次に、PE (Plasma Enhanced)−CVD法によるPE-CVD工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板１０３上に非晶質半導体層であるアモルファスシリコン膜１６１を５０Å程度堆積する。
この後、レーザ照射工程として、図２９に示すように、アモルファスシリコン膜１６１にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜１６１を結晶化させてポリシリコン膜62にする。
次に、図３０に示すように、ドライエッチング工程として、ドライエッチングにてポリシリコン膜１６２を島状にパターニングする。
この後、第１のイオンドーピング工程として、これらパターニングされた各島状のポリシリコン膜１６２の全面に低濃度のボロン(Ｂ)をイオンドーピングして、これら各島状のポリシリコン膜１６２をｐ-領域として、光センサ１０７の受光部１２１および各薄膜トランジスタ１０５，１０６のチャネル領域１１２を形成する。
次いで、ゲート絶縁膜形成工程として、図３１に示すように、これら島状のポリシリコン膜１６２を含むアンダーコート層１０４上に、PE-CVD法やECR(Electroｎ-Cyclotron Resonance)−CVD法などによって、酸化シリコン膜(SiOx)からなるゲート絶縁膜１１７を形成する。
この後、第１のレジスト形成工程として、図３２に示すように、光センサ１０７の受光部１２１およびｐ+領域１２５となるポリシリコン膜１６２上と、ｐチャネル型の薄膜トランジスタ１０６の活性層１１１となるポリシリコン膜１６２上と、ｎチャネル型の薄膜トランジスタ１０５のチャネル領域１１２およびＬＤＤ領域１１５，１１６となるポリシリコン膜１６２上とのそれぞれにレジスト１６３を形成する。
この状態で、第２のイオンドーピング工程として、このレジスト１６３をマスクとして用いて、光センサ１０７のｎ+領域１２４となるポリシリコン膜１６２と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３およびドレイン領域１１４となるポリシリコン膜１６２とのそれぞれに高濃度のリン(Ｐ)をイオンドーピングしてｎ+層として、これら光センサ１０７のｎ+領域１２４とｎチャネル型の薄膜トランジスタ１０５のソース領域１１３およびドレイン領域１１４とのそれぞれを形成する。
次に、図３３に示すように、レジスト１６３を除去した後、第１メタル形成工程として、ゲート絶縁膜１１７上にモリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などを成膜して第１メタル層１６４を形成する。
この後、図３４に示すように、第１のパターニング工程として、この第１メタル層１６４をパターニングして、光センサ１０７のｐ+領域１２５となる部分およびｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分のそれぞれを開口させる。
この状態で、第３のイオンドーピング工程として、このパターニングした第１メタル層１６４をマスクとして、光センサ１０７のｐ+領域１２５となる部分のポリシリコン膜１６２、およびｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分のポリシリコン膜１６２のそれぞれに高濃度のボロン(Ｂ)をイオンドーピングしてｐ+層として、光センサ１０７のｐ+領域１２５を形成する。
このとき、このｐチャネル型の薄膜トランジスタ１０６は、パターニングされた第１メタル層１６４がゲート電極１１８となる。
さらに、図３５に示すように、第２のパターニング工程として、この第１メタル層１６４をさらにパターニングして、光センサ１０７のｎ+領域１２４および第１の受光部１２２となる部分、およびｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６となる部分をさらに開口させる。
この後、第２のレジスト形成工程として、光センサ１０７のゲート電極１２６となる第１メタル層１６４を含むゲート絶縁膜１１７上にレジストマスク１６５を形成して、このレジストマスク１６５にて光センサ１０７のｎ+領域１２４、受光部１２１およびｐ+領域１２５となるポリシリコン膜１６２上を覆う。
この状態で、第４のイオンドーピング工程として、このパターニングした第１メタル層１６４およびレジストマスク１６５のそれぞれをマスクとして、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４となる部分と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６となる部分のそれぞれに、低濃度のリンをイオンドーピングしてｎ-層として、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６と、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４とのそれぞれを形成する。
このとき、ｎチャネル型の薄膜トランジスタ１０５および光センサ１０７のそれぞれは、パターニングされた第１メタル層１６４がゲート電極118,126となる。さらに、光センサ１０７の受光部１２１は、ｐ-領域の低濃度不純物注入領域によって構成されてＰＩＮ型となる。
次いで、熱活性化工程として、第１ないし第４のイオンドーピン工程にてドーピングした各不純物を活性化させるため、光センサ１０７の受光部１２１、ｎ+領域１２４およびｐ+領域１２５と、ｐチャネル型の薄膜トランジスタ１０６のソース領域１１３およびドレイン領域１１４と、ｎチャネル型の薄膜トランジスタ１０５のソース領域１１３、ドレイン領域１１４およびＬＤＤ領域１１５，１１６とのそれぞれを５００℃程度でアニールする。
この後、水素化工程として、これら光センサ１０７の受光部１２１、ｎ+領域１２４およびｐ+領域１２５と、各薄膜トランジスタ１０５，１０６の活性層１１１とのそれぞれが形成されたガラス基板１０３を図示しないプラズマCVD装置に挿入して、このガラス基板１０３を水素のプラズマ中にさらして水素化する。
この後、図３６に示すように、プラズマCVD工程として、この水素化したプラズマCVD装置と同一のプラズマCVD装置内で、光センサ１０７および薄膜トランジスタ１０５，１０６それぞれのゲート電極118,126を含むゲート絶縁膜１１７上に酸化シリコン膜などを成膜して層間絶縁膜１３１を形成する。
次いで、図３７に示すように、この層間絶縁膜１３１にコンタクトホール132,133,134,135,136,137を形成して、光センサ１０７のｎ+領域１２４およびｐ+領域１２５と、ｐチャネル型の薄膜トランジスタ１０６およびｎチャネル型の薄膜トランジスタ１０５それぞれのソース領域１１３およびドレイン領域１１４とのそれぞれを露出させる。
この後、第２メタル層形成工程として、これらコンタクトホール132,133,134,135,136,137を含む層間絶縁膜１３１上の全面に第２メタル層１６６を成膜する。
次いで、この第２メタル層１６６をパターニングして、光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５と、ｐチャネル型の薄膜トランジスタ１０６のソース電極１４１およびドレイン電極１４２と、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１およびドレイン電極１４２とのそれぞれを形成する。
次いで、パッシベーション膜形成工程として、これら光センサ１０７のｎ型電極１４３、ｐ型電極１４４および遮光層１４５と、ｐチャネル型の薄膜トランジスタ１０６のソース電極１４１およびドレイン電極１４２と、ｎチャネル型の薄膜トランジスタ１０５のソース電極１４１およびドレイン電極１４２とのそれぞれを含む層間絶縁膜１３１上に窒化シリコン(ＳｉＮ)膜であるパッシベーション膜１４６を形成して、各薄膜トランジスタ１０５，１０６および光センサ１０７を完成する。
この後、図２６に示すように、このパッシベーション膜１４６にコンタクトホール１４７を形成して、ｎチャネル型の薄膜トランジスタ１０５のドレイン電極１４２を露出させる。
この状態で、このコンタクトホール１４７を含むパッシベーション膜１４６上に画素電極１４８を形成した後、この画素電極１４８を含むパッシベーション膜１４６上に配向膜１４９を形成してアレイ基板１０２を完成する。
次いで、このアレイ基板１０２の配向膜１４９側に、対向基板１５１の配向膜１５４側を対向させて取り付けた後、これらアレイ基板１０２の配向膜１４９と対向基板１５１の配向膜１５４との間に液晶１５５を注入して介挿させて封止して液晶表示装置１０１を完成する。
この後、この液晶表示装置１０１の対向基板１５１を挟んでアレイ基板１０２の反対側にバックライトを取り付ける。
上述したように、光センサ１０７で光電流を発生させる空乏層１６８は、受光部１２１とｎ+領域１２４との界面から、これら受光部１２１およびｎ+領域１２４のそれぞれに伸びているが、不純物濃度の低い受光部１２１側には長く伸び、不純物濃度の高いｎ+領域１２４側には余り伸びない。
また、ｐ+領域１２５とゲート電極１２６との間に印加される電圧(Ｖｇｐ)が０Ｖの場合には、図３８に示すように、受光部１２１側への空乏層１６８の伸びが第１の受光部１２２ばかりではなく第２の受光部１２３の中間部まで到達する。この場合、この空乏層１６８の受光部１２１側はゲート電極１２６にて遮光され、この空乏層１６８のｎ+領域１２４側は遮光層１４５にて遮光される。
一方、ｐ+領域１２５とゲート電極１２６との間に印加される電圧(Ｖｇｐ)が−５Ｖの場合には、図３９に示すように、第２の受光部１２３での電圧がｐ型電極１４４と同等(ｐ+ライク)になり、受光部１２１での空乏層１６８は第１の受光部１２２のみとなるため、この空乏層１６８の受光部１２１側およびｎ+領域１２４側のそれぞれが遮光層１４５にて遮光される。
この結果、この遮光層１４５によってｐ+領域１２５を覆う必要がなくなり、この遮光層１４５にてｐ+領域１２５を覆わずに、このｐ+領域１２５を露出させることにより、この遮光層１４５の面積を小さくできる。よって、この遮光層１４５による各画素の開口率の低下を防止できるから、高品位な表示および高性能な読み取り機能のそれぞれを両立して内蔵した液晶表示装置１０１を製造できる。
さらに、この遮光層１４５をｎ型電極１４３およびｐ型電極１４４と同一の材料で同一工程にて形成することにより、製造工程を簡略化できる。
図４０は遮光層１４５の具体的な形成箇所の第１例を示すレイアウト図である。図４０では、薄膜トランジスタ105,106に電気的に接続される信号線１７１を利用して遮光層１４５を形成している。この場合、光センサ１０７は、各信号線１７１の下方に対向して設けられている。
図４０の遮光層１４５は、同層に形成された信号線１７１と一体的に形成され、かつｎ型電極１４３およびｐ型電極１４４と同一材料および同一工程にて形成される。この遮光層１４５は、信号線１７１の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層１４５は、信号線１７１の長手方向に沿って伸びており、信号線１７１の中央部に設けられている。これら信号線１７１に直交して複数の補助容量線１７２、走査線１７３およびセンサ制御線１７４のそれぞれが互いに平行に離間されて配線されている。
図４１は遮光層１４５の具体的な形成箇所の第２例を示すレイアウト図である。図４１では、光センサ１０７に電圧を供給するセンサ制御線１７４を利用して遮光層１４５を形成している。この場合、光センサ１０７は、各センサ制御線１７４の下方に対向して設けられている。
これら各光センサ１０７の遮光層１４５は、センサ制御線１７４と一体的に形成され、かつｎ型電極１４３およびｐ型電極１４４と同一材料および同一工程にて形成される。
図４１の遮光層１４５は、センサ制御線１７４の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層１４５は、センサ制御線１７４の長手方向に沿った長手方向を有しており、このセンサ制御線１７４の中央部に設けられている。
図４１において、各信号線１７１がセンサ制御線１７４と交差する部分には、信号線１７１を幅方向に沿って所定の間隔で分断した分断部１７５がそれぞれ形成されている。この分断部１７５を介した各信号線１７１の長手方向における各端部には、コンタクトホール１７６が形成される。これらコンタクトホール１７６は、各信号線１７１の端部に導通して開口している。これらコンタクトホール１７６には、分断部１７５にて分断された各信号線１７１間を電気的に接続させて導通させる連結配線部１７７が形成される。この連結配線部１７７は、分断部１７５にて分断された各信号線１７１を長手方向に沿って連結させている。また、この連結配線部１７７は、信号線１７１が形成される層とは異なる層に形成される。
このように、図４０および図４１では、光センサ１０７の遮光層１４５を、信号線１７１あるいはセンサ制御線１７４を利用して、これら信号線１７１あるいはセンサ制御線１７４と一体的に形成したことにより、この遮光層１４５による各画素の開口率の低下を抑制できる。このため、表示品質と読み取り性能を向上できる。
液晶表示装置１０１の各光センサ１０７のｎ+領域１２４に５Ｖの電圧を印加した場合(Ｖｎｐ＝５Ｖ)には、図４２に示すように、これら各光センサ１０７の遮光層１４５の電位が約２Ｖ以上では、これら光センサ１０７の受光部１２１での光電流が高い。これに対し、各光センサ１０７の遮光層１４５の電位が約２Ｖより低くなると、これら光センサ１０７の受光部１２１での光電流が低下する。
このとき、これら光センサ１０７が実際のデバイスである場合には、これら各光センサ１０７のｎ+領域１２４の電位が２．５Ｖ以上５Ｖ以下の範囲で変動する。そして、これら各光センサ１０７の遮光層１４５の電位がｎ+領域１２４の電位の変動範囲内であれば、これら光センサ１０７の光感度の低下を防止できる。
また同時に、これら光センサ１０７の遮光層１４５の電位を、これら光センサ１０７のｎ+領域１２４の電位と同一によることによって、これら光センサ１０７の遮光層１４５に与える電荷が他の電源と異なる場合に必要な新たな電源配線を設ける必要を無くすことができる。このため、これら新たな電源配線を設けることによる開口率の低下を避けることができ、アレイ基板１０２の各画素の開口率の低下を抑制できる。これらの結果、開口率を低下させることなく光感度の低下を防止できるので、高性能な読み取り機能と高品位な表示とを備えた液晶表示装置１０１を実現できる。
上記各実施の形態では、液晶表示装置１０１に用いられるアレイ基板１０２について説明したが、有機ＥＬ(ElectroLuminescence)素子に用いられる回路基板であっても、対応させて用いることができる。
上記各実施の形態では、アレイ基板102に形成されるTFTはいわゆるトップゲート型（アレイ基板の上に、チャネル、ゲート絶縁膜、ゲート電極がこの順に形成されるTFT）であるとして記載した部分は、ボトムゲート型TFT（アレイ基板の上に、ゲート電極、ゲート絶縁膜、チャネルがこの順に形成されるTFTに対しても適切に変形を施すことにより適用可能である。
１ 画素アレイ部
２ 信号線駆動回路
３ 走査線駆動回路
４ 検出出力回路
１１ 画素ＴＦＴ
１２ａ，１２ｂ センサ
１３ バッファ
３３ ロジックIC
４１ シリコン膜
４２ 半導体層
４３ 酸化シリコン膜
４４ ゲート電極
４５ 酸化シリコン膜
４６ p+領域
４７ p-領域
４８ n+領域
４９ コンタクト
５０ アノード電極
５２ カソード電極
Ｄ１，Ｄ２ フォトダイオード
２ 信号線駆動回路
３ 走査線駆動回路
４ 検出出力回路
１１ 画素ＴＦＴ
１２ａ，１２ｂ センサ
１３ バッファ
３３ ロジックIC
４１ シリコン膜
４２ 半導体層
４３ 酸化シリコン膜
４４ ゲート電極
４５ 酸化シリコン膜
４６ p+領域
４７ p-領域
４８ n+領域
４９ コンタクト
５０ アノード電極
５２ カソード電極
Ｄ１，Ｄ２ フォトダイオード
Claims (7)
- 縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１の半導体領域に接続される第１の電極と、
前記第３の半導体領域に接続される第２の電極と、を有し、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長いことを特徴とする表示装置。 - 前記第１、第２及び第３の半導体領域は、多結晶シリコンで形成されることを特徴とする請求項１に記載の表示装置。
- 絶縁基板上に形成される、基板水平方向に順に隣接配置される第１、第２及び第３の半導体領域と、
前記第１、第２及び第３の半導体領域の上面に形成される第１絶縁層と、
前記第１絶縁層の上面の一部に形成されるゲート電極と、
前記第１絶縁層及び前記ゲート電極の上面に形成される第２絶縁層と、
前記第１及び第２絶縁層の一部に形成されたコンタクトを介して、前記第１及び第３の半導体領域に接続される電極層と、を備え、
前記第１の半導体領域は、第１導電型不純物を第１のドーズ量だけ注入して形成され、
前記第３の半導体領域は、第２導電型不純物を第２のドーズ量だけ注入して形成され、
前記第２の半導体領域は、前記第３の半導体領域との境界から前記第１の半導体領域との境界方向に向かって空乏層が広がるように、前記第１導電型不純物および前記第２導電型不純物を前記第１のドーズ量および前記第２のドーズ量より少量の第３のドーズ量だけ注入して形成され、
前記第２の半導体領域の基板水平面方向の長さは、前記第１の半導体領域および前記第３の半導体領域の基板水平面方向の長さよりも長いことを特徴とする光電変換素子。 - 前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極は略０Ｖに設定されることを特徴とする請求項３に記載の光電変換素子。
- 前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には負のゲート電圧が印加されることを特徴とする請求項３に記載の光電変換素子。
- 前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には温度が高くなるにつれて低下するゲート電圧が印加されることを特徴とする請求項３に記載の光電変換素子。
- 前記電極層に印加されるバイアス電圧と前記ゲート電極に印加されるゲート電圧は等しいことを特徴とする請求項３に記載の光電変換素子。
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