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JP5314040B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）と薄膜ダイオード（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ：ＴＦＤ）とを備える半導体装置及びその製造方法、ならびに表示装置に関する。
近年、同一基板上に形成された薄膜トランジスタ（ＴＦＴ）および薄膜ダイオード（ＴＦＤ）を備えた半導体装置や、そのような半導体装置を有する電子機器の開発が進められている。このような半導体装置の製造方法としては、基板上に形成された同一の結晶質半導体膜を用いてＴＦＴおよびＴＦＤの半導体層を形成する方法が提案されている。
特許文献１には、ＴＦＤを利用した光センサー部と、ＴＦＴを利用した駆動回路とを同一基板上に備えたイメージセンサーが開示されている。特許文献１では、基板上に形成された非晶質半導体膜を結晶化させてＴＦＴおよびＴＦＤの半導体層を形成している。
このように、ＴＦＴとＴＦＤとを同一基板上に一体的に形成すると、半導体装置を小型化できるだけでなく、部品点数を低減できる等の大きなコストメリットが得られる。さらに、従来の部品の組み合わせでは得られない新たな機能が付加された商品の実現も可能になる。
一方、特許文献２は、同一の半導体膜（非晶質シリコン膜）を用いて、結晶質シリコンを用いたＴＦＴ（結晶質シリコンＴＦＴ）と、非晶質シリコンを用いたＴＦＤ（非晶質シリコンＴＦＤ）とを同一基板上に形成することを開示している。具体的には、基板上に形成された非晶質シリコン膜のうちＴＦＴの活性領域を形成しようとする領域のみに、非晶質シリコンの結晶化を促進する触媒元素を添加する。この後、加熱処理を行うことにより、ＴＦＴの活性領域を形成しようとする領域のみが結晶化され、ＴＦＤとなる領域がアモルファス状態であるシリコン膜を形成する。このシリコン膜を用いると、結晶質シリコンＴＦＴと、非晶質シリコンＴＦＤとを同一基板上に簡便に作製することができる。
さらに、特許文献３は、同一の半導体膜（非晶質シリコン膜）を用いて、光センサーとして機能する光センサーＴＦＴとスイッチング素子として機能するスイッチングＴＦＴとを形成している。光センサーＴＦＴのチャネル領域のシリコン膜を、ソース・ドレイン領域やスイッチングＴＦＴの活性領域のシリコン膜よりも厚くすることで、光センサー感度の向上を図っている。ここでは、これらのＴＦＴのシリコン膜の厚さを異ならせるために、非晶質シリコン膜をアイランド化する際のフォトリソグラフィーにおいて、グレートーンマスクを用いたハーフ露光技術を利用して、非晶質シリコン膜を部分的に薄膜化している。また、非晶質シリコン膜にレーザー光を照射することにより、非晶質シリコン膜のうち薄膜化された領域（光センサーＴＦＴのソース・ドレイン領域およびスイッチングＴＦＴの活性領域となる領域）を結晶化するとともに、薄膜化されなかった領域（光センサーＴＦＴのチャネル領域となる領域）を非晶質のまま残すことも開示されている。
特開平６−２７５８０８号公報 特開平６−２７５８０７号公報 特開２００５−７２１２６号公報
特許文献１では、同一の結晶質半導体膜を結晶化させて、ＴＦＴの半導体層およびＴＦＤの半導体層の両方を形成している。ＴＦＴおよびＴＦＤでは、それぞれの用途に応じて求められるデバイス特性は異なるが、この方法によると、ＴＦＴおよびＴＦＤに要求されるそれぞれのデバイス特性を同時に満足することが難しいという問題がある。
特許文献２および特許文献３に開示された方法では、同一の非晶質半導体膜から結晶状態の異なるＴＦＴおよびＴＦＤの半導体層を形成している。しかしながら、半導体層ごとに結晶状態を最適化することは製造プロセス上、困難である。また、特許文献２および３に開示された方法でも、以下に説明するように、優れた特性を有するＴＦＴおよびＴＦＤを得ることは難しい。
特許文献２の方法では、同一の非晶質半導体膜の一部を結晶化させて、結晶化させた部分からＴＦＴ（結晶質シリコンＴＦＴ）を形成し、非晶質のまま残された部分からＴＦＤ（非晶質シリコンＴＦＤ）を形成している。この方法によると、結晶化条件を制御することにより結晶質シリコンＴＦＴの特性を向上させることは可能になる。しかしながら、非晶質シリコン膜の一部を結晶質シリコンへと結晶化させる熱処理工程において、元々の非晶質シリコン膜に含まれていた水素が抜けてしまう。このため、熱処理工程後に非晶質のまま残された部分を用いて、電気的に良好な非晶質シリコンＴＦＤを作製することができないという問題がある。成膜直後の非晶質シリコン膜では、シリコン原子が水素と結合して、その結合手を埋めているが（終端化）、結晶化のための熱処理工程では、シリコン元素と水素との結合が切れて水素が抜けてしまい、シリコンの不対結合手（ダングリングボンド）だらけの劣悪な非晶質シリコンとなってしまうからである。同様の理由から、特許文献３の方法では、電気的に良好な光センサーＴＦＴ（非晶質シリコンＴＦＴ）を得ることは困難である。
このように、従来、同一の非晶質半導体膜を用いてＴＦＴおよびＴＦＤを作りこむことによって半導体装置を製造すると、ＴＦＴおよびＴＦＤにそれぞれ要求された特性を両立させることは困難であり、その結果、高性能な半導体装置を得られないおそれがある。
本発明は上記の問題を鑑みてなされたものであり、その目的は、薄膜トランジスタおよび薄膜ダイオードを同一基板上に備えた半導体装置において、薄膜トランジスタおよび薄膜ダイオードに要求されるそれぞれの特性を実現することにある。
本発明の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記チャネル領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを有する薄膜トランジスタ、および、少なくともｎ型領域とｐ型領域とを含む半導体層を有する薄膜ダイオードを備えた半導体装置であって、前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記薄膜ダイオードの半導体層の表面にはリッジが形成されており、前記薄膜ダイオードの半導体層の表面粗さは、前記薄膜トランジスタの半導体層の表面粗さよりも大きい。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層の結晶性と、前記薄膜ダイオードの半導体層の結晶性とは、略同等である。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層の平均結晶粒径と、前記薄膜ダイオードの半導体層の平均結晶粒径とは、略同等である。
ある好ましい実施形態において、前記薄膜ダイオードの半導体層の表面の算術平均粗さＲａは、前記薄膜トランジスタの半導体層の表面の算術平均粗さＲａよりも大きい。
ある好ましい実施形態において、前記薄膜ダイオードの半導体層の表面の最大高さＲｚは、前記薄膜トランジスタの半導体層の表面の最大高さＲｚよりも大きい。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層の表面にはリッジが形成されており、前記薄膜トランジスタの半導体層の表面に形成されているリッジの平均高さは、前記薄膜ダイオードの半導体層の表面に形成されているリッジの平均高さよりも小さい。
ある好ましい実施形態において、前記薄膜トランジスタの半導体層の表面は実質的に平坦である。
ある好ましい実施形態において、前記リッジは、前記半導体層に含まれる結晶粒の境界上に存在する。
前記リッジは、前記半導体層における３つ以上の結晶粒の境界となる点に形成された、山状に盛り上がった部分を含んでもよい。
前記薄膜トランジスタの半導体層の表面全体に亘って、表面粗さは均一であることが好ましい。
前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層の少なくとも一部の領域は、前記非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでもよい。
前記薄膜ダイオードは、前記薄膜ダイオードの半導体層のうち前記ｎ型領域と前記ｐ型領域との間に位置する真性領域をさらに含み、前記薄膜ダイオードの半導体層において、少なくとも前記真性領域の表面粗さは、前記薄膜トランジスタの半導体層の表面粗さよりも大きくてもよい。
前記薄膜トランジスタは、ｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを含む複数の薄膜トランジスタであってもよい。
本発明の半導体装置の製造方法は、（ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、（ｂ）前記非晶質半導体膜の一部上に酸化物層を形成する工程と、（ｃ）前記酸化物層の上方から前記非晶質半導体膜にレーザー光を照射して結晶化させることにより、前記非晶質半導体膜のうち前記酸化物層で覆われていない部分を結晶化させた第１結晶化領域と、前記酸化物層で覆われた部分を結晶化させた、前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域とを含む結晶質半導体膜を得る工程と、（ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層と、後に薄膜ダイオードの活性領域となる第２の島状半導体層とを形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程とを包含する。
本発明の他の半導体装置の製造方法は、（ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、（ａ２）前記非晶質半導体膜にレーザー光を照射して、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、（ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、（ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分の表面粗さを小さくすることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分から第１結晶化領域を形成し、前記酸化物層で覆われた部分から前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域を形成する工程と、（ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程とを包含する。
本発明のさらに他の半導体装置の製造方法は、（ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、（ａ２’）前記非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加した後、加熱処理を行って、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、（ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、（ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射してさらに結晶化させる、あるいは再結晶化させることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分を結晶化させた第１結晶化領域と、前記酸化物層で覆われた部分を結晶化させた、前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域とを含む結晶質半導体膜を得る工程と、（ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程とを包含する。
本発明のさらに他の半導体装置の製造方法は、（ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、（ａ２’）前記非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加した後、加熱処理を行って、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、（ａ３’）前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜をさらに結晶化させる、あるいは再結晶化させる工程と、（ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、（ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分の表面粗さを小さくすることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分から第１結晶化領域を形成し、前記酸化物層で覆われた部分から前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域を形成する工程と、（ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程とを包含する。
ある好ましい実施形態において、前記工程（ｃ）の前に、前記非晶質半導体膜のうち前記酸化物層で覆われていない部分上に形成された自然酸化膜を除去する工程をさらに含む。
ある好ましい実施形態において、前記工程（ｃ）は、窒素などの不活性ガス雰囲気中にて行われる。
ある好ましい実施形態において、前記基板は透光性を有する基板であり、前記工程（ａ）は、前記基板のうち、後に薄膜ダイオードの活性領域となる第２の島状半導体層が形成される領域の下部となる部分に、前記基板の反対側の表面から入射する光を遮光するための遮光層を形成する工程と、前記遮光層が形成された基板上に前記非晶質半導体膜を形成する工程とを含み、前記工程（ｂ）は、前記非晶質半導体膜あるいは前記結晶質半導体膜上に酸化膜を形成する工程（ｂ１）と、前記酸化膜上にレジスト膜を形成し、これを露光・現像してレジスト層を形成する工程（ｂ２）と、前記レジスト層をマスクとして前記酸化膜をエッチングすることにより、前記酸化物層を得る工程（ｂ３）とを含み、前記工程（ｂ２）は、前記遮光層をマスクとして、前記基板の前記反対側の表面から前記レジスト膜を露光する工程を含む。
前記工程（ｂ）において、前記酸化物層の厚さＤ（単位：ｎｍ）は、前記酸化物層の屈折率をｎ、前記工程（ｃ）における前記レーザー光の波長をλ（単位：ｎｍ）とすると、Ｄ≦λ／（４×ｎ）×０．５を満足するように設定されることが好ましい。
ある好ましい実施形態において、前記工程（ａ２）の前に、前記非晶質半導体膜の表面を薄膜酸化する工程をさらに含む。
ある好ましい実施形態において、前記工程（ａ２）は、酸素を含む雰囲気中にて行われる。
ある好ましい実施形態において、前記工程（ｃ）において、前記工程（ａ２）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う。
ある好ましい実施形態において、前記工程（ｃ）において、前記工程（ａ２’）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う。
ある好ましい実施形態において、前記工程（ａ３’）の前に、前記非晶質半導体膜の表面を薄膜酸化する工程をさらに含む。
ある好ましい実施形態において、前記工程（ａ３’）は、酸素を含む雰囲気中にて行われる。
ある好ましい実施形態において、前記工程（ｃ）において、前記工程（ａ３’）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う。
ある好ましい実施形態において、前記工程（ａ３’）において、前記工程（ａ２’）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う。
前記工程（ａ２’）で使用される前記触媒元素はニッケルであってもよい。
ある好ましい実施形態において、前記工程（ｄ）は、前記第２結晶化領域を用いて、前記第２の島状半導体層のうち後に薄膜ダイオードの真性領域となる領域を形成する工程を含む。あるいは、前記第２結晶化領域を用いて、前記第２の島状半導体層全体を形成する工程を含んでもよい。
ある好ましい実施形態において、前記工程（ｄ）は、前記第１結晶化領域を用いて、前記第１の島状半導体層全体を形成する工程を含む。また、前記工程（ｄ）は、前記第１結晶化領域を用いて、後にコンデンサーの片方の電極となる半導体層を形成する工程をさらに含んでもよい。
上記方法は、（ｈ）前記第１の島状半導体層の上にゲート絶縁膜を形成する工程と、（ｉ）前記ゲート絶縁膜上に、前記第１の島状半導体層のうちチャネル領域となる領域と重なるようにゲート電極を形成する工程と、（ｊ）前記第１の島状半導体層のうち後のソース領域及びドレイン領域となる領域に、不純物元素をドーピングする工程と、（ｋ）前記第２の島状半導体層のうち後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、（ｌ）前記第２の島状半導体層のうち後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程とを包含してもよい。
本発明の表示装置は、複数の表示部を有する表示領域と、前記表示領域の周辺に位置する額縁領域とを備えた表示装置であって、薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された薄膜トランジスタを有し、前記薄膜トランジスタと、前記薄膜ダイオードとは、同一の基板上に形成されており、前記薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む結晶質半導体層と、前記結晶質半導体層を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記チャネル領域の導電性を制御するゲート電極とを含み、前記薄膜ダイオードは、少なくともｎ型領域とｐ型領域とを含む結晶質半導体層を含み、前記薄膜トランジスタの半導体層および前記薄膜ダイオードの半導体層は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層であり、前記薄膜ダイオードの半導体層の表面にはリッジが形成されており、前記薄膜ダイオードの半導体層の表面粗さは、前記薄膜トランジスタの半導体層の表面粗さよりも大きい。
ある好ましい実施形態において、前記表示部は、バックライトと、前記バックライトから出射する光の輝度を調整するバックライト制御回路とをさらに備え、前記光センサー部は、外光の照度に基づく照度信号を生成して前記バックライト制御回路に出力する。
ある好ましい実施形態において、それぞれが前記光センサー部を有する複数の光タッチセンサー部を有し、前記複数の光タッチセンサー部は、それぞれ、各表示部または２以上の表示部からなるセットに対応して前記表示領域に配置されている。
本発明によると、同一基板上に形成されたＴＦＴおよびＴＦＤを備えた半導体装置において、ＴＦＴおよびＴＦＤの半導体層を、それぞれ、要求されるデバイス特性に応じて最適化できる。従って、ＴＦＴおよびＴＦＤに要求されるそれぞれのデバイス特性を両立させることが可能になる。
特に、ＴＦＤを光センサーとして用いる場合、ＴＦＤの半導体層の表面粗さをＴＦＴの半導体層の表面粗さよりも大きくすることにより、光センサーの光利用効率を高めつつ、ＴＦＴの信頼性（ゲート耐圧）を向上できるので好ましい。
また、本発明の製造方法によると、上記の半導体装置を、製造工程や製造コストを増大させることなく簡便に製造でき、製品のコンパクト化、高性能化、低コスト化を図ることができる。
本発明による第１実施形態の半導体装置を示す模式的な断面図である。 （Ａ）から（Ｄ）は、本発明による第１実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｅ）から（Ｈ）は、本発明による第１実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ａ）から（Ｄ）は、本発明による第２実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｅ）から（Ｇ）は、本発明による第２実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｈ）から（Ｊ）は、本発明による第２実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ａ）から（Ｃ）は、本発明による第３実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｄ）から（Ｆ）は、本発明による第３実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ａ）から（Ｄ）は、本発明による第４実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ａ）から（Ｃ）は、本発明による第５実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｄ）および（Ｅ）は、本発明による第５実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ａ）から（Ｃ）は、本発明による第６実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｄ）から（Ｆ）は、本発明による第６実施形態の半導体装置の製造工程を示す模式的な断面図である。 （Ｇ）から（Ｉ）は、本発明による第６実施形態の半導体装置の製造工程を示す模式的な断面図である。 本発明による第７実施形態の光センサーＴＦＤの回路図である。 本発明による第７実施形態の光センサー方式のタッチパネルの構成図である。 本発明による第７実施形態のタッチパネル方式の液晶表示装置における背面基板を例示する模式的な平面図である。 本発明による第７実施形態のアンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。
本願発明者は、同一基板上に形成されたＴＦＴおよびＴＦＤのデバイス特性をそれぞれ最適化するために、ＴＦＴおよびＴＦＤの半導体層の構造とデバイス特性との関係について、様々な角度から検討を行った。その結果、ＴＦＴおよびＴＦＤの半導体層の表面粗さを制御することにより、これらの半導体層の結晶状態にかかわらず、それぞれに要求されるデバイス特性を両立できることを見出した。
具体的には、ＴＦＤ（光センサーとして用いる光センサーＴＦＤ）では、半導体層の表面凹凸を大きくすることにより、半導体層に入射する光の反射を抑制して、明電流を増加させることができる。その結果、外光に対する感度、すなわち光に対するＳＮ比（明暗での電流値比）を向上できる。一方、ＴＦＴでは、半導体層の表面凹凸が大きいと、信頼性（特にゲート耐圧）を低下させる要因となる。従って、半導体層の表面凹凸をより低減することが望ましい。
本願発明は、上記知見に基づいてなされたものであり、ＴＦＤの半導体層の表面粗さをＴＦＴの半導体層の表面粗さよりも大きくすることを特徴とする。これにより、ＴＦＤにおいては、明電流を増加させて、光の利用効率を高めることができ、ＴＦＴにおいては、高い信頼性を確保できる。本願発明の半導体装置は、特許文献２、３のように、各半導体層の結晶状態を異ならせる必要がないので、より簡便なプロセスで作製され得る。特に、非晶質半導体膜を結晶化させる際に生じる表面凹凸（結晶粒界部におけるリッジ）を利用してＴＦＤの半導体層の表面粗さを増大させると、製造プロセスを簡略化できるので好ましい。
なお、上記表面凹凸は、レーザー光照射により半導体膜が一旦溶融した後、結晶核が生じ、その結晶核から順次固化する際に、溶融状態と固体状態の体積の違いにより、最後に固化が行なわれる結晶粒界部が山脈状に盛り上がったり、三つ以上の結晶の境界となる三重点以上の点（多重点）では山状に盛り上がったりすることにより形成される。本明細書では、半導体膜表面における、上記の山脈状または山状に盛り上がった部分を「リッジ」と称する。ＴＦＴでは、従来、このようなリッジが半導体層表面（チャネル界面）に存在すると、界面特性や電界効果移動度の低下を引き起こしたり、リッジ先端部に電界が集中するため、ゲート絶縁膜の耐圧特性が低下して信頼性が確保できなくなると考えられていた。このため、リッジを低減することは重要な課題と位置づけられ、リッジの低減を目的とした種々の試みが行われてきた。これに対し、本願発明では、このようなリッジを利用して、ＴＦＤの特性を向上させるものである。
具体的には、次のような方法（第１の方法）で、ＴＦＴの半導体層の表面粗さの大きさとＴＦＤの半導体層の表面粗さの大きさとを異ならせる。
まず、基板上に非晶質半導体膜を形成する。次いで、非晶質半導体膜のうち後にＴＦＤの活性領域となる領域上のみに選択的に酸化膜（酸化物層）を設ける。続いて、基板の上方からレーザーを照射して、非晶質半導体膜の結晶化を行う。この結果、酸化物層で覆われた領域では、酸化物層で覆われていない領域よりも表面粗さが大きくなる。
なお、酸化物層で覆った状態でレーザー結晶化を行うと表面粗さが増大することは、本願発明者が、レーザー光照射における結晶質半導体膜の結晶性改善を目的として、種々のプロセスパラメータを検討している際に見出した知見である。表面凹凸が増大する理由は、完全には解明できていないが、レーザー照射における溶融固化の結晶成長過程において、酸素が半導体膜中に取り込まれることが、何らかの影響を与えていると考えている。なぜならば、酸化物層が無い状態でレーザー結晶化を行う場合に、レーザー照射時の雰囲気に酸素を混入すると、同様に表面凹凸が大きくなる現象が見られ、酸素の分圧を高めるにしたがって表面凹凸は大きくなっていくからである。
上記の第１の方法の代わりに、次のような方法（第２の方法）を用いることもできる。まず、基板上に非晶質半導体膜を形成し、レーザー照射により非晶質半導体膜の全体を結晶化する。この後、後にＴＦＤの活性領域となる領域上のみに選択的に酸化膜を設け、それ以外の領域上の自然酸化膜を除去する。次いで、不活性ガス雰囲気中でレーザー照射を行う。これにより、酸化膜で覆われていない領域のみが平坦化される。一方、酸化膜で覆われた領域では結晶化後の表面状態が維持されるか、あるいは表面粗さがより大きくなる。
本明細書において、「表面粗さ」は、ＪＩＳ Ｂ ０６０１−２００１で規定されている算術平均粗さＲａまたは最大高さＲｚを指すものとする。従って、少なくとも、ＴＦＤの半導体層の算術平均粗さＲａがＴＦＴの半導体層の算術平均粗さＲａよりも大きいか、あるいは、ＴＦＤの半導体層の最大高さＲｚがＴＦＴの半導体層の最大高さＲｚよりも大きければよい。これにより、ＴＦＤの半導体層の表面による光の反射を、ＴＦＴの半導体層の表面よりも低減できる。
より詳しく説明すると、本実施形態では、最大高さＲｚは、その表面に含まれるリッジの数（密度）にかかわらず、最も高いリッジの高さによって決まる。一方、算術平均粗さＲａは、リッジが低い場合であっても、リッジの密度が高ければ大きくなる。なお、リッジの成長メカニズムを考慮すると、一般的に、リッジの密度が小さくなると（結晶粒径が大きくなると）リッジが高くなる傾向にある。
ここで、半導体層の表面に形成される個々のリッジが高くなるほど、そのリッジによる光の反射を抑制する効果が高くなるので、光センサーＴＦＤの特性を高めることができる。従って、ＴＦＤの半導体層の表面の最大高さＲｚがＴＦＴの半導体層の表面の最大高さＲｚよりも大きければ、算術平均粗さＲａの大きさにかかわらず、上述したような効果を得ることができる。
また、半導体層の表面に形成されるリッジの密度が高くなるほど、すなわち、算術平均粗さＲａが大きくなるほど、光の反射を抑制する効果は高くなる。従って、ＴＦＤの半導体層の表面の算術平均粗さＲａがＴＦＴの半導体層の表面の算術平均粗さＲａよりも大きければ、最大高さＲｚの大きさにかかわらず、上述したような効果を得ることができる。
ただし、ＴＦＤの半導体層の表面の算術平均粗さＲａがＴＦＴの半導体層の表面の算術平均粗さＲａよりも大きく、かつ、ＴＦＤの半導体層の表面の最大高さＲｚがＴＦＴの半導体層の表面の最大高さＲｚよりも大きいことがより好ましい。より確実に光の反射を抑制し、ＴＦＤのＳＮ比を改善しつつ、ＴＦＴの信頼性を確保できるからである。
上記第１および第２の方法で用いる酸化物層は、レーザー光に対して反射防止効果を有さないような厚さに設定されることが好ましい。反射防止効果を有する厚さに設定されると、半導体膜のうち酸化物層の下に位置する領域の表面に照射される実質的なエネルギーが大きくなる。このため、実質的なエネルギーの増加に起因して、半導体膜のうち酸化物層で覆われていない領域と酸化物層で覆われた領域とにおいて、結晶状態が異なってくる。このとき、酸化物層で覆われた領域に対してレーザー光の照射エネルギーを適正にすれば、酸化物層で覆われていない領域はエネルギー不足となり、良好な結晶状態が得られない。その結果、ＴＦＴの活性領域となる半導体層の結晶性は、ＴＦＤの活性領域となる半導体層に対して大きく劣ってしまい、所望のＴＦＴ性能が得られない。逆に、酸化物層で覆われていない領域に対してレーザー光の照射エネルギーを適正にすれば、酸化物層で覆われた領域はエネルギー過剰となり、良好な結晶状態のエネルギー域を超え、微結晶成分が混じった極端に劣悪な結晶状態となる。その結果、ＴＦＤの活性領域となる半導体層の結晶性は、ＴＦＴの活性領域となる半導体層に対して大きく劣ってしまい、所望のＴＦＤ性能が得られない。従って、酸化物層が反射防止膜として作用してしまうと、ＴＦＴの活性領域となる半導体層とＴＦＤの活性領域となる半導体層とにおいて、その表面粗さを異ならせることはできるが、同時に結晶性も変化してしまい、結晶性と表面粗さとを別個に制御することは困難である。これに対し、反射防止効果を有さない厚さの酸化物層を用いると、酸化物層で覆われた領域に照射される実質的なエネルギーを増大させることなく、表面粗さのみを他の領域よりも大きくできる。従って、ＴＦＴおよびＴＦＤの活性領域となる半導体層の結晶性を略同等としつつ、表面粗さのみを異ならせることが可能になる。
一方、非晶質半導体膜上にキャップ層を設けてレーザー照射を行い、結晶化させる際にレーザー照射に起因して半導体膜に生じる表面凹凸を低減させる手法も提案されている（例えば特開２００５−３４７５６０号公報など）。また、半導体膜上にキャップ層を設けた状態でレーザーを照射して、半導体膜を平坦化する手法も提案されている（例えば特開２００７−２８８１５９号公報）。このような手法では、キャップ層の剛性を利用し、半導体膜の溶融固化による体積膨張によって形成されるリッジを無理やりに押さえようとするものであり、リッジを大きくするために利用される本発明の酸化物層とは目的が全く異なる。特に、これらのキャップ層においては、リッジを押さえ込むための剛性が大きなポイントであり、そのため、出来る限り硬い膜であること、膜厚が大きいことが望まれる。例えば、これらの手法では、キャップ層として、厚さが２μｍや１００ｎｍ〜３００ｎｍといった非常に厚い膜を用いている。これに対し、本願発明における酸化物層は、リッジを押さえ込む効果を生じさせないことが重要であり、そのため、酸化物層の厚さは例えば３０ｎｍ以下に設定される。また、酸化物層の剛性は低いほど良く、従って、その下の半導体膜の表面粗さの増大効果さえ得られれば、酸化物層は薄ければ薄いほど良い。
第１および第２の何れの方法でも、非晶質半導体膜を形成する前に、ＴＦＤの半導体層に基板裏面からの光を遮るように遮光層を形成してもよい。その場合、酸化膜のパターニングを、遮光層をマスクとして利用して基板の裏面から露光することによって自己整合的に行うことができる。これにより、フォトマスクを削減できる。
上述した第１の方法によってＴＦＴおよびＴＦＤの半導体層が形成された場合、ＴＦＴの半導体層の表面にもリッジが形成される。ＴＦＴの半導体層の表面に形成されているリッジの平均高さは、ＴＦＤの半導体層の表面に形成されているリッジの平均高さよりも小さい。
第２の方法によってＴＦＴおよびＴＦＤの半導体層が形成された場合、ＴＦＴの半導体層の表面は実質的に平坦である。「実質的に平坦な表面」とは、平坦化処理を施された表面を指し、その表面粗さ（算術平均粗さ）Ｒａは例えば３ｎｍ以下である。
本実施形態では、ＴＦＴの半導体層の表面全体に亘って、表面粗さは略均一であることが好ましい。これにより、ＴＦＴの信頼性をより高めることができる。
また、ＴＦＴおよびＴＦＤの半導体層の少なくとも一部の領域は、非晶質半導体膜の結晶化を促進する働きを持つ触媒元素を含んでいてもよい。
ＴＦＤは、ＴＦＤの半導体層のうちｎ型領域とｐ型領域との間に位置する真性領域をさらに含んでいてもよい。この場合、ＴＦＤの半導体層のうち少なくとも真性領域の表面粗さは、ＴＦＴの半導体層の表面粗さ（特にチャネル領域の表面粗さ）よりも大きいことが好ましい。
（第１実施形態）
以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、同一の基板上に形成されたｎチャネル型ＴＦＴとＴＦＤとを備えており、例えばセンサー部を備えたアクティブマトリクス型の表示装置として用いられる。
図１は、本実施形態の半導体装置の一例を示す模式的な断面図である。本実施形態の半導体装置は、典型的には、同一基板上に設けられた複数のＴＦＴおよび複数のＴＦＤを有するが、ここでは、簡単のため、単一のＴＦＴおよび単一のＴＦＤのみの構成を図示している。また、ＴＦＴとして、シングルドレイン構造を有するｎチャネル型ＴＦＴを例示しているが、ＴＦＴの構造はこれに限定されない。例えば、ＬＤＤ構造またはＧＯＬＤ構造のＴＦＴを備えていてもよいし、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを含む複数のＴＦＴを備えていてもよい。
本実施形態の半導体装置は、基板１０１の上に下地膜１０３、１０４を介して形成された薄膜トランジスタ１２５と薄膜ダイオード１２６とを備えている。薄膜トランジスタ１２５は、チャネル領域１１６、ソース領域およびドレイン領域１１４を含む半導体層１０８と、半導体層１０８の上に設けられたゲート絶縁膜１１０と、チャネル領域１１６の導電性を制御するゲート電極１１１と、ソース領域およびドレイン領域１１４にそれぞれ接続された電極・配線１２３を有する。また、薄膜ダイオード１２６は、少なくともｎ型領域１１５とｐ型領域１１９とを含む半導体層１０９と、ｎ型領域１１５およびｐ型領域１１９にそれぞれ接続された電極・配線１２４とを有する。図示する例では、半導体層１０９におけるｎ型領域１１５とｐ型領域１１９との間に真性領域１２０が設けられている。
薄膜トランジスタ１２５および薄膜ダイオード１２６の上には、層間絶縁膜として、窒化ケイ素膜１２１および酸化ケイ素膜１２２が形成されている。また、基板１０１として透光性を有する基板を用いる場合には、基板１０１の裏面から半導体層１０９に光が入射することを防止するために、薄膜ダイオード１２６の半導体層１０９と基板１０１との間に遮光膜１０２が設けられていてもよい。
薄膜トランジスタ１２５の半導体層１０８および薄膜ダイオード１２６の半導体層１０９は、同一の非晶質半導体膜を結晶化することによって形成された結晶質半導体層である。また、薄膜ダイオード１２６の半導体層１０９の表面にはリッジが形成されている。リッジは、非晶質半導体膜にレーザー光を照射することによって結晶化させる際に、非晶質半導体膜が溶融固化する過程で生じたものであり、典型的には、半導体層１０９に含まれる結晶粒の境界上に存在する。
また、薄膜ダイオード１２６の半導体層１０９の表面粗さは、薄膜トランジスタ１２５の半導体層１０８の表面粗さよりも大きい。これにより、次のようなメリットがある。
薄膜ダイオード１２６の半導体層１０９の表面では、表面粗さが大きいので、入射光の反射が抑制され、光に対する感度が高まる。その結果、明電流が増加し、ＳＮ比である明暗比を向上できる。なお、薄膜ダイオード１２６の半導体層１０９の算術平均粗さＲａが例えば６ｎｍ以上および／または最大高さＲｚが６０ｎｍ以上であれば、より効果的にＳＮ比を高めることができる。一方、薄膜トランジスタ１２５では、半導体層１０８の表面粗さを小さく抑えることにより（例えば算術平均粗さＲａ：５ｎｍ以下および／または最大高さＲｚ：５０ｎｍ以下）、ゲート絶縁膜の耐圧特性やゲートバイアスストレスに対する信頼性を高めることができ、電界効果移動度も向上できる。
このように、本実施形態によると、薄膜トランジスタ１２５の半導体層１０８と薄膜ダイオード１２６（特に光センサーＴＦＤ）の半導体層１０９との間で、結晶性を大きく異ならせることなく、表面粗さのみを異ならせることができる。従って、それぞれの素子特性を、それぞれの要求に応じて最適化できる。
半導体層１０８、１０９の表面粗さは特に限定されないが、例えば厚さが５０ｎｍの非晶質ケイ素半導体膜を用いて半導体層１０８、１０９を形成する場合、薄膜トランジスタ１２５の半導体層１０８の算術平均粗さＲａは３〜５ｎｍ、薄膜ダイオード１２６の半導体層１０９の算術平均粗さＲａは６〜１０ｎｍである。また、本実施形態における薄膜トランジスタ１２５の半導体層１０８の最大高さ（ＪＩＳ Ｂ ０６０１−２００１で規定されている最大高さ）Ｒｚは３０〜５０ｎｍ、薄膜ダイオード１２６の半導体層１０９の最大高さＲｚは６０〜１００ｎｍである。半導体層１０８、１０９の表面粗さが上記範囲内のとき、薄膜ダイオード１２６の光感度（明電流値）は、薄膜トランジスタ１２５と同等の表面粗さを有する半導体層を用いて形成された薄膜ダイオードの光感度よりも約１．３倍向上する。
本実施形態では、半導体層１０８、１０９の結晶性は互いに異なっていてもよいし、略同等であってもよい。薄膜トランジスタ１２５の半導体層１０８の結晶性と薄膜ダイオード１２６の半導体層１０９の結晶性とが略同等であれば、半導体層１０８、１０９の結晶状態を別個に制御する必要がないので、製造工程を複雑にすることなく、高信頼性および高性能の半導体装置が得られる。同様に、これらの半導体層１０８、１０９の平均結晶粒径は互いに異なっていてもよいし、略同等であってもよい。
本実施形態の半導体装置は、例えば次のような方法で作製される。
まず、図２（Ａ）に示すように、基板１０１上に遮光層１０２を形成し、続いて、下地膜として、窒化ケイ素膜１０３および酸化ケイ素膜１０４を形成する。この後、非晶質半導体膜（ここでは非晶質ケイ素膜）１０５を形成する。
基板１０１として、低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。
遮光層１０２は、ＴＦＤに対する基板裏面方向からの光を遮ることができるように配置される。遮光層１０２の材料としては、金属膜あるいはケイ素膜等を用いることができる。金属膜を用いる場合は、後の製造工程における熱処理を考慮し、高融点金属であるタンタル（Ｔａ）やタングステン（Ｗ）、モリブデン（Ｍｏ）等が好ましい。本実施形態では、Ｍｏ膜をスパッタリングにより成膜し、パターニングして、遮光層１０２を形成する。遮光層１０２の厚さは２０〜２００ｎｍ、好ましくは３０〜１５０ｎｍである。本実施形態では、例えば１００ｎｍとする。
窒化ケイ素膜１０３および酸化ケイ素膜１０４は、基板１０１からの不純物拡散を防ぐために設けられる。本実施形態では、これらの下地膜１０３、１０４をプラズマＣＶＤ法を用いて形成する。これらの下地膜１０３、１０４の合計厚さは１００〜６００ｎｍ、好ましくは１５０〜４５０ｎｍである。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題はない。
非晶質ケイ素膜１０５は、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成される。本実施形態では、プラズマＣＶＤ法で厚さが５０ｎｍの非晶質ケイ素膜を形成する。下地膜１０３、１０４と非晶質ケイ素膜１０５とを同じ成膜法で形成する場合には、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
次いで、図２（Ｂ）に示すように、非晶質ケイ素膜１０５のうちＴＦＤの活性領域となる領域上のみに酸化物層（ここでは酸化ケイ素層）１０６を形成する。酸化ケイ素層１０６は、基板１０１全面に例えばプラズマＣＶＤ法を用いて酸化ケイ素膜を堆積し、これをパターニングすることによって得られる。ここでは、例えば厚さＤが２０ｎｍの酸化ケイ素層１０６を形成する。
続いて、図２（Ｃ）に示すように、基板１０１の上方から、非晶質ケイ素膜１０５にレーザー光１０７を照射することにより、非晶質ケイ素膜１０５を結晶化させる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）を適用できる。本実施形態では、波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を利用する。レーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行う。このとき、ビームの一部が重なるようにして走査することが好ましい。これにより、非晶質ケイ素膜１０５の任意の一点において、複数回のレーザー照射が行われ、結晶状態の均一性を向上できる。
これにより、非晶質ケイ素膜１０５は瞬間的に溶融し固化する過程で結晶化されて結晶質ケイ素膜となる。結晶質ケイ素膜のうち酸化ケイ素層１０６で覆われた領域１０５ｂでは、酸化ケイ素層１０６で覆われていない領域１０５ａよりも表面粗さが大きくなる。結晶質ケイ素膜の表面には、溶融固化過程で生じたリッジが形成されているが、酸化ケイ素層１０６で覆われた領域１０５ｂのリッジは領域１０５ａのリッジよりも高くなるからである。なお、領域１０５ｂおよび領域１０５ａの結晶性や結晶粒の大きさは略同等である。
レーザー光１０７を照射する前に、酸化ケイ素層１０６で覆われていない領域の自然酸化膜を除去しておくことが好ましい。これにより、領域１０５ａのリッジの増大を抑制でき、表面粗さをより低減できる。また、レーザー光１０７の照射を、窒素等の不活性雰囲気中で行うと、領域１０５ａの表面粗さをより低減できるので好ましい。
次いで、図２（Ｄ）に示すように、酸化ケイ素層１０６を除去した後、結晶質ケイ素膜の不要な領域を除去して素子間分離を行う。これにより、領域１０５ａを用いて後のＴＦＴの活性領域（ソース・ドレイン領域、チャネル領域）となる半導体層１０８を形成し、領域１０５ｂを用いて後のＴＦＤの活性領域（ｎ+型／ｐ+型領域、真性領域）となる半導体層１０９を形成する。
続いて、図３（Ｅ）に示すように、これらの島状半導体層１０８および１０９を覆うゲート絶縁膜１１０を形成した後、ゲート絶縁膜１１０の上に後のＴＦＴのゲート電極１１１を形成する。
ゲート絶縁膜１１０としては、厚さ２０〜１５０ｎｍの酸化ケイ素膜が好ましく、ここでは１００ｎｍの酸化ケイ素膜を用いた。
ゲート電極１１１は、スパッタ法またはＣＶＤ法などを用いてゲート絶縁膜１１０上に導電膜を堆積し、これをパターニングすることによって形成される。導電膜としては、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかが望ましい。また、導電膜の厚さは３００〜６００ｎｍであることが好ましい。本実施形態では、窒素が微量に添加されたタンタル（厚さ：４５０ｎｍ）を用いる。
次に、図３（Ｆ）に示すように、後にＴＦＤの活性領域となる半導体層１０９の一部を覆うように、ゲート絶縁膜１１０上にレジストからなるマスク１１２を形成する。そして、この状態で、基板１０１上方よりｎ型不純物（リン）１１３を全面にイオンドーピングする。リン１１３は、ゲート絶縁膜１１０をスルーして、半導体層１０８、１０９に注入される。この工程により、ＴＦＤの半導体層１０９において、レジストマスク１１２より露出している領域と、ＴＦＴの半導体層１０８において、ゲート電極１１１より露出している領域にリン１１３が注入される。レジストマスク１１２またはゲート電極１１１によって覆われている領域には、リン１１３はドーピングされない。これにより、ＴＦＴの半導体層１０８のうちリン１１３が注入された領域は、後のＴＦＴのソース領域およびドレイン領域１１４となり、ゲート電極１１１にマスクされてリン１１３が注入されない領域は、後にＴＦＴのチャネル領域１１６となる。また、ＴＦＤの半導体層１０９のうちリン１１３が注入された領域は、後のＴＦＤのｎ+型領域１１５となる。
レジストマスク１１２を除去した後、図３（Ｇ）に示すように、後にＴＦＤの活性領域となる半導体層１０９の一部と、後にＴＦＴの活性領域となる半導体層１０８の全体とを覆うように、ゲート絶縁膜１１０上にレジストからなるマスク１１７を形成する。この状態で、基板１０１上方よりｐ型不純物（ボロン）１１８を全面にイオンドーピングする。このときのボロン１１８のイオンドーピングは、ゲート絶縁膜１１０をスルーし、半導体層１０９に注入される。この工程により、ＴＦＤの半導体層１０９において、レジストマスク１１７より露出している領域にボロン１１８が注入される。マスク１１７によって覆われている領域には、ボロン１１８はドーピングされない。これにより、ＴＦＤの半導体層１０９のうちボロン１１８が注入された領域は、後のＴＦＤのｐ+型領域１１９となり、ボロンもリンも注入されなかった領域が、後の真性領域１２０となる。
レジストマスク１１７を除去した後、不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。この熱処理により、ＴＦＴのソース・ドレイン領域１１４やＴＦＤのｎ+型領域１１５及びｐ+型領域１１９では、ドーピング時に生じた結晶欠陥等のドーピングダメージを回復させ、それぞれにドーピングされたリンとボロンが活性化される。この熱処理は、一般的な加熱炉を用いてもよいが、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いて行うことが好ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のものが適している。
続いて、図３（Ｈ）に示すように、層間絶縁膜として、窒化ケイ素膜１２１と酸化ケイ素膜１２２とをこの順で形成する。必要に応じて、半導体層１０８、１０９を水素化するための熱処理、例えば１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０〜４５０℃のアニールを行ってもよい。この後、層間絶縁膜１２１、１２２にコンタクトホールを形成する。次いで、層間絶縁膜１２２上およびコンタクトホール内部に金属材料からなる膜（例えば窒化チタンとアルミニウムとの二層膜）を堆積し、パターニングすることによりＴＦＴの電極・配線１２３とＴＦＤ電極・配線１２４とを形成する。このようにして、薄膜トランジスタ１２５と薄膜ダイオード１２６とが得られる。なお、これらを保護する目的で、薄膜トランジスタ１２５と薄膜ダイオード１２６上に窒化ケイ素膜などからなる保護膜を設けてもよい。
上記方法によると、製造工程を複雑化することなく、表面粗さの異なる半導体層１０８、１０９を形成できる。
上記方法において、図２（Ｂ）に示す工程で形成される酸化物層（ここでは酸化ケイ素層１０６）の厚さＤ（ｎｍ）は、酸化物層の屈折率をｎ、レーザー光の波長をλ（ｎｍ）とすると、Ｄ≦λ／（４×ｎ）×０．５を満足するように設定されていることが好ましい。これにより、酸化物層の反射防止効果を抑えて、酸化物層で覆われた領域１０５ｂと酸化物層で覆われていない領域１０５ａとの結晶性の差を小さく抑えることができる。すなわち、これらの領域１０５ａ、１０５ｂの結晶状態は略同等とし、主に表面粗さのみを異ならせることが可能になる。本実施形態で用いた酸化ケイ素膜の屈折率ｎは１．４６であり、レーザー光の波長λは３０８ｎｍなので、酸化ケイ素層１０６の厚さＤは２６ｎｍ以下であることが好ましい。一方、酸化物層が薄すぎると、酸化物層で覆われた領域１０５ｂの表面粗さを十分に増大できないおそれがあるので、酸化物層の厚さＤは３ｎｍ以上であることが好ましい。
また、上記方法では、酸化物層として酸化ケイ素層１０６を形成しているが、酸化ケイ素層１０６の代わりに、酸化窒化ケイ素層などの他の酸化物からなる層を用いても同様の効果が得られる。
（第２実施形態）
以下、図面を参照しながら、本発明による第２実施形態を説明する。本実施形態の半導体装置の製造方法は、非晶質半導体膜を結晶化する際に触媒元素を用いる点、および、結晶化後に触媒元素をゲッタリングする工程を有する点で第１実施形態の製造方法と異なっている。
まず、図４（Ａ）に示すように、基板２０１上に遮光層２０２、窒化ケイ素膜２０３、酸化ケイ素膜２０４および非晶質半導体膜（非晶質ケイ素膜）２０５をこの順で形成する。形成方法は、図２（Ａ）を参照しながら前述した方法と同様である。次いで、非晶質ケイ素膜２０５の表面に触媒元素２０６を添加する。
触媒元素２０６の添加は、例えば非晶質ケイ素膜２０５に対して、重量換算で例えば５ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布することによって行う。触媒元素２０６としては、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素を用いてもよい。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、ドープする触媒元素２０６の量は極微量であり、非晶質ケイ素膜２０５の表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０12ａｔｏｍｓ／ｃｍ2程度である。本工程に先立って、スピン塗布時の非晶質ケイ素膜２０５表面の濡れ性向上のため、オゾン水等で非晶質ケイ素膜２０５表面をわずかに酸化させてもよい。
なお、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素２０６からなる薄膜（本実施形態の場合はニッケル膜）を非晶質ケイ素膜２０５上に形成してもよい。
続いて、図４（Ｂ）に示すように、非晶質ケイ素膜２０５の加熱処理を行い、触媒元素２０６を核として非晶質ケイ素膜２０５を固相結晶成長させる。これにより、第１の結晶質ケイ素膜２０５ａを得る。
加熱処理は、不活性雰囲気下、例えば窒素雰囲気にて、５５０〜６２０℃の温度で３０分〜４時間行うことが好ましい。本実施形態では、一例として５９０℃にて１時間の加熱処理を行った。この加熱処理において、非晶質ケイ素膜２０５の表面に添加されたニッケル２０６が非晶質ケイ素膜２０５中に拡散すると共に、シリサイド化が起こり、それを核として非晶質ケイ素膜２０５の結晶化が進行する。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
続いて、図４（Ｃ）に示すように、第１の結晶質ケイ素膜２０５ａのうちＴＦＤの活性領域となる部分上のみに酸化ケイ素層２０７を形成する。酸化ケイ素層２０７の形成方法は、図２（Ｂ）を参照しながら前述した方法と同様である。ここでは、酸化ケイ素層２０７の厚さＤを１５ｎｍとする。
次いで、図４（Ｄ）に示すように、第１の結晶質ケイ素膜２０５ａにレーザー光２０８を照射する。ここでは、波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を用い、第１実施形態におけるレーザー照射（図２（Ｃ））と同様の方法で行う。これにより、第１の結晶質ケイ素膜２０５ａは再結晶化され、より高品質な第２の結晶質ケイ素膜となる。このとき、第２の結晶質ケイ素膜のうち酸化ケイ素層２０７で覆われた領域２０５ｃでは、酸化ケイ素層２０７で覆われていない領域２０５ｂよりも表面粗さが大きくなる。
なお、第１の結晶質ケイ素膜２０５ａのうち酸化ケイ素層２０７で覆われていない部分上に少しでも酸化膜が存在すると、レーザー光２０８の照射により、領域２０５ｂの表面粗さが大きくなってしまう。そこで、レーザー光２０８を照射する前に、酸化ケイ素層２０７で覆われていない部分上の自然酸化膜を除去しておくことが好ましい。これにより、領域２０５ｂの表面粗さがレーザー照射によって増大することを抑制できる。また、レーザー光２０８の照射を窒素等の不活性雰囲気中で行うと、領域２０５ｂの表面粗さをより低減できるので好ましい。また、このときのレーザー光２０８の照射エネルギー密度は、第１の結晶質ケイ素膜２０５ａ（図４（Ｂ））の結晶状態がリセットされない範囲に設定されることが好ましい。これにより、レーザー光２０８は第１の結晶質ケイ素膜２０５ａに残留する非晶質領域や結晶欠陥のみに効果的に作用し、それらの結晶性を高めることができる。従って、結晶性に優れた均質な第２の結晶質ケイ素膜が得られる。
次いで、図５（Ｅ）に示すように、酸化ケイ素層２０７を除去した後、第２の結晶質ケイ素膜のうち領域２０５ｂを用いて後のＴＦＴの活性領域となる半導体層２０９を形成し、領域２０５ｃを用いて後のＴＦＤの活性領域となる半導体層２１０を形成する。
この後、図５（Ｆ）に示すように、半導体層２０９、２１０上にゲート絶縁膜２１１を形成した後、半導体層２０９の一部と重なるように、ＴＦＴのゲート電極２１２を形成する。ゲート絶縁膜２１１およびゲート電極２１２の形成方法は、図３（Ｅ）を参照しながら前述した方法と同様である。
続いて、図５（Ｇ）に示すように、ゲート絶縁膜２１１上に、半導体層２１０の一部と重なるようにフォトレジストによるマスク２１３を形成する。この状態で、半導体層２０９、２１０にｎ型不純物（ここではリン）２１４をドーピングする。ドーピング方法および条件は、図３（Ｆ）を参照しながら前述した方法および条件と同じである。これにより、半導体層２０９のうちゲート電極２１２と重なっていない部分にソース・ドレイン領域２１５が形成される。ゲート電極２１２と重なっていてリン２１４が注入されなかった領域はチャネル領域２１７となる。また、半導体層２１０のうちマスク２１３で覆われていない部分にはｎ型領域２１６が形成される。
この後、マスク２１３を除去し、図６（Ｈ）に示すように、新たに、半導体層２０９の全体と半導体層２１０の一部を覆うマスク２１８を形成する。この状態で、半導体層２１０に対してｐ型不純物（ホウ素）２１９をドーピングする。ドーピング方法および条件は、図３（Ｇ）を参照しながら前述した方法および条件と同じである。これにより、半導体層２１０のうちマスク２１８で覆われていない部分にｐ型領域２２０が形成され、ホウ素もリンも注入されなかった領域は真性領域２２１となる。
次いで、マスク２１８を除去し、熱処理を行う。この熱処理により、半導体層２０９、２１０のうち不純物（リン、ホウ素）が注入された領域を活性化させるとともに、図６（Ｉ）に示すように、チャネル領域２１７および真性領域２２１に存在する触媒元素（ニッケル）を、矢印２２２に沿って、それぞれ、ゲッタリング作用を有するリンを含むソース・ドレイン領域２１５およびｎ型領域２１６へ移動させる（ゲッタリング）。従って、半導体層２０９のチャネル領域２１７および半導体層２１０の真性領域２２１におけるニッケル濃度は、それぞれ、ソース・ドレイン領域２１５およびｎ型領域２１６のニッケル濃度よりも低くなる。
上記熱処理として、基板を一枚毎に高温雰囲気に移動し高温の窒素ガスを吹き付けることで高速昇降温を行う方式のＲＴＡ処理を行うことが好ましい。処理条件としては、２００℃／分を超える昇降温速度で昇降温を行い、例えば６５０℃で１０分の加熱処理を行なった。なお、上記方式以外に、一般的な拡散炉（ファーネス炉）やランプ加熱方式のＲＴＡを用いてもよい。
次いで、図６（Ｊ）に示すように、層間絶縁膜として、プラズマＣＶＤ法を用いて窒化ケイ素膜２２３および酸化ケイ素膜２２４をこの順で形成する。ここで、必要に応じて、３００〜５００℃で３０分〜４時間程度の熱処理を行い、半導体層を水素化する工程を行ってもよい。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。例えば水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。あるいは、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。この後、図３（Ｈ）を参照しながら前述したように、層間絶縁膜２２３、２２４にコンタクトホールを形成し、電極・配線２２５、２２６を形成する。このようにして、薄膜トランジスタ２２７と薄膜ダイオード２２８とを得る。必要に応じて、薄膜トランジスタ２２７および薄膜ダイオード２２８上に保護膜を設けてもよい。
本実施形態でも、前述の実施形態と同様に、酸化ケイ素層２０７の厚さＤ（ｎｍ）は、酸化ケイ素層２０７の屈折率をｎ、レーザー光の波長をλ（ｎｍ）とすると、Ｄ≦λ／（４×ｎ）×０．５を満足するように設定されていることが好ましい。これにより、結晶質ケイ素膜の領域２０５ｂ、２０５ｃの結晶状態を略同等に保ちつつ、表面粗さのみを異ならせることが可能になる。本実施形態で用いた酸化ケイ素膜の屈折率ｎは１．４６であり、レーザー光の波長λは３０８ｎｍなので、酸化ケイ素層２０７の厚さＤは２６ｎｍ以下であることが好ましい。
本実施形態の半導体装置は、上記方法で形成されているので、薄膜ダイオード２２８の半導体層２１０の表面粗さを薄膜トランジスタ２２７の半導体層２０９の表面粗さよりも大きくすることができる。従って、例えば光センサーＴＦＤとして使用される薄膜ダイオード２２８では、半導体層２１０の表面による反射が抑制され、光に対する感度が高まる。その結果、明電流が増加し、ＳＮ比である明暗比が向上する。一方、薄膜トランジスタ２２７の半導体層２０９の表面粗さは小さく抑えられているので、ゲート絶縁膜の耐圧特性やゲートバイアスストレスに対する信頼性を高めることができ、電界効果移動度も向上できる。このように、薄膜トランジスタ２２７の半導体層２０９および薄膜ダイオード２２８の半導体層２１０の結晶性を大きく異ならせることなく、表面粗さのみを異ならせることによって、それぞれの素子特性を最適化することができる。
さらに、本実施形態では、半導体層２０９、２１０は触媒元素を利用して結晶化された結晶質半導体層である。このため、第１実施形態の半導体装置よりもトランジスタ特性を高めることができる。従って、薄膜ダイオード２２８を用いて回路を形成する場合には、回路部の集積化およびコンパクト化を実現できる。また、表示装置において、薄膜ダイオード２２８を画素用のスイッチング素子として使用する場合には、画素部の開口率を改善できる。
（第３実施形態）
以下、図面を参照しながら、本発明による半導体装置の第３実施形態を説明する。本実施形態の半導体装置は、第１実施形態の半導体装置（図１）と同様の構成を有する。ただし、遮光層のパターンを利用して製造プロセスをより簡略化している点で第１実施形態と異なっている。
まず、図７（Ａ）に示すように、基板３０１上に遮光層３０２をパターン形成し、下地膜として窒化ケイ素膜３０３と酸化ケイ素膜３０４とを形成する。続いて、非晶質ケイ素膜３０５を形成する。形成方法は、図２（Ａ）を参照しながら前述した方法と同様である。
続いて、図７（Ｂ）に示すように、非晶質ケイ素膜３０５の上に、例えばプラズマＣＶＤ法を用いて酸化ケイ素膜（厚さ：２０ｎｍ）３０６を堆積した後、フォトレジスト３０７を塗布する。次いで、フォトレジスト３０７に対して、基板３０１の裏面側から露光３０８を行う。このとき、フォトレジスト３０７のうち遮光層３０２と重なる部分は露光されない。
露光後、フォトレジスト３０７を現像すると、図７（Ｃ）に示すように、遮光層３０２と同一のパターンを有するレジストマスク３０９が得られる。
続いて、図８（Ｄ）に示すように、レジストマスク３０９を用いて酸化ケイ素膜３０６のパターニングを行うことにより、遮光層３０２と同一のパターンを有する島状の酸化ケイ素層３１０が得られる。この後、レジストマスク３０９を除去する。
次いで、図８（Ｅ）に示すように、酸化ケイ素層３１０の上方からレーザー光３１１を照射する。このときのレーザー光３１１としては、波長３０８ｎｍのＸｅＣｌエキシマレーザー光を利用する。また、レーザー光３１１のビームサイズは、基板３０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行う。これにより、非晶質ケイ素膜３０５は結晶化され、結晶質ケイ素膜が得られる。結晶質ケイ素膜のうち酸化ケイ素層３１０で覆われた領域３０５ｂでは、酸化ケイ素層３１０で覆われていない領域３０５ａよりも表面粗さが大きくなる。なお、領域３０５ｂおよび領域３０５ａの結晶性や結晶粒の大きさは略同等である。
前述の実施形態と同様に、レーザー光３１１を照射する前に、非晶質ケイ素膜３０５のうち酸化ケイ素層３１０で覆われていない領域上の自然酸化膜を除去しておくことが好ましい。また、レーザー光３１１の照射は、窒素等の不活性雰囲気中で行うことが好ましい。これにより、領域３０５ａの表面粗さをより低減することができる。
続いて、酸化ケイ素層３１０を除去した後、図８（Ｆ）に示すように、結晶質ケイ素膜の領域３０５ａを用いて後のＴＦＴの活性領域となる半導体層３１２を形成し、領域３０５ｂを用いて後のＴＦＤの活性領域となる半導体層３１３を形成する。
図示しないが、この後、第１実施形態の図３（Ｅ）〜図３（Ｈ）を参照しながら前述した方法と同様の方法で、半導体層３１２、３１３を用いて、それぞれＴＦＴおよびＴＦＤを作製する。
本実施形態によると、第１実施形態と同様の効果が得られる。また、結晶質ケイ素膜の表面粗さを部分的に異ならせるために利用する酸化膜（酸化ケイ素膜）３０６のパターニングを、遮光層３０２のパターンを利用して裏面露光により行うので、製造工程を短縮できる。具体的には、第１実施形態の方法よりもフォトマスクの使用枚数を１枚減らすことができる。従って、従来のプロセスと比べて、製造工程を大幅に増加することなく、本発明の効果が得られる。
（第４実施形態）
以下、本発明による第４実施形態を説明する。本実施形態の半導体装置の製造方法は、レーザー照射により非晶質半導体膜全体を結晶化させた後、得られた結晶質半導体膜のうちＴＦＴの活性領域となる部分の表面のみを平坦化する点で、第１実施形態の製造方法と異なっている。
本実施形態では、まず、１回目のレーザー照射によって、非晶質ケイ素膜を全面的に一旦結晶化させて結晶質ケイ素膜を形成する。この時点では、結晶質ケイ素膜の表面全体に亘って略均一にリッジが存在する。続いて、結晶質ケイ素膜のうちＴＦＤの活性領域となる部分上に酸化物層を設け、ＴＦＴの活性領域となる部分の表面のみにレーザー光を照射（２回目のレーザー照射）する。これにより、結晶質ケイ素膜のうちレーザー光によって照射された部分の表面が平坦化される。２回目のレーザー照射工程は、照射前の結晶状態を維持した状態で行われることが好ましい。これにより、ＴＦＴおよびＴＦＤの半導体層の結晶性を略同等に制御しつつ、これらの半導体層の表面粗さのみを異ならせることが可能になる。また、２回目のレーザー照射によって結晶質ケイ素膜の表面を平坦化するので、第１実施形態におけるＴＦＴの半導体層よりも表面粗さの小さい半導体層を形成できる。従って、ＴＦＴの電界効果移動度をさらに向上でき、かつ、信頼性も高めることができる。
本実施形態の製造方法の一例を、図面を参照しながら具体的に説明する。
まず、図９（Ａ）に示すように、基板４０１上に、遮光層４０２を形成した後、下地膜として窒化ケイ素膜４０３および酸化ケイ素膜４０４を形成する。続いて、非晶質半導体膜（ここでは非晶質ケイ素膜）４０５を形成する。形成方法は、図２（Ａ）を参照しながら前述した方法と同様である。
次いで、基板４０１の上方から、レーザー光４０６を照射して、非晶質ケイ素膜４０５を結晶化し、結晶質ケイ素膜４０５ａを得る（１回目のレーザー照射）。図示するように、結晶質ケイ素膜４０５ａの表面には、非晶質ケイ素膜４０５が溶融固化する過程で生じたリッジが存在する。
レーザー光４０６を照射する前に、非晶質ケイ素膜４０５の表面をオゾン水等で薄膜酸化することが好ましい。これにより、表面粗さがより大きく、かつ、結晶性が良好な（例えば結晶粒径が大きい）結晶質ケイ素膜４０５ａを得ることができる。薄膜酸化処理は、オゾン水を用いて非晶質ケイ素膜４０５の表面を洗浄する程度でもよい。また、レーザー光４０６の照射は、酸素を含む雰囲気で行うことが好ましい、これにより、結晶質半導体膜４０５ａの結晶性をより高める（結晶粒径をより大きくする）ことができる。
続いて、図９（Ｃ）に示すように、結晶質ケイ素膜４０５ａのうちＴＦＤの活性領域となる部分上に島状の酸化物層（酸化ケイ素層）４０７を形成する。酸化ケイ素層４０７の形成は、図２（Ｂ）を参照しながら前述した方法と同様の方法で、酸化ケイ素膜を堆積し、これをパターニングすることによって行う。なお、酸化ケイ素膜のパターニングは、図７（Ｂ）〜図８（Ｄ）を参照しながら前述した方法と同様に、遮光層４０２のパターンを利用した自己整合プロセスによって行ってもよい。酸化ケイ素層４０７の厚さは例えば２０ｎｍとする。
この状態で、基板４０１の上方から、結晶質ケイ素膜４０５ａにレーザー光４０８を照射する（２回目のレーザー照射）。これにより、結晶質ケイ素膜４０５ａのうち酸化ケイ素層４０７で覆われていない領域４０５ｂは、表面粗さが低減され、平坦化される。一方、酸化ケイ素層４０７で覆われた領域４０５ｃでは、１回目のレーザー照射後の表面粗さが維持される。あるいは、レーザー光４０８の照射エネルギーによっては、酸化ケイ素層４０７は、第１実施形態における酸化物層と同様の効果を発揮するため、領域４０５ｃの表面粗さをさらに増大させることができる。
本実施形態では、レーザー光４０８として、波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を利用する。また、レーザー光４０８のビームサイズは、基板４０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面を照射する。また、本工程における平坦化を目的とするレーザー光４０８の照射エネルギーは、結晶化を行うための１回目のレーザー照射の際の照射エネルギーと同等か、それよりも大きくなるように設定される。これよりも低いと、十分な平坦化効果が得られない。しかし、逆に高すぎると、１回目のレーザー照射により得られた結晶性がリセットされるため、１回目のレーザー照射の際の照射エネルギーに対して、＋０ｍＪ／ｃｍ2〜＋３０ｍＪ／ｃｍ2であることが好ましい。
なお、前述の実施形態と同様に、酸化ケイ素層４０７の厚さＤ（ｎｍ）は、酸化ケイ素層４０７の屈折率をｎ、レーザー光の波長をλ（ｎｍ）とすると、Ｄ≦λ／（４×ｎ）×０．５を満足するように設定されていることが好ましい。これにより、酸化ケイ素層４０７の反射防止効果を抑え、２回目のレーザー照射による結晶性への影響を小さく抑えることができる。その結果、結晶質ケイ素膜の領域４０５ｂ、４０５ｃの結晶状態を略同等に保ちつつ、表面粗さのみを異ならせることが可能になる。本実施形態で用いた酸化ケイ素膜の屈折率ｎは１．４６であり、レーザー光の波長λは３０８ｎｍなので、厚さＤは２６ｎｍ以下であることが好ましい。
２回目のレーザー光４０８を照射する前に、結晶質ケイ素膜４０５ａのうち酸化ケイ素層４０７で覆われていない領域上の自然酸化膜を除去しておくことが好ましい。これにより、領域４０５ｂの表面粗さをより低減できる。また、２回目のレーザー光４０８の照射を、窒素等の不活性雰囲気中で行うと、領域４０５ｂの表面粗さをより低減できるので好ましい。
さらに、このときのレーザー光４０８のエネルギー密度は、結晶質ケイ素膜４０５ａの結晶状態が完全にリセットされない範囲に設定されることが好ましい。これにより、領域４０５ｂおよび領域４０５ｃの結晶性を略同等に、かつ、より高くできる。
次いで、酸化ケイ素層４０７を除去した後、図９（Ｄ）に示すように、結晶質ケイ素膜を島状分離し、領域４０５ｂを用いて後のＴＦＴの活性領域となる半導体層４０９を形成し、領域４０５ｃを用いて後のＴＦＤの活性領域となる半導体層４１０を形成する。
この後、図示しないが、第１実施形態の図３（Ｅ）〜図３（Ｈ）を参照しながら前述した方法と同様の方法で、半導体層４０９、４１０とを用いて、それぞれＴＦＴおよびＴＦＤ（光センサーＴＦＤ）を作製する。
本実施形態によると、第１実施形態と同様の効果が得られる。すなわち、光センサーＴＦＤでは、半導体層４１０の表面による反射が抑制され、光に対する感度が高まる。その結果、明電流が増加し、ＳＮ比である明暗比が向上する。ＴＦＴでは、半導体層４０９の表面が平坦化されているので、ゲート絶縁膜の耐圧特性やゲートバイアスストレスに対する信頼性を高めることができ、電界効果移動度も向上できる。従って、ＴＦＴおよびＴＦＤの素子特性をそれぞれの要求に応じて最適化できる。
また、本実施形態では、第１実施形態と異なり、一旦、表面粗さが大きく、かつ、結晶性に優れた結晶質ケイ素膜４０５ａを形成した後、必要な部分だけを平坦化する。この方法によると、１回目のレーザー照射によって基板４０１全面にわたって均一かつ高い結晶性を有する結晶質ケイ素膜４０５ａを形成し、この結晶質ケイ素膜４０５ａを用いてＴＦＴおよびＴＦＤの半導体層４０９、４１０を得る。従って、これらの半導体層４０９、４１０の結晶性を略同等に制御できる。さらに、結晶性および表面粗さの２つのパラメータを、プロセス的に別々の工程で制御することができるので、工程制御や品質管理を行いやすいという利点もある。
このように、ＴＦＴおよびＴＦＤの半導体層４０９、４１０の結晶状態を略同等に制御しつつ、表面粗さのみを異ならせることができるので、ＴＦＴおよびＴＦＤの素子特性をそれぞれに要求される特性にさらに近づけることが可能になる。
半導体層４０９、４１０の表面粗さは特に限定されないが、例えば厚さが５０ｎｍの非晶質ケイ素膜を用いる場合、ＴＦＴの活性領域となる半導体層４０９の算術平均粗さＲａは１〜３ｎｍ、最大高さＲｚは１０〜２０ｎｍ、ＴＦＤの活性領域となる半導体層４１０の算術平均粗さＲａは６〜１０ｎｍ、最大高さＲｚは６０〜１００ｎｍである。半導体層４０９、４１０の表面粗さが上記範囲内のとき、半導体層４１０を用いて形成されたＴＦＤの光感度（明電流値）は、ＴＦＴと同等の表面粗さを有する半導体層を用いて形成された薄膜ダイオードの光感度よりも約１．５倍向上する。
（第５実施形態）
以下、本発明による第５実施形態を説明する。本実施形態の半導体装置の製造方法は、触媒元素を用いて結晶化させた結晶質半導体膜全体にレーザー光を照射して再結晶化させる点、および、再結晶化後の結晶質半導体膜のうちＴＦＴの活性領域となる部分の表面のみを平坦化する点で、第２実施形態の製造方法と異なっている。
本実施形態では、非晶質ケイ素膜に触媒元素を用いて固相結晶化を行い、第１の結晶質ケイ素膜を得た後、レーザー光を照射し（１回目のレーザー照射）、第１の結晶質ケイ素膜の全体を一旦再結晶化させる。得られた第２の結晶質ケイ素膜は略均一な結晶性を有し、かつ、その表面全体に亘ってリッジが形成されている。この後、第２の結晶質ケイ素膜のうちＴＦＴの活性領域となる部分の表面のみにレーザー光を照射して平坦化する（２回目のレーザー照射）。２回目のレーザー照射工程は、照射前の結晶状態を維持した状態で行われることが好ましい。これにより、ＴＦＴおよびＴＦＤの半導体層の結晶性を略同等に制御しつつ、これらの半導体層の表面粗さのみを異ならせることが可能になる。また、２回目のレーザー照射によって結晶質ケイ素膜の表面を平坦化するので、第２実施形態におけるＴＦＴの半導体層よりも表面粗さの小さい半導体層を形成できる。従って、ＴＦＴの電界効果移動度をさらに向上でき、かつ、信頼性も高めることができる。
本実施形態の製造方法の一例を、図面を参照しながら具体的に説明する。
まず、図１０（Ａ）に示すように、基板５０１上に遮光層５０２をパターン形成した後、下地膜として、窒化ケイ素膜５０３および酸化ケイ素膜５０４を形成する。次いで、非晶質半導体膜（非晶質ケイ素膜）５０５を形成し、その表面に触媒元素（ここではニッケル）５０６を添加する。遮光層５０２、下地膜５０３、５０４、非晶質ケイ素膜５０５の形成方法、およびニッケル５０６の添加方法は、図４（Ａ）を参照しながら前述した方法と同様である。
次いで、図１０（Ｂ）に示すように、非晶質ケイ素膜５０５に対して加熱処理を行い、ニッケル５０６を核として固相結晶成長させる。加熱処理は、図４（Ｂ）を参照しながら前述した方法と同様の方法で行う。これにより、第１の結晶質ケイ素膜５０５ａを得る。
続いて、図１０（Ｃ）に示すように、基板５０１の上方から、第１の結晶質ケイ素膜５０５ａにレーザー光５０７を照射する（１回目のレーザー照射）。これにより、第１の結晶質ケイ素膜５０５ａは再結晶化され、より高品質な第２の結晶質ケイ素膜５０５ｂとなる。第２の結晶質ケイ素膜５０５ｂの表面全体にはリッジ状の凹凸が存在する。レーザー光５０７としては、例えば波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を用いることができる。レーザー光５０７のビームサイズは、基板５０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことにより、基板全面の再結晶化を行うことができる。
レーザー光５０７を照射する前に、結晶質ケイ素膜５０５ａの表面をオゾン水等で薄膜酸化することが好ましい。これにより、表面粗さが大きく、かつ、より高い結晶性を有する（例えば結晶粒径が大きい）結晶質ケイ素膜５０５ｂを得ることができる。薄膜酸化処理は、オゾン水を用いて結晶質ケイ素膜５０５ａの表面を洗浄する程度でもよい。また、レーザー光５０７の照射は、酸素を含む雰囲気中で行うことが好ましい、これにより、結晶質半導体膜５０５ｂの結晶性をより高める（結晶粒径をより大きくする）ことができる。
この後、図１１（Ｄ）に示すように、第２の結晶質ケイ素膜５０５ｂのうちＴＦＤの活性領域となる領域上に島状の酸化物層（ここでは酸化ケイ素層）５０８を形成する。酸化ケイ素層５０８の厚さＤは２０ｎｍとする。酸化ケイ素層５０８の形成は、図２（Ｂ）を参照しながら前述した方法と同様の方法で、酸化ケイ素膜を堆積し、これをパターニングすることによって行う。なお、酸化ケイ素膜のパターニングは、図７（Ｂ）〜図８（Ｄ）を参照しながら前述した方法と同様に、遮光層５０２のパターンを利用した自己整合プロセスによって行ってもよい。
この状態で、基板５０１の上方から、結晶質ケイ素膜５０５ｂにレーザー光５０９を照射する（２回目のレーザー照射）。これにより、結晶質ケイ素膜５０５ｂのうち酸化ケイ素層５０８で覆われていない領域５０５ｃでは、表面粗さが低減され、平坦化される。一方、酸化ケイ素層５０８で覆われた領域５０５ｄでは、１回目のレーザー照射後の表面粗さが維持されるか、あるいは、レーザー光５０９の照射エネルギーによっては、表面粗さがさらに大きくなる。
本工程における平坦化を目的とするレーザー光５０９の照射エネルギーは、１回目のレーザー照射の際の照射エネルギーと同等か、それよりも大きくなるように設定される。これよりも低いと、十分な平坦化効果が得られない。しかし、逆に高すぎると、１回目のレーザー照射により得られた結晶性がリセットされるため、１回目のレーザー照射の際の照射エネルギーに対して、＋０ｍＪ／ｃｍ2〜＋３０ｍＪ／ｃｍ2であることが好ましい。
本実施形態では、レーザー光５０９として、波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を利用する。また、レーザー光５０９のビームサイズは、基板５０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面を照射する。
なお、前述の実施形態と同様に、酸化ケイ素層５０８の厚さＤ（ｎｍ）、酸化ケイ素層５０８の屈折率ｎおよびレーザー光の波長λ（ｎｍ）がＤ≦λ／（４×ｎ）×０．５を満足するように、厚さＤを設定することが好ましい。これにより、酸化ケイ素層５０８の反射防止効果を抑え、２回目のレーザー照射による結晶性への影響を小さく抑えることができる。その結果、結晶質ケイ素膜の領域５０５ｃ、５０５ｄの結晶状態を略同等に保ちつつ、表面粗さのみを異ならせることが可能になる。本実施形態で用いた酸化ケイ素膜の屈折率ｎは１．４６であり、レーザー光の波長λは３０８ｎｍなので、厚さＤは２６ｎｍ以下であることが好ましい。
２回目のレーザー光５０９を照射する前に、結晶質ケイ素膜５０５ｂのうち酸化ケイ素層５０８で覆われていない領域上の自然酸化膜を除去しておくことが好ましい。これにより、領域５０５ｃの表面粗さをより低減できる。また、２回目のレーザー光５０９の照射を、窒素等の不活性雰囲気中で行うと、領域５０５ｃの表面粗さをより低減できるので好ましい。
さらに、このときのレーザー光５０９のエネルギー密度は、結晶質ケイ素膜５０５ｂの結晶状態が完全にリセットされない範囲に設定されることが好ましい。これにより、領域５０５ｃおよび領域５０５ｄの結晶性を略同等に、かつ、より高くできる。
酸化ケイ素層５０８を除去した後、図１１（Ｅ）に示すように、結晶質ケイ素膜を島状分離し、領域５０５ｃを用いて後のＴＦＴの活性領域となる半導体層５１０を形成し、領域５０５ｄを用いて後のＴＦＤの活性領域となる半導体層５１１を形成する。
この後、図示しないが、第２実施形態における図５（Ｆ）〜図６（Ｊ）を参照しながら前述した方法と同様の方法で、半導体層５１０、５１１とを用いて、それぞれＴＦＴおよびＴＦＤ（光センサーＴＦＤ）を作製する。
本実施形態によると、第２実施形態と同様の効果が得られる。すなわち、光センサーＴＦＤでは、半導体層５１１の表面による反射が抑制され、光に対する感度が高まる。その結果、明電流が増加し、ＳＮ比である明暗比が向上する。ＴＦＴでは、半導体層５１０の表面が平坦化されているので、ゲート絶縁膜の耐圧特性やゲートバイアスストレスに対する信頼性を高めることができ、電界効果移動度も向上できる。従って、ＴＦＴおよびＴＦＤの素子特性をそれぞれの要求に応じて最適化できる。さらに、半導体層５１０、５１１は触媒元素を利用して結晶化された結晶質半導体層である。このため、第１実施形態の半導体装置よりもトランジスタ特性を高めることができる。従って、本実施形態におけるＴＦＴを用いて回路を形成する場合には、回路部の集積化およびコンパクト化を実現できる。また、表示装置において、本実施形態におけるＴＦＴを画素用のスイッチング素子として使用する場合には、画素部の開口率を改善できる。
また、本実施形態では、第２実施形態と異なり、一旦、リッジによる表面粗さが大きく、かつ、結晶性に優れた結晶質ケイ素膜５０５ｂを形成した後、必要な部分だけを平坦化する。この方法によると、１回目のレーザー照射によって基板５０１全面にわたって均一な結晶性を有する結晶質ケイ素膜５０５ｂを形成し、この結晶質ケイ素膜５０５ｂを用いてＴＦＴおよびＴＦＤの半導体層５１０、５１１を得る。従って、これらの半導体層５１０、５１１の結晶性を略同等に制御できる。さらに、結晶性および表面粗さの２つのパラメータを、プロセス的に別々の工程で制御することができるので、工程制御や品質管理を行いやすいという利点もある。
このように、ＴＦＴおよびＴＦＤの半導体層５１０、５１１の結晶状態を略同等に制御しつつ、表面粗さのみを異ならせることができるので、ＴＦＴおよびＴＦＤの素子特性をそれぞれに要求される特性にさらに近づけることが可能になる。
（第６実施形態）
以下、本発明による半導体装置の第６実施形態を説明する。前述の第１〜第５実施形態では、本発明の基本形態をわかりやすく説明するために、Ｎチャネル型ＴＦＴと光センサーＴＦＤとを同一基板上に形成する方法を例に、最もシンプルな構造の半導体装置の製造方法を説明した。ここでは、導電型や構成の異なる複数のＴＦＴやＴＦＤを同一基板上に備え、光センサー部と表示部とを有する電子機器に適用可能な半導体装置の製造方法を説明する。
本実施形態の半導体装置は、光センサー機能を有する表示装置のアクティブマトリクス基板であり、複数のＴＦＴを含む回路部と、複数の画素を含む画素部（表示領域ともいう）と、光センサーＴＦＤを含む光センサー部とを同一基板上に備える。
回路部は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを含む。本実施形態では、Ｎチャネル型ＴＦＴとして、ホットキャリア劣化に対する信頼性の高いＧＯＬＤ（Ｇａｔｅ ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造のＴＦＴを用いる。Ｐチャネル型ＴＦＴとしては、ＬＤＤ領域を有さない、いわゆるシングルドレイン構造のＴＦＴを用いる。
画素部は、各画素に設けられ、スイッチング素子として機能するＴＦＴ（画素ＴＦＴ）とそれに接続された補助容量とを含む。画素ＴＦＴとしては、オフ電流を低減するために、ゲート電極よりもソース・ドレイン領域側にオフセットして設けられたＬＤＤ領域を有するＬＤＤ構造のＴＦＴを用いる。また、ソース・ドレイン間に加わる電圧を分散させ、オフ電流をより効果的に抑制するためには、１つの半導体層に対して、２つのゲート電極を直列に配置する構造（デュアルゲート構造）を有することが好ましい。
本実施形態では、同一の非晶質半導体膜を結晶化して得られた結晶質半導体膜を用いて、上記のＴＦＴおよびＴＦＤの半導体層（活性領域）を形成している。また、非晶質半導体膜の結晶化工程あるいは結晶質半導体膜の平坦化工程において、結晶質半導体膜のうち光センサーＴＦＤの半導体層となる領域の表面粗さを他の領域よりも大きくする。従って、Ｎチャネル型ＴＦＴの半導体層、Ｐチャネル型ＴＦＴの半導体層、画素ＴＦＴの半導体層及び補助容量部の下部電極となる半導体層の表面粗さは、何れも光センサーＴＦＤの半導体層の表面粗さよりも小さい。
表面粗さの異なる半導体層の形成には、前述の第１〜第５実施形態の方法の何れかを適用することができる。以下、一例として、第４実施形態の方法（図９）を適用して上記半導体装置を製造する方法を具体的に説明する。
まず、図１２（Ａ）に示すように、基板６０１上に遮光層６０２をパターン形成した後、下地膜として、窒化ケイ素膜６０３と酸化ケイ素膜６０４とを形成する。次いで、非晶質半導体膜（非晶質ケイ素膜）６０５を形成する。これらの膜の形成方法は、図２（Ａ）を参照しながら前述した方法と同様である。
続いて、図１２（Ｂ）に示すように、基板６０１の上方から、非晶質ケイ素膜６０５にレーザー光６０６を照射して結晶化させ、結晶質ケイ素膜６０５ａを得る（１回目のレーザー照射）。図示するように、結晶質ケイ素膜６０５ａの表面には、リッジ状の表面凹凸が均一に形成されている。１回目のレーザー照射の方法および条件は、第４実施形態（図９（Ｂ））で説明した方法および条件と同様である。
本実施形態でも、第４実施形態と同様に、レーザー光６０６を照射する前に、非晶質ケイ素膜６０５の表面をオゾン水等で薄膜酸化することが好ましい。また、レーザー光６０６の照射を酸素を含む雰囲気中で行うことが好ましい。これにより、結晶質ケイ素膜６０５ａの結晶性をより高める（結晶粒径を大きくする）ことができる。
次いで、図１２（Ｃ）に示すように、結晶質ケイ素膜６０５ａのうちＴＦＤの活性領域となる部分上のみに島状の酸化物層（ここでは酸化ケイ素層）６０７を形成する。ここでは、基板６０１全面に酸化ケイ素膜を形成し、これをパターニングすることにより酸化ケイ素層６０７を形成する。酸化ケイ素膜のパターニングは、図７（Ｂ）〜図８（Ｄ）を参照しながら前述した方法と同様に、遮光層６０２のパターンを利用した裏面露光を用いて行ってもよい。酸化ケイ素層６０７の厚さは例えば２０ｎｍとする。
この状態で、基板６０１の上方から結晶質ケイ素膜６０５ａにレーザー光６０８を照射する（２回目のレーザー照射）。これにより、結晶質ケイ素膜６０５ａのうち酸化ケイ素層６０７で覆われていない部分では、表面粗さが低減（平坦化）された領域６０５ｂが形成される。一方、酸化ケイ素層６０７で覆われた部分では、１回目のレーザー照射後の表面粗さが維持されるか、あるいは、レーザー光６０８の照射エネルギーによっては、表面粗さがさらに大きくなり、領域６０５ｂよりも表面粗さの大きい領域６０５ｃが形成される。
本実施形態では、レーザー光６０８として、波長が３０８ｎｍのＸｅＣｌエキシマレーザー光を利用する。また、レーザー光６０８のビームサイズは、基板６０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面を照射する。
前述した第４実施形態と同様に、２回目のレーザー光６０８を照射する前に、結晶質ケイ素膜６０５ａのうち酸化ケイ素層６０７で覆われていない領域上の自然酸化膜を除去しておくことが好ましい。これにより、領域６０５ｂの表面粗さをより低減できる。また、２回目のレーザー光６０８の照射を窒素等の不活性雰囲気中で行うと、領域６０５ｂの表面粗さをより低減できるので好ましい。
次いで、酸化ケイ素層６０７を除去した後、図１３（Ｄ）に示すように、結晶質ケイ素膜のうち領域６０５ｂを用いて、後のＮチャネル型ＴＦＴの活性領域となる半導体層６０９ｎと、後のＰチャネル型ＴＦＴの活性領域となる半導体層６０９ｐと、後の画素ＴＦＴの活性領域となる半導体層と補助容量の下部電極となる半導体層６０９ｇとを形成する。また、領域６０５ｃを用いて、後の光センサーＴＦＤの活性領域となる半導体層６０９ｄを形成する。
続いて、図１３（Ｅ）に示すように、これらの半導体層６０９ｎ、６０９ｐ、６０９ｇ、６０９ｄを覆うようにゲート絶縁膜６１０を形成する。この後、ゲート絶縁膜６１０上に、フォトレジストによるドーピングマスク６１１ｎ、６１１ｐ、６１１ｇ、６１１ｄを形成する。ドーピングマスク６１１ｎは、半導体層６０９ｎのうちチャネル領域となる部分を覆うように配置される。ドーピングマスク６１１ｇは、半導体層６０９ｇのうち補助容量となる部分以外を覆うように配置される。ドーピングマスク６１１ｐ、６１１ｄは、それぞれ、半導体層６０９ｐ、６０９ｄの全体を覆うように配置される。
この状態で、半導体層６０９ｎ、６０９ｇのうちドーピングマスク６１１ｎ、６１１ｇで覆われていない部分に第１の低濃度ｎ型不純物（リン）６１２をドーピングする。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とする。これにより、Ｎチャネル型ＴＦＴの活性領域となる半導体層６０９ｎの一部（ソース・ドレイン領域およびＬＤＤ領域となる部分）に第１の低濃度ｎ型領域６１３ｎが形成される。また、画素ＴＦＴの活性領域および補助容量となる半導体層６０９ｇの一部（補助容量となる部分）に第１の低濃度ｎ型領域６１３ｇが形成される。それ以外の領域には低濃度のリン６１２は注入されない。
続いて、ドーピングマスク６１１ｎ、６１１ｐ、６１１ｇ、６１１ｄを除去した後、図１３（Ｆ）に示すように、半導体層６０９ｎ、６０９ｐ上に、それぞれ、ゲート電極６１４ｎ、６１４ｐを形成するとともに、半導体層６０９ｇ上に、２つのゲート電極６１４ｇと、補助容量部の上部電極６１４ｓとを形成する。この後、ＴＦＤの半導体層６０９ｄの全体を覆うようにレジストマスク６１５を設ける。
ゲート電極６１４ｎは、半導体層６０９ｎのうちチャネル領域となる部分と、その両側の低濃度ｎ型領域６１３ｎの一部と重なるように配置される。ゲート電極６１４ｐは、半導体層６０９ｐのうちチャネル領域となる部分と重なるように配置される。ゲート電極６１４ｇは、半導体層６０９ｇのうちチャネル領域となる２つの部分とそれぞれ重なるように配置される。
この状態で、半導体層６０９ｎ、６０９ｐ、６０９ｇに第２のｎ型不純物（リン）６１６を低濃度でドーピングする。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば２×１０13ｃｍ-2とする。これにより、これらの半導体層６０９ｎ、６０９ｐ、６０９ｇのうちゲート電極６１４ｎ、６１４ｐ、６１４ｇおよび上部電極６１４ｓで覆われていない部分に、それぞれ、第２の低濃度ｎ型領域６１７ｎ、６１７ｐ、６１７ｇが形成される。
レジストマスク６１５を除去した後、図１４（Ｇ）に示すように、半導体層６０９ｐ、６０９ｇ、６０９ｄ上に、それぞれ、新たにレジストマスク６１８ｐ、６１８ｇ、６１８ｄを形成する。レジストマスク６１８ｐは、半導体層６０９ｐの全体を覆うように形成される。レジストマスク６１８ｇは、半導体層６０９ｇ上の各ゲート電極６１４ｇ、および、第２の低濃度ｎ型領域６１７ｇのうち各ゲート電極６１４ｇの両端に位置する部分を覆うように配置される。レジストマスク６１８ｄは、半導体層６０９ｄのうちｎ型領域となる部分以外を覆うように配置される。
この状態で、ｎ型不純物（リン）６１９を高濃度でドーピングする。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０15〜１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。これにより、Ｎチャネル型ＴＦＴの活性領域となる半導体層６０９ｎのうちゲート電極６１４ｎで覆われていない部分にソース・ドレイン領域６２０ｎが形成され、第２の低濃度ｎ型領域のうちゲート電極６１４ｎで覆われてリン６１９が注入されなかった部分はＧＯＬＤ領域６２１ｎとなる。ＧＯＬＤ領域６２１ｎに挟まれ、リンもホウ素も注入されていない部分はチャネル領域６２６ｎとなる。また、Ｐチャネル型ＴＦＴの活性領域となる半導体層６０９ｐにはリン６１９は注入されない。一方、画素ＴＦＴの活性領域および補助容量となる半導体層６０９ｇのうちレジストマスク６１８ｇで覆われておらず、高濃度でリン６１９が注入された部分は、ソース・ドレイン領域６２０ｇとなる。第２の低濃度ｎ型領域のうちレジストマスク６１８ｇで覆われてリン６１９が注入されなかった部分はＬＤＤ領域６２２ｇとなる。また、半導体層６０９ｇのうちゲート電極６１４ｇで覆われた部分はチャネル領域６２６ｇとなり、上部電極６１４ｓで覆われた部分は第１の低濃度ｎ型領域として残り、補助容量の下部電極６２１ｇとなる。さらに、ＴＦＤの活性領域となる半導体層６０９ｄのうちレジストマスク６１８ｄで覆われていない部分にはｎ型領域６２０ｄが形成される。
なお、本明細書では、ゲート電極によってオーバーラップされたＬＤＤ領域を「ＧＯＬＤ領域」と呼び、ゲート電極によってオーバーラップされていない（オフセットされている）ＬＤＤ領域（単に「ＬＤＤ領域」と呼ぶ）と区別する。
この後、レジストマスク６１８ｐ、６１８ｇ、６１８ｄを除去し、図１４（Ｈ）に示すように、半導体層６０９ｎ、６０９ｇ、６０９ｄ上に、それぞれ、新たにレジストマスク６２３ｎ、６２３ｇ、６２３ｄを形成する。レジストマスク６２３ｎ、６２３ｇは、半導体層６０９ｎ、６０９ｇの全体を覆うように形成される。レジストマスク６２３ｄは、半導体層６０９ｄのうちｐ型領域となる部分以外を覆うように配置される。
この状態で、ｐ型不純物（ホウ素）６２４を高濃度でドーピングする。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜９０ｋＶ、例えば７５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば３×１０15ｃｍ-2とする。これにより、Ｐチャネル型ＴＦＴの活性領域となる半導体層６０９ｐでは、ゲート電極６１４ｐで覆われていない部分にソース・ドレイン領域６２５ｐが形成される。半導体層６０９ｐのうちゲート電極６１４ｐで覆われており、ホウ素６２４が注入されなかった部分はチャネル領域６２６ｐとなる。半導体層６０９ｎ、６０９ｇには、高濃度のホウ素６２４は注入されない。ＴＦＤの半導体層６０９ｄでは、一部に高濃度のホウ素６２４が注入され、ｐ型領域６２５ｄが形成される。半導体層６０９ｄのうちリンもホウ素も注入されていない部分は真性領域６２６ｄとなる。
次いで、レジストマスク６２３ｎ、６２３ｇ、６２３ｄを除去した後、各半導体層に注入された不純物（リン、ホウ素）を活性化させるための熱処理を施す。活性化処理の方法および条件は、例えば第１実施形態（図３（Ｇ））で説明した方法および条件と同様であってもよい。
続いて、図１４（Ｉ）に示すように、層間絶縁膜として、窒化ケイ素膜６２７および酸化ケイ素膜６２８をこの順で形成する。必要であれば、水素化のための熱処理を行ってもよい。この後、図３（Ｈ）を参照しながら前述した方法と同様の方法で、層間絶縁膜６２７、６２８にコンタクトホールを形成し、電極・配線６２９ｎ、６２９ｐ、６２９ｇ、６２９ｄを形成する。
このようにして、ｎチャネル型薄膜トランジスタ６３０、ｐチャネル型薄膜トランジスタ６３１、画素用の薄膜トランジスタ６３２、補助容量６３３、および薄膜ダイオード６３４が得られる。なお、回路を構成する薄膜トランジスタ６３０、６３１のゲート電極上にもコンタクトホールを設けて、基板上の他のＴＦＴのソース・ドレイン領域またはゲート電極と、ソース・ドレイン配線を利用して接続してもよい。また、必要に応じて、これらの素子の上に保護膜を設けてもよい。
本実施形態によると、前述した実施形態と同様に、薄膜ダイオード６３４の半導体層の表面粗さを薄膜トランジスタ６３０〜６３２の半導体層の表面粗さよりも大きくできる。従って、薄膜ダイオード６３４では、光に対する感度を高くでき、ＳＮ比を向上できる。薄膜トランジスタ６３０〜６３２では、信頼性を高めるとともに、電界効果移動度を向上できる。
また、補助容量６３３の下部電極６２１ｇを構成する半導体層の表面粗さが小さく抑えられているので、容量部の耐圧特性を向上でき、その結果、容量のリークに起因する不良率の低減を図ることができる。
さらに、各半導体層の結晶性をほぼ同等に保ったまま、表面粗さのみを異ならせることが可能になるので、薄膜トランジスタ６３０〜６３２および薄膜ダイオード６３４の素子特性を、それぞれの用途に応じて最適化することができる。
本実施形態における半導体層６０９ｎ、６０９ｐ、６０９ｇ、６０９ｄの表面粗さは特に限定されないが、例えば厚さが５０ｎｍの非晶質ケイ素膜を用いる場合、ＴＦＴの活性領域および容量部となる半導体層６０９ｎ、６０９ｐ、６０９ｇの算術平均粗さＲａは１〜３ｎｍ、最大高さＲｚは１０〜２０ｎｍ、ＴＦＤの活性領域となる半導体層６０９ｄの算術平均粗さＲａは６〜１０ｎｍ、最大高さＲｚは６０〜１００ｎｍである。これらの半導体層の表面粗さが上記範囲内のとき、半導体層６０９ｄを用いて形成された薄膜ダイオード６３４の光感度（明電流値）は、薄膜トランジスタ６３０〜６３２と同等の表面粗さを有する半導体層を用いて形成された薄膜ダイオードの光感度よりも約１．５倍向上する。
上記方法のように、薄膜トランジスタ６３０〜６３２のソース・ドレイン領域を形成するためのドーピング工程と、薄膜ダイオード６３４のｎ型またはｐ型領域を形成するためのドーピング工程とを同時に行うと、製造工程をより簡略化できるので好ましい。特に、本実施形態のように、ｐチャネル型およびｎチャネル型の薄膜トランジスタ６３０、６３１を同時に形成する場合（ＣＭＯＳ構成のＴＦＴ）、薄膜ダイオード６３４および薄膜トランジスタ６３０に対するｎ型不純物のドーピング工程を同時に行い、かつ、薄膜ダイオード６３４および薄膜トランジスタ６３１に対するｐ型不純物のドーピング工程を同時に行うことができるので、より有利である。
（第７実施形態）
本実施形態では、センサー機能を備えた表示装置を説明する。これらの表示装置は、上述した何れかの実施形態の半導体装置を用いて構成されている。
本実施形態のセンサー機能を備えた表示装置は、例えば、タッチセンサー付きの液晶表示装置であり、表示領域と、表示領域の周辺に位置する額縁領域とを有している。表示領域は、複数の表示部（画素）と、複数の光センサー部とを有している。各表示部は、画素電極と、画素スイッチング用ＴＦＴとを含んでおり、各光センサー部はＴＦＤを含んでいる。額縁領域には、各表示部を駆動するための表示用の駆動回路が設けられており、駆動回路には駆動回路用ＴＦＴが利用されている。画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴと、光センサー部のＴＦＤとは、第１〜第６実施形態で説明したような方法により、同一基板上に形成されている。なお、本発明の表示装置では、表示装置に使用されるＴＦＴのうち少なくとも画素スイッチング用ＴＦＴが、上記方法により、光センサー部のＴＦＤと同一基板上に形成されていればよく、例えば駆動回路は、他の基板上に別途設けてもよい。
本実施形態では、光センサー部は、対応する表示部（例えば原色の画素）に隣接して配置されている。１つの表示部に対して１つの光センサー部を配置してもよいし、複数の光センサー部を配置してもよい。または、複数の表示部のセットに対して光センサー部を１個ずつ配置してもよい。例えば、３つの原色（ＲＧＢ）の画素からなるカラー表示画素に対して、１個の光センサー部を設けることができる。このように、表示部の数に対する光センサー部の数は（密度）は、分解能に応じて適宜選択できる。
光センサー部の観察者側にカラーフィルターが設けられていると、光センサー部を構成するＴＦＤの感度が低下するおそれがあるため、光センサー部の観察者側にはカラーフィルターが設けられていないことが好ましい。
なお、本実施形態の表示装置の構成は、上記に限定されない。例えば、光センサー用のＴＦＤを額縁領域に配置して、外光の照度に応じて表示の明るさを制御するアンビニエントライトセンサーが付加された表示装置を構成することもできる。また、光センサー部の観察者側にカラーフィルターを配置して、カラーフィルターを介した光を光センサー部で受光することにより、光センサー部をカラーイメージセンサーとして機能させることもできる。
以下、図面を参照しながら、本実施形態の表示装置の構成を、タッチパネルセンサーを備えたタッチパネル液晶表示装置を例に説明する。
図１５は、表示領域に配置される光センサー部の構成の一例を示す回路図である。光センサー部は、光センサー用薄膜ダイオード７０１と、信号蓄積用のコンデンサー７０２と、コンデンサー７０２に蓄積された信号を取り出すための薄膜トランジスタ７０３とを有する。ＲＳＴ信号が入り、ノード７０４にＲＳＴ電位が書き込まれた後、光によるリークでノード７０４の電位が低下すると、薄膜トランジスタ７０３のゲート電位が変動してＴＦＴゲートが開閉する。これにより、信号ＶＤＤを取り出すことができる。
図１６は、アクティブマトリクス方式のタッチパネル液晶表示装置の一例を示す模式的な断面図である。この例では、各画素に対して光センサー部を含む光タッチセンサー部が１個ずつ配置されている。
図示する液晶表示装置は、液晶モジュール８０２と、液晶モジュール８０２の背面側に配置されたバックライト８０１とを備えている。ここでは図示していないが、液晶モジュール８０２は、例えば、光透性を有する背面基板と、背面基板に対向するように配置された前面基板と、これらの基板の間に設けられる液晶層とによって構成される。液晶モジュール８０２は、複数の表示部（原色の画素）を有しており、各表示部は、画素電極（図示せず）と、画素電極に接続された画素スイッチング用薄膜トランジスタ８０５とを有している。また、各表示部に隣接して、薄膜ダイオード８０６を含む光タッチセンサー部が配置されている。図示していないが、各表示部の観察者側にはカラーフィルターが配置されているが、光タッチセンサー部の観察者側にはカラーフィルターが設けられていない。薄膜ダイオード８０６およびバックライト８０１の間には遮光層８０７が配置されており、バックライト８０１からの光は遮光層８０７により遮光されて薄膜ダイオード８０６には入らず、外光８０４のみが薄膜ダイオード８０６に入射する。この外光８０４の入射を薄膜ダイオード８０６でセンシングし、光センシング方式のタッチパネルが実現される。なお、遮光層８０７は、少なくとも、バックライト８０１の光が、薄膜ダイオード８０６のうち真性領域に入らないように配置されていればよい。
図１７は、アクティブマトリクス方式のタッチパネル液晶表示装置における背面基板の一例を示す模式的な平面図である。本実施形態の液晶表示装置は、多数の画素（Ｒ、Ｇ、Ｂ画素）から構成されるが、ここでは、簡略化のため２画素分のみを示す。
背面基板１０００は、それぞれが、画素電極２２および画素スイッチング用薄膜トランジスタ２４を有する複数の表示部（画素）と、各表示部に隣接して配置され、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８および光センサー用フォロアー（ｆｏｌｌｏｗｅｒ）薄膜トランジスタ２９を含む光タッチセンサー部とを備えている。
薄膜トランジスタ２４は、例えば第３実施形態で説明したＴＦＴと同様の構成、すなわち２つのゲート電極およびＬＤＤ領域を有するデュアルゲートＬＤＤ構造を有している。薄膜トランジスタ２４のソース領域は画素用ソースバスライン３４に接続され、ドレイン領域は画素電極２２に接続されている。薄膜トランジスタ２４は、画素用ゲートバスライン３２からの信号によってオンオフされる。これにより、画素電極２２と、背面基板１０００に対向して配置された前面基板に形成された対向電極とによって液晶層に電圧を印加し、液晶層の配向状態を変化させることによって表示を行う。
一方、光センサーフォトダイオード２６は、例えば第３実施形態で説明したＴＦＤと同様の構成を有し、ｐ+型領域２６ｐ、ｎ+型領域２６ｎ、およびそれらの領域２６ｐ、２６ｎの間に位置する真性領域２６ｉとを備えている。信号蓄積用のコンデンサー２８は、ゲート電極層とＳｉ層とを電極とし、ゲート絶縁膜で容量を形成している。光センサーフォトダイオード２６におけるｐ+型領域２６ｐは、光センサー用ＲＳＴ信号ライン３６に接続され、ｎ+型領域２６ｎは、信号蓄積用のコンデンサー２８における下部電極（Ｓｉ層）に接続され、このコンデンサー２８を経て光センサー用ＲＷＳ信号ライン３８に接続されている。さらに、ｎ+型領域２６ｎは、光センサー用フォロアー薄膜トランジスタ２９におけるゲート電極層に接続されている。光センサー用フォロアー薄膜トランジスタ２９のソースおよびドレイン領域は、それぞれ、光センサー用ＶＤＤ信号ライン４０、光センサー用ＣＯＬ信号ライン４２に接続されている。
このように、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８、および光センサー用フォロアー薄膜トランジスタ２９は、それぞれ、図１５に示す駆動回路の薄膜ダイオード７０１、コンデンサー７０２、薄膜トランジスタ７０３に対応しており、光センサーの駆動回路を構成している。この駆動回路による光センシング時の動作を以下に説明する。
（１）まず、ＲＷＳ信号ライン３８により、信号蓄積用のコンデンサー２８にＲＷＳ信号が書き込まれる。これにより、光センサーフォトダイオード２６におけるｎ+型領域２６ｎの側にプラス電界が生じ、光センサーフォトダイオード２６に関して逆バイアス状態となる。（２）基板表面のうち光が照射されている領域に存在する光センサーフォトダイオード２６では、光リークが生じてＲＳＴ信号ライン３６の側に電荷が抜ける。（３）これにより、ｎ+型領域２６ｎの側の電位が低下し、その電位変化により光センサー用フォロアー薄膜トランジスタ２９に印加されているゲート電圧が変化する。（４）光センサー用フォロアー薄膜トランジスタ２９のソース側にはＶＤＤ信号ライン４０よりＶＤＤ信号が印加されている。上記のようにゲート電圧が変動すると、ドレイン側に接続されたＣＯＬ信号ライン４２へ流れる電流値が変化するため、その電気信号をＣＯＬ信号ライン４２から取り出すことができる。（５）ＣＯＬ信号ライン４２からＲＳＴ信号を光センサーフォトダイオード２６に書き込み、信号蓄積用のコンデンサー２８の電位をリセットする。上記（１）〜（５）の動作をスキャンしながら繰り返すことにより、光センシングが可能になる。
本実施形態のタッチパネル液晶表示装置における背面基板の構成は図１７に示す構成に限定されない。例えば、各画素スイッチング用ＴＦＴに補助容量（Ｃｓ）が設けられていてもよい。また、図示する例では、ＲＧＢ画素のそれぞれに隣接して光タッチセンサー部が設けられているが、上述したように、ＲＧＢ画素からなる３つの画素セット（カラー表示画素）に対して１つの光タッチセンサー部が配置されていてもよい。
ここで、再び図１６を参照する。上述してきた例では、図１６に示す断面図からわかるように、薄膜ダイオード８０６を表示領域に配置して、タッチセンサーとして利用しているが、薄膜ダイオード８０６を表示領域の外に形成し、バックライト８０１の輝度を、外光８０４の照度に合わせてコントロールするためのアンビニエントライトセンサーとして利用することもできる。
図１８は、アンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。液晶表示装置２０００は、表示領域５２、ゲートドライバ５６、ソースドライバ５８および光センサー部５４を有するＬＣＤ基板５０と、ＬＣＤ基板５０の背面側に配置されたバックライト６０とを備えている。ＬＣＤ基板５０のうち表示領域５２の周辺に位置し、ドライバ５６、５８や光センサー部５４が設けられている領域を「額縁領域」と呼ぶこともある。
バックライト６０の輝度は、バックライト制御回路（図示せず）によって制御されている。また、図示しないが、表示領域５２およびドライバ５６、５８には、ＴＦＴが利用されており、光センサー部５４にはＴＦＤが利用されている。光センサー部５４は、外光の照度に基づく照度信号を生成し、フレキシブル基板を用いた接続を利用してバックライト制御回路に入力する。バックライト制御回路では、この照度信号に基づいてバックライト制御信号を生成し、バックライト６０に出力する。
なお、本発明を適用すると、アンビニエントライトセンサー付き有機ＥＬ表示装置を構成することもできる。そのような有機ＥＬ表示装置は、図１８に示す液晶表示装置と同様に、同一の基板上に表示部と光センサー部とが配置された構成を有することができるが、基板の背面側にバックライト６０を設ける必要がない。この場合には、光センサー部５４を、基板５０に設けられた配線によってソースドライバ５８に接続し、光センサー部５４からの照度信号をソースドライバ５８に入力する。ソースドライバ５８は、照度信号に基づいて表示部５２の輝度を変化させる。
以上、本発明の具体的な実施形態について説明を行なったが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。本発明のＴＦＴを用いて、ガラス基板上にアナログ駆動を行うための回路やデジタル駆動を行うための回路も同時構成できる。例えば、アナログ駆動を行なう回路の場合、ソース側駆動回路、画素部およびゲート側駆動回路を有し、ソース側駆動回路は、シフトレジスタ、バッファ、サンプリング回路（トランスファゲート）、また、ゲート側駆動回路は、シフトレジスタ、レベルシフタ、バッファが設けられる。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。また、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成し得る。
本発明によると、それぞれの半導体素子に最適な半導体膜を用いて、良好な特性を有するＴＦＴとＴＦＤとを同一基板上に備える半導体装置が得られる。従って、駆動回路に用いられるＴＦＴと画素電極をスイッチングするためのＴＦＴとして、高い電界効果移動度及びＯＮ／ＯＦＦ比を有するＴＦＴと、光センサーとして用いられる、暗電流値が低く、光に対するＳＮ比（明暗での電流値比）の高いＴＦＤとを、同一の製造工程で作製できる。特に、これらの半導体層の中でも、ＴＦＴの電界効果移動度を大きく左右するチャネル領域と、ＴＦＤの光感度に大きく影響する真性領域との表面凹凸をそれぞれ最適化することにより、それぞれの半導体素子に最適な素子特性を実現できる。さらに、このような高性能な半導体装置をより簡便な方法で製造でき、製品のコンパクト化、高性能化だけでなく、低コスト化も実現できる。
本発明は、ＴＦＴおよびＴＦＤを備えた半導体装置、あるいは、そのような半導体装置を有するあらゆる分野の電子機器に広く適用できる。例えば、本発明を、アクティブマトリクス型液晶表示装置や有機ＥＬ表示装置におけるＣＭＯＳ回路や画素部に適用してもよい。このような表示装置は、例えば携帯電話や携帯ゲーム機の表示画面や、デジタルカメラのモニタ一等に利用され得る。従って、本発明は、液晶表示装置や有機ＥＬ表示装置が組み込まれた電子機器全てに適用され得る。
本発明は、特に、アクティブマトリクス型の液晶表示装置および有機ＥＬ表示装置などの表示装置、イメージセンサー、光センサー、またはそれらを組み合わせた電子機器に好適に利用できる。特に、ＴＦＤを利用した光センサー機能付きの表示装置、またはそのような表示装置を備えた電子機器に本発明を適用すると有利である。また、ＴＦＤを利用した光センサーと、ＴＦＴを利用した駆動回路とを備えたイメージセンサーに適用することもできる。
１０１ 基板
１０２ 遮光層
１０３、１０４ 下地膜
１０５ 非晶質ケイ素膜
１０５ａ、１０５ｂ 結晶質ケイ素膜の領域（結晶化領域）
１０８、１０９ 島状半導体層
１１０ ゲート絶縁膜
１１１ ゲート電極
１１２、１１７ マスク
１１３ ｎ型不純物（リン）
１１４ ソース・ドレイン領域
１１５ ｎ+型領域
１１６ チャネル領域
１１８ ｐ型不純物（ホウ素）
１１９ ｐ+型領域
１２０ 真性領域
１２１、１２２ 層間絶縁膜
１２３ 薄膜トランジスタの電極・配線
１２４ 薄膜ダイオードの電極・配線
１２５ 薄膜トランジスタ
１２６ 薄膜ダイオード

Claims (17)

  1. （ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、
    （ｂ）前記非晶質半導体膜の一部上に酸化物層を形成する工程と、
    （ｃ）前記酸化物層の上方から前記非晶質半導体膜にレーザー光を照射して結晶化させることにより、前記非晶質半導体膜のうち前記酸化物層で覆われていない部分を結晶化させた第１結晶化領域と、前記酸化物層で覆われた部分を結晶化させた、前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域とを含む結晶質半導体膜を得る工程と、
    （ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層と、後に薄膜ダイオードの活性領域となる第２の島状半導体層とを形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程と
    を包含する半導体装置の製造方法。
  2. （ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、
    （ａ２）前記非晶質半導体膜にレーザー光を照射して、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、
    （ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、
    （ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分の表面粗さを小さくすることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分から第１結晶化領域を形成し、前記酸化物層で覆われた部分から前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域を形成する工程と、
    （ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程と
    を包含する半導体装置の製造方法。
  3. （ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、
    （ａ２'）前記非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加した後、加熱処理を行って、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、
    （ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、
    （ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射してさらに結晶化させる、あるいは再結晶化させることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分を結晶化させた第１結晶化領域と、前記酸化物層で覆われた部分を結晶化させた、前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域とを含む結晶質半導体膜を得る工程と、
    （ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程と
    を包含する半導体装置の製造方法。
  4. （ａ１）表面に非晶質半導体膜が形成された基板を用意する工程と、
    （ａ２'）前記非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加した後、加熱処理を行って、前記非晶質半導体膜を結晶化させて結晶質半導体膜を得る工程と、
    （ａ３'）前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜をさらに結晶化させる、あるいは再結晶化させる工程と、
    （ｂ）前記結晶質半導体膜の一部上に酸化物層を形成する工程と、
    （ｃ）前記酸化物層の上方から前記結晶質半導体膜にレーザー光を照射して、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分の表面粗さを小さくすることにより、前記結晶質半導体膜のうち前記酸化物層で覆われていない部分から第１結晶化領域を形成し、前記酸化物層で覆われた部分から前記第１結晶化領域よりも表面粗さの大きい第２結晶化領域を形成する工程と、
    （ｄ）前記結晶質半導体膜をパターニングして、後に薄膜トランジスタの活性領域となる第１の島状半導体層および後に薄膜ダイオードの活性領域となる第２の島状半導体層を形成する工程であって、前記第１の島状半導体層は前記第１結晶化領域を含み、前記第２の島状半導体層は前記第２結晶化領域を含む工程と
    を包含する半導体装置の製造方法。
  5. 前記工程（ｃ）の前に、前記非晶質半導体膜のうち前記酸化物層で覆われていない部分上に形成された自然酸化膜を除去する工程をさらに含む請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記工程（ｃ）は、窒素などの不活性ガス雰囲気中にて行われる請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 前記基板は透光性を有する基板であり、
    前記工程（ａ１）は、
    前記基板のうち、後に薄膜ダイオードの活性領域となる第２の島状半導体層が形成される領域の下部となる部分に、前記基板の反対側の表面から入射する光を遮光するための遮光層を形成する工程と、
    前記遮光層が形成された基板上に前記非晶質半導体膜を形成する工程と
    を含み、
    前記工程（ｂ）は、
    前記非晶質半導体膜あるいは前記結晶質半導体膜上に酸化膜を形成する工程（ｂ１）と、
    前記酸化膜上にレジスト膜を形成し、これを露光・現像してレジスト層を形成する工程（ｂ２）と、
    前記レジスト層をマスクとして前記酸化膜をエッチングすることにより、前記酸化物層を得る工程（ｂ３）と
    を含み、
    前記工程（ｂ２）は、前記遮光層をマスクとして、前記基板の前記反対側の表面から前記レジスト膜を露光する工程を含む請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 前記工程（ｂ）において、前記酸化物層の厚さＤ（単位：ｎｍ）は、前記酸化物層の屈折率をｎ、前記工程（ｃ）における前記レーザー光の波長をλ（単位：ｎｍ）とすると、Ｄ≦λ／（４×ｎ）×０．５を満足するように設定される請求項１から７のいずれかに記載の半導体装置の製造方法。
  9. 前記工程（ａ２）の前に、前記非晶質半導体膜の表面を薄膜酸化する工程をさらに含む請求項２に記載の半導体装置の製造方法。
  10. 前記工程（ａ２）は、酸素を含む雰囲気中にて行われる請求項２または９に記載の半導体装置の製造方法。
  11. 前記工程（ｃ）において、前記工程（ａ２）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う請求項２、９または１０に記載の半導体装置の製造方法。
  12. 前記工程（ｃ）において、前記工程（ａ２'）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う請求項３に記載の半導体装置の製造方法。
  13. 前記工程（ａ３'）の前に、前記非晶質半導体膜の表面を薄膜酸化する工程をさらに含む請求項４に記載の半導体装置の製造方法。
  14. 前記工程（ａ３'）は、酸素を含む雰囲気中にて行われる請求項４または１３に記載の半導体装置の製造方法。
  15. 前記工程（ｃ）において、前記工程（ａ３'）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う請求項４、１３または１４に記載の半導体装置の製造方法。
  16. 前記工程（ａ３'）において、前記工程（ａ２'）で得られた前記結晶質半導体膜の結晶状態が完全にリセットされない照射エネルギー密度で、前記レーザー光の照射を行う請求項４、１３、１４または１５に記載の半導体装置の製造方法。
  17. 前記工程（ａ２'）で使用される前記触媒元素はニッケルである請求項３または４に記載の半導体装置の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010084725A1 (ja) * 2009-01-23 2010-07-29 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
JPWO2011161714A1 (ja) * 2010-06-21 2013-08-19 パナソニック株式会社 シリコン薄膜の結晶化方法およびシリコンｔｆｔ装置の製造方法
US20120092127A1 (en) 2010-10-18 2012-04-19 Qualcomm Mems Technologies, Inc. Multifunctional input device for authentication and security applications
WO2012063436A1 (ja) * 2010-11-10 2012-05-18 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
WO2012077606A1 (ja) * 2010-12-07 2012-06-14 シャープ株式会社 液晶パネル
US9024910B2 (en) * 2012-04-23 2015-05-05 Qualcomm Mems Technologies, Inc. Touchscreen with bridged force-sensitive resistors
KR102044463B1 (ko) * 2012-12-06 2019-12-02 엘지전자 주식회사 태양 전지 및 그의 제조 방법
KR102034071B1 (ko) * 2013-03-26 2019-10-18 엘지디스플레이 주식회사 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법
KR102072077B1 (ko) 2013-04-15 2020-02-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP6403377B2 (ja) * 2013-11-19 2018-10-10 株式会社ジャパンディスプレイ 多結晶化方法
CN103715267A (zh) * 2013-12-30 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管、tft阵列基板及其制造方法和显示装置
KR102060377B1 (ko) * 2014-01-27 2020-02-11 한국전자통신연구원 디스플레이 소자, 그 제조 방법, 및 이미지 센서 소자의 제조방법
CN104538354B (zh) * 2014-12-31 2018-01-09 深圳市华星光电技术有限公司 一种ltps tft像素单元及其制造方法
CN105633095A (zh) * 2016-01-04 2016-06-01 京东方科技集团股份有限公司 一种阵列基板及显示面板
JP6477592B2 (ja) * 2016-05-13 2019-03-06 株式会社村田製作所 セラミックコア、巻線型電子部品及びセラミックコアの製造方法
CN108878537B (zh) * 2017-05-12 2021-02-12 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示面板和显示装置
CN107768310B (zh) * 2017-10-20 2020-07-14 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及指纹识别器件
CN111902947A (zh) * 2018-04-11 2020-11-06 堺显示器制品株式会社 有机el显示装置以及有机el显示装置的制造方法
CN110085652B (zh) * 2019-05-27 2020-10-13 武汉华星光电半导体显示技术有限公司 Oled基板
KR102697325B1 (ko) * 2019-07-26 2024-08-26 삼성디스플레이 주식회사 광 센서, 광 센서의 제조 방법 및 광 센서를 포함하는 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327066U (ja) * 1986-08-05 1988-02-22
JPH06275807A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
JP2003249639A (ja) * 2002-02-22 2003-09-05 Sony Corp 光電変換装置およびその製造方法ならびに固体撮像装置ならびにその製造方法
JP2006003857A (ja) * 2003-08-25 2006-01-05 Toshiba Matsushita Display Technology Co Ltd 表示装置および光電変換素子
WO2006129428A1 (ja) * 2005-05-31 2006-12-07 Sharp Kabushiki Kaisha フォトダイオード及び表示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327066A (ja) 1986-07-18 1988-02-04 Sanyo Electric Co Ltd ダイヤフラム型圧力センサの製造方法
JPH0662175A (ja) * 1992-08-07 1994-03-04 Hitachi Ltd 密着型２次元イメージセンサ
JP3329512B2 (ja) * 1993-03-22 2002-09-30 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JPH09199752A (ja) * 1996-01-22 1997-07-31 Canon Inc 光電変換装置及び画像読取装置
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
US6830993B1 (en) 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US7265740B2 (en) * 2002-08-30 2007-09-04 Toshiba Matsushita Display Technology Co., Ltd. Suppression of leakage current in image acquisition
JP2005072126A (ja) 2003-08-21 2005-03-17 Toshiba Matsushita Display Technology Co Ltd 回路基板、アレイ基板、その製造方法、液晶表示装置およびその製造方法
KR100669270B1 (ko) * 2003-08-25 2007-01-16 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 표시 장치 및 광전 변환 소자
JP4570028B2 (ja) 2004-06-03 2010-10-27 株式会社アルバック ポリシリコンパターンの形成方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
US20070262311A1 (en) * 2006-05-11 2007-11-15 Toppoly Optoelectronics Corp. Flat panel display and fabrication method and thereof
KR100841372B1 (ko) * 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터 및 이의 제조방법
JP2007288159A (ja) 2007-03-12 2007-11-01 Trustees Of Columbia Univ In The City Of New York 逐次的横方向結晶化法による処理中及び処理後のシリコンフィルムの表面平坦化法
US8334536B2 (en) * 2007-03-16 2012-12-18 Samsung Display Co., Ltd. Thin film transistor, organic light emitting diode display device having the same, flat panel display device, and semiconductor device, and methods of fabricating the same
WO2008132862A1 (ja) * 2007-04-25 2008-11-06 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
US8227808B2 (en) * 2007-12-06 2012-07-24 Chimei Innolux Corporation Method for manufacturing thin film transistor (TFT) and OLED display having TFTS manufactured by the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327066U (ja) * 1986-08-05 1988-02-22
JPH06275807A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 半導体回路およびその作製方法
JP2003249639A (ja) * 2002-02-22 2003-09-05 Sony Corp 光電変換装置およびその製造方法ならびに固体撮像装置ならびにその製造方法
JP2006003857A (ja) * 2003-08-25 2006-01-05 Toshiba Matsushita Display Technology Co Ltd 表示装置および光電変換素子
WO2006129428A1 (ja) * 2005-05-31 2006-12-07 Sharp Kabushiki Kaisha フォトダイオード及び表示装置

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