JP4378137B2 - 読み出し回路、固体撮像装置、及びこれを用いたカメラシステム - Google Patents

Description

本発明は、読み出し回路、固体撮像装置、及びこれを用いたカメラシステムに係り、特に光電変換部からの複数の出力信号を一時蓄積し、蓄積された複数の出力信号を読み出す読み出し回路とその駆動方法に関する。

図１４を用いて、従来例とその課題について述べる。

図１４は、従来例のラインセンサ又はエリアセンサで用いる固体撮像装置の等価回路図を示す。

図１４に示す従来例の固体撮像装置においては、２次元状に配置された複数の画素１０１（図中の例では垂直方向５個（５行）、水平方向４個（４列）の計２０個の画素ｐｘ６〜ｐｘ２５）からの各出力を、その列毎に共通に設けた垂直出力線１０２を介しその選択スイッチ１０２ａにより、一旦ラインメモリのメモリ部（保持部）を成す保持容量１０３に保持した後、水平走査回路（ＨＳＲ）１０４により、そのライン選択スイッチ１０４ａを介し保持容量１０３に保持されている信号を順次読み出して水平共通信号線１０５に出力し、読み出し共通アンプ１０７により出力を行っていた（図中の１０５ａは水平共通信号線リセットスイッチを示す。図中の各スイッチ１０２ａ，１０４ａ、１０５ａは、例えばｎＭＯＳトランジスタで構成される（Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す））。

この場合、保持容量１０３から水平共通信号線１０５への出力は、保持容量１０３の容量ＣＴ（Ｃｔ）と水平共通信号線１０５の寄生容量などからなる水平共通信号線寄生容量ＣＨ（Ｃｈ）の容量分割で行われる。即ち、水平共通信号線１０５のリセット電圧をＶｃｈｒ、画素１０１から出力される光信号の信号電圧をＶｓｉｇとすると、保持容量ＣＴに保持されている電圧はＶｓｉｇ＋Ｖｃｈｒとなり、水平共通信号線１０５に出力される電圧Ｖは、以下の式で表される。

上記（１）式に示される通り、光信号の読み出しゲインは、Ｃｔ／（Ｃｔ＋Ｃｈ）で与えられる。

水平共通信号線容量ＣＨは、その配線の配線容量とその配線に接続するスイッチのソースドレイン容量で構成される。

近年の固体撮像装置の多画素化や大判化により、ソースドレイン容量の増大、配線長が長くなり配線容量が増大するなど、水平共通信号線容量ＣＨが増大する傾向にある。この結果、水平共通信号線容量ＣＨが大きいと、読み出しゲインが低下し、Ｓ／Ｎ比が劣化してしまう課題があった。

また、Ｓ／Ｎ比を確保するため、保持容量ＣＴを大きくすると保持容量１０３の面積が大きくなり、チップサイズが増大してしまう課題があった。

また、これらの問題を解決するために、特許文献１に開示されているように、複数の水平共通信号線および共通読み出しアンプを設け、各水平共通信号線に分割して出力させることが提案されている。水平共通信号線に接続するトランジスタ数を減少させることにより水平共通信号線容量Ｃｈを小さくするものである。
特開平05-037715号公報

しかしながら、読み出しアンプ数が増加することにより、出力ピン数の増加や、消費電力の増加などの課題があった。

また、これらの問題を解決するために、本発明者らは、図１５に示すように２個の保持容量１０３毎にブロック化し、そのブロック（図中の例では第１ブロックＢ１、第２ブロックＢ２）毎に中間ノード（共通信号線）１１２を介し第２スイッチ１０９と称する共通のスイッチを設けることで水平共通信号線容量ＣＨを小さくする手段を既に提案している。このようなスイッチ群を制御するために、図１５中の水平走査回路１０４が用いられるが、その際に以下の問題点が発生している。

図１６に図１５に示す回路の駆動タイミングを示し、その問題点を説明する。

図１６において、ブロックＢ１の保持容量ＣＴ１（１０３）に保持されている信号を読み出す際は、第１スイッチＭ１１（１０８）、第２スイッチＭ１６（１０９）をＯＮ状態にし、中間ノード１１２、水平共通信号線１０５、読み出し共通アンプ１０６を介し信号を読み出す。

すなわち、タイミングｔ１で水平共通信号線リセットスイッチ１１０をＯＮにして水平共通信号線１０５をリセットし、タイミングｔ２で水平共通信号線リセットスイッチ１１０をＯＦＦにした後、タイミングｔ３で第１スイッチＭ１１（１０８）、第２スイッチＮ１６（１０９）をＯＮ状態にする。

同様に、保持容量ＣＴ２（１０３）に保持されている信号を読み出す際は、タイミングｔ４で第１スイッチＭ１１（１０８）をＯＦＦにし、タイミングｔ５で水平共通信号線リセットスイッチ１１０をＯＮにして水平共通信号線１０５をリセットし、タイミングｔ６で水平共通信号線リセットスイッチ１１０をＯＦＦにした後、タイミングｔ７でＯＮ状態にある第２スイッチＭ１６（１０９）に加え、第１スイッチＭ１２（１０８）をＯＮ状態にする。その後、タイミングｔ８で第２スイッチＭ１６（１０９）をＯＦＦにする。以後、同様の駆動タイミングで隣接する次ブロックの保持容量ＣＴ３、ＣＴ４に保持されている信号が読み出される。

この際、第１スイッチＭ１１、Ｍ１２（１０８）、第２スイッチＭ１６（１０９）の制御線の振られにより、出力に段差が生じる問題が発生する。この原因は、以下の通りである。

上記保持容量、水平共通信号線、水平走査回路の一般的なレイアウトは、保持容量１０３と水平走査回路１０４が水平共通信号線１０５を挟むように配置される。このため、第１スイッチＭ１１（１０８）、第２スイッチＭ１６（１０９）などのスイッチを制御する制御線は、水平共通信号線１０５を横切るように配置される。具体的には図１５、図１６に示すとおりである。

以下、図１７に示すレイアウト模式図と、図１５に示す等価回路図との対応をとりながら説明する。図１７、図１８において、第１のラインメモリＣＴ１０１〜ＣＴ１１６（２０３）は図１５中の保持容量ＣＴ（１０３）に、制御部ＣＴＬ１、ＣＴＬ２（２０４）は図１５中の水平走査回路１０４に、第２の共通信号線２０５は、図１５中の水平共通信号線１０５に、第１の共通信号線２１２は図１５中の中間ノード１１２に、第１のスイッチＭ１０１〜Ｍ１１６（２０８）は図１５中の第１スイッチＭ１１〜Ｍ１４（１０８）に、第２のスイッチＭ２０１、Ｍ２０２（２０９）は図１５中の第２スイッチＭ１６、Ｍ１５（１０９）に、それぞれ相当する。２２０は、制御部ＣＴＬ１、ＣＴＬ２（２０４）と第２のスイッチＭ２０１、Ｍ２０２（２０９）との間を接続する引き出し配線である。

図１５に示す保持容量ＣＴ（１０３）のブロック化は、２容量毎であるのに対し、図１７では保持容量ＣＴ（１０３）に対応する第１のラインメモリＣＴ１０１〜ＣＴ１１６（２０３）を８容量毎にブロック化した例を示す。図１７中の例では左側から第１ブロックＢ１、第２ブロックＢ２を例示している。

図１７において、ａ１〜ａ１６は、第１のラインメモリ２０３（保持容量ＣＴ１０１〜ＣＴ１１６）に接続されている第１のスイッチＭ１０１〜Ｍ１１６（２０８）を開閉するための制御線である。図１７、図１８には、第２のスイッチＭ２０１、Ｍ２０２（２０９）の制御線は図示していない。図１８は、図１７に示す第１ブロックＢ１内の第１のラインメモリ２０３の１番目、２番目の保持容量ＣＴ１０１、ＣＴ１０２と、第１ブロックＢ１を選択するための第２のスイッチＭ２０１（２０９）を含む詳細レイアウトの模式図を示す。

前述の図１６を参照して、図１７、図１８に示す回路の駆動タイミングとその問題点を説明する。

従来技術では、各スイッチの制御電極を駆動するため、正の信号のみを供給していた。

まず、タイミングｔ１においては、第２のスイッチＭ２０１（第２スイッチＭ１６）をＯＮした状態で第２の共通信号線２０５（水平共通信号線）をリセットする。タイミングｔ２で第１の共通信号線２１２（中間ノード）および第２の共通信号線２０５（水平共通信号線）がフローティング状態になる。タイミングｔ３においては、追加で第１のスイッチＭ１０１（第１スイッチＭ１１）をＯＮにする。この際、第１及び第２の共通信号線２１２、２０５がフローティングであることから、第１のラインメモリ２０３の左から１番目の保持容量ＣＴ１０１から読み出すための制御線ａ１がＯＮすることにより、引き出し配線２２０と制御線ａ１間の寄生容量Ｃａ１を介して第２の共通信号線２０５がフラレる。タイミングｔ７では、第１のラインメモリ２０３の左から２番目の保持容量ＣＴ１０２から読み出すため制御線ａ２がＯＮすることにより、引き出し配線２２０と制御線ａ２間の寄生容量Ｃａ２を介して第２の共通信号線２０５がフラレる。

このとき、引き出し配線２２０と制御線ａ１間の寄生容量Ｃａ１と、引き出し配線２２０と制御線ａ２間の寄生容量Ｃａ２は、それぞれの距離Ｌａ１、Ｌａ２に起因するため、Ｃａ１＞＞Ｃａ２となりその出力のフラレ量も異なる。実際は、寄生容量Ｃａ２によるフラレは、ほとんど無視できるため、寄生容量Ｃａ１によるフラレのみが観察される。

この結果、図１７、図１８に示すように、８容量をブロック化した場合は、８出力ごとのパタンノイズ＝出力の不均一性が生じる。すなわち、図１７において、第１のラインメモリ２０３の左から１番目と９番目（第１ブロックＢ１、第２ブロックＢ２の最左側ライン）の保持容量ＣＴ１０１、ＣＴ１０９から信号を読み出す際に、第２の共通信号線２０５の電圧が高い電圧に変化してしまうといった問題があった。

具体的には、制御線ａ２と第２の共通信号線２０５との間の容量は、寄生容量Ｃａ２のほかに図１６中の○部で示す重なり容量がある。この容量をＣｃとすれば、制御線ａ２の制御信号の論理レベルがＬレベルからＨレベルに変化した場合、すなわち電源電圧＝ＶＤＤの電圧変化をした場合、第２の共通信号線２０５の電圧変化ΔＶ_CHは、以下の式として表される。

ΔＶ_CH≒ＶＤＤ×（Ｃａ２＋Ｃｃ×２）／ＣＨ
従って、図１７中のブロック内の左から１番目と９番目を除くｉ番目（例えば、左から２番目〜８番目）の制御線ａｉの制御電圧を変化させた場合の第２の共通信号線２０５の電圧変化ΔＶ_CHｉは、以下の通りである。

ΔＶ_CHｉ≒ＶＤＤ×（Ｃａｉ＋Ｃｃ×２）／ＣＨ
ただし、Ｃａｉは、ブロック内の左からｉ番目の制御線ａｉと引き出し配線２２０間の寄生容量を示す（ＣＨは第２の共通信号線の寄生容量を示す）。

また、前述のとおり、Ｃａ１＞＞Ｃａ２〜Ｃａ８である。

従って、第１ブロックＢ１内の左から２番目〜８番目の保持容量ＣＴ１０２〜ＣＴ１０８の出力に対し、第２の共通信号線２０５上で数ｍＶの電圧差ΔＶ_CHが発生する。

ΔＶ_CH≒ＶＤＤ×Ｃａ１／ＣＨ
上記問題は、特に固体撮像装置において顕著に問題になるレベルである。すなわち、前述の電圧差ΔＶ_CHは数ｍＶ以下のレベルである。すなわち、数Ｖの論理振幅を有するデジタル回路より数ｍＶもしくは１ｍＶ以下を取り扱う固体撮像装置に代表されるアナログ回路においてより深刻な問題となる。

これらの問題を解決するためには、スイッチの制御線と水平共通信号線を異なる層に配置し、その間にシールド層として別の配線層を挿入するような従来技術が考えられるが、水平共通信号線の寄生容量を増加させるため、容量分割比が大きくなり、Ｓ／Ｎ特性が向上しないなどの問題が発生する。

そこで、本発明は、保持容量をブロック化することで容量分割を上げ良好なＳ／Ｎ比を得ることができると共に、ブロック化しても周期的な固定パタンノイズのない良好なセンサ出力を得ることができ、半導体作製工程上の合わせズレが発生しても周期的な固定パタンノイズのない良好なセンサ出力を得ることを目的とする。

本発明は、上記問題点を解決するために、以下の手段を用いている。

第１の側面として、本発明は、信号を保持する複数のメモリ部から構成されるラインメモリ、該ラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２の共通信号線に接続するための第２のスイッチを有し、前記ラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す信号読み出し部と、前記第１及び第２のスイッチの開閉を制御する制御部とを有する読み出し回路において、前記第２のスイッチの電極と前記第２の共通信号線との間に設けられる引き出し配線と、前記制御部から前記第１及び前記第２のスイッチの少なくとも一方に接続される制御配線とを有し、前記制御配線は、互いに論理レベルが反転した正信号及び反信号の対がそれぞれ供給される正信号供給配線及び反信号供給配線を有し、前記正信号供給配線及び前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されていることを特徴とする。
第２の側面として、本発明は、信号を保持する複数のメモリ部から構成される第１のラインメモリ、該第１のラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２の共通信号線に接続するための第２のスイッチを有し、前記第１のラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す第１の信号読み出し部と、
信号を保持する複数のメモリ部から構成される第２のラインメモリ、該第２のラインメモリの各メモリ部に接続された第３のスイッチ、該第３のスイッチが所定の個数接続されてなる第３の共通信号線、及び該第３の共通信号線を第４の共通信号線に接続するための第４のスイッチを有し、前記第２のラインメモリの各メモリ部に保持される信号を前記第３のスイッチ、前記第３の共通信号線、及び前記第４のスイッチを介して前記第４の共通信号線に選択的に読み出す第２の信号読み出し部と、前記第１の信号読み出し部の出力と前記第２の信号読み出し部の出力との差信号を抽出するための処理部と、前記第１及び第３のスイッチの開閉を制御するための制御部とを有する読み出し回路において、前記第２のスイッチの電極と前記第２の共通信号線との間に設けられる第１の引き出し配線と、前記第４のスイッチの電極と前記第４共通信号線との間に設けられる第２の引き出し配線と、前記制御部から前記第１及び第３のスイッチに接続されている制御配線とを有し、前記制御配線が、前記第１の引き出し配線と前記第２の引き出し配線の中心線に対し線対称となる位置に配置されていることを特徴とする。

第３の側面として、本発明は、複数の画素からなる受光部と、前記各画素からの信号を一旦保持する複数のメモリ部から構成されるラインメモリと、前記ラインメモリの各メモリ部に保持された信号を選択的に読み出す読み出し回路とを有する固体撮像装置において、前記読み出し回路は、前記ラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２共通信号線に接続するための第２のスイッチとを有し、前記ラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す信号読み出し部と、前記第１および第２のスイッチの開閉を制御するための制御部と、前記第２のスイッチの電極と前記第２共通信号線との間に設けられた引き出し配線と、前記制御部から前記第１及び第２のスイッチの少なくとも一方に接続される制御配線とを有し、前記制御配線は、互いに論理レベルが反転した正信号と反信号の対が供給される正信号供給配線及び反信号供給配線を有し、前記正信号供給配線と前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されていることを特徴とする。

第４の側面として、本発明は、複数の画素からなる受光部と、前記各画素からの信号を一旦保持する複数のメモリ部から構成されるラインメモリを有し、該ラインメモリの各メモリ部に保持された信号を読み出す読み出し回路とを有する固体撮像装置において、前記読み出し回路は、前記ラインメモリのうち所定場所に配置される第１のラインメモリ、該第１のラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２共通信号線に接続するための第２のスイッチを有し、前記第１のラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す第１の信号読み出し部と、前記ラインメモリのうち前記第１のラインメモリに隣接した場所に交互に配置される第２のラインメモリ、該第２のラインメモリの各メモリ部に接続された第３のスイッチ、該第３のスイッチが所定の個数接続されてなる第３の共通信号線、及び該第３の共通信号線を第４共通信号線に接続するための第４のスイッチを有し、前記第２のラインメモリの各メモリ部に保持される信号を前記第３のスイッチ、前記第３の共通信号線、及び前記第４のスイッチを介して前記第４の共通信号線に選択的に読み出す第２の信号読み出し部と、前記第１および第３のスイッチの開閉を制御する制御部と、前記第２のスイッチの電極と前記第２共通信号線との間に設けられた第１の引き出し配線と、前記第４のスイッチの電極と前記第４共通信号線との間に設けられた第２の引き出し配線と、前記制御部から前記第１及び第３のスイッチに接続される制御配線とを有し、前記制御配線が、前記第１の引き出し配線と前記第２の引き出し配線の中心線に対し線対称な位置に配置されていることを特徴とする。

第５の側面として、本発明は、複数の信号保持セルからなる信号保持部と、該信号保持部の信号を読み出すための共通配線と、２つ以上の前記信号保持セルで共有される部分共通線とを有し、前記部分共通線を１単位とする読み出しセルを構成し、該読み出しセルが、少なくとも１階層以上からなる階層構造を有する読み出し回路において、下層の共通線から上層の共通線に読み出すための引き出し配線と、該引き出し配線に隣接する制御配線とを有し、前記制御配線は、互いに論理レベルが反転した正信号と反信号の対が供給される正信号供給配線及び反信号供給配線を有し、前記正信号供給配線と前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されることを特徴とする。

本発明によれば、保持容量をブロック化することで容量分割を上げ良好なＳ／Ｎ比を得ることができると共に、ブロック化しても周期的な固定パタンノイズのない良好なセンサ出力を得ることができ、半導体作製工程上の合わせズレが発生しても周期的な固定パタンノイズのない良好なセンサ出力を得ることができる。

以下、本発明にかかる読み出し回路、固体撮像装置、及びこれを用いたカメラシステムを実施するための最良の形態を図１〜図３を参照して説明する。なお、前述した従来例（図１７及び図１８）と同様の構成要素については、同一符号を付し、その説明を簡略又は省略する。

図１及び図２を用いて、本実施例を説明する。

本実施例は、前述の図１７、図１８に示す従来例と同様に、８個の保持容量を１ブロックとしてラインメモリをブロック化した読み出し回路に用いた例である。図１は、２ブロック（第１ブロックＢ１、第２ブロックＢ２）分を示したレイアウト模式図、図２は１ブロック（第１ブロックＢ１）内の一部（左の列から１列目、２列目）を詳細に示した図である。

図１及び図２に示す固体撮像装置の読み出し回路は、信号読み出し部２００及び制御部２０４を有する。このうち、信号読み出し部２００は、信号を保持する複数の保持容量（メモリ部）ＣＴ１０１〜ＣＴ１１６から構成されるラインメモリ２０３と、その各保持容量ＣＴ１０１〜ＣＴ１１６に接続される第１のスイッチＭ１０１〜Ｍ１１６（２０８）と、第１のスイッチＭ１０１〜Ｍ１１６（２０８）がブロック毎に所定個数（図中の例では８個）接続される第１の共通信号線２１２と、第１の共通信号線２１２をブロック毎に第２の共通信号線２０５に接続する第２のスイッチ（ブロック選択スイッチ）Ｍ２０１、Ｍ２０２（２０９）とを備える。第２のスイッチＭ２０１、Ｍ２０２（２０９）の電極と第２の共通信号線２０５との間には、引き出し配線（ブロック引き出し配線）２２０が設けられる。

この構成において、信号読み出し部２００は、ラインメモリ２０３の各保持容量ＣＴ１０１〜ＣＴ１１６に保持される信号を第１のスイッチＭ１０１〜Ｍ１１６（２０８）、第１の共通信号線２１２、及び第２のスイッチＭ２０１、Ｍ２０２（２０９）を介して第２の共通信号線２０５に読み出す。

制御部２０４は、図中の例では第１ブロックＢ１に第１制御部ＣＴＬ１、第２ブロックＢ２に第２制御部ＣＴＬ２がそれぞれ機能上割り当てられる。第１制御部ＣＴＬ１は、第１ブロックＢ１に割り当てられる第１のスイッチＭ１０１〜Ｍ１０８（２０８）及び第２のスイッチＭ２０１（２０９）の開閉を、第２制御部ＣＴＬ２は、第２ブロックＢ２に割り当てられる第１のスイッチＭ１０９〜Ｍ１１６（２０８）及び第２のスイッチＭ２０２（２０９）の開閉を制御する。ここで、制御部２０４から第１のスイッチＭ１０１〜Ｍ１１６（２０８）に制御配線が接続される。なお、制御部２０４から第２のスイッチＭ２０１、Ｍ２０２（２０９）に接続される制御配線は図示していない。

制御配線は、互いに論理レベルが反転した正信号及び反信号の対がそれぞれ供給される正信号供給配線ａ１〜ａ１６及び反信号供給配線ｂ１〜ｂ１６を有する。正信号供給配線ａ１〜ａ１６及び反信号供給配線ｂ１〜ｂ１６は、引き出し配線２２０を中心に互いに線対称に配置される。

即ち、本実施例においては、第１のスイッチＭ１０１〜Ｍ１１６（２０８）を制御するための制御配線として、従来と同様の制御線（正信号供給配線）ａ１〜ａ１６に加え、その制御線ａ１〜ａ８に供給される正信号に対しその反対論理レベルを示す反信号が供給される制御線（反信号供給配線）ｂ１〜ｂ１６が互いに対を成して配置される。対を成す制御線ａ１、ｂ１は、図２に示すとおり、引き出し配線２２０に対する距離Ｌａ、ＬｂがＬａ＝Ｌｂと等しくなるように、即ち引き出し配線２２０を中心に互いに線対称に配置される。なお、第１のスイッチＭ１０１〜Ｍ１１６（２０８）と制御線ａ１〜ａ１６，ｂ１〜ｂ１６の具体的回路例としては、後述の図１０に示した。

これにより、制御線ａ１（正信号供給配線）に供給される正信号の論理レベルがＬレベルからＨレベルに変化する際に、制御線ａ１と引き出し配線２２０との間で生じる寄生容量Ｃａ１を介して引き出し配線２２０が高い電圧にフラレるが、これに対し、同時に制御線ｂ１（反信号供給配線）に供給される反信号の論理レベルがＨレベルからＬレベルに変化するため、この際、制御線ｂ１と引き出し配線２２０との間で生じる寄生容量Ｃｂ１を介して引き出し配線２２０が低い電圧にフラレ、この２つの電圧変化が互いに加算される。即ち、第２の共通信号線２０５の電圧変化ΔＶ_CHは、以下の式として表される。

ΔＶ_CH≒ＶＤＤ×Ｃａ１／ＣＨ−ＶＤＤ×Ｃｂ１／ＣＨ≒０ｍＶ
ここで、ＶＤＤは電源電圧、ＣＨは第２の共通信号線の寄生容量を示す。

従って、本実施例によれば、ブロック毎に共通信号線に接続するブロック化読み出し回路において、従来２ｍＶ程度あった電圧変化ΔＶ_CH（出力段差）が０．１ｍＶ以下となり、従来と比べ１／５０以下に抑圧された。この結果、従来例で説明したようなブロック化読み出し回路でブロック毎に発生する周期的な固定パタンノイズがなくなった。

なお、本実施例は、第２の共通信号線にアンプを接続せずに、さらにスイッチ及び引き出し配線を介しもうひとつ上の階層に設けた共通信号線に読み出す場合にも適応可能であることも示している。

具体的には、図３に模式的な回路図を示す。この例では、上記と同様の各ラインメモリ２０３の保持容量ＣＴ１０１〜ＣＴ１２０に接続される第１のスイッチＭ１０１〜Ｍ１２０（２０８）、第１の共通信号線２１２、第２のスイッチ（２０９）、第１の引き出し配線２２０ａ、及び第２の共通信号線２０５と、第１のスイッチＭ１０１〜Ｍ１２０（２０８）に接続される制御線ａ１、ｂ１・・・とに加え、第２の共通信号線２０５に第３のスイッチＭ５０１、Ｍ５０２（２９０）及び第２の引き出し配線２２０ｂを介して接続される第３の共通信号線２９１が設けられ、この第３の共通信号線２９１が図示しない読み出し共通アンプに接続されている。この際にも、制御線ａ１、ｂ１・・・が第１の引き出し線２２０ａ及び第２の引き出し線２２０ｂに対し線対称に配置することでパタンノイズを抑制することができた。その結果、階層的にブロック化をほどこした場合でも、本実施列と同様に、引き出し配線と制御配線を配置することで出力段差を抑制することができた。

即ち、この読み出し回路は、複数の信号保持セルからなるラインメモリ（信号保持部）と、該信号保持部の信号を読み出すための第２の共通信号線（共通配線）と、２つ以上の前記信号保持セルで共有される第１の共通信号線（部分共通線）とを有し、第１の共通信号線を１単位とする読み出しセルを構成し、該読み出しセルが、少なくとも１階層以上からなる階層構造を有する構成において、下層の共通線から上層の共通線に読み出すための引き出し配線と、該引き出し配線に隣接する制御配線とを有し、制御配線は、互いに論理レベルが反転した正信号と反信号の対が供給される正信号供給配線及び反信号供給配線を有し、正信号供給配線と反信号供給配線は、引き出し配線を中心に互いに線対称に配置されている。

また、本実施例の読み出し回路は、図９に後述するような二次元固体撮像装置やラインセンサに適用可能なことは言うまでもない。

本実施例は、前述の図１、図２に示す実施例１と同様の８容量をブロック化した構成であるため、同図を用いて説明する。本実施例では、実施例１と比べ、各配線を以下の配線層に配置している点が相違する。

すなわち、本実施例の読み出し回路は、対を成す制御線ａ１〜ａ１６、ｂ１〜ｂ１６（正信号供給線、反信号供給線）、引き出し配線２２０を第１メタルで配線し、第１及び第２の共通信号線２１２、２０５を第２メタルで配線している。即ち、図中の横（水平）方向に延びる配線２１２、２０５を互いに同一の配線層（第２メタル）で、また縦（垂直）方向に延びる配線ａ１〜ａ１６、ｂ１〜ｂ１６、２２０を互いに同一の配線層（第１メタル）でそれぞれ配線している。

この結果、前述した対を成す制御線ａ１、ｂ１の引き出し配線２２０に対するそれぞれの距離Ｌａ、Ｌｂ（Ｌａ＝Ｌｂ）について、半導体作製工程における各配線層の合わせずれによる両距離Ｌａ、Ｌｂの差が生じないため、制御線ａ１と引き出し配線２２０との間で生じる寄生容量Ｃａ１と、制御線ｂ１と引き出し配線２２０との間で生じる寄生容量Ｃｂ１とが完全に一致する。

即ち、第２の共通信号線２０５の電圧変化ΔＶ_CHは、以下の式として表される。

ΔＶ_CH≒ＶＤＤ×Ｃａ１／ＣＨ−ＶＤＤ×Ｃｂ１／ＣＨ＝０ｍＶ
従って、本実施例によれば、従来２ｍＶ程度あった電圧変化ΔＶ_CH（出力段差）は、０．０５ｍＶの測定限界以下となった。

また、本実施例の読み出し回路も、図７に後述するような二次元固体撮像装置やラインセンサに適用可能なことは言うまでもない。

図４、図５、図６、図７を用いて、本実施例を説明する。

本実施例は、８個の保持容量を１ブロックとしてブロック化した例で、１ブロックを構成するラインメモリを、さらに列毎に交互に隣接して配置される第１及び第２のラインメモリに割り当てて、互いに隣接する第１のラインメモリに保持されている信号と第２のラインメモリに保持されている信号との差信号を得るための読み出し回路に用いた例である。この読み出し回路は、２次元固体撮像装置に適応したもので、第１のラインメモリには、光信号＋ノイズ信号、第２のラインメモリにはノイズ信号を保持し、その差分出力を出力するという実施を行った。ここで、ノイズ信号とは、いわゆるＣＭＯＳセンサとよばれる増幅型の固体撮像装置における、増幅部のＯＦＦＳＥＴ成分や増幅部の入力端子をリセットした際のリセットノイズをさす。

図４は、２ブロック分を示したレイアウト模式図、図５は１ブロックを詳細に示した図、図６は差分出力回路の結線の様子を示した図、図７はその等価回路図である。

図４〜図７に示す読み出し回路は、２次元状に配置された画素３００からなる受光部３０１を有する固体撮像装置において、受光部３０１の各列毎に共通に設けた垂直出力線３０２（図７参照）を介して接続される信号読み出し部２００、制御部２０４、及び差分出力回路（処理部）２４０（図５参照）を有する。信号読み出し部２００は、受光部３０１の各列毎に対を成して設けられる第１及び第２の信号読み出し部から構成される。なお、図７中の３１１は、受光部３０１の各列毎にその垂直出力線３０２に接続される定電流源を示す。

第１の信号読み出し部は、受光部３０１の各列毎にその垂直出力線３０２に並列接続される２つの選択スイッチのうち一方の選択スイッチ３０３ａ（図７参照）に接続され且つこれにより読み出される信号を保持する複数の保持容量（メモリ部）ＣＴ１０１〜ＣＴ１０８から構成される第１のラインメモリ２０３ａ、その各保持容量ＣＴ１０１〜ＣＴ１０８に接続された第１のスイッチＭ１０１〜Ｍ１０８（２０８）、該第１のスイッチＭ１０１〜Ｍ１０８（２０８）がブロック毎に所定の個数（図中の例では４個）接続されてなる第１の共通信号線２１２、及び該第１の共通信号線２１２を第２の共通信号線２０５に接続するための第２のスイッチＭ２０１、Ｍ２０２（２０９）を有する。この構成により、第１の信号読み出し部は、第１のラインメモリ２０３ａの各保持容量ＣＴ１０１〜ＣＴ１０８に保持される信号を第１のスイッチＭ１０１〜Ｍ１０８（２０８）、第１の共通信号線２１２、及び第２のスイッチＭ２０１、Ｍ２０２（２０９）を介して第２の共通信号線２０５に読み出す。

第２の信号読み出し部は、受光部３０１の各列毎にその垂直出力線３０２に並列接続される２つの選択スイッチのうち他方の選択スイッチ３０３ｂ（図７参照）に接続され且つこれにより読み出される信号を保持する複数の保持容量（メモリ部）ＣＴ２０１〜ＣＴ２０８から構成される第２のラインメモリ２０３ｂ、その各保持容量ＣＴ２０１〜ＣＴ２０８に接続された第３のスイッチＭ３０１〜Ｍ３０８（２３１）、該第３のスイッチ２３１がブロック毎に所定の個数（図中の例では４個）接続されてなる第３の共通信号線２３２、及び該第３の共通信号線２３２を第４の共通信号線２３３に接続するための第４のスイッチＭ４０１、Ｍ４０２（２３４）を有する。この構成により、第２の信号読み出し部は、第２のラインメモリ２０３ｂの各保持容量ＣＴ２０１〜２０８に保持される信号を第３のスイッチＭ３０１〜Ｍ３０８（２３１）、第３の共通信号線２３２、及び第４のスイッチＭ４０１、Ｍ４０２（２３４）を介して第４の共通信号線２３３に読み出す。

第１及び第２のラインメモリ２０３ａ、２０３ｂを成す各保持容量は、列毎に交互に隣接して配置される。即ち、２ブロックのうち、第１ブロックＢ１では、左列から右列にかけて、保持容量ＣＴ１０１、ＣＴ３０１、ＣＴ１０２、ＣＴ３０２、ＣＴ１０３、ＣＴ３０３、ＣＴ１０４、及びＣＴ３０４が順次配列され、また第２ブロックでは、左列から右列にかけて、保持容量ＣＴ１０５、ＣＴ３０５、ＣＴ１０６、ＣＴ３０６、ＣＴ１０７、ＣＴ３０７、ＣＴ１０８、及びＣＴ３０８が順次配列される。

第２のスイッチＭ２０１、Ｍ２０２（２０９）の電極から第２の共通信号線２０５との間には、第１引き出し配線２２１が設けられる。また、第４のスイッチＭ４０１、Ｍ４０２（２３４）の電極から第４の共通信号線２３３との間には、第２引き出し配線２２２が設けられる。

差分出力回路２４０は、第１の信号読み出し部の出力と第２の信号読み出し部の出力との差信号を抽出する。

制御部２０４は、図中の例では第１ブロックＢ１に第１制御部ＣＴＬ１が、第２ブロックＢ２に第２制御部ＣＴＬ２がそれぞれ機能上割り当てられる。第１制御部ＣＴＬ１は、第１ブロックＢ１に割り当てられる第１のスイッチＭ１０１〜Ｍ１０４（２０８）、第３のスイッチＭ３０１〜Ｍ３０４（２３１）、第２のスイッチＭ２０１（２０９）、及び第４のスイッチＭ４０１（２３４）の開閉を制御する。また、第２制御部ＣＴＬ２は、第２ブロックＢ２に割り当てられる第１のスイッチＭ１０５〜Ｍ１０８（２０８）、第３のスイッチＭ３０５〜Ｍ３０８（２３１）、第２のスイッチＭ２０２（２０９）、及び第４のスイッチＭ４０２（２３４）の開閉を制御する。なお、制御部２０４から第２のスイッチＭ２０１、Ｍ２０２（２０９）及び第４のスイッチＭ４０１、Ｍ４０２（２３４）に接続される制御配線は図示していない。

図４〜図７において、ａ１〜ａ８は第１のラインメモリ２０３ａの左から1番目〜８番目の保持容量ＣＴ１０１〜ＣＴ１０８から読み出すための第１のスイッチＭ１０１〜Ｍ１０８（２０８）を開閉するための制御線（以下、「第１制御線」）であり、ｂ１〜ｂ８は第２のラインメモリ２０３ｂの左から１番目〜８番目の保持容量ＣＴ２０１〜２０８から読み出すための第３のスイッチＭ３０１〜Ｍ３０８（２３１）を開閉するための制御線（以下、「第２制御線」）である。本実施例においては、第１及び第２制御線ａ１、ｂ１は、同時にＬレベルからＨレベルに変化し各保持容量の信号をそれぞれ第２及び第４の共通信号線２０５、２３３に読み出すものとした。

ここで、第１及び第２制御線ａ１〜ａ８、ｂ１〜ｂ８、第１及び第２引き出し線２２１、２２２の配置例を説明する。

まず、第１ブロックＢ１内の左から１番目に配置される第１及び第２制御線ａ１、ｂ１は、第１及び第２引き出し配線２２１、２２２に近接していることから、従来技術でも述べたとおり、図１６で示す重なり部の容量に加え、図５に示すように、寄生容量Ｃｓａ１、Ｃｓｂ１、Ｃｎａ１、及びＣｎｂ１（Ｃｓａ１は、第１制御線ａ１と第１引き出し配線２２１との間で生じる寄生容量、Ｃｓｂ１は、第２制御線ｂ１と第１引き出し配線２２１との間で生じる寄生容量、Ｃｎａ１は、第１制御線ａ１と第２引き出し配線２２２との間で生じる寄生容量、Ｃｎｂ１は、第２制御線ｂ１と第２引き出し配線２２２との間で生じる寄生容量）を介して第１及び第２制御線ａ１〜ａ８、ｂ１〜ｂ８の電位変化が第２及び第４の共通信号線２０５、２３３の電圧に影響を与える。

これに対し、第１ブロックＢ１内の左から２番目に配置される第１及び第２制御線ａ２、ｂ２は、第１及び第２引き出し配線２２１、２２２から距離が離れているため、第２及び第４の共通信号線２０５、２３３の電圧に影響を与える電位変化は、図１６で示す重なり部の容量（図４〜図７では不図示）を介した成分のみとなる。

すなわち、第２及び第４の共通信号線２０５、２３３には、以下のような電圧変化が発生する。

第２の共通信号線２０５で発生する電圧変化ΔＶ_CH＿2は、次のとおりである。

ΔＶ_CH＿2≒ＶＤＤ×（Ｃｓａ１＋Ｃｃ×２）／ＣＨ＋ＶＤＤ×（Ｃｓｂ１＋Ｃｃ×２）／ＣＨ
第４の共通信号線２３３で発生する電圧変化ΔＶ_CH＿4は、次のとおりである。

ΔＶ_CH＿4≒ＶＤＤ×（Ｃｎａ１＋Ｃｃ×２）／ＣＨ＋ＶＤＤ×（Ｃｎｂ１＋Ｃｃ×２）／ＣＨ
本実施例では、第２のスイッチＭ２０１、Ｍ２０２（２０９）の電極から第２の共通信号線２０５との間に設けられた第１引き出し配線２２１と、第４のスイッチＭ４０１、Ｍ４０２（２３４）の電極から第４の共通信号線２３３との間に設けられた第２引き出し配線２２２を有し、制御部２０４から少なくとも第１及び第３のスイッチＭ１０１〜Ｍ１０８（２０８）、Ｍ３０１〜Ｍ３０８（２３１）に接続されている第１及び第２制御線ａ１〜ａ８、ｂ１〜ｂ８が該第１の引き出し配線２２１と該第２の引き出し配線２２２の中心線（図４の破線ｃ１参照）に対し線対称な位置に配置される。

すなわち、上記各配線ａ１〜ａ８、ｂ１〜ｂ８、２２１、２２２は、図５の破線ｃ１に示すように、第１引き出し配線２２１と第２引き出し配線２２２との間の中心線と、第１制御線ａ１と第２制御線ｂ１との中心線とが互いに一致するように配置される。この結果、第１制御線ａ１と第１引き出し配線２２１との間の距離と、第２制御線ｂ１と第２引き出し配線２２２との間の距離とが等しく、また第２制御線ｂ１と第１引き出し配線２２１との間の距離と、第１制御線ａ１と第２引き出し配線２２２との間の距離とが等しくなり、寄生容量Ｃｎａ１、Ｃｎｂ１、Ｃｓｂ１、及びＣｓａ１に関して、Ｃｓｂ１＝Ｃｎａ１、Ｃｓａ１＝Ｃｎｂ１の関係が成立する。

従って、本実施例によれば、「第２の共通信号線２０５の出力」と「第４の共通信号線２３３の出力」との差分をとるため、差分出力回路２４０の出力Ｖ_OUTは、以下のとおりとなり、打ち消しあうことができ、従来例のブロック化された読み出し回路に見られるブロック毎（図中の例では４個の保持容量の読み出し周期に関する４ビット）毎の周期的なパタンノイズは発生しなかった。

Ｖ_OUT＝ΔＶ_CH＿2−ΔＶ_CH＿4＝０ｍＶ
また、従来では通常長い引き回しを強いられる第２の共通信号線がそれ自身アンテナとなって外乱ノイズや電源ノイズを拾い出力が変動するといった問題があったが、本実施例によれば、第２の共通信号線と対で第４の共通信号線が配置され、差分出力回路を介しその出力の差分処理を行なうため、上記外乱ノイズ、電源ノイズも引き算され、上記のような出力が変動するといった問題を解消できるといった効果も得られる。

図８を用いて、本実施例の説明を行う。図８は、本実施例のブロック内のレイアウト模式図である。前述した実施例３と同様の構成要素については、同一符号を付し、その説明を省略する。

本実施例も、前述した実施例３と同様の構成であり、第１及び第２引き出し線２２１、２２２、第１及び第２制御線ａ１、ｂ１の配置が異なる。すなわち、第１及び第２制御線ａ１、ｂ１は、前述した実施例３では第１及び第２制御線ａ１、ｂ１間の内側に配置したが、本実施例では外側に配置している。ただし、この場合も、前述した実施例３と同様に、第１引き出し線２２１と第２引き出し線２２２の中心線と、第１制御線ａ１と第２制御線ｂ１の中心線とを図５の破線ｃ１で示す部分で一致させている。

従って、本実施例においても、実施例３と同様に、第１制御線ａ１と第１引き出し配線２２１との間の距離と、第２制御線ｂ１と第２引き出し配線２２２との間の距離とが等しく、また第２制御線ｂ１と第１引き出し配線２２１との間の距離と、第１制御線ａ１と第２引き出し配線２２２との間の距離とが等しくなり、寄生容量Ｃｎａ１、Ｃｎｂ１、Ｃｓｂ１、及びＣｓａ１に関して、Ｃｓｂ１＝Ｃｎａ１、Ｃｓａ１＝Ｃｎｂ１の関係が成立するので、結果として、差分出力回路（不図示）の出力Ｖ_OUTは、周期的なパタンノイズは発生しなかった。

また、本実施例および前述した実施例３においては、第１及び第２引き出し配線２２１、２２２のメタル層と、第１及び第２制御線ａ１、ｂ１のメタル配線を異なる層に配置しても、合わせずれなどによる引き算誤差は発生しない。

本実施例は、図９に示すような等価回路図で示される２次元固体撮像装置に対し、前述した実施例１（図１、図２参照）に示すレイアウトを適応した例である。以下、実施例１と同様の構成要素については、同一符号を付し、その説明を簡略又は省略する。

図９に示す２次元固体撮像装置は、２次元状に配置された画素（フォトダイオードなどの受光素子、増幅回路を含む）３００からなる受光部３０１と、受光部３０１の各列毎に共通に設けた垂直出力線３０２に接続されるその選択スイッチ３０３の出力側に、ラインメモリＣＴ１０１〜ＣＴ１０８（２０３）、第１のスイッチＭ１０１〜Ｍ１０８（２０８）、第１の共通信号線２１２、第２のスイッチＭ２０１、Ｍ２０２（２２０）、及び第２の共通信号線２０５を有する信号読み出し部２００と、第２の共通信号線２０５に接続される出力アンプ２５０とを有する。信号読み出し部２００は、ラインメモリ２０３の４個の保持容量（４列）毎にブロック化されている（図中の第１ブロックＢ１、第２ブロックＢ２参照）。

本実施例においては、受光部３０１の画素３００毎に配置される増幅回路（不図示）の固定パタンノイズとランダムノイズを除去するために、受光部３００と信号読み出し部２００との間の垂直出力線３０２に、列毎にクランプ回路（定電流源３１１、クランプ容量３１２、クランプＳＷ（スイッチ）３１３）３１０を設けている。この結果、図中のラインメモリ２０３には、ノイズ信号が除去された光信号成分のみが保持されることになる。

出力アンプ２５０は、ラインメモリ２０３に接続される第２の共通信号線２０５の入力側にその出力を帰還容量Ｃｆを介し帰還させ、そのアンプゲインをラインメモリ２０３の容量（ＣＴ）と出力アンプ２５０の帰還容量（Ｃｆ）の比で決まる構成とした（図中の２５１は、帰還容量Ｃｆに並列に接続されるスイッチを示す）。すなわち、出力アンプ２５０のゲインは、ＣＴ／Ｃｆで与えられる。

この出力アンプ２５０は、ブロック化した場合に予想されるブロック毎の容量ばらつきによるブロック単位のゲインエラーを抑える形式であり、特にブロック化を施した本発明において適したものである。例えば、各ブロック内の「第１の共通信号線」２１２の容量がブロック単位でバラツいたとしても、出力アンプ２５０のゲインには、共通信号線の容量（ＣＨ）を含まないので、ゲインエラーは発生しない。

このようなアンプ形式での電圧変化ΔＶ_OUT（出力段差）は、以下のように与えられる。

ΔＶ_OUT≒ＶＤＤ×Ｃａ１／Ｃｆ
従って、本実施例においても、前述した実施例と同様に、周期的なパタンノイズのない良好なセンサー出力を得ることができた。

本実施例は、２次元固体撮像装置に適用した場合を説明しているが、ラインセンサに適用した場合でも同様な効果を得ることができた。

なお、図９の等価回路図中に用いている各スイッチ２０８、２０９、３０３、３１３は、ＮＭＯＳとＰＭＯＳの並列にしたタイプでも、ＮＭＯＳのみ、ＰＭＯＳのみのタイプでも構わない。これは、他の実施例で用いるスイッチについても同様である。

本実施例は、前述した実施例５（図７参照）の２次元固体撮像装置のうち、ラインメモリ２０３以降の読み出し回路を図１０に示す等価回路に置き換えたものである。以下、実施例５と同様の構成要素については、同一符号を付し、その説明を簡略又は省略する。

図１０において、ａ１〜ａ３は、制御部２０４からの制御信号（正信号）に基づき第１のスイッチＭ１０１〜Ｍ１０３（２０８）を開閉するための制御線（正信号供給配線）であり、ｂ１〜ｂ３は、制御部２０４からその反転信号を供給するための制御線（反信号供給配線）である。

第１のスイッチ２０８は、正信号供給配線ａ１〜ａ３に制御電極（ゲート電極）が接続されるスイッチ２０８ａと、反信号供給配線ｂ１〜ｂ３に制御電極が接続されるダミースイッチ２０８ｂとから構成される。スイッチ２０８ａは、第２のスイッチ２０９に並列で接続される２つのスイッチＳＷ１、ＳＷ２から構成される。ダミースイッチ２０８ｂは、１つのスイッチＳＷ３、即ちスイッチの１／２サイズとなる。

本実施例は、制御部２０４からの制御信号（正信号）を正信号供給配線ａ１〜ａ３を介し第１のスイッチ２０８のスイッチ２０８ａに供給すると同時に、その反転信号を反信号供給配線ｂ１〜ｂ３を介し第１のスイッチ２０８におけるスイッチ２０８ａの１／２サイズに設計したダミースイッチ２０８ｂに供給することで、スイッチ振られを抑制するよう設計した。

即ち、実施例５においては、第１のスイッチ（Ｍ１０１）がＯＮ状態からＯＦＦ状態に変化するときに、スイッチのゲート電極とスイッチＭＯＳのチャネル下に誘起された電荷の振り分けによりノード２１２および第２の共通信号線２０５の電圧が変動する。その結果、出力変動が生じる。これに対し、本実施例で設けたダミースイッチは、この振り分け電荷をダミースイッチのＭＯＳ容量と反転信号により打ち消すことができる。

従って、本実施例によれば、周期的なパタンノイズもなく、またスイッチの開閉による出力の振られも抑制された良好なセンサ出力を得ることができた。

この他、第１のスイッチ２０８のダミースイッチ２０８ｂを配置しない場合についても確認したところ、出力振られは発生するものの、正信号供給配線ａ１と反信号供給配線ｂ１が引出し配線を中心に互いに線対称に配置されていれば、周期的なパタンノイズのない良好なセンサ出力を得ることができた。

図１１を用いて、本実施例を説明する。前述と同様の構成要素については、同一符号を付して、その説明を省略する。

図１１に示す２次元固体撮像装置は、前述と同様に、２次元状に配置された所定個数（図中では９行×１０列の９０個）の画素３００からなる受光部３０１からの出力を読み出す信号読み出し部（読み出し回路）を備える。この信号読み出し部は、奇数列（図中の例では１列、３列、５列、７列、９列）の画素からの出力を読み出す奇数列信号読み出し部２００ａと、偶数列（図中の例では２列、４列、６列、８列、１０列）の画素からの出力を読み出す偶数列信号読み出し部２００ｂとを受光部３０１を挟む位置（図中の上下位置）に配置して構成される。

この結果、ラインメモリの各ピッチを画素ピッチの２倍に確保することができた。

即ち、図１、図２に示す引き出し配線２２０と制御線ａ２、ｂ２（正信号供給配線、反信号供給配線）との距離Ｌａ、Ｌｂ（図２参照）を、信号読み出し部が片側だけの場合と比較し、倍の距離を確保することができた。すなわち、制御線ａ２、ｂ２が引き出し配線２２０へ与える影響をより効果的に抑えることができた。特に、画素ピッチが３ｕｍ程度と小さい場合には、若干なりとも制御線ａ２、ｂ２の影響が見られるが、本実施例によれば、その影響が半減し、ほとんど見えないレベルに減少した。

図１２を用いて、本実施例を説明する。前述と同様の構成要素については、同一符号を付し、その説明を省略する。

本実施例は、実施例３（図４〜図７参照）と同様の構成のうち、第１のラインメモリ２０３ａの容量を確保するため、第２のラインメモリ（図４〜図７参照）が占有した場所を、第１のラインメモリ２０３ａ用の場所に割り当てたものである。即ち、本実施例では実施例２で説明した第２のラインメモリが配置されていない。ただし、本実施例では、図６に示す差分出力回路（図１２では不図示）を用いるために、実際には第１のスイッチ２０８の電極に接続されず、従ってラインメモリ２０３ａからの信号が入力されないダミーの第３の共通信号線２３２ａ、第４の共通信号線２３３ａ、及び第４のスイッチ２３４ａも実施例２と同様に配置した。

この結果、本実施例によれば、スイッチ振られも差分出力回路により除去することができた。

なお、図１２には示していないが、この差分処理の精度を向上するため、差分出力回路１つにつき第１のラインメモリ２０３ａの１セル分の容量をダミーの第４の共通信号線２３３ａに接続した。

また、本実施例のもうひとつの特徴は、ダミーの第３の共通信号線２３２ａ、第４の共通信号線２３３ａ、第４のスイッチ２３４ａを配置をすることで、特にフィルムサイズの固体撮像装置などの共通信号線が極めて長い装置に適用した場合に発生する共通信号線からのる飛び込みノイズを抑制することもできた。すなわち、前述の実施例３に示す通りの効果が得られた。

また、従来、共通信号線が長い場合、その配線がアンテナとなって外乱ノイズや、電源のノイズを拾い出力が変動する問題があった。この課題に対し、本実施例においては、第２の共通信号線２０５と対でダミーの第４の共通信号線２３３が配置され、差分処理をおこなうため、このような外乱ノイズ、電源ノイズも引き算されるため、出力が変動する問題が発生しないといった効果が得られる。

図１３に基づいて、本発明の読み出し回路を用いた固体撮像装置をスチルカメラに適用した場合の一実施例について詳述する。図１３は、本発明の固体撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。

図１３において、１はレンズのプロテクトとメインスイッチを兼ねるバリア、２は被写体の光学像を固体撮像素子４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞り、４はレンズ２で結像された被写体を画像信号として取り込むための固体撮像素子、６は固体撮像素子４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、８は固体撮像素子４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。

バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器６などの撮像系回路の電源がオンされる。それから、露光量を制御する為に、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号はＡ／Ｄ変換器６で変換された後、信号処理部７に入力される。そのデータを基に露出の演算を全体制御・演算部９で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。

次に、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子４から出力された画像信号はＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算部９によりメモリ部に書き込まれる。その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また、外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

以上のように、本発明は、ラインセンサ又はエリアセンサで用いる固体撮像装置及びその読み出し回路の用途に適用できる。

本発明の実施例１による読み出し回路を示すレイアウト模式図である。 図１の詳細を示すレイアウト模式図である。 階層的にブロック化を施した読み出し回路のレイアウト模式図である。 本発明の実施例３による読み出し回路を示すレイアウト模式図である。 図４の詳細を示すレイアウト模式図である。 図４の共通信号線と差分出力回路の結線状態を示す結線図である。 図４の等価回路図である。 本発明の実施例４による読み出し回路を示すレイアウト模式図である。 本発明の実施例５による読み出し回路を用いた２次元固体撮像装置を示す等価回路図である。 本発明の実施例６による読み出し回路を用いた２次元固体撮像装置を示す等価回路図及びレイアウト模式図である。 本発明の実施例７による固体撮像装置を示す等価回路図である。 本発明の実施例８による読み出し回路を示すレイアウト模式図である。 本発明の読み出し回路を用いた固体撮像装置をスチルカメラに適用した場合の一実施例を示すブロック図である。 従来例の固体撮像装置を示す等価回路図である。 従来例のブロック化読み出し回路を用いた固体撮像装置を示す等価回路図である。 従来例の固体撮像装置の読み出しタイミングを説明するタイミングチャートである。 従来例のブロック化された読み出し回路を示すレイアウト模式図である。 図１７の詳細を示すレイアウト模式図である。

符号の説明

２００ 信号読み出し部
２００ａ 奇数列信号読み出し部
２００ｂ 偶数列信号読み出し部
２０３ ラインメモリ
２０３ａ 第１のラインメモリ
２０３ｂ 第２のラインメモリ
２０４ 制御部
２０５ 第２の共通信号線
２０８ 第１のスイッチ
２０９ 第２のスイッチ
２０９ａ スイッチ
２０９ｂ ダミースイッチ
２１２ 第１の共通信号線
２２０ 引き出し線
２２１ 第１引き出し線
２２２ 第２引き出し線
２３１ 第３のスイッチ
２３２ 第３の共通信号線
２３２ａ ダミーの第３の共通信号線
２３３ 第４の共通信号線
２３３ａ ダミーの第４の共通信号線
２３４ 第４のスイッチ
２３４ａ ダミーの第４のスイッチ
２４０ 差分出力回路
２５０ 出力アンプ
３００ 画素
３０１ 受光部
３１２ 垂直出力線
３１０ クランプ回路
３１１ クランプＳＷ
３１２ クランプ容量
３１１ 定電流源

Claims (14)

1. 信号を保持する複数のメモリ部から構成されるラインメモリ、該ラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２の共通信号線に接続するための第２のスイッチを有し、前記ラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す信号読み出し部と、
   前記第１及び第２のスイッチの開閉を制御する制御部とを有する読み出し回路において、
   前記第２のスイッチの電極と前記第２の共通信号線との間に設けられる引き出し配線と、
   前記制御部から前記第１及び前記第２のスイッチの少なくとも一方に接続される制御配線とを有し、
   前記制御配線は、互いに論理レベルが反転した正信号及び反信号の対がそれぞれ供給される正信号供給配線及び反信号供給配線を有し、
   前記正信号供給配線及び前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されていることを特徴とする読み出し回路。
2. 前記正信号供給配線及び反信号供給配線は、前記第１スイッチに接続されていることを特徴とする請求項１に記載の読み出し回路。
3. 前記正信号供給配線、前記反信号供給配線、及び前記引き出し配線は、同一の配線層で形成されていることを特徴とする請求項１に記載の読み出し回路。
4. 信号を保持する複数のメモリ部から構成される第１のラインメモリ、該第１のラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２の共通信号線に接続するための第２のスイッチを有し、前記第１のラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す第１の信号読み出し部と、
   信号を保持する複数のメモリ部から構成される第２のラインメモリ、該第２のラインメモリの各メモリ部に接続された第３のスイッチ、該第３のスイッチが所定の個数接続されてなる第３の共通信号線、及び該第３の共通信号線を第４の共通信号線に接続するための第４のスイッチを有し、前記第２のラインメモリの各メモリ部に保持される信号を前記第３のスイッチ、前記第３の共通信号線、及び前記第４のスイッチを介して前記第４の共通信号線に選択的に読み出す第２の信号読み出し部と、
   前記第１の信号読み出し部の出力と前記第２の信号読み出し部の出力との差信号を抽出するための処理部と、
   前記第１及び第３のスイッチの開閉を制御するための制御部とを有する読み出し回路において、
   前記第２のスイッチの電極と前記第２の共通信号線との間に設けられる第１の引き出し配線と、
   前記第４のスイッチの電極と前記第４共通信号線との間に設けられる第２の引き出し配線と、
   前記制御部から前記第１及び第３のスイッチに接続されている制御配線とを有し、
   前記制御配線が、前記第１の引き出し配線と前記第２の引き出し配線の中心線に対し線対称となる位置に配置されていることを特徴とする読み出し回路。
5. 前記制御配線と前記引き出し配線が同一の配線層で形成されていることを特徴とする請求項４に記載の読み出し回路。
6. 複数の画素からなる受光部と、
   前記各画素からの信号を一旦保持する複数のメモリ部から構成されるラインメモリと、
   前記ラインメモリの各メモリ部に保持された信号を選択的に読み出す読み出し回路とを有する固体撮像装置において、
   前記読み出し回路は、
   前記ラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２共通信号線に接続するための第２のスイッチとを有し、前記ラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す信号読み出し部と、
   前記第１および第２のスイッチの開閉を制御するための制御部と、
   前記第２のスイッチの電極と前記第２共通信号線との間に設けられた引き出し配線と、
   前記制御部から前記第１及び第２のスイッチの少なくとも一方に接続される制御配線とを有し、
   前記制御配線は、互いに論理レベルが反転した正信号と反信号の対が供給される正信号供給配線及び反信号供給配線を有し、
   前記正信号供給配線と前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されていることを特徴とする固体撮像装置。
7. 前記正信号供給配線及び反信号供給配線は、前記第１スイッチに接続されていることを特徴とする請求項６に記載の固体撮像装置。
8. 前記正信号供給配線及び反信号供給配線の一方は、前記第１のスイッチの代わりに設けたダミースイッチに信号を供給することを特徴とする請求項７に記載の固体撮像装置。
9. 複数の画素からなる受光部と、
   前記各画素からの信号を一旦保持する複数のメモリ部から構成されるラインメモリを有し、該ラインメモリの各メモリ部に保持された信号を読み出す読み出し回路とを有する固体撮像装置において、
   前記読み出し回路は、
   前記ラインメモリのうち所定場所に配置される第１のラインメモリ、該第１のラインメモリの各メモリ部に接続された第１のスイッチ、該第１のスイッチが所定の個数接続されてなる第１の共通信号線、及び該第１の共通信号線を第２共通信号線に接続するための第２のスイッチを有し、前記第１のラインメモリの各メモリ部に保持される信号を前記第１のスイッチ、前記第１の共通信号線、及び前記第２のスイッチを介して前記第２の共通信号線に選択的に読み出す第１の信号読み出し部と、
   前記ラインメモリのうち前記第１のラインメモリに隣接した場所に交互に配置される第２のラインメモリ、該第２のラインメモリの各メモリ部に接続された第３のスイッチ、該第３のスイッチが所定の個数接続されてなる第３の共通信号線、及び該第３の共通信号線を第４共通信号線に接続するための第４のスイッチを有し、前記第２のラインメモリの各メモリ部に保持される信号を前記第３のスイッチ、前記第３の共通信号線、及び前記第４のスイッチを介して前記第４の共通信号線に選択的に読み出す第２の信号読み出し部と、
   前記第１および第３のスイッチの開閉を制御する制御部と、
   前記第２のスイッチの電極と前記第２共通信号線との間に設けられた第１の引き出し配線と、
   前記第４のスイッチの電極と前記第４共通信号線との間に設けられた第２の引き出し配線と、
   前記制御部から前記第１及び第３のスイッチに接続される制御配線とを有し、
   前記制御配線が、前記第１の引き出し配線と前記第２の引き出し配線の中心線に対し線対称な位置に配置されていることを特徴とする固体撮像装置。
10. 前記読み出し回路は、前記第１の信号読み出し部の出力と前記第２の信号読み出し部の出力の差信号を抽出するための処理部をさらに有することを特徴とする請求項９記載の固体撮像装置。
11. 前記読み出し回路は、前記受光部の奇数列に位置するラインメモリに接続される奇数列読み出し回路と、前記受光部の偶数列に位置するラインメモリに接続される偶数列読み出し回路とを有し、前記奇数列読み出し回路と前記偶数列読み出し回路とが、前記受光部を挟んで配置されていることを特徴とする請求項６乃至１０のいずれか１項に記載の固体撮像装置。
12. 複数の信号保持セルからなる信号保持部と、
    該信号保持部の信号を読み出すための共通配線と、
    ２つ以上の前記信号保持セルで共有される部分共通線とを有し、
    前記部分共通線を１単位とする読み出しセルを構成し、該読み出しセルが、少なくとも１階層以上からなる階層構造を有する読み出し回路において、
    下層の共通線から上層の共通線に読み出すための引き出し配線と、
    該引き出し配線に隣接する制御配線とを有し、
    前記制御配線は、互いに論理レベルが反転した正信号と反信号の対が供給される正信号供給配線及び反信号供給配線を有し、
    前記正信号供給配線と前記反信号供給配線は、前記引き出し配線を中心に互いに線対称に配置されることを特徴とする読み出し回路。
13. 請求項１乃至５、１２のいずれか１項に記載の読み出し回路を有する固体撮像装置と、
    該固体撮像装置へ光を結像する光学系と、
    該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とするカメラシステム。
14. 請求項６乃至１１のいずれか１項に記載の固体撮像装置と、
    該固体撮像装置へ光を結像する光学系と、
    該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とするカメラシステム。
    
    

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