JP2010252118A - 固体撮像素子 - Google Patents

Abstract

【課題】画質の低下を抑えたグローバル動作が可能な固体撮像素子を提供する。
【解決手段】行列状に配置され、各々が受光量に応じた電気信号を出力する複数の画素回路１−１、１−２と、列ごとに設けられ、対応列の画素回路１−１、１−２からの前記電気信号を順次転送する第１の列信号線３と、列ごとに、対応列の画素回路１−１、１−２と同数設けられ、対応列の第１の列信号線３を通して転送されてくる前記電気信号を保持する保持回路４−１、４−２とを備える。保持回路４−１、４−２は、対応列の画素回路１−１、１−２の初期化状態の電気信号を保持する第１の容量３１、４５と、受光後の電気信号を保持する第２の容量３３、４７とを有している。差分回路５は、同じ保持回路の第１の容量と第２の容量とに保持されている２つの電気信号の差分を取る。
【選択図】図２

Description

本発明は、デジタルカメラなどに組み込まれたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のエリアイメージセンサに関する。

まず、従来の固体撮像素子を説明する。

図２１は従来の固体撮像素子の１画素の構成を示す回路図である。図２１に示すように、スイッチング回路２００は、フォトダイオード２１０とトランスファトランジスタＴＲｔ、キャパシタＣ、リセットトランジスタＴＲｒ、センスアンプ用トランジスタＴＲａ、およびスイッチングトランジスタＴＲｓを組み合わせてなる。画素行に沿う線としては、アドレス線Ａ１のほか、転送制御線Ｔやリセット線Ｒが引かれている。転送制御線Ｔおよびリセット線Ｒは、垂直走査回路に接続されている。画素列に沿う線としては、信号線Ｌ１のほか、バイアス線Ｂが引かれている。

次に従来例の動作を説明する。図２２に示すように、短時間露光方式のグローバルシャッタ入力モードとした場合、垂直走査回路は、トリガ信号の入力に応じて全行同時にリセット線ＲにＨレベルの全リセット信号を一瞬送出する。それと同時に、垂直走査回路は、全行の転送制御線ＴにもＨレベルの全転送信号を一瞬送出する。すると、全画素のフォトダイオード２１０、およびキャパシタＣに蓄えられた画素信号がリセットトランジスタＴＲｒを通じて放出され、全画素のフォトダイオード２１０およびキャパシタＣがリセットされる。

その後、垂直走査回路は、垂直同期信号をネゲートする前にＨレベルの全転送信号を一瞬再送出する。これにより、トランスファトランジスタＴＲｔが短時間にわたりオフとされ、その間に全画素のフォトダイオード２１０が同時に露光状態とされる。そして、全画素では、全転送信号の再送出時点でフォトダイオード２１０からトランスファトランジスタＴＲｔを通じてキャパシタＣに画素信号１Ｆが移り、これらのキャパシタＣに画素信号１Ｆが一時的に蓄えられた状態とされる。

そうした後、垂直走査回路は、１行ごとにアドレス線選択信号を送出する。すると、全画素同時露光による画素信号がセンスアンプ用トランジスタＴＲａへと送られて増幅され、さらに増幅後の画素信号がスイッチングトランジスタＴＲｓを通じて信号線Ｌ上に送り出され画像信号が得られる。

特開２００４−１５９１５５号公報

しかしながら、特許文献１に記載の技術において、フォトダイオード−センスアンプ間容量Ｃは通称ＦＤ（フローティングディフュージョン）で暗電流が大きく、１フレーム相当の時間、電荷を保持する画素では白キズが発生して、画質を低下させるという課題がある。

本発明は、上述の問題に鑑みてなされたものであって、画質の低下を抑えたグローバル動作が可能な固体撮像素子を提供することを目的とする。

上記目的を達成するために、本発明の固体撮像素子は、行列状に配置され、各々が受光量に応じた電気信号を出力する複数の画素回路と、列ごとに設けられ、対応列の複数の画素回路からの前記電気信号を順次転送する列信号線と、列ごとに、対応列の画素回路と同数設けられ、対応列の列信号線を通して対応画素回路から転送されてくる前記電気信号を保持する保持回路とを備える。

このような構成によれば、グローバル動作において、受光量に応じた電気信号を前記画素回路から前記保持回路に転送して保持した後、フレームレートなどの外部的な要請に見合った所定の待ち時間の経過後に、前記保持回路から前記固体撮像素子の外部へ前記電気信号を出力することができる。

このとき、前記画素回路から前記保持回路への前記電気信号の転送は、外部的な要請とは関係なく、前記列信号線が持つ最大の速度性能で行うことができるので、前記画素回路で前記電気信号を保持しなくてはならない時間は、最大で１列の全画素回路から前記保持回路へ前記電気信号を転送し終える時間となる。外部への出力を待ち合わせる残りの時間、前記電気信号は前記保持回路にて保持される。

前記保持回路は、前記画素回路から前記列信号線で転送されてくる前記電気信号を受信する位置、すなわち、前記画素回路の外部に配置されるので、前記画素回路と比べて回路面積の制約を受けにくい。そのため、比較的大きなキャパシタなどの素子を設けることで、前記保持回路は、長時間にわたって前記画素回路よりも低ノイズで前記電気信号を保持できる。

従って、最大で１フレーム時間にわたって画素回路にて信号電荷を保持する従来のグローバル動作と比べて、暗電流に起因するノイズが低減され、画質の低下を抑えたグローバル動作が可能な固体撮像素子が実現される。

また、前記各保持回路は、対応画素回路の初期化状態の電気信号を保持する第１の容量と、前記対応画素回路の受光後の電気信号を保持する第２の容量とを有し、前記固体撮像素子は、さらに、列ごとに設けられ、対応列の各保持回路の前記第１の容量と前記第２の容量とに保持されている２つの電気信号の差分を取る差分回路を備えてもよい。

このような構成によれば、各画素回路について、初期化状態の電気信号と受光後の電気信号との差分が取られることで、画素回路間の特性ばらつきがキャンセルされ、Ｓ／Ｎ比の高い信号が得られる。

また、前記各画素回路は、受光量に応じた電荷を生成するフォトダイオードと、前記フォトダイオードの出力に接続された転送ＭＯＳトランジスタと、前記フォトダイオードで生成され前記転送ＭＯＳトランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、前記フローティングディフュージョン部で変換された電圧に応じた電気信号を出力する出力ＭＯＳトランジスタとを有し、前記各画素回路の前記転送ＭＯＳトランジスタのゲートは全て共通に接続されていてもよい。

このような構成によれば、全画素から露光時刻が同じ同時性がある電気信号が得られる。

また、前記各画素回路は所定の複数行ごとにグループ化されており、各グループの画素回路の前記転送トランジスタのゲートはグループごとに共通に接続されていてもよい。

このような構成によれば、露光と電気信号の転送とを含む処理をグループごとに順次行うことができる。この場合、露光時刻の全画素での同時性がなくなる代わりに、前記画素回路内に前記電気信号を保持しなくてはならない時間は、最大で１グループの全画素回路から前記保持回路へ前記電気信号を転送し終える時間まで短縮できるので、暗電流に起因するノイズの低減を重視する場合に有効である。

また、前記各画素回路は、さらに、前記フローティングディフュージョン部と前記出力ＭＯＳトランジスタのゲートとの間に挿入された、前記転送ＭＯＳトランジスタとは別のもう１つの転送ＭＯＳトランジスタを有していてもよい。

このような構成によれば、前記フローティングディフュージョンの電荷を前記出力ＭＯＳトランジスタの寄生容量に分配した後、前記フローティングディフュージョンを前記寄生容量から電気的に切り離すことができる。前記寄生容量に分配された電荷の量に応じた電気信号が前記画素回路から出力される。これにより、前記フローティングディフュージョンの暗電流に起因するノイズが低減される。

また、前記固体撮像素子は、さらに、列ごとに設けられ、対応列の複数の画素回路からの出力電流に応じた電圧信号を、対応列の列信号線に順次出力するバッファ回路を備え、各列の前記保持回路は、対応列のバッファ回路から対応列の列信号線を通して転送されてくる電圧信号を保持してもよい。

また、前記バッファ回路は、カレントミラー回路と差動回路とで構成されてもよい。

このような構成によれば、前記画素回路からの電気信号を電流信号として取り出すため、前記電気信号を流す配線の電圧変動が抑えられ、配線容量の影響による転送速度の低下が抑えられる。その結果、前記画素回路から前記保持回路へ前記電気信号を高速に転送できる。

また、前記固体撮像素子は、列ごとに、前記バッファ回路と前記列信号線との組を複数備え、各組のバッファ回路は、対応列の組ごとに異なる複数の画素回路からの出力電流に応じた電圧信号を、組となる列信号線に順次出力し、各列の前記保持回路は、対応列の各組のバッファ回路から組となる列信号線を通して転送されてくる電圧信号を保持してもよい。

このような構成によれば、転送経路が２重化されることによって、前記複数の画素回路から前記保持回路へ前記電気信号の転送に要する時間が短縮される。

また、前記固体撮像素子は、さらに、列ごとに、対応列の列信号線と対応列の保持回路との間に挿入された列増幅器を備えてもよい。

このような構成によれば、前記列増幅器で増幅された後のＳ／Ｎ比の高い電気信号を、前記保持回路に保持させることができる。

なお、本発明は、このような固体撮像素子として実現することができるだけでなく、このような固体撮像素子の駆動方法として実現することもできる。

前述したように、本発明に係る固体撮像素子によれば、各画素回路から出力された電気信号を保持する保持回路を、回路面積の制約を受けにくい前記画素回路の外部に配置するので、前記保持回路は、比較的大きなキャパシタを用いるなどして、長時間にわたって前記画素回路よりも低ノイズで前記電気信号を保持可能に構成できる。

このような構成において、受光量に応じた電気信号を前記画素回路から前記保持回路に転送して保持した後、フレームレートなどの外部的な要請に見合った所定の待ち時間の経過後に、前記保持回路から前記固体撮像素子の外部へ前記電気信号を出力することにより、前記電気信号は、外部へ出力されるまでに、前記画素回路よりも前記保持回路にて多くの時間保持されるので、前記画素回路における暗電流に起因するノイズが低減される。

その結果、画質の低下を抑えてグローバル動作が可能な固体撮像素子が実現される。

本発明の実施の形態１に係る固体撮像素子の構成を示すブロック図 実施の形態１に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態１に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 実施の形態１の変形例１に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態１の変形例１に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 実施の形態１の変形例２に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態１の変形例２に係る画素回路のグループ化を説明するブロック図 実施の形態１の変形例２に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 本発明の実施の形態２に係る固体撮像素子の構成を示すブロック図 実施の形態２に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態２に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 実施の形態２に係る固体撮像素子のバッファ回路を示す回路図 実施の形態２の変形例１に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態２の変形例１に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 実施の形態２の変形例２に係る固体撮像素子の要部の詳細な構成の一例を示す回路図 実施の形態２の変形例２に係る画素回路のグループ化を説明するブロック図 実施の形態２の変形例２に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャート 本発明の実施の形態３に係る固体撮像素子の構成を示すブロック図 実施の形態３に係る固体撮像素子の要部の詳細な構成の一例を示すブロック図 本発明の実施の形態４に係る固体撮像素子の構成を示すブロック図 従来の固体撮像素子の１画素の構成を示す回路図 従来の固体撮像素子の動作を説明するタイミングチャート

以下、本発明の実施の形態について図面を参照しながら説明する。

（実施の形態１）
本発明の実施の形態１について述べる。

図１は、本実施の形態の固体撮像素子の構成を示すブロック図である。４行４列の場合を例に記述している。

図１の固体撮像素子は、複数の画素回路１と、行選択トランジスタ２と、第１の列信号線３と、第２の列信号線１２と、記憶部４と、差分回路５と、列選択トランジスタ６と、水平走査回路７と、列選択信号線８と、共通信号線９と、垂直走査回路１０とを備える。なお、水平走査回路７は列走査回路、垂直走査回路１０は行走査回路とも言う。

各画素回路１は、マトリクス状に配置され、入射した光に応じた電圧の画素信号を行選択トランジスタ２に出力する。具体的には、画素回路１は、垂直走査回路１０から出力される信号に従って制御され、画素信号として、入射した光に応じた電圧を行選択トランジスタ２に出力する。行選択トランジスタ２は、垂直走査回路１０から出力される信号に従って導通又は非導通となり、導通している期間に、画素回路１から出力された画素信号を第１の列信号線３へ出力する。

第１の列信号線３は、行選択トランジスタ２から出力される電圧を記憶部４に出力し、記憶部４に信号電圧が保持される。記憶部４に保持された電圧は、第２の列信号線１２を介して差分回路５に出力される。差分回路５は、記憶部４の２つの信号の差分を出力する。列選択トランジスタ６は、列選択信号線８を介して水平走査回路７から出力される信号に従って導通又は非導通となり、導通している期間に、差分回路５に保持された差分電圧を共通信号線９へ出力する。

図１に示される破線部１１の詳細な構成の一例を図２に示す。

図２において、画素回路１−１は図１の画素回路１に対応し、フォトダイオード２１と、転送ＭＯＳトランジスタ２２と、リセットＭＯＳトランジスタ２３と、ＭＯＳトランジスタ２４とで構成される。画素回路１−２は画素回路１−１と同様に構成される他の画素回路である。

画素回路１−１において、フォトダイオード２１のアノードは接地され、カソードは転送ＭＯＳトランジスタ２２のドレインに接続される。転送ＭＯＳトランジスタ２２のソースはリセットＭＯＳトランジスタ２３のソースとＭＯＳトランジスタ２４のゲートに接続され、ゲートは端子６３に接続される。この領域はフローティングディフュージョン（ＦＤ）と呼ばれる拡散容量を形成する。

リセットＭＯＳトランジスタ２３のドレインは電源に接続され、ゲートは端子６１に接続される。ＭＯＳトランジスタ２４のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ２−１のドレインに接続される。

電流源２５は第１の列信号線３に接続される。行選択ＭＯＳトランジスタ２−１は図１の行選択トランジスタ２に対応し、導通している時はＭＯＳトランジスタ２４と電流源２５とでソースフォロアを形成する。行選択ＭＯＳトランジスタ２−２は行選択ＭＯＳトランジスタ２−１と同様に機能する他の画素の行選択トランジスタである。

画素回路１−１、画素回路１−２の出力は行選択ＭＯＳトランジスタ２−１、行選択ＭＯＳトランジスタ２−２を介して第１の列信号線３に接続される。

記憶部４において、画素回路１−１に対応して、保持回路４−１が設けられる。保持回路４−１は次のように構成される。

第１の列信号線３にＭＯＳトランジスタ３０のドレインが接続され、ＭＯＳトランジスタ３０のソースは容量３１の第１の端子に接続される。容量３１の第２の端子は接地されている。

第１の列信号線３にＭＯＳトランジスタ３２のドレインが接続され、ＭＯＳトランジスタ３２のソースは容量３３の第１の端子に接続される。容量３３の第２の端子は接地されている。

容量３１の第１の端子はＭＯＳトランジスタ３４のドレインに接続され、ＭＯＳトランジスタ３４のソースはＭＯＳトランジスタ３５のソースとＭＯＳトランジスタ３６のゲートに接続される。

容量３３の第１の端子はＭＯＳトランジスタ３５のドレインに接続され、ＭＯＳトランジスタ３５のソースはＭＯＳトランジスタ３４のソースとＭＯＳトランジスタ３６のゲートに接続される。

ＭＯＳトランジスタ３０のゲートは端子６６に、ＭＯＳトランジスタ３２のゲートは端子６９に、ＭＯＳトランジスタ３４のゲートは端子６７に、ＭＯＳトランジスタ３５のゲートは端子６８にそれぞれ接続される。

ＭＯＳトランジスタ３６のドレインは電源に、ソースは行選択ＭＯＳトランジスタ３７のドレインにそれぞれ接続される。行選択ＭＯＳトランジスタ３７のゲートは端子７５に、ソースは第２の列信号線１２にそれぞれ接続される。

電流源３８は第２の列信号線１２に接続される。

ＭＯＳトランジスタ３６、行選択ＭＯＳトランジスタ３７、電流源３８はＭＯＳトランジスタ２４、行選択ＭＯＳトランジスタ２−１、電流源２５の構成と同様の動作をし、行選択ＭＯＳトランジスタ３７が導通している時はＭＯＳトランジスタ３６と電流源３８でソースフォロアを形成する。

同様に、画素回路１−２に対応して、保持回路４−２が設けられる。保持回路４−２は次のように構成される。

第１の列信号線３にＭＯＳトランジスタ４４のドレインが接続され、ＭＯＳトランジスタ４４のソースは容量４５の第１の端子に接続される。容量４５の他の端子は接地されている。

第１の列信号線３にＭＯＳトランジスタ４６のドレインが接続され、ＭＯＳトランジスタ４６のソースは容量４７の第１の端子に接続される。容量４７の他の端子は接地されている。

容量４５の第１の端子はＭＯＳトランジスタ４８のドレインに接続され、ＭＯＳトランジスタ４８のソースはＭＯＳトランジスタ４９のソースとＭＯＳトランジスタ５０のゲートに接続される。

容量４７の第１の端子はＭＯＳトランジスタ４９のドレインに接続され、ＭＯＳトランジスタ４９のソースはＭＯＳトランジスタ４８のソースとＭＯＳトランジスタ５０のゲートに接続される。

ＭＯＳトランジスタ４４のゲートは端子７０に、ＭＯＳトランジスタ４６のゲートは端子７３に、ＭＯＳトランジスタ４８のゲートは端子７１に、ＭＯＳトランジスタ４９のゲートは端子７２にそれぞれ接続される。

ＭＯＳトランジスタ５０のドレインは電源に、ソースは行選択ＭＯＳトランジスタ５１のドレインにそれぞれ接続される。行選択ＭＯＳトランジスタ５１のゲートは端子７６に、ソースは第２の列信号線１２に接続される。

ＭＯＳトランジスタ５０、行選択ＭＯＳトランジスタ５１、電流源３８はＭＯＳトランジスタ２４、行選択ＭＯＳトランジスタ２−１、電流源２５の構成と同様の動作をし、行選択ＭＯＳトランジスタ５１が導通している時はＭＯＳトランジスタ５０と電流源３８でソースフォロアを形成する。

差分回路５は、容量４０、４１とＭＯＳトランジスタ４２とで構成される。

第２の列信号線１２は容量４０の第１の端子に接続され、容量４０の第２の端子は容量４１の第１の端子とＭＯＳトランジスタ４２のドレインとに接続される。容量４１の第２の端子は接地されている。

ＭＯＳトランジスタ４２のゲートは端子７４に、ソースは端子４３にそれぞれ接続される。端子４３は基準電圧Ｖｒｅｆに設定されている。

図３は、本発明の第１の実施形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。

図３には、図２中の各端子に印加される制御信号、および図２中の容量４０と容量４１の接続点Ｍに現れる電圧信号ＳＭＶが示される。制御信号は、印加される端子の符号にＳを付した名称で表わされている。

信号Ｓ６１は端子６１に印加されリセットＭＯＳトランジスタ２３のゲートに入力される。

信号Ｓ６３は端子６３に印加され転送ＭＯＳトランジスタ２２のゲートに入力される。

信号Ｓ６２は端子６２に印加され行選択ＭＯＳトランジスタ２−１のゲートに入力される。

信号Ｓ６４は端子６４に印加され行選択ＭＯＳトランジスタ２−２のゲートに入力される。

信号Ｓ６６は端子６６に印加されＭＯＳトランジスタ３０のゲートに入力される。

信号Ｓ７０は端子７０に印加されＭＯＳトランジスタ４４のゲートに入力される。

信号Ｓ６９は端子６９に印加されＭＯＳトランジスタ３２のゲートに入力される。

信号Ｓ７３は端子７３に印加されＭＯＳトランジスタ４６のゲートに入力される。

信号Ｓ７４は端子７４に印加されＭＯＳトランジスタ４２のゲートに入力される。

信号Ｓ７５は端子７５に印加され行選択ＭＯＳトランジスタ３７のゲートに入力される。

信号Ｓ６７は端子６７に印加されＭＯＳトランジスタ３４のゲートに入力される。

信号Ｓ６８は端子６８に印加されＭＯＳトランジスタ３５のゲートに入力される。

信号Ｓ７６は端子７６に印加され行選択ＭＯＳトランジスタ５１のゲートに入力される。

信号Ｓ７１は端子７１に印加されＭＯＳトランジスタ４８のゲートに入力される。

信号Ｓ７２は端子７２に印加されＭＯＳトランジスタ４９のゲートに入力される。

本発明の第１の実施形態に係る固体撮像素子の動作について、図２、図３を参照しながら説明する。

図３中の期間Ｔ１は画素回路１−１、１−２から保持回路４−１、４−２に信号電圧を転送する期間であり、Ｔ２は記憶部４に保持された信号を差分し、共通信号線９から出力する期間である。

期間Ｔ１における固体撮像素子の動作を説明する。

期間ｔ１で各画素のリセットＭＯＳトランジスタ２３のゲートを“ＨＩＧＨ”にして導通させ、各画素のフローティングディフュージョン（以後ＦＤと呼ぶ）を同時に電源に接続して初期状態とする。

期間ｔ２で行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３０のゲートを“ＨＩＧＨ”にして導通させ、画素回路１−１のＦＤの初期化電圧がＭＯＳトランジスタ２４、行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３０を介して容量３１に保持される。ＦＤの初期化電圧をＶｒとし、ＭＯＳトランジスタ２４の電圧降下をＶｔ１とし、増幅率をＡ１とすると（Ａ１＊Ｖｒ−Ｖｔ１）の電圧が容量３１に保持される。

期間ｔ３で行選択ＭＯＳトランジスタ２−２、ＭＯＳトランジスタ４４のゲートを“ＨＩＧＨ”にして導通させ、行選択ＭＯＳトランジスタ２−２が選択され、期間ｔ２同様に画素回路１−２の初期化電圧が容量４５に保持される。ＭＯＳトランジスタ２４に対応する画素回路１−２中のトランジスタの電圧降下をＶｔ２とし、増幅率をＡ２とすると（Ａ２＊Ｖｒ−Ｖｔ２）の電圧が容量４５に保持される。

期間ｔ４で各画素の転送ＭＯＳトランジスタ２２のゲートを“ＨＩＧＨ”にして導通させ、各画素のフォトダイオード２１で発生した電荷を同時にＦＤに転送する。ＦＤでは転送された電荷量に応じた電圧が発生する。画素回路１−１のＦＤで発生する電圧をＶｓ１とし、画素回路１−２のＦＤで発生する電圧をＶｓ２とする。

期間ｔ５で行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３２のゲートを“ＨＩＧＨ”にして導通させ、画素回路１−１のＦＤの電圧がＭＯＳトランジスタ２４、行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３２を介して容量３３に保持される。ＦＤの電圧は（Ｖｒ―Ｖｓ１）であり、容量３３に保持される電圧は｛Ａ１＊（Ｖｒ−Ｖｓ１）−Ｖｔ１｝となる。

期間ｔ６では行選択ＭＯＳトランジスタ２−２が選択され、期間ｔ５と同様に、画素回路１−２のＦＤの電圧が容量４７に保持される。容量４７に保持される電圧は｛Ａ２＊（Ｖｒ−Ｖｓ２）−Ｖｔ２｝となる。

以上は図２の２行画素の場合で動作の説明をしたが、行方向にＮ行画素があれば期間ｔ２、期間ｔ３の動作、期間ｔ５、期間ｔ６の動作がＮ回繰り返される。期間ｔ１から期間ｔ６、すなわち期間Ｔ１は、各画素のＦＤを同時に初期化し、各画素のフォトダイオードの電荷を同時にＦＤに転送することによって発生する電圧を、記憶部４の対応する保持回路に保持する動作期間である。

期間Ｔ１において、記憶部４の各保持回路には次の電圧が保持される。

保持回路４−１において、容量３１には画素回路１−１の初期化電圧（Ａ１＊Ｖｒ−Ｖｔ１）が保持され、容量３３には画素回路１−１の信号電圧｛Ａ１＊（Ｖｒ−Ｖｓ１）−Ｖｔ１｝が保持される。

保持回路４−２において、容量４５には画素回路１−２の初期化電圧（Ａ２＊Ｖｒ−Ｖｔ２）が保持され、容量４７には画素回路１−２の信号電圧｛Ａ２＊（Ｖｒ−Ｖｓ２）−Ｖｔ２｝が保持される。

これらの初期化電圧、信号電圧はそれぞれ同時性を持っている。

容量３１の保持電圧と容量３３の保持電圧の差分を取れば電圧（Ａ１＊Ｖｓ１）が得られ、容量４５の保持電圧と容量４７の保持電圧の差分を取れば電圧（Ａ２＊Ｖｓ２）が得られる。これらの電圧はそれぞれ画素回路１−１、画素回路１−２のフォトダイオードの受光量に応じた信号成分であり、行選択ＭＯＳトランジスタ２−１の電圧降下Ｖｔ１、行選択ＭＯＳトランジスタ２−２の電圧降下Ｖｔ２を含まない通称Ｖｔばらつきを補償した信号である。

次に、期間Ｔ２における固体撮像素子の動作を説明する。

期間ｔ７でＭＯＳトランジスタ３４、行選択ＭＯＳトランジスタ３７、ＭＯＳトランジスタ４２のゲートを“ＨＩＧＨ”にして導通させ、容量３１の保持電圧（Ａ１＊Ｖｒ−Ｖｔ１）をＭＯＳトランジスタ３４、ＭＯＳトランジスタ３６、行選択ＭＯＳトランジスタ３７を介して容量４０に伝える。

また、ＭＯＳトランジスタ４２も導通し、容量４１、容量４０の接続点Ｍの電圧が端子４３の基準電圧Ｖｒｅｆに設定される。ＭＯＳトランジスタ３６の電圧降下をＶｔ３、増幅率をＡ３とすると容量４０の第２の列信号線に接続された端子の電圧は｛Ａ３＊（Ａ１＊Ｖｒ−Ｖｔ１）−Ｖｔ３｝となり、接続点Ｍに接続された端子の電圧はＶｒｅｆとなる。

期間ｔ８でＭＯＳトランジスタ３５、行選択ＭＯＳトランジスタ３７のゲートを“ＨＩＧＨ”にして導通させ、容量３３の保持電圧｛Ａ１＊（Ｖｒ−Ｖｓ１）−Ｖｔ１｝をＭＯＳトランジスタ３５、ＭＯＳトランジスタ３６、行選択ＭＯＳトランジスタ３７を介して容量４０に伝える。

ＭＯＳトランジスタ４２のゲートは“ＬＯＷ”でありＭＯＳトランジスタ４２は非導通であるため、接続点Ｍには、容量４０の第２の列信号線１２に接続された端子の電圧変化を容量４０、容量４１の容量値に従って分配した大きさの電圧変化が生じる。

容量４０の第２の列信号線１２に接続された端子の電圧は〔Ａ３＊｛Ａ１＊（Ｖｒ−Ｖｓ１）−Ｖｔ１｝−Ｖｔ３〕であったから、当該端子の電圧変化は絶対値で｜｛Ａ３＊（Ａ１＊Ｖｒ−Ｖｔ１）−Ｖｔ３｝−〔Ａ３＊｛Ａ１＊（Ｖｒ−Ｖｓ１）−Ｖｔ１｝−Ｖｔ３〕｜、つまり｜Ａ３＊Ａ１＊Ｖｓ｜である。

容量４０の容量値をＣ０とし、容量４１の容量値をＣ１とすると接続点Ｍの電圧は｛Ｖｒｅｆ−｜Ａ３＊Ａ１＊Ｖｓ１｜＊Ｃ０／（Ｃ０＋Ｃ１）｝となる。

期間ｔ９でＭＯＳトランジスタ４８、行選択ＭＯＳトランジスタ５１、ＭＯＳトランジスタ４２のゲートを“ＨＩＧＨ”にして導通させ、容量４５の保持電圧（Ａ２＊Ｖｒ−Ｖｔ２）をＭＯＳトランジスタ４８、ＭＯＳトランジスタ５０、行選択ＭＯＳトランジスタ５１を介して容量４０に伝える。

また、ＭＯＳトランジスタ４２も導通し、容量４１、容量４０の接続点Ｍの電圧が端子４３の基準電圧Ｖｒｅｆに設定される。ＭＯＳトランジスタ５０の電圧降下をＶｔ４、増幅率をＡ４とすると容量４０の第２の列信号線側の端子には電圧値｛Ａ４＊（Ａ２＊Ｖｒ−Ｖｔ２）−Ｖｔ４｝となり、接続点Ｍに接続された端子の電圧は電圧値Ｖｒｅｆとなる。

期間ｔ１０でＭＯＳトランジスタ４９、行選択ＭＯＳトランジスタ５１のゲートを“ＨＩＧＨ”にして導通させ、容量４７の保持電圧｛Ａ２＊（Ｖｒ−Ｖｓ２）−Ｖｔ２｝をＭＯＳトランジスタ４９、ＭＯＳトランジスタ５０、行選択ＭＯＳトランジスタ５１を介して容量４０に伝える。

ＭＯＳトランジスタ４２のゲートは“ＬＯＷ”でありＭＯＳトランジスタ４２は非導通であるため、接続点Ｍには、容量４０の第２の列信号線１２に接続された端子の電圧変化を容量４０、容量４１の容量値に従って分配した大きさの電圧変化が生じる。

容量４０の第２の列信号線１２に接続された端子の電圧は〔Ａ４＊｛Ａ２＊（Ｖｒ−Ｖｓ２）−Ｖｔ２｝−Ｖｔ４〕であったから、当該端子の電圧変化は絶対値で｜｛Ａ４＊（Ａ２＊Ｖｒ−Ｖｔ２）−Ｖｔ４｝−〔Ａ４＊｛Ａ２＊（Ｖｒ−Ｖｓ２）−Ｖｔ２｝−Ｖｔ４〕｜、つまり｜Ａ４＊Ａ２＊Ｖｓ｜である。

容量４０の容量値をＣ０とし、容量４１の容量値をＣ１とすると接続点Ｍの電圧は｛Ｖｒｅｆ−｜Ａ４＊Ａ２＊Ｖｓ｜＊Ｃ０／（Ｃ０＋Ｃ１）｝となる。

ＭＯＳトランジスタの増幅率Ａ１、Ａ２、Ａ３、Ａ４がＡに等しいとすると、期間ｔ８で出力される接続点Ｍでの画素回路１−１の信号電圧Ｖｏｕｔ１は｛Ｖｒｅｆ−｜Ａ＊Ａ＊Ｖｓ１｜＊Ｃ０／（Ｃ０＋Ｃ１）｝となり、期間ｔ１０で出力される接続点Ｍでの画素回路１−２の信号電圧Ｖｏｕｔ２は｛Ｖｒｅｆ−｜Ａ＊Ａ＊Ｖｓ２｜＊Ｃ０／（Ｃ０＋Ｃ１）｝となり、電圧降下Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４で表現する通称Ｖｔばらつきのない信号が得られる。

各列の接続点Ｍが各列の列選択トランジスタ６に接続される。列選択信号線８を介して水平走査回路７から出力される信号に従って列選択トランジスタ６が導通又は非導通となり、列選択トランジスタ６が導通している期間に、各列の接続点Ｍの差分電圧が共通信号線９へ出力される。

（実施の形態１の変形例１）
次に、本発明の実施の形態１の変形例１について述べる。

図４は、変形例１の固体撮像素子について、実施の形態１の固体撮像素子の破線部１１に対応する部分の詳細な構成の一例を示す回路図である。変形例１の固体撮像素子は、図２に示される実施の形態１の固体撮像素子の対応部分と比べて、各画素回路に新たな転送ＭＯＳトランジスタが追加される点のみが異なる。

例えば、画素回路１−１において、リセットＭＯＳトランジスタ２３のソースおよびＭＯＳトランジスタ２４のゲートの接続点Ａと転送ＭＯＳトランジスタ２２のドレインとの間に新たな転送ＭＯＳトランジスタ２２２が挿入される。画素回路１−２の同様の位置にも新たな転送ＭＯＳトランジスタが挿入される。

各画素回路に追加される新たな転送ＭＯＳトランジスタは、端子６３３に印加される信号に従って全画素同時に導通又は非導通となり、導通している期間に、それぞれの画素回路内のＦＤに保持されている電荷をＭＯＳトランジスタ２４のゲート容量へ分配する。

図５は、変形例１に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。

図５のタイミングチャートは、図３のタイミングチャートと比べて、信号Ｓ６３３の追加に伴って期間Ｔ１の一部が変更される。以下では、主として図３のタイミングチャートからの変更点について説明する。

期間ｔ１で各画素のリセットＭＯＳトランジスタ２３および各画素の新たな転送ＭＯＳトランジスタのそれぞれのゲートを“ＨＩＧＨ”にして導通させ、全画素同時にＦＤを電源に接続して初期状態とする。

期間ｔ２、ｔ３で画素回路１−１、１−２の初期化電圧が容量３１、４５にそれぞれ保持される。

期間ｔ４で各画素の転送ＭＯＳトランジスタ２２のゲートを“ＨＩＧＨ”にして導通させ、各画素のフォトダイオード２１で発生した電荷を同時にＦＤに転送する。

期間ｔ４と期間ｔ５との間に、期間ｔｎｅｗが挿入される。

期間ｔｎｅｗで各画素の新たな転送ＭＯＳトランジスタ２２２のゲートを“ＨＩＧＨ”にして導通させ、ＦＤに保持されている電荷をＭＯＳトランジスタ２４のゲート容量へ分配する。ＭＯＳトランジスタ２４のゲート容量へ分配された電荷量に応じて接続点Ａの電圧が定まる。

期間ｔ５で行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３２のゲートを“ＨＩＧＨ”にして導通させ、画素回路１−１の接続点Ａの電圧がＭＯＳトランジスタ２４、行選択ＭＯＳトランジスタ２−１、ＭＯＳトランジスタ３２を介して容量３３に保持される。

期間ｔ６では行選択ＭＯＳトランジスタ２−２が選択され、期間ｔ５と同様に、画素回路１−２の接続点Ａの電圧が容量４７に保持される。

期間Ｔ２では、図３のタイミングチャートで説明した動作と同様にして、記憶部４の信号が差分され、共通信号線９から出力される。

このような構成において、ＭＯＳトランジスタ２４のゲート容量の暗電流はＦＤの暗電流と比べて一般的に小さいので、接続点Ａにおけるリーク電流によるノイズ（電圧変動）はＦＤと比べて緩慢となる。

その結果、信号電圧をＦＤで保持する場合と比べて、画素回路が所望の精度で信号電圧を保持できる時間が延長されるので、画素回路から記憶部４へ信号電圧の転送速度を遅くできる特徴がある。

（実施の形態１の変形例２）
次に、本発明の実施の形態１の変形例２について述べる。

図６は、変形例２の固体撮像素子について、複数の画素回路の詳細な構成の一例を示す回路図である。変形例２の固体撮像素子は、図２に示される実施の形態１の固体撮像素子の対応部分と比べて、複数の画素回路が所定の複数行ごとにグループ化されており、リセットＭＯＳトランジスタ２３および転送ＭＯＳトランジスタ２２がグループごとに独立して制御可能に構成されている点のみが異なる。

例えば、グループ１の画素回路１−１、画素回路１−２のリセットＭＯＳトランジスタ２３のゲートは端子６１に共通に接続され、転送ＭＯＳトランジスタ２２のゲートは端子６３に共通に接続されている。

また、グループ２の画素回路１−３、画素回路１−４のリセットＭＯＳトランジスタ２３のゲートは端子６１１に共通に接続され、転送ＭＯＳトランジスタ２２のゲートは端子６３３に共通に接続されている。

図７は、画素回路のグループ化を説明するブロック図であり、グループ化された複数の画素回路１−１、１−２、１−３、１−４および記憶部４の構成が示される。図７の記憶部４は、図２および図４の記憶部４と実質的に同一であり、初期化電圧と信号電圧とを保持する保持回路が、各画素回路に対応して設けられる。図７では、理解のため、個々の画素回路に対応する保持回路４−１、４−２、４−３、４−４が示されている。

図８は、変形例２に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図８のタイミングチャートは、図３のタイミングチャートと比べて、画素回路のグループ化に伴って期間Ｔ１の動作がグループごとに（グループ１について期間Ｔ１、グループ２について期間Ｔ１１のように）行われる点が変更される。以下では、主として図３のタイミングチャートからの変更点について説明する。

図８の期間Ｔ１は画素回路１−１、１−２において初期化電圧と信号電圧とを生成し、生成された初期電圧と信号電圧とを保持回路４−１、４−２に転送する期間であり、期間Ｔ１１は画素回路１−３、１−４において初期化電圧と信号電圧とを生成し、生成された初期電圧と信号電圧とを保持回路４−３、４−４に信号電圧を転送する期間であり、期間Ｔ２は記憶部４に保持された信号を差分し、共通信号線９から出力する期間である。

このような構成によれば、画素回路で初期化電圧および信号電圧を生成してから記憶部４へ転送する動作がグループごとに行われるので、全画素の信号電圧の同時性が失われることと引き換えに、画素回路において信号電圧が保持される時間を短縮できる。

その結果、全画素回路で同時に初期化電圧および信号電圧を生成してから記憶部４へ転送する場合と比べて、画素回路から記憶部４へ転送される信号電圧に含まれるリーク電流によるノイズを低減できる特徴がある。

一例として、１０００行×２０００列の２００万個の画素回路で構成され、１フレーム時間が１６．６ｍｓｅｃ（６０フレーム／ｓｅｃ）である固体撮像素子に上述の構成を適用する場合の実用性を検討する。

第１の列信号線３の転送クロックを１０ＭＨｚ（１信号あたりの転送時間が０．１μｓｅｃ）と想定すれば、１つの画素回路から記憶部４の保持回路へ初期化電圧および信号電圧を転送するために要する時間は０．２μｓｅｃである。

このとき、１列内の１０００個の画素回路で同時に初期化電圧および信号電圧を生成してから記憶部４へ転送すれば、画素回路において信号電圧が保持される時間は、最大で０．２μｓｅｃ×１０００＝２００μｓｅｃである。

この場合、全画素の同時性はあるが、画素回路において信号電圧を２００μｓｅｃ保持するとリーク電流により画質劣化が生じる懸念がある。

そこで、１０００行を２０行ずつ５０グループにグループ化し、グループごとに画素回路で初期化電圧および信号電圧を生成してから記憶部４へ転送する。このとき、１グループの画素回路において信号電圧が保持される時間は、最大で０．２μｓｅｃ×２０＝４μｓｅｃである。また、異なるグループの画素回路において初期化電圧および信号電圧が生成される時間差は、最大で４μｓｅｃ×５０＝２００μｓｅｃであり、１フレーム時間１６．６ｍｓｅｃの１／８３である。

この場合、全画素の完全な同時性はないが、１フレーム時間の１／８３の非同時性は実用性があると考えられる。しかも画素回路において信号電圧が保持される時間が４μｓｅｃに短縮されるため、リーク電流による画質劣化を生じにくくなる。

（実施の形態２）
次に、本発明の実施の形態２について述べる。

図９は、本実施の形態の固体撮像素子の構成を示すブロック図である。本実施の形態の固体撮像素子は、実施の形態１と比較して、各画素回路から列信号線３の画素信号を出力する形式が異なる。

図９に示される破線部８３の詳細な構成の一例を図１０に示す。図１０には、破線部８３内の３つの画素回路を含む回路１１５が記述される。

図１０において、フォトダイオード９１、転送ＭＯＳトランジスタ９４、リセットＭＯＳトランジスタ９７、ＭＯＳトランジスタ１００は１行目の画素回路を構成する。同様にフォトダイオード９２、転送ＭＯＳトランジスタ９５、リセットＭＯＳトランジスタ９８、ＭＯＳトランジスタ１０１は２行目の画素回路を構成し、フォトダイオード９３、転送ＭＯＳトランジスタ９６、リセットＭＯＳトランジスタ９９、ＭＯＳトランジスタ１０２は３行目の画素回路を構成する。

フォトダイオード９１のアノードは接地され、カソードは転送ＭＯＳトランジスタ９４のドレインに接続される。

転送ＭＯＳトランジスタ９４のソースはリセットＭＯＳトランジスタ９７のソースとＭＯＳトランジスタ１００のゲートに接続され、ゲートは端子１１１に接続される。この領域はＦＤと呼ばれる拡散容量を形成する。

リセットＭＯＳトランジスタ９７のドレインは電源に接続され、ゲートは端子１１０に接続される。

ＭＯＳトランジスタ１００のドレインは行選択ＭＯＳトランジスタ１０３のソースに接続され、ソースは共通信号線１１６に接続されている。

行選択ＭＯＳトランジスタ１０３のゲートは端子１１２に接続され、ドレインは共通信号線１１７に接続されている。

２行目、３行目の画素回路も同様な接続で、転送ＭＯＳトランジスタ９４、９５、９６のゲートは端子１１１に共通に接続され、リセットＭＯＳトランジスタ９７、９８、９９のゲートは端子１１０に共通に接続されている。行選択ＭＯＳトランジスタ１０３のゲートは端子１１２に、行選択ＭＯＳトランジスタ１０４のゲートは端子１１３に、行選択ＭＯＳトランジスタ１０５のゲートは端子１１４に、ドレインは共通信号線１１７に接続されている。

ＭＯＳトランジスタ１０６、１０７のドレインは端子８０に接続され、端子８０は電源に接続される。ＭＯＳトランジスタ１０６、１０７のゲートは共通接続されＭＯＳトランジスタ１０６のソースに接続されている。ＭＯＳトランジスタ１０６のソースは共通信号線１１７に接続される。

ＭＯＳトランジスタ１０８のドレインとゲートは、ＭＯＳトランジスタ１０７のソースに共通に接続され、第３の列信号線８２を介して記憶部４に接続される。ＭＯＳトランジスタ１０８のソースは共通信号線１１６に接続される。

ＭＯＳトランジスタ１０９のドレインは共通信号線１１６に接続され、ソースは接地される。ゲートは端子８１に接続され、ＤＣバイアスされている。

図１１は、本発明の第２の実施形態に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。信号の名称には、図３と同様の表記法が用いられる。

本発明の第２の実施形態に係る固体撮像素子の動作について図１０、図１１を参照しながら説明する。

期間ｔ１で全画素のリセットＭＯＳトランジスタ９７、９８、９９のゲートを“ＨＩＧＨ”にして導通させ、全画素同時にＦＤを電源に接続して初期状態とする。

期間ｔ２で行選択ＭＯＳトランジスタ１０３のゲートを“ＨＩＧＨ”にして導通させ、ＭＯＳトランジスタ１００のドレインをＭＯＳトランジスタ１０６のソースへ接続し、ソースをＭＯＳトランジスタ１０８のソースに接続する。

このとき、固体撮像素子は等価的に図１２に示すバッファ回路として動作する。ＭＯＳトランジスタ１００が図１２のバッファ回路の入力ＭＯＳトランジスタとして機能する。

図１０の共通信号線１１７は図１２の回路部分Ｇに相当し、入力端子８４に大きい振幅の信号電圧が入力されても共通信号線１１７に相当する回路部分Ｇの電圧振幅は小さく、共通信号線１１７の浮遊容量の影響が少なくなり、高速動作が可能となる。すなわち、ＭＯＳトランジスタ１００に対応するＦＤの初期化電圧は高速に記憶部４に転送される。このように構成されるバッファ回路を、以下では電流モード出力回路とも言う。

期間ｔ３、期間ｔ４で、行選択ＭＯＳトランジスタ１０４、１０５のゲートを“ＨＩＧＨ”にして導通させることで、それぞれＭＯＳトランジスタ１０１、１０２が図１２のバッファ回路の入力ＭＯＳトランジスタとして機能する。これにより、期間ｔ１と同様に、ＭＯＳトランジスタ１０１、１０２に対応するＦＤの初期化電圧が高速に記憶部４に転送される。

期間ｔ５で全画素の転送ＭＯＳトランジスタ９４、９５、９６のゲートを“ＨＩＧＨ”にして導通させ、フォトダイオード９１、９２、９３で発生した電荷を同時にＦＤに転送する。

期間ｔ６、期間ｔ７、期間ｔ８で、期間ｔ１、期間ｔ２、期間ｔ３と同様にして、各画素の信号電圧が高速に記憶部４に転送される。

上記は画素回路から記憶部４に信号電圧を転送する期間Ｔ１の説明であり、記憶部４に保持された信号を差分し、共通信号線９から出力する期間Ｔ２の動作は第１の実施形態と同様である。

（実施の形態２の変形例１）
次に、本発明の実施の形態２の変形例１について述べる。

図１３は、変形例１の固体撮像素子について、図１０に示される実施の形態２の固体撮像素子に対応する部分の詳細な構成の一例を示す回路図である。変形例１の固体撮像素子では、実施の形態１の変形例１と同様の考え方に基づいて、図１３に示される実施の形態２の固体撮像素子の対応部分に対して、各画素回路に新たな転送ＭＯＳトランジスタが追加される。

リセットＭＯＳトランジスタ９７のソースおよびＭＯＳトランジスタ１００のゲートの接続点Ａと転送ＭＯＳトランジスタ９４のゲートとの間に新たな転送ＭＯＳトランジスタ９４４が挿入される。他の画素回路の同様の位置にも新たな転送ＭＯＳトランジスタ９５５、９６６が挿入される。

各画素回路に追加される新たな転送ＭＯＳトランジスタ９４４、９５５、９６６は、端子１１１１に印加される信号に従って全画素同時に導通又は非導通となり、導通している期間に、それぞれの画素回路内のＦＤに保持されている電荷をＭＯＳトランジスタ１００、１０１、１０２のゲート容量へ分配する。

図１４は、変形例１に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図１４のタイミングチャートは、図１１のタイミングチャートと比べて、信号Ｓ１１１１の追加に伴って期間Ｔ１の一部が変更される。以下では、主として図１１のタイミングチャートからの変更点について説明する。

期間ｔ１で全画素のリセットＭＯＳトランジスタ９７、９８、９９および各画素の新たな転送ＭＯＳトランジスタ９４４、９５５、９６６のそれぞれのゲートを“ＨＩＧＨ”にして導通させ、全画素同時にＦＤを電源に接続して初期状態とする。

期間ｔ１、ｔ２、ｔ３で各画素回路の初期化電圧が記憶部４へ転送される。

期間ｔ５でフォトダイオード９１、９２、９３で発生した電荷を同時にそれぞれの画素回路内のＦＤに転送する。

期間ｔ５と期間ｔ６との間に、期間ｔｎｅｗが挿入される。期間ｔｎｅｗで新たな転送ＭＯＳトランジスタ９４４、９５５、９６６のゲートを“ＨＩＧＨ”にして導通させ、ＦＤに保持されている電荷をＭＯＳトランジスタ１００、１０１、１０２のゲート容量へ分配する。ＭＯＳトランジスタ１００、１０１、１０２のゲート容量へ分配された電荷量に応じて接続点Ａの電圧が定まる。

期間ｔ６、ｔ７、ｔ８で各画素回路の接続点Ａの電圧が記憶部４へ転送される。

このような構成において、ＭＯＳトランジスタ１００、１０１、１０２のゲート容量の暗電流はＦＤの暗電流と比べて一般的に小さいので、接続点Ａにおけるリーク電流によるノイズ（電圧変動）はＦＤと比べて緩慢となる。

その結果、信号電圧をＦＤで保持する場合と比べて、画素回路が所望の精度で信号電圧を保持できる時間が延長されるので、画素回路から記憶部４へ信号電圧の転送速度を遅くできる特徴がある。

（実施の形態２の変形例２）
次に、本発明の実施の形態２の変形例２について述べる。

図１５は、変形例２の固体撮像素子について、複数の画素回路の詳細な構成の一例を示す回路図である。変形例２の固体撮像素子は、図１０に示される実施の形態２の固体撮像素子の対応部分と比べて、複数の画素回路が所定の複数行ごとにグループ化されており、リセットＭＯＳトランジスタ９７、９８、９９、９９９、および転送ＭＯＳトランジスタ９４、９５、９６、９６６がグループごとに独立して制御可能に構成されている点のみが異なる。

例えば、グループ１の画素回路に含まれるリセットＭＯＳトランジスタ９７、９８のゲートは端子１１００に共通に接続され、転送ＭＯＳトランジスタ９４、９５のゲートは端子１１３３に共通に接続されている。

また、グループ２の画素回路に含まれるリセットＭＯＳトランジスタ９９、９９９のゲートは端子１１１１に共通に接続され、転送ＭＯＳトランジスタ９６、９６６のゲートは端子１１１２に共通に接続されている。

図１６は、画素回路のグループ化を説明するブロック図であり、グループ化された複数の画素回路１−１、１−２、１−３、１−４および記憶部４の構成が示される。図１６の記憶部４は、図２および図４の記憶部４と実質的に同一であり、初期化電圧と信号電圧とを保持する保持回路が、各画素回路に対応して設けられる。図１６では、理解のため、個々の画素回路に対応する保持回路４−１、４−２、４−３、４−４が示されている。

図１７は、変形例２に係る固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。図１７のタイミングチャートは、図１１のタイミングチャートと比べて、画素回路のグループ化に伴って期間Ｔ１の動作がグループごとに（グループ１について期間Ｔ１、グループ２について期間Ｔ１１のように）行われる点が変更される。以下では、主として図１１のタイミングチャートからの変更点について説明する。

図１７中の期間Ｔ１は画素回路１−１、１−２において初期化電圧と信号電圧とを生成し、生成された初期電圧と信号電圧とを保持回路４−１、４−２に転送する期間であり、期間Ｔ１１は画素回路１−３、１−４において初期化電圧と信号電圧とを生成し、生成された初期電圧と信号電圧とを保持回路４−３、４−４に信号電圧を転送する期間である。

このような構成によれば、画素回路で初期化電圧および信号電圧を生成してから記憶部４へ転送する動作がグループごとに行われるので、全画素の信号電圧の同時性がなくなることと引き換えに、画素回路において信号電圧が保持される時間を短縮できる。

その結果、全画素回路で同時に初期化電圧および信号電圧を生成してから記憶部４へ転送する場合と比べて、画素回路から記憶部４へ転送される信号電圧に含まれるリーク電流によるノイズを低減できる特徴がある。

このような構成が実用性を有していることは、実施の形態１の変形例２の検討で述べたとおりである。

（実施の形態３）
次に、本発明の実施の形態３について述べる。

図１８は、本実施の形態の固体撮像素子の構成を示すブロック図である。本実施の形態の固体撮像素子は、実施の形態２の固体撮像素子と比較して、各列の列信号線を複数にすることによって、画素回路から記憶部４への信号の転送時間を短縮可能とした構成である。

奇数行の画素の共通信号線１１７−１と偶数行の画素の共通信号線１１７−２に分け、垂直走査回路１０の信号を行選択ＭＯＳトランジスタ１０３−１、１０３−２のゲートに印加して奇数行、偶数行の信号を同時に記憶部４に転送する。記憶部４も奇数行用、偶数行用に分けている。

以下、図１９を用いて説明する。

図１９に示される回路は、画素回路部１２０、奇数行画素の電流モード出力回路１２１、偶数行画素の電流モード出力回路１２２、奇数行画素の記憶部１２３、偶数行画素の記憶部１２４、差分回路１２５、奇数行画素の列信号線１２６、偶数行画素の列信号線１２７、奇数行画素の電流モード出力回路１２１の出力線１２８、および偶数行行画素の電流モード出力回路１２２の出力線１２９から構成される。

図１９では実施の形態３の主要な部分のみ記載しており、固体撮像素子を形成する垂直走査回路や水平走査回路等やＭＯＳトランジスタのゲートに印加する信号線は省略している。奇数行画素、偶数行画素の初期化電圧を同時にそれぞれ電流モード出力回路１２１、１２２の出力線１２８、１２９を介して、記憶部１２３、１２４の容量に転送する。

さらに、奇数行画素、偶数行画素の信号電圧を同時にそれぞれ電流モード出力回路１２１、１２２の出力線１２８、１２９を介して、記憶部１２３、１２４の他の容量に転送する。

読み出しは記憶部１２３、１２４に保持された電圧の差分を取る差分回路１２５を介して行う。

以上のように構成された固体撮像素子によれば、奇数行、偶数行の画素回路から記憶部への転送を同時に行うため、さらに高速の転送が可能である。

（実施の形態４）
次に、本発明の実施の形態４について述べる。

図２０は、本実施の形態の固体撮像素子の構成を示すブロック図である。本実施の形態の固体撮像素子は、実施の形態１と比較して、各列に記憶部４の前段に列増幅器１３０が接続されている構成が異なる。

記憶部４では容量とＭＯＳトランジスタのスイッチング動作によりＫＴＣノイズが発生する。このノイズはランダムであり、補正が困難である。

ＫＴＣノイズの値Ｎは、容量の容量値をＣとし、絶対温度をＴとすると、Ｎ＝（Ｋ＊Ｔ／Ｃ）^-0.5で表され、容量値Ｃが大きいほどＫＴＣノイズ値Ｎは小さくなる。たとえば列増幅器１３０の前段で信号値をＳ、ノイズ成分値をＮ、増幅回路の増幅率をＡ倍とし、記憶部４のＫＴＣノイズをＮＫＴＣとすると、列増幅器１３０がない場合は信号／ノイズはＳ／（Ｎ＋ＮＫＴＣ）である。

これに対し、列増幅器１３０がある場合は、信号／ノイズはＡＳ／（ＡＮ＋ＮＫＴＣ）となり、書き換えるとＳ／（Ｎ＋ＮＫＴＣ／Ａ）となる。列増幅器１３０を設けることによってＫＴＣノイズは実質１／Ａと小さくなる。従って、ノイズ成分の少ない信号が得られる。

以上、本発明の固体撮像素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものも本発明の範囲内に含まれる。

本発明に係る固体撮像素子によれば、画質の低下を抑えたグローバル動作が可能な固体撮像素子として、デジタルカメラなどへの利用が可能である。

１−１、１−２、１−３、１−４ 画素回路
２−１、２−２ 行選択ＭＯＳトランジスタ
３ 第１の列信号線
４ 記憶部
４−１、４−２、４−３、４−４ 保持回路
５ 差分回路
６ 列選択トランジスタ
７ 水平走査回路
８ 列選択信号線
９ 共通信号線
１０ 垂直走査回路
１２ 第２の列信号線
２１ フォトダイオード
２２ 転送ＭＯＳトランジスタ
２３ リセットＭＯＳトランジスタ
２４ ＭＯＳトランジスタ
２５ 電流源
３０、３２、３４、３５、３６ ＭＯＳトランジスタ
３１、３３ 容量
３７ 行選択ＭＯＳトランジスタ
３８ 電流源
４０、４１ 容量
４２ ＭＯＳトランジスタ
４４、４６、４８、４９、５０ ＭＯＳトランジスタ
４５、４７ 容量
５１ 行選択ＭＯＳトランジスタ
８２ 第３の列信号線
９１、９２、９３ フォトダイオード
９４、９５、９６ 転送ＭＯＳトランジスタ
９７、９８、９９ リセットＭＯＳトランジスタ
１００、１０１、１０２ ＭＯＳトランジスタ
１０３、１０４、１０５ 行選択ＭＯＳトランジスタ
１０６、１０７、１０８、１０９ ＭＯＳトランジスタ
１１６、１１７ 共通信号線
１２０ 画素回路部
１２１、１２２ 電流モード出力回路
１２３、１２４ 記憶部
１２５ 差分回路
１２６、１２７ 列信号線
１２８、１２９ 出力線
１３０ 列増幅器
２２２ 転送ＭＯＳトランジスタ
９４４、９５５、９６６ 転送ＭＯＳトランジスタ

Claims (12)

1. 行列状に配置され、各々が受光量に応じた電気信号を出力する複数の画素回路と、
   列ごとに設けられ、対応列の複数の画素回路からの前記電気信号を順次転送する列信号線と、
   列ごとに、対応列の画素回路と同数設けられ、対応列の列信号線を通して対応画素回路から転送されてくる前記電気信号を保持する保持回路と
   を備える固体撮像素子。
2. 前記各保持回路は、対応画素回路の初期化状態の電気信号を保持する第１の容量と、前記対応画素回路の受光後の電気信号を保持する第２の容量とを有し、
   前記固体撮像素子は、さらに、列ごとに設けられ、対応列の各保持回路の前記第１の容量と前記第２の容量とに保持されている２つの電気信号の差分を取る差分回路を備える
   請求項１に記載の固体撮像素子。
3. 前記各画素回路は、
   受光量に応じた電荷を生成するフォトダイオードと、
   前記フォトダイオードの出力に接続された転送ＭＯＳトランジスタと、
   前記フォトダイオードで生成され前記転送ＭＯＳトランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、
   前記フローティングディフュージョン部で変換された電圧に応じた電気信号を出力する出力ＭＯＳトランジスタと
   を有し、
   前記各画素回路の前記転送ＭＯＳトランジスタのゲートは全て共通に接続されている
   請求項１または２に記載の固体撮像素子。
4. 前記各画素回路は、
   受光量に応じた電荷を生成するフォトダイオードと、
   前記フォトダイオードの出力に接続された転送ＭＯＳトランジスタと、
   前記フォトダイオードで生成され前記転送ＭＯＳトランジスタを介して転送された電荷を電圧に変換するフローティングディフュージョン部と、
   前記フローティングディフュージョン部にゲートが接続され、前記フローティングディフュージョン部で変換された電圧に応じた電気信号を出力する出力ＭＯＳトランジスタと
   を有し、
   前記各画素回路は所定の複数行ごとにグループ化されており、各グループの画素回路の前記転送トランジスタのゲートはグループごとに共通に接続されている
   請求項１または２に記載の固体撮像素子。
5. 前記各画素回路は、さらに、
   前記フローティングディフュージョン部と前記出力ＭＯＳトランジスタのゲートとの間に挿入された、前記転送ＭＯＳトランジスタとは別のもう１つの転送ＭＯＳトランジスタを有している
   請求項１から４のいずれか１項に記載の固体撮像素子。
6. 前記各保持回路は、前記電気信号をアナログ値で保持する
   請求項１から５のいずれか１項に記載の固体撮像素子。
7. 前記固体撮像素子は、さらに、
   列ごとに設けられ、対応列の複数の画素回路からの出力電流に応じた電圧信号を、対応列の列信号線に順次出力するバッファ回路を備え、
   各列の前記保持回路は、対応列のバッファ回路から対応列の列信号線を通して転送されてくる電圧信号を保持する
   請求項１から６のいずれか１項に記載の固体撮像素子。
8. 前記バッファ回路は、カレントミラー回路と差動回路とで構成される
   請求項７に記載の固体撮像素子。
9. 前記固体撮像素子は、
   列ごとに、前記バッファ回路と前記列信号線との組を複数備え、
   各組のバッファ回路は、対応列の組ごとに異なる複数の画素回路からの出力電流に応じた電圧信号を、組となる列信号線に順次出力し、
   各列の前記保持回路は、対応列の各組のバッファ回路から組となる列信号線を通して転送されてくる電圧信号を保持する
   請求項７または８に記載の固体撮像素子。
10. 前記固体撮像素子は、さらに、
    列ごとに、対応列の列信号線と対応列の保持回路との間に挿入された列増幅器を備える
    請求項１から６のいずれか１項に記載の固体撮像素子。
11. 行列状に配置された複数の画素回路と、列ごとに設けられた列信号線と、列ごとに設けられた対応列の画素回路と同数の保持回路とを備える固体撮像素子を駆動するための駆動方法であって、
    前記各画素回路が、各々の受光量に応じた電気信号を出力する出力ステップと、
    前記各列信号線が、対応列の複数の画素回路からの前記電気信号を順次転送する転送ステップと、
    前記各保持回路が、対応列の列信号線を通して対応画素回路から転送されてくる前記電気信号を保持する保持ステップと
    を含む駆動方法。
12. 前記各保持回路は、第１の容量と第２の容量とを有しており、
    前記保持ステップは、
    前記第１の容量が、対応画素回路の初期化状態の電気信号を保持するステップと、
    前記第２の容量が、対応画素回路の受光後の電気信号を保持するステップと
    を含み、
    前記駆動方法は、さらに、
    列ごとに設けられた差分回路が、対応列の各保持回路の前記第１の容量と前記第２の容量とに保持されている２つの電気信号の差分を取る差分ステップ
    を含む請求項１１に記載の駆動方法。

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