JP4105228B2 - マトリクス・スクリーンをアドレッシングする装置 - Google Patents
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- 239000011159 matrix material Substances 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims description 29
- 230000000737 periodic effect Effects 0.000 claims description 9
- 239000000470 constituent Substances 0.000 claims 2
- 239000003086 colorant Substances 0.000 description 43
- 101100042610 Arabidopsis thaliana SIGB gene Proteins 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 101100421503 Arabidopsis thaliana SIGA gene Proteins 0.000 description 3
- 101100042613 Arabidopsis thaliana SIGC gene Proteins 0.000 description 3
- 101100294408 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MOT2 gene Proteins 0.000 description 3
- 101150117326 sigA gene Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004737 colorimetric analysis Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0439—Pixel structures
- G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0202—Addressing of scan or signal lines
- G09G2310/0205—Simultaneous scanning of several lines in flat panels
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3607—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals for displaying colours or for displaying grey scales with a specific pixel layout, e.g. using sub-pixels
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
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Description
本発明は，ＬＣＤ又はプラズマ型マトリクス・スクリーンをアドレッシングする装置に関する。
かかるスクリーンの表示面は一般に，原色Ｒ，Ｇ，Ｂの何れか１つを表し，Ｎ個の水平行とＭ個の垂直列の交差網を通してアドレッシングされる複数の副画素Ｐ（ｉ，ｊ）を有している。各副画素は，アドレッシング相（ラインタイム）の間，隣接する列へ接続するスイッチを介して，サンプルされたビデオ信号を受け取る。
かかるスクリーンの空間解像度は，表示可能画素を生成するのに用いられるアドレッシング可能な副画素の数及び組み合わせモードに依存する。表示可能画素の連続シーケンスは，表示されるべき画像のビデオ行及び列を構成する。
図１は，Ｌモードと称される公知の副画素の組み合わせモードを表す。このモードは，直交スクリーンをアドレッシングし，同じ行に位置する３つの副画素Ｒ，Ｇ，Ｂを組み合わせることにより表示可能画素を生成するのに用いられる。この場合，水平解像度ＨｒはＭ／３に等しく，値がＮである垂直解像度に比して小さい。これは，Ｌ組み合わせモードを用いる４８０行×６４０列のＶＧＡスクリーンの設計が６４０×３＝１９２０に等しい列数Ｍ及び４８０に等しい行数を必要とするからである。また，画像のフォーマットを尊重するため，この組み合わせモードは大きな数の副画素を必要とする。
このため，スクリーンのコストが相当に上昇する。
更に，マトリクス・スクリーンが連続モードでしかアドレッシングできない場合，図１に示す組み合わせモードはスクリーンをインターレース化画像源に適合させるためのアルゴリズムを必要とする。
図２及び図３は，デルタ型スクリーンをアドレッシングするのに用いられ，デルタモードと称される第２の公知の副画素組み合わせモードの第１及び第２の変形をそれぞれ示す。Ｌモードと同様に，表示可能画素は，同じ水平列上に位置する３つの副画素Ｒ，Ｇ，Ｂを組み合わせることにより得られる。しかしながら，図２に示すデルタモードの第１の変形において，２つの連続行は互いに副画素の半分だけ水平にオフセットしている。一方，図３に示す第２の変形では，２つの連続行は，互いに１．５副画素分だけ水平にオフセットしている。その結果，第１の場合には，表示可能画素の幅は，副画素の幅の３．５倍に等しく，一方，第２の場合には，表示可能画素の幅は，副画素の幅の４．５倍に等しい。第１の場合，水平解像度は垂直解像度に対して３．５倍の割合で低下し，一方，第２の場合，水平解像度は，垂直解像度に対して４．５倍の割合で低下する。
本発明の目的は，垂直解像度を過度に劣化させることなく水平解像度を向上させることが可能なマトリクススクリーンのアドレッシング装置を提供することである。
本発明に係る装置は，メモリ段７０及び１９８を有し，該メモリ段７０及び１９８は，デマルチプレクス段２２０を介して，先に格納された輝度ビデオ信号を表すデジタルデータの複数のシーケンスを受け，前記輝度ビデオ信号を，該メモリ段７０及び１９８に先に格納されたデジタルデータの複数のシーケンスから副画素の所与の組み合わせに対応するデジタルデータシーケンスを選択するよう構成されたマルチプレクス段２３０へ送出する。
従って，本発明に係る装置は，用いられるスクリーンタイプにかかわらず，垂直解像度と水平解像度との間のより良好な妥協を得ることができるような副画素の組み合わせの選択を可能とする。
本発明の他の特徴及び利点は，添付の図面を参照して非限定的な例としてなされる以下の説明により明らかとなる。
図１は，従来技術で用いられる，直交型マトリクススクリーンの副画素Ｒ，Ｇ，Ｂを組み合わせる第１のモードを部分的に示す。
図２及び図３は，図１の副画素組み合わせモードのデルタ型スクリーンへの適用を示す。
図４は，本発明に係るアドレッシング装置により生成されるマトリクススクリーンの副画素Ｒ，Ｇ，Ｂの第１の組み合わせモードの直交型スクリーンへの適用を部分的に示す。
図５は，図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第１の変形例を部分的に示す。
図６は，図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第２の変形例を部分的に示す。
図７ａ及び図７ｂは，デルタ型マトリクス・スクリーンに適用された図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第３及び第４の変形例を部分的に示す。
図８は，本発明に係るアドレッシング装置により実現され直交型マトリクス・スクリーンに適用された副画素Ｒ，Ｇ，Ｂの組み合わせの第２のモードを部分的に示す。
図９は，デルタ型マトリクス・スクリーンに適用された図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第５の変形例を部分的に示す。
図１０は，本発明に係るアドレッシング装置の第１実施例を部分的に示す。
図１１は，本発明に係るアドレッシング装置の第２実施例を部分的に示す。
図１２〜図１４は，図１０のアドレッシング装置の動作を説明するための図である。
図１５及び図１６は，図１１のアドレッシング装置の動作を説明するための図である。
図１０は，輝度ビデオ信号をそれぞれ受ける複数の副画素Ｒ，Ｇ，Ｂを表面に有するマトリクス・スクリーンをアドレッシングする装置の構成を示す。これらの画素は，Ｎ個の物理的な行とＭ個の物理的な列からなる網としてスクリーンの表面に分布されている。ＬＣＤスクリーンの場合，この網の交点には，ＴＦＴ（薄膜トランジスタ）等のスイッチが配置される。これらのスイッチは，アドレッシング相において，アドレッシングされた画素を物理的列に接続するのを可能とする。
本発明によれば，アドレッシング装置は，先に格納された輝度ビデオ信号をデマルチプレクス段２２０を介して受信し，この輝度ビデオ信号を，マルチプレクス段２３０へ送出するメモリ段７０及び１９８を有している。マルチプレクス段２３０は，メモリ段７０及び１９８に先に格納されたデジタルデータの複数のシーケンスの中の副画素の所与の組み合わせに対応するデジタルデータのシーケンスを選択するように設計されている。
本発明に係るアドレッシング装置の第１の実施例によれば，メモリ段７０は，副画素Ｒへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第１のメモリ８０と，副画素Ｇへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第２のメモリ８２と，副画素Ｂへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第３のメモリ８４とを有している。本実施例において，メモリ段７０は，一方では，デジタルデータのメモリ８０，８２，８４への書き込みを制御する手段７２に接続され，他方では，上記データのメモリ８０，８２，８４からの読み出しを制御する手段７４に接続されている。上記書き込み制御手段７２及び読み出し制御手段７４は書き込み相と読み出し相とを同期させる第１の手段７６に接続されている。
本実施例によれば，メモリ８０，８２，及び８４の各々は２つの異なる領域，すなわち，所与の書き込み相の間に所与のビデオ行の副画素に関連するデジタルデータが書き込まれる第１の領域１０２と，上記書き込み相の間に，前回の書き込み相で書き込まれたビデオ行の副画素Ｒ，Ｇ，及びＢに関するデジタルデータが読み出される第２の領域とを有している。
本発明に係るアドレッシング装置の第２実施例によれば，メモリ段１９８は２つの並列なアーム部，すなわち，偶数ビデオ列を構成する物理列の１つに配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータをそれぞれ収容するよう意図された少なくとも３つのＦＩＦＯセル，すなわち，第１のセル２０２，第２のセル２０４，及び第３のセルを有するユニット２００が配置された第１のアーム部と，奇数ビデオ行を構成する物理行の１つに配置された副画素Ｒ，Ｇ，Ｂに関連するビデオデータをそれぞれ収容するよう意図された少なくとも３つのＦＩＦＯセル，すなわち，第４のセル２１２，第５のセル２１４，及び第６のセル２１６を含むユニット２１０が配置された第２のアーム部とを有している。
本実施例において，デマルチプレクス段２２０は，一方では，奇数ビデオ列に属する副画素Ｒ，Ｇ，Ｂに関するデータをユニット２００に切り替えることで，持続期間Ｄのビデオ行の書き込み相の間，上記データをそれぞれ第１のセル２０２，第２のセル２０４，及び第３のセル２０６へ書き込み，他方では，偶数ビデオ列に属する副画素Ｒ，Ｇ，Ｂに関するデータをユニット２１０へ切り替えることで，書き込み相の間，上記データをそれぞれ第４のセル２１２，第５のセル２１４，及び第６のセル２１６へ書き込む。
この第２の実施例によれば，第２の同期手段２４０が，一方では，デマルチプレクサ段２２０に接続され，奇数ビデオ列上にそれぞれ配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの第１のセル２０２，第２のセル２０４，及び第３のセル２０６への書き込みを制御する周波数Ｆの第１の周期信号ＯＷと，偶数ビデオ列にそれぞれ配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの第４のセル２１２，第５のセル２１４，及び第６のセル２１６への書き込みを制御する周波数Ｆの第２の周期信号ＥＷとを上記した段２２０へ送出する。この第２の同期手段２４０は，他方では，マルチプレクス段２３０に接続され，マルチプレクス段２３０により選択された偶数（又は奇数）ビデオ列の副画素に関するビデオデータの読み出しを制御する周波数２＊Ｆの第３の周期信号ＲＤを上記した段２３０へ送出する。
マルチプレクス段２３０は，持続期間Ｄの半分に相当する時から，セル２０２，２０４，２０６．２１２，又は２１６の１つに先に格納された，表示されるべきビデオ行に属する副画素を表すデータシーケンスを周波数１／Ｄで選択する。
図１２は，本発明に係る装置によるデルタ型スクリーンのアドレッシングを部分的に示す。ビデオ列３５，３７，及び６４の連続する画素ＰＸｋ（ｋ＝１，２，３，等）は，それらの空間位置に応じて添え字ｋで表されている。各画素は３つの副画素Ｒｋ，Ｇｋ，Ｂｋを組み合わせることにより構成されている。信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３は，同じビデオ列上に配置された副画素Ｒｋ，Ｇｋ，Ｂｋにそれぞれ送られる輝度信号のサンプルを表す。従って，物理行Ｌｉの副画素は，サンプルＲ１，Ｒ３，Ｒ５，・・・，Ｇ１，Ｇ３，Ｇ５，・・・，及びＢ２，Ｂ４，Ｂ６，・・・をそれぞれ含む３つのシーケンスＳＩＧ１，ＳＩＧ２，ＳＩＧ３をそれぞれ受ける。一方，物理行Ｌｉ＋１の副画素は，サンプルＲ２，Ｒ４，Ｒ６，・・・，Ｇ２，Ｇ４，Ｇ６，・・・，及びＢ３，Ｂ５，Ｂ７をそれぞれ含む３つのシーケンスＳＩＧ１，ＳＩＧ２，ＳＩＧ３をそれぞれ受ける。
図１４は，ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に前行ＬＶ−１の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相，及び，ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，前の相で書き込まれたビデオ行の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる次の相を示す。
上述の如く，前記ビデオ行ＬＶの書き込み，及び，前記ビデオ行ＬＶ−１の読み出しは同時に行われ，第１の同期手段７６により同期される。第１の同期手段７６は，図４に示す信号Ｗ／Ｒを書き込み制御手段７２及び読み出し制御手段７４へ送り，副画素Ｒ，Ｇ，Ｂに関するビデオデータを前方向に書き込むことを可能とすると共に，相関的に上記データをスクリーン上の副画素Ｒ，Ｇ，Ｂの各々の空間位置で読み出すことを可能とする。
行ＬＶに対する書き込み相は線ＲＳＴＷ，ＷＡＢ，及びＷ／Ｒにより表され，行ＬＶ−１に対する読み出し相は線ＲＳＴＲ，ＲＶＡＢ，ＲＢＲＤＡ，ＢＤＡ，及びＢＲＤＡにより表されている。
線ＲＳＴＷは，書き込み相を初期化する信号を表し，線ＷＡＢは，サンプルＲｋ，Ｇｋ，Ｂｋを表すデジタルデータが順次格納されることになるメモリ８０，８２，８４の連続アドレスを表す。線ＷＤＡは，データバス８６，８９，９０によりそれぞれ搬送された上記デジタルデータを表す。線Ｗ／Ｒは，第１の同期手段７６により送られた，連続する書き込み及び読み出し相を同期させる信号を表す。線ＲＳＴＲは，読み出し相を初期化する信号を表す。線ＲＶＡＢは，サンプルＲｋ，Ｇｋを表す信号が既に格納されたメモリ８０，８２，８４の連続アドレスを表す。線ＲＶＲＤＡは，データバス９４，９６上にそれぞれ読み出されたデータＲｋ，Ｇｋを表す。線ＢＡＢは，サンプルＢｋを表すデジタルデータが既に格納されたメモリ８０，８２，８４の連続アドレスを表し，線ＢＲＤＡはバス９２上に読み出されたデータＢｋを表す。
線ＷＤＡ上に示されたデータＲｋ，Ｇｋ，Ｂｋは前向きに書き込まれ，先に書き込まれたデータＲＶＲＤＡ及びＢＲＤＡはスクリーン表面上のそれぞれの位置で相関的に読み出される。
図１５は，セル２０２及びセル２１０を部分的に示す。また，図１６は，ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，セル２０２及び２１０に先に書き込まれた前記ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相，及び，ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，セル２０２及び２１０に先に書き込まれた前記ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相を示す。上記書き込み及び読み出し相の同期は，第２の同期手段２４０が，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関連するビデオ信号のセル２０２，２０４，２０６への書き込みを制御する周波数Ｆの第１の周期信号ＯＷと，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータのセル２１２，２１４，２１６への書き込みを制御する周波数Ｆの第２の周期信号ＥＷとをデマルチプレクス段２２０へ供給すると共に，マルチプレクス段２３０により選択された偶数（又は奇数）ビデオ列の副画素に関するデータの読み出しを制御する周波数２＊Ｆの第３の周期信号をマルチプレクス段２３０へ供給することにより行われる。
図１６において，線ＩＥは書き込み相を初期化する信号を表し，線ＯＷは，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの書き込みを制御する信号を表し，線ＥＷは，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの書き込みを制御する信号を表し，線ＷＤＡはセル２０２及び２１０へ書き込まれるべきデジタルデータを表し，線ＩＬは読み出し相を初期化する信号を表し，線ＲＤＡは読み出されたデータを表し，線ＯＥＥは，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータを選択する信号を表し，線ＥＯＥは，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータを選択する信号を表す。線ＯＷ上に見られるように，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータのセル２０２への書き込みは，信号ＯＷの各立ち上がりエッジに同期している。同様に，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関連するビデオデータのセル２１０への書き込みは信号ＥＷの各立ち上がりエッジに同期している。信号ＲＤは，信号ＯＷ及びＥＷの２倍の周波数でのデジタルデータの読み出しを許可する。従って，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータ及び偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関する副画素Ｒ，Ｇ，Ｂに関するデータの読み出しの全持続時間とのビデオ列の周波数での同期のため，上記読み出し相は，セル２０２及び２１２が半分埋まったときに開始される。このため，図１６の例では，奇数データは，本例ではセル２０２の半分に位置する３２１番目のデータ項目の書き込みに一致する時点から，信号ＯＥＥが論理ハイレベルを有する場合に信号ＲＤの各立ち上がりエッジで読み出される。同時に，偶数データは，３２１番目のデータ項目のセル２１２への書き込みに一致する時点で，信号ＥＯＥが論理ハイレベルを有する場合に信号ＲＤの各立ち上がりエッジで読み出される。
図４〜図９は，２つの物理行Ｌｉ及びＬｉ＋１を用いて表示されるべき画像のビデオ行が構成される副画素の組み合わせを示す。上記画像は，奇数ビデオ行２１，２３，２５，２７，２９，３１，３３，３５，３７，３９，４１，４３，４５，４７，及び４９を備える奇数ラスタ９，１１，１３，１５，１７，１９，２０，及び，偶数ビデオ行５４，５６，５８，６０，６２，６４，６５，６６，６７，６８を備える偶数ラスタ４０，４２，４４，４６，４８，５０，５２に分解されており，これらの偶数ラスタ及び奇数ラスタが互いに１物理行だけオフセットされることで，奇数ビデオ行を偶数ビデオ行とインターレースすることが可能となっている。
図４〜図８からわかるように，偶数ビデオ行５４，５６，５８，６４，６５，６７を構成するのに用いられる物理行Ｌｉは，それぞれ，奇数ビデオ行２１，２５，２９，３５，３９，及び４３を構成するのにも用いられている。これにより，上記偶数ビデオ行及び奇数ビデオ行のインターレースが生成される。
図４〜図７ｂ及び図９に示す本発明に係るアドレッシング装置の第１の適用例によれば，マルチプレクス段２２０は，物理量Ｌｉ（それぞれＬｉ＋１）上に配置された２つの隣接する副画素，及び，物理行Ｌｉ（それぞれＬｉ＋１）上に配置された副画素に関するデジタル信号のシーケンスを選択し，次に，行Ｌｉ（それぞれＬｉ＋１）上に配置された副画素，及び行Ｌｉ＋１上に配置された２つの副画素に関するデジタル信号のシーケンスを選択して，表示されるべき画像のビデオ行の画素をアドレッシングする。
図８に示す本発明に係るアドレッシング装置の第２の適用例によれば，マルチプレクス段２２０は，物理行Ｌｉ上に配置された第１の副画素に関連するデジタル信号のシーケンス，及び，第１の副画素に隣接して物理行Ｌｉ＋１上に配置された第２の副画素に関するデジタル信号のシーケンスを選択することにより，ビデオ行４３及び４５（それぞれ６７）の画素をアドレッシングする。
この組み合わせモードは，上記した従来技術の組み合わせモードに対して水平解像度が３倍になる一方，色エイリアングとして知られるスペクトル低下により彩色が生ずる点で，特に，良好な測色法は要求しないが詳細部の良好な適合性を要求する用途に適している。
組み合わせられた副画素へ送られたビデオ信号のサンプリングは，同時に，又は，空間モードで，すなわち，副画素のスクリーン表面上でのそれぞれの位置に対応した異なる時点で行われる。
従って，マトリクス・スクリーンの物理行及び列上の副画素の相対位置をｉ，ｊとすると，１からＭまで周期的に変化するｊ，及び，奇数ラスタ１９上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，アドレッシングの第１の例では，
−原色Ｒ及びＧをそれぞれ表し，奇数ビデオ行４３及び４５の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ）及びｐ（ｉ，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ及びＢをそれぞれ表し，上記奇数ビデオ行４３及び４５の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１）及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ５０上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｇ及びＲをそれぞれ表し，偶数ビデオ行６７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ）及びｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ及びＧをそれぞれ表し，上記偶数ビデオ行６７の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１）及びｐ（ｉ＋１，ｊ＋１）に送られた信号がサンプリングされる。
直行型スクリーンに適用された図４に示すアドレッシングの第２の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ９上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行２１，２３の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），及びｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行２１，２３の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），及びｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４０上に配置された所与の物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ列５４の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られるビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ列５４の次の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
直交型スクリーンに適用された図５に示すアドレッシングの第３の例において，１からＭまで３刻みで変化するｊ，及び，奇数ラスタ１１上に配置された２つの所与の物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ列２５及び２７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行２５，２７の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ，ｊ＋３），及びｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４２上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行５６の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，上記偶数ビデオ行５６の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋１，ｊ＋３）に送られたビデオ信号がサンプリングされる。
直交型スクリーンに適用された図６に示すアドレッシングの第５の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ１３上に配置された６つの所与の物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３，Ｌｉ＋４，Ｌｉ＋５に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行２９の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，上記奇数ビデオ行２９の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，次の奇数ビデオ行３１の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３１の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ行３３の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３３の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４４上に配置された所与の６つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３，Ｌｉ＋４，Ｌｉ＋５に対して，
−原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行５８の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記偶数ビデオ行５８の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，次の偶数ビデオ行６０の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行６０の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られた信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６２の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）へ送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ行６２の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
物理行Ｌｉ＋１が物理行Ｌｉに対して副画素の半分だけ右へオフセットしたデルタ型スクリーンに適用された図７ａに示すアドレッシングの第６の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ１５上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３５，３７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３５，３７の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４６上に配置された所与の２つの物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６４の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ行６４の次の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
デルタ型スクリーンに適用された図７ｂに示すアドレッシングの第７の例では，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ビデオラスタ１１上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３９の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３９の第２の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ行４１の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，奇数ビデオ行４１の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ，ｊ＋３），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ビデオラスタ４４上に配置された所与の２つの物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６５の最初の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，偶数ビデオ行６５の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６６の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行６６の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋１，ｊ＋３）に送られたビデオ信号がサンプリングされる。
デルタ型スクリーンに適用された図９に示すアドレッシングの第８の例では，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ビデオラスタ２０上に配置された所与の４つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４７に共通の第２の画素を構成する副画素ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４９の第１の表示可能画素を構成する副画素ｐ（ｉ＋２，ｊ），ｐ（ｉ＋２，ｊ＋１），及びｐ（ｉ＋３，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４９の第２の画素を構成する副画素ｐ（ｉ＋３，ｊ＋１），ｐ（ｉ＋３，ｊ＋２），ｐ（ｉ＋４，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ビデオラスタ５２上に配置された３つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６８の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６８の第２の表示可能画素を構成する副画素ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋２，ｊ＋１），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされる。
本発明に係る装置によって，アドレッシングされるスクリーンのタイプにかかわらず解像度が改良される。特に，デルタ型スクリーンに対して，Ｍ＊２／３に等しい解像度，従って，従来技術の装置によるこのスクリーンのアドレッシングモードによって得られる解像度の２倍の解像度が得られ，鉛直解像度は厳密に鉛直な線に対してＮ／２であり，対角線に対してＮである。
かかるスクリーンの表示面は一般に，原色Ｒ，Ｇ，Ｂの何れか１つを表し，Ｎ個の水平行とＭ個の垂直列の交差網を通してアドレッシングされる複数の副画素Ｐ（ｉ，ｊ）を有している。各副画素は，アドレッシング相（ラインタイム）の間，隣接する列へ接続するスイッチを介して，サンプルされたビデオ信号を受け取る。
かかるスクリーンの空間解像度は，表示可能画素を生成するのに用いられるアドレッシング可能な副画素の数及び組み合わせモードに依存する。表示可能画素の連続シーケンスは，表示されるべき画像のビデオ行及び列を構成する。
図１は，Ｌモードと称される公知の副画素の組み合わせモードを表す。このモードは，直交スクリーンをアドレッシングし，同じ行に位置する３つの副画素Ｒ，Ｇ，Ｂを組み合わせることにより表示可能画素を生成するのに用いられる。この場合，水平解像度ＨｒはＭ／３に等しく，値がＮである垂直解像度に比して小さい。これは，Ｌ組み合わせモードを用いる４８０行×６４０列のＶＧＡスクリーンの設計が６４０×３＝１９２０に等しい列数Ｍ及び４８０に等しい行数を必要とするからである。また，画像のフォーマットを尊重するため，この組み合わせモードは大きな数の副画素を必要とする。
このため，スクリーンのコストが相当に上昇する。
更に，マトリクス・スクリーンが連続モードでしかアドレッシングできない場合，図１に示す組み合わせモードはスクリーンをインターレース化画像源に適合させるためのアルゴリズムを必要とする。
図２及び図３は，デルタ型スクリーンをアドレッシングするのに用いられ，デルタモードと称される第２の公知の副画素組み合わせモードの第１及び第２の変形をそれぞれ示す。Ｌモードと同様に，表示可能画素は，同じ水平列上に位置する３つの副画素Ｒ，Ｇ，Ｂを組み合わせることにより得られる。しかしながら，図２に示すデルタモードの第１の変形において，２つの連続行は互いに副画素の半分だけ水平にオフセットしている。一方，図３に示す第２の変形では，２つの連続行は，互いに１．５副画素分だけ水平にオフセットしている。その結果，第１の場合には，表示可能画素の幅は，副画素の幅の３．５倍に等しく，一方，第２の場合には，表示可能画素の幅は，副画素の幅の４．５倍に等しい。第１の場合，水平解像度は垂直解像度に対して３．５倍の割合で低下し，一方，第２の場合，水平解像度は，垂直解像度に対して４．５倍の割合で低下する。
本発明の目的は，垂直解像度を過度に劣化させることなく水平解像度を向上させることが可能なマトリクススクリーンのアドレッシング装置を提供することである。
本発明に係る装置は，メモリ段７０及び１９８を有し，該メモリ段７０及び１９８は，デマルチプレクス段２２０を介して，先に格納された輝度ビデオ信号を表すデジタルデータの複数のシーケンスを受け，前記輝度ビデオ信号を，該メモリ段７０及び１９８に先に格納されたデジタルデータの複数のシーケンスから副画素の所与の組み合わせに対応するデジタルデータシーケンスを選択するよう構成されたマルチプレクス段２３０へ送出する。
従って，本発明に係る装置は，用いられるスクリーンタイプにかかわらず，垂直解像度と水平解像度との間のより良好な妥協を得ることができるような副画素の組み合わせの選択を可能とする。
本発明の他の特徴及び利点は，添付の図面を参照して非限定的な例としてなされる以下の説明により明らかとなる。
図１は，従来技術で用いられる，直交型マトリクススクリーンの副画素Ｒ，Ｇ，Ｂを組み合わせる第１のモードを部分的に示す。
図２及び図３は，図１の副画素組み合わせモードのデルタ型スクリーンへの適用を示す。
図４は，本発明に係るアドレッシング装置により生成されるマトリクススクリーンの副画素Ｒ，Ｇ，Ｂの第１の組み合わせモードの直交型スクリーンへの適用を部分的に示す。
図５は，図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第１の変形例を部分的に示す。
図６は，図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第２の変形例を部分的に示す。
図７ａ及び図７ｂは，デルタ型マトリクス・スクリーンに適用された図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第３及び第４の変形例を部分的に示す。
図８は，本発明に係るアドレッシング装置により実現され直交型マトリクス・スクリーンに適用された副画素Ｒ，Ｇ，Ｂの組み合わせの第２のモードを部分的に示す。
図９は，デルタ型マトリクス・スクリーンに適用された図４に示す副画素Ｒ，Ｇ，Ｂの組み合わせモードの第５の変形例を部分的に示す。
図１０は，本発明に係るアドレッシング装置の第１実施例を部分的に示す。
図１１は，本発明に係るアドレッシング装置の第２実施例を部分的に示す。
図１２〜図１４は，図１０のアドレッシング装置の動作を説明するための図である。
図１５及び図１６は，図１１のアドレッシング装置の動作を説明するための図である。
図１０は，輝度ビデオ信号をそれぞれ受ける複数の副画素Ｒ，Ｇ，Ｂを表面に有するマトリクス・スクリーンをアドレッシングする装置の構成を示す。これらの画素は，Ｎ個の物理的な行とＭ個の物理的な列からなる網としてスクリーンの表面に分布されている。ＬＣＤスクリーンの場合，この網の交点には，ＴＦＴ（薄膜トランジスタ）等のスイッチが配置される。これらのスイッチは，アドレッシング相において，アドレッシングされた画素を物理的列に接続するのを可能とする。
本発明によれば，アドレッシング装置は，先に格納された輝度ビデオ信号をデマルチプレクス段２２０を介して受信し，この輝度ビデオ信号を，マルチプレクス段２３０へ送出するメモリ段７０及び１９８を有している。マルチプレクス段２３０は，メモリ段７０及び１９８に先に格納されたデジタルデータの複数のシーケンスの中の副画素の所与の組み合わせに対応するデジタルデータのシーケンスを選択するように設計されている。
本発明に係るアドレッシング装置の第１の実施例によれば，メモリ段７０は，副画素Ｒへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第１のメモリ８０と，副画素Ｇへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第２のメモリ８２と，副画素Ｂへ送られた信号のサンプリングから得られたデジタルデータの格納に割り当てられた第３のメモリ８４とを有している。本実施例において，メモリ段７０は，一方では，デジタルデータのメモリ８０，８２，８４への書き込みを制御する手段７２に接続され，他方では，上記データのメモリ８０，８２，８４からの読み出しを制御する手段７４に接続されている。上記書き込み制御手段７２及び読み出し制御手段７４は書き込み相と読み出し相とを同期させる第１の手段７６に接続されている。
本実施例によれば，メモリ８０，８２，及び８４の各々は２つの異なる領域，すなわち，所与の書き込み相の間に所与のビデオ行の副画素に関連するデジタルデータが書き込まれる第１の領域１０２と，上記書き込み相の間に，前回の書き込み相で書き込まれたビデオ行の副画素Ｒ，Ｇ，及びＢに関するデジタルデータが読み出される第２の領域とを有している。
本発明に係るアドレッシング装置の第２実施例によれば，メモリ段１９８は２つの並列なアーム部，すなわち，偶数ビデオ列を構成する物理列の１つに配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータをそれぞれ収容するよう意図された少なくとも３つのＦＩＦＯセル，すなわち，第１のセル２０２，第２のセル２０４，及び第３のセルを有するユニット２００が配置された第１のアーム部と，奇数ビデオ行を構成する物理行の１つに配置された副画素Ｒ，Ｇ，Ｂに関連するビデオデータをそれぞれ収容するよう意図された少なくとも３つのＦＩＦＯセル，すなわち，第４のセル２１２，第５のセル２１４，及び第６のセル２１６を含むユニット２１０が配置された第２のアーム部とを有している。
本実施例において，デマルチプレクス段２２０は，一方では，奇数ビデオ列に属する副画素Ｒ，Ｇ，Ｂに関するデータをユニット２００に切り替えることで，持続期間Ｄのビデオ行の書き込み相の間，上記データをそれぞれ第１のセル２０２，第２のセル２０４，及び第３のセル２０６へ書き込み，他方では，偶数ビデオ列に属する副画素Ｒ，Ｇ，Ｂに関するデータをユニット２１０へ切り替えることで，書き込み相の間，上記データをそれぞれ第４のセル２１２，第５のセル２１４，及び第６のセル２１６へ書き込む。
この第２の実施例によれば，第２の同期手段２４０が，一方では，デマルチプレクサ段２２０に接続され，奇数ビデオ列上にそれぞれ配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの第１のセル２０２，第２のセル２０４，及び第３のセル２０６への書き込みを制御する周波数Ｆの第１の周期信号ＯＷと，偶数ビデオ列にそれぞれ配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの第４のセル２１２，第５のセル２１４，及び第６のセル２１６への書き込みを制御する周波数Ｆの第２の周期信号ＥＷとを上記した段２２０へ送出する。この第２の同期手段２４０は，他方では，マルチプレクス段２３０に接続され，マルチプレクス段２３０により選択された偶数（又は奇数）ビデオ列の副画素に関するビデオデータの読み出しを制御する周波数２＊Ｆの第３の周期信号ＲＤを上記した段２３０へ送出する。
マルチプレクス段２３０は，持続期間Ｄの半分に相当する時から，セル２０２，２０４，２０６．２１２，又は２１６の１つに先に格納された，表示されるべきビデオ行に属する副画素を表すデータシーケンスを周波数１／Ｄで選択する。
図１２は，本発明に係る装置によるデルタ型スクリーンのアドレッシングを部分的に示す。ビデオ列３５，３７，及び６４の連続する画素ＰＸｋ（ｋ＝１，２，３，等）は，それらの空間位置に応じて添え字ｋで表されている。各画素は３つの副画素Ｒｋ，Ｇｋ，Ｂｋを組み合わせることにより構成されている。信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３は，同じビデオ列上に配置された副画素Ｒｋ，Ｇｋ，Ｂｋにそれぞれ送られる輝度信号のサンプルを表す。従って，物理行Ｌｉの副画素は，サンプルＲ１，Ｒ３，Ｒ５，・・・，Ｇ１，Ｇ３，Ｇ５，・・・，及びＢ２，Ｂ４，Ｂ６，・・・をそれぞれ含む３つのシーケンスＳＩＧ１，ＳＩＧ２，ＳＩＧ３をそれぞれ受ける。一方，物理行Ｌｉ＋１の副画素は，サンプルＲ２，Ｒ４，Ｒ６，・・・，Ｇ２，Ｇ４，Ｇ６，・・・，及びＢ３，Ｂ５，Ｂ７をそれぞれ含む３つのシーケンスＳＩＧ１，ＳＩＧ２，ＳＩＧ３をそれぞれ受ける。
図１４は，ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に前行ＬＶ−１の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相，及び，ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，前の相で書き込まれたビデオ行の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる次の相を示す。
上述の如く，前記ビデオ行ＬＶの書き込み，及び，前記ビデオ行ＬＶ−１の読み出しは同時に行われ，第１の同期手段７６により同期される。第１の同期手段７６は，図４に示す信号Ｗ／Ｒを書き込み制御手段７２及び読み出し制御手段７４へ送り，副画素Ｒ，Ｇ，Ｂに関するビデオデータを前方向に書き込むことを可能とすると共に，相関的に上記データをスクリーン上の副画素Ｒ，Ｇ，Ｂの各々の空間位置で読み出すことを可能とする。
行ＬＶに対する書き込み相は線ＲＳＴＷ，ＷＡＢ，及びＷ／Ｒにより表され，行ＬＶ−１に対する読み出し相は線ＲＳＴＲ，ＲＶＡＢ，ＲＢＲＤＡ，ＢＤＡ，及びＢＲＤＡにより表されている。
線ＲＳＴＷは，書き込み相を初期化する信号を表し，線ＷＡＢは，サンプルＲｋ，Ｇｋ，Ｂｋを表すデジタルデータが順次格納されることになるメモリ８０，８２，８４の連続アドレスを表す。線ＷＤＡは，データバス８６，８９，９０によりそれぞれ搬送された上記デジタルデータを表す。線Ｗ／Ｒは，第１の同期手段７６により送られた，連続する書き込み及び読み出し相を同期させる信号を表す。線ＲＳＴＲは，読み出し相を初期化する信号を表す。線ＲＶＡＢは，サンプルＲｋ，Ｇｋを表す信号が既に格納されたメモリ８０，８２，８４の連続アドレスを表す。線ＲＶＲＤＡは，データバス９４，９６上にそれぞれ読み出されたデータＲｋ，Ｇｋを表す。線ＢＡＢは，サンプルＢｋを表すデジタルデータが既に格納されたメモリ８０，８２，８４の連続アドレスを表し，線ＢＲＤＡはバス９２上に読み出されたデータＢｋを表す。
線ＷＤＡ上に示されたデータＲｋ，Ｇｋ，Ｂｋは前向きに書き込まれ，先に書き込まれたデータＲＶＲＤＡ及びＢＲＤＡはスクリーン表面上のそれぞれの位置で相関的に読み出される。
図１５は，セル２０２及びセル２１０を部分的に示す。また，図１６は，ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，セル２０２及び２１０に先に書き込まれた前記ビデオ行ＬＶの副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相，及び，ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの書き込みが行われると共に，セル２０２及び２１０に先に書き込まれた前記ビデオ行ＬＶ＋１の副画素Ｒ，Ｇ，Ｂに関するデータの読み出しが行われる相を示す。上記書き込み及び読み出し相の同期は，第２の同期手段２４０が，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関連するビデオ信号のセル２０２，２０４，２０６への書き込みを制御する周波数Ｆの第１の周期信号ＯＷと，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータのセル２１２，２１４，２１６への書き込みを制御する周波数Ｆの第２の周期信号ＥＷとをデマルチプレクス段２２０へ供給すると共に，マルチプレクス段２３０により選択された偶数（又は奇数）ビデオ列の副画素に関するデータの読み出しを制御する周波数２＊Ｆの第３の周期信号をマルチプレクス段２３０へ供給することにより行われる。
図１６において，線ＩＥは書き込み相を初期化する信号を表し，線ＯＷは，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの書き込みを制御する信号を表し，線ＥＷは，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの書き込みを制御する信号を表し，線ＷＤＡはセル２０２及び２１０へ書き込まれるべきデジタルデータを表し，線ＩＬは読み出し相を初期化する信号を表し，線ＲＤＡは読み出されたデータを表し，線ＯＥＥは，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータを選択する信号を表し，線ＥＯＥは，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータを選択する信号を表す。線ＯＷ上に見られるように，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するビデオデータのセル２０２への書き込みは，信号ＯＷの各立ち上がりエッジに同期している。同様に，偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関連するビデオデータのセル２１０への書き込みは信号ＥＷの各立ち上がりエッジに同期している。信号ＲＤは，信号ＯＷ及びＥＷの２倍の周波数でのデジタルデータの読み出しを許可する。従って，奇数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関するデータ及び偶数ビデオ列上に配置された副画素Ｒ，Ｇ，Ｂに関する副画素Ｒ，Ｇ，Ｂに関するデータの読み出しの全持続時間とのビデオ列の周波数での同期のため，上記読み出し相は，セル２０２及び２１２が半分埋まったときに開始される。このため，図１６の例では，奇数データは，本例ではセル２０２の半分に位置する３２１番目のデータ項目の書き込みに一致する時点から，信号ＯＥＥが論理ハイレベルを有する場合に信号ＲＤの各立ち上がりエッジで読み出される。同時に，偶数データは，３２１番目のデータ項目のセル２１２への書き込みに一致する時点で，信号ＥＯＥが論理ハイレベルを有する場合に信号ＲＤの各立ち上がりエッジで読み出される。
図４〜図９は，２つの物理行Ｌｉ及びＬｉ＋１を用いて表示されるべき画像のビデオ行が構成される副画素の組み合わせを示す。上記画像は，奇数ビデオ行２１，２３，２５，２７，２９，３１，３３，３５，３７，３９，４１，４３，４５，４７，及び４９を備える奇数ラスタ９，１１，１３，１５，１７，１９，２０，及び，偶数ビデオ行５４，５６，５８，６０，６２，６４，６５，６６，６７，６８を備える偶数ラスタ４０，４２，４４，４６，４８，５０，５２に分解されており，これらの偶数ラスタ及び奇数ラスタが互いに１物理行だけオフセットされることで，奇数ビデオ行を偶数ビデオ行とインターレースすることが可能となっている。
図４〜図８からわかるように，偶数ビデオ行５４，５６，５８，６４，６５，６７を構成するのに用いられる物理行Ｌｉは，それぞれ，奇数ビデオ行２１，２５，２９，３５，３９，及び４３を構成するのにも用いられている。これにより，上記偶数ビデオ行及び奇数ビデオ行のインターレースが生成される。
図４〜図７ｂ及び図９に示す本発明に係るアドレッシング装置の第１の適用例によれば，マルチプレクス段２２０は，物理量Ｌｉ（それぞれＬｉ＋１）上に配置された２つの隣接する副画素，及び，物理行Ｌｉ（それぞれＬｉ＋１）上に配置された副画素に関するデジタル信号のシーケンスを選択し，次に，行Ｌｉ（それぞれＬｉ＋１）上に配置された副画素，及び行Ｌｉ＋１上に配置された２つの副画素に関するデジタル信号のシーケンスを選択して，表示されるべき画像のビデオ行の画素をアドレッシングする。
図８に示す本発明に係るアドレッシング装置の第２の適用例によれば，マルチプレクス段２２０は，物理行Ｌｉ上に配置された第１の副画素に関連するデジタル信号のシーケンス，及び，第１の副画素に隣接して物理行Ｌｉ＋１上に配置された第２の副画素に関するデジタル信号のシーケンスを選択することにより，ビデオ行４３及び４５（それぞれ６７）の画素をアドレッシングする。
この組み合わせモードは，上記した従来技術の組み合わせモードに対して水平解像度が３倍になる一方，色エイリアングとして知られるスペクトル低下により彩色が生ずる点で，特に，良好な測色法は要求しないが詳細部の良好な適合性を要求する用途に適している。
組み合わせられた副画素へ送られたビデオ信号のサンプリングは，同時に，又は，空間モードで，すなわち，副画素のスクリーン表面上でのそれぞれの位置に対応した異なる時点で行われる。
従って，マトリクス・スクリーンの物理行及び列上の副画素の相対位置をｉ，ｊとすると，１からＭまで周期的に変化するｊ，及び，奇数ラスタ１９上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，アドレッシングの第１の例では，
−原色Ｒ及びＧをそれぞれ表し，奇数ビデオ行４３及び４５の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ）及びｐ（ｉ，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ及びＢをそれぞれ表し，上記奇数ビデオ行４３及び４５の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１）及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ５０上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｇ及びＲをそれぞれ表し，偶数ビデオ行６７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ）及びｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ及びＧをそれぞれ表し，上記偶数ビデオ行６７の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１）及びｐ（ｉ＋１，ｊ＋１）に送られた信号がサンプリングされる。
直行型スクリーンに適用された図４に示すアドレッシングの第２の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ９上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行２１，２３の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），及びｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行２１，２３の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），及びｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４０上に配置された所与の物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ列５４の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られるビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ列５４の次の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
直交型スクリーンに適用された図５に示すアドレッシングの第３の例において，１からＭまで３刻みで変化するｊ，及び，奇数ラスタ１１上に配置された２つの所与の物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ列２５及び２７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行２５，２７の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ，ｊ＋３），及びｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４２上に配置された２つの所与の物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行５６の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，上記偶数ビデオ行５６の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋１，ｊ＋３）に送られたビデオ信号がサンプリングされる。
直交型スクリーンに適用された図６に示すアドレッシングの第５の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ１３上に配置された６つの所与の物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３，Ｌｉ＋４，Ｌｉ＋５に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行２９の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，上記奇数ビデオ行２９の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，次の奇数ビデオ行３１の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３１の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ行３３の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３３の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４４上に配置された所与の６つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３，Ｌｉ＋４，Ｌｉ＋５に対して，
−原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行５８の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記偶数ビデオ行５８の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，次の偶数ビデオ行６０の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），及びｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行６０の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られた信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６２の第１の画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）へ送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ行６２の第２の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
物理行Ｌｉ＋１が物理行Ｌｉに対して副画素の半分だけ右へオフセットしたデルタ型スクリーンに適用された図７ａに示すアドレッシングの第６の例において，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ラスタ１５上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３５，３７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３５，３７の次の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ラスタ４６上に配置された所与の２つの物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６４の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，上記偶数ビデオ行６４の次の画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされる。
デルタ型スクリーンに適用された図７ｂに示すアドレッシングの第７の例では，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ビデオラスタ１１上に配置された所与の２つの物理行Ｌｉ及びＬｉ＋１に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行３９の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，上記奇数ビデオ行３９の第２の画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，奇数ビデオ行４１の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，奇数ビデオ行４１の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ，ｊ＋３），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ビデオラスタ４４上に配置された所与の２つの物理行Ｌｉ，Ｌｉ＋１に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６５の最初の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，偶数ビデオ行６５の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋１），ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６６の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｇ，Ｂ，Ｒをそれぞれ表し，偶数ビデオ行６６の第２の表示可能画素を構成する副画素ｐ（ｉ，ｊ＋２），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋１，ｊ＋３）に送られたビデオ信号がサンプリングされる。
デルタ型スクリーンに適用された図９に示すアドレッシングの第８の例では，１からＭまで３刻みで周期的に変化するｊ，及び，奇数ビデオラスタ２０上に配置された所与の４つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２，Ｌｉ＋３に対して，
−原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４７の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ，ｊ＋１），ｐ（ｉ＋１，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４７に共通の第２の画素を構成する副画素ｐ（ｉ＋１，ｊ＋１），ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４９の第１の表示可能画素を構成する副画素ｐ（ｉ＋２，ｊ），ｐ（ｉ＋２，ｊ＋１），及びｐ（ｉ＋３，ｊ）に送られたビデオ信号がサンプリングされ，次に，原色Ｒ，Ｇ，Ｂをそれぞれ表し，奇数ビデオ行４９の第２の画素を構成する副画素ｐ（ｉ＋３，ｊ＋１），ｐ（ｉ＋３，ｊ＋２），ｐ（ｉ＋４，ｊ＋２）に送られたビデオ信号がサンプリングされる。また，偶数ビデオラスタ５２上に配置された３つの物理行Ｌｉ，Ｌｉ＋１，Ｌｉ＋２に対して，
−原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６８の第１の表示可能画素を構成する副画素ｐ（ｉ，ｊ），ｐ（ｉ＋１，ｊ），ｐ（ｉ＋１，ｊ＋１）に送られたビデオ信号がサンプリングされ，次に，原色Ｂ，Ｒ，Ｇをそれぞれ表し，偶数ビデオ行６８の第２の表示可能画素を構成する副画素ｐ（ｉ＋１，ｊ＋２），ｐ（ｉ＋２，ｊ＋１），ｐ（ｉ＋２，ｊ＋２）に送られたビデオ信号がサンプリングされる。
本発明に係る装置によって，アドレッシングされるスクリーンのタイプにかかわらず解像度が改良される。特に，デルタ型スクリーンに対して，Ｍ＊２／３に等しい解像度，従って，従来技術の装置によるこのスクリーンのアドレッシングモードによって得られる解像度の２倍の解像度が得られ，鉛直解像度は厳密に鉛直な線に対してＮ／２であり，対角線に対してＮである。
Claims (3)
- Ｎ物理行及びＭ物理列を有するビデオ画像表示に適したマトリクス・スクリーンをアドレスする装置であり、前記Ｎ物理行及びＭ物理列の構成画素が輝度ビデオ信号をそれぞれ受ける複数の副画素Ｒ，Ｇ，Ｂを組み合わせることにより得られる、装置であって：
副画素Ｒ，Ｇ，Ｂの個数に対応する個数のメモリを有し、先にデジタル化された輝度ビデオ信号を表すデジタルデータをデマルチプレクス段を介して受け、該輝度ビデオ信号をマルチプレクス段へと送出するメモリ段であり、前記マルチプレクス段が当該メモリ段に先に格納されたデジタルデータから副画素の所与の組み合わせにより受信すべき輝度ビデオ信号に対応するデジタルデータを選択するよう構成されている、メモリ段；
前記メモリ段メモリへの前記デジタルデータの書き込みを制御する書き込み制御手段；
前記メモリ段メモリからの前記データの読み出しを制御する読み出し制御手段；
を有し、
前記書き込み制御手段及び読み出し制御手段が、書き込み及び読み出し相を同期させる第１手段に接続され、
前記メモリ段の前記メモリの各々が、２つの異なる領域、すなわち，所与の書き込み相の間に所与のビデオ行の副画素Ｒ，Ｇ，Ｂに関するデジタルデータが書き込まれる第１の領域と、前記書き込み相の間に，前回の書き込み相の間に書き込まれたビデオ行の副画素Ｒ，Ｇ，Ｂに関するデジタルデータが読み出される第２の領域とを含む；
ことを特徴とする装置。 - Ｎ物理行及びＭ物理列を有するビデオ画像表示に適したマトリクス・スクリーンをアドレスする装置であり、前記Ｎ物理行及びＭ物理列の構成画素が輝度ビデオ信号をそれぞれ受ける複数の副画素Ｒ，Ｇ，Ｂを組み合わせることにより得られる、装置であって：
副画素Ｒ，Ｇ，Ｂの個数に対応する多数のメモリを有し、先にデジタル化された輝度ビデオ信号を表すデジタルデータをデマルチプレクス段を介して受け、該輝度ビデオ信号をマルチプレクス段へと送出するメモリ段であり、前記マルチプレクス段が当該メモリ段に先に格納されたデジタルデータから副画素の所与の組み合わせにより受信すべき輝度ビデオ信号に対応するデジタルデータを選択するよう構成されている、メモリ段；
を有し、
前記メモリ段は、２つの並列なブランチ、すなわち，第１ブランチ及び第２ブランチを含み、
前記第１ブランチにおいて、偶数ビデオ行を構成する物理行の１つに位置された副画素Ｒ，Ｇ，Ｂに関するビデオデータをそれぞれ収容するよう意図された第１セル、第２セル及び第３セル（２０６）を有する第１ユニットが配置され、
前記第２ブランチにおいて、奇数ビデオ行を構成する物理行の１つに位置された副画素Ｒ，Ｇ，Ｂに関するビデオデータをそれぞれ収容するよう意図された第４セル、第５セル及び第６セル（２０６）を有する第１ユニットが配置され、
当該装置はさらに同期手段を含み、
該同期手段は前記デマルチプレクス段に接続され、
前記同期手段は、奇数ビデオ列に位置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの、前記第１セル、前記第２セル及び前記第３セルへのそれぞれの書き込みを制御する周波数Ｆの第１周期的信号ＯＷと、偶数ビデオ列に位置された副画素Ｒ，Ｇ，Ｂに関するビデオデータの、前記第４セル、前記第５セル及び前記第６セルへのそれぞれの書き込みを制御する周波数Ｆの第２周期的信号ＥＷとを、前記デマルチプレクス段へ送出し、
前記同期手段はさらに、前記マルチプレクス段に接続され、
前記同期手段は、前記マルチプレクス段により選択されたビデオ行の副画素に関するビデオデータの読み出しを制御する周波数２ ＊ Ｆの第３周期的信号ＲＤを前記マルチプレクス段へ送出する、
ことを特徴とする装置。 - 前記デマルチプレクス段は、
一方では、奇数ビデオ行に属する副画素Ｒ，Ｇ，Ｂに関するデータを前記第１ユニットに切り替えて、書き込み相の間に、これらのデータをそれぞれ前記第１セル、前記第２セル及び前記第３セルに書き込み、
他方では、偶数ビデオ行に属する副画素Ｒ，Ｇ，Ｂに関するデータを前記第２ユニットに切り替えて、前記書き込み相の間に、これらのデータをそれぞれ前記第４セル、前記第５セル及び前記第６セルに書き込む、
ことを特徴とする請求項２記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9515405A FR2742910B1 (fr) | 1995-12-22 | 1995-12-22 | Procede et dispositif d'adressage d'un ecran matriciel |
| FR95/15405 | 1995-12-22 | ||
| PCT/FR1996/002013 WO1997023861A1 (fr) | 1995-12-22 | 1996-12-18 | Dispositif d'adressage d'un ecran matriciel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000502813A JP2000502813A (ja) | 2000-03-07 |
| JP4105228B2 true JP4105228B2 (ja) | 2008-06-25 |
Family
ID=9485892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52335497A Expired - Fee Related JP4105228B2 (ja) | 1995-12-22 | 1996-12-18 | マトリクス・スクリーンをアドレッシングする装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6252613B1 (ja) |
| EP (1) | EP0976122B1 (ja) |
| JP (1) | JP4105228B2 (ja) |
| KR (1) | KR100425248B1 (ja) |
| DE (1) | DE69637857D1 (ja) |
| FR (1) | FR2742910B1 (ja) |
| WO (1) | WO1997023861A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7286136B2 (en) | 1997-09-13 | 2007-10-23 | Vp Assets Limited | Display and weighted dot rendering method |
| DE19746329A1 (de) | 1997-09-13 | 1999-03-18 | Gia Chuong Dipl Ing Phan | Display und Verfahren zur Ansteuerung des Displays |
| DE19746576A1 (de) * | 1997-10-22 | 1999-04-29 | Zeiss Carl Fa | Verfahren für die Bilderzeugung auf einem Farbbildschirm und ein dazu geeigneter Farbbildschirm |
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| KR100489445B1 (ko) | 2001-11-29 | 2005-05-17 | 엘지전자 주식회사 | 플라즈마 표시 패널의 구동방법 |
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Family Cites Families (11)
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|---|---|---|---|---|
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1995
- 1995-12-22 FR FR9515405A patent/FR2742910B1/fr not_active Expired - Fee Related
-
1996
- 1996-12-18 EP EP96942417A patent/EP0976122B1/fr not_active Expired - Lifetime
- 1996-12-18 JP JP52335497A patent/JP4105228B2/ja not_active Expired - Fee Related
- 1996-12-18 WO PCT/FR1996/002013 patent/WO1997023861A1/fr active IP Right Grant
- 1996-12-18 DE DE69637857T patent/DE69637857D1/de not_active Expired - Lifetime
- 1996-12-18 US US09/077,379 patent/US6252613B1/en not_active Expired - Lifetime
- 1996-12-18 KR KR10-1998-0704070A patent/KR100425248B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| FR2742910A1 (fr) | 1997-06-27 |
| US6252613B1 (en) | 2001-06-26 |
| KR100425248B1 (ko) | 2004-07-27 |
| FR2742910B1 (fr) | 1998-04-17 |
| EP0976122A1 (fr) | 2000-02-02 |
| WO1997023861A1 (fr) | 1997-07-03 |
| JP2000502813A (ja) | 2000-03-07 |
| KR19990071791A (ko) | 1999-09-27 |
| DE69637857D1 (de) | 2009-04-16 |
| EP0976122B1 (fr) | 2009-03-04 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061218 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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