DE68923683T2

DE68923683T2 - Steuereinrichtung und -verfahren für eine Flüssigkristallanzeigetafel.

Info

Publication number: DE68923683T2
Application number: DE68923683T
Authority: DE
Inventors: Tokutarou Kusada
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-11-05
Filing date: 1989-11-03
Publication date: 1996-02-15
Anticipated expiration: 2009-11-04
Also published as: KR900008434A; KR920009029B1; DE68923683D1; EP0368572A3; EP0368572A2; EP0368572B1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die Erfindung betrifft allgemein Vorrichtungen und Verfahren zum Ansteuern von Flüssigkristall-Anzeigetafeln, und spezieller betrifft sie eine Vorrichtung und ein Verfahren zum Ansteuern einer Aktivmatrix-Flüssigkristall-Farbanzeigetafel unter Verwendung eines Taktsignals mit niedriger Frequenz. Genauer gesagt, betrifft die Erfindung eine Struktur einer Zeilentreiber-Speicherschaltung für eine Flüssigkristall- Anzeigetafel und ein Ansteuerverfahren dafür, zum Anlegen eines Farbsignals an eine Reihe von Signalelektroden in der Flüssigkristall-Anzeigetafel abhängig von einem mit hoher Geschwindigkeit arbeitenden Zeilenfolgesystem.

Beschreibung des einschlägigen Stands der Technik

Flüssigkristalle verwendende Anzeigevorrichtungen können mit niedriger Spannung angesteuert werden, und demgemäß werden sie für Anwendungen verwendet, die geringen Stromverbrauch benötigen. Als Beispiel für derartige Anwendungen existieren Flüssigkristall-Anzeigetafeln mit einer Matrixanordnung von Flüssigkristallpixeln, die der Reihe nach dadurch anzusteuern sind, daß an jedes Flüssigkristallpixel ein Videosignal angelegt wird, um ein Bild darzustellen.
Die Fig. 1A bis 1C zeigen schematisch eine Struktur einer herkömmlichen Aktivmatrix-Flüssigkristall-Farbanzeigetafel.
Gemäß Fig. 1A sind Pixel P&sub1;&sub1;, P&sub1;&sub2;, ... P1(N-1), P1N, ... PM(N-1), PMN (Pixel werden gattungsmäßig mit dem Bezugszeichen P bezeichnet) in einer Matrix aus M Zeilen und N Spalten einer Anzeigetafel (d. h. einer Aktivmatrix-Flüssigkristall-Farbanzeigetafel) 1 angeordnet, um einen Anzeigeschirm (nachfolgend als Schirm bezeichnet) 2 aufzubauen. Ein nicht dargestellter Dünnfilmtransistor (nachfolgend als TFT bezeichnet) ist an jedem Pixel P in Eins-zu-eins-Zuordnung vorhanden.
Wie in Fig. 1B dargestellt, weist jedes Pixel P einen TFT Tr, einen Kondensator CA und ein Flüssigkristallelement LE auf. Das Gate des TFT Tr ist mit einer Abrasterleitung (d. h. einer Gateleitung) 1x verbunden, und seine Source ist mit einer Sourceleitung 1y verbunden. Der Kondensator GA sammelt die von der Sourceleitung 1y über den TFT Tr übertragenen Signale. Das Flüssigkristallelement LE transmittiert oder sperrt Licht abhängig vom Signalpotential von der Sourceleitung 1y oder vom Kondensator CA. Ein nicht dargestelltes Farbfilter ist auf dem Flüssigkristallelementle angeordnet, und eine gewünschte Farbanzeige wird durch das Farbfilter erhalten, abhängig vom Transmissions/Sperr-Zustand des Flüssigkristallelements LE.
Die Gates der TFTs der jeweiligen Zeilen sind mit den entsprechenden Abrasterleitungen (Gateleitungen) 1x1, 1x2, 1x3, ... 1xm verbunden. Ein Abrastertreiber 4 aktiviert die Abrasterleitungen 1x1 bis 1xM der Reihe nach. Dadurch wird der Schirm 2 in vertikaler Richtung durchgerastert.
Die Sources der TFTS der jeweiligen Spalten sind mit den entsprechenden Sourceleitungen 1y1, 1y2, ..., 1yn verbunden. Ein Farbsignal wird von einem Sourcetreiber 3 (in Fig. 1C dargestellt) an jede der Sourceleitungen 1y1 bis 1y übertragen. Mehrere gemeinsam mit einer Sourceleitung 1y verbundene Pixel P bilden eine Pixelzeile b1, r2, 93, b4, ..., r(N-1), gN (eine Pixelzeile wird gattungsmäßig durch das Bezugszeichen Y gekennzeichnet), wobei eine Reihenfolge von Farben von links nach rechts auf dem Schirm 2 vorgegeben ist. Die Buchstaben b, r, g repräsentieren Pixel mit Farben, die den Farbvideosignalen B (blau), R (rot), G (grün) entsprechen, und die an diese Buchstaben angefügten Zahlen, 1, 2, 3 usw. repräsentieren die Anordnungsreihenfolge.
In der folgenden Beschreibung wird eine Abrasterleitung allgemein mit den Bezugszeichen 1x gekennzeichnet, und eine Sourceleitung wird allgemein mit den Bezugszeichen 1y gekennzeichnet.
Gemäß Fig. 1C weist die Sourcetreiberschaltung (nachfolgend als Sourcetreiber bezeichnet) 3 folgendes auf: ein Schieberegister 3a mit Ausgangsanschlüssen Q&sub1; bis QN, entsprechend der Anzahl N von Sourceleitungen 1y; einen Analogschalter 3b mit Schaltelementen S&sub1; bis SN, die so vorhanden sind, daß sie den Ausgangsanschlüssen Q&sub1; bis QN mit einer eindeutiger Beziehung entsprechen; und eine analoge Abtast-Halte-Schaltung 3c.
Das Schieberegister 3a verschiebt das Ausgangssignalin der Richtung vom Ausgangsanschluß Q&sub1; zum Ausgangsanschluß QN, um die Schaltelemente S&sub1; bis SN der Reihe nach Stück für Stück in der durch den Pfeil y gekennzeichneten Richtung einzuschalten, wodurch die an die Schaltelemente S&sub1; bis SN angelegten Farbvideosignale B, R, G der Reihe nach an die analoge Abtast-Halte-Schaltung 3c angelegt werden.
Die analoge Abtast-Halte-Schaltung 3c hält die in einer Horizontalperiode für den Schirm 2 aufgenommenen Farbvideo- Signale B, R, G und gibt diese Signale über die Sourceleitungen 1y in der anschließenden Horizontalperiode einzeln an die entsprechenden Pixelzeilen Y aus, und gleichzeitig nimmt sie parallel die Farbsignale B, R, G für die anschließende Horizontalperiode auf.
Wenn jedoch bei der vorstehend beschriebenen Struktur die Anzahl von Pixeln im Schirm 2 erhöht wird, um die Größe der Tafel 1 zu erhöhen und um die Bildqualität zu verbessern, und wenn die Frequenz der Taktimpulse GK wegen des Erfordernisses einer Abrasterung mit hoher Geschwindigkeit erhöht wird, verschlechtert sich die Linearität der analogen Abtast-Halte-Schaltung 3c, und der Energieverbrauch steigt an, was es erschwert, diesen Bedingungen zu genügen.
Unter diesen Umständen wurde es vorgeschlagen, ein Verfahren zu verwenden, bei dem der Schirm 2 in Blöcke unterteilt wird und die unterteilten Blöcke mit mehreren Pixelspalten durch entsprechende Sourcetreiber angesteuert werden, um eine Abrasterung mit hoher Geschwindigkeit mittels mit niedriger Geschwindigkeit arbeitender Sourcetreiber zu erzielen und um die Größe der Treiberschaltung zu verringern. Ein derartiges Verfahren ist z. B. im Dokument EP-A-0 287 055 offenbart.
Fig. 2 ist ein Blockdiagramm, das einen elektrischen Aufbau einer herkömmlichen Flüssigkristall-Treiberschaltung zeigt. Die Flüssigkristall-Treiberschaltung 21 weist mehrere in Umfangsbereichen des Schirms 2 angeordnete Sourcetreiber 5 bis 8 und mehrere Zeilenspeicherschaltungen 9 bis 14 auf, die Farbvideosignale R, G, B an die jeweiligen Sourcetreiber 5 bis 8 liefern. Jede der Zeilenspeicherschaltungen 9 bis 14 beinhaltet einen A/D-Umsetzer, einen Speicher, einen Multiplexer, eine Latchstufe, einen D/A-Umsetzer und dergleichen, wie es später beschrieben wird.
Der Schirm 2 ist gemäß einem Multiplex-Matrixsystem aufgebaut. Genauer gesagt, sind die Sourceleitungen 1y abwechselnd mit den oberen bzw. den unteren Sourcetreibern 5, 7; 6, 8 verbunden, und jede Pixelzeile Y ist in horizontaler Richtung in zwei Bereiche unterteilt, nämlich einen ersten Halbbereich (von den Sourcetreibern 5, 6 angesteuert) und einen zweiten Halbbereich (von den Sourcetreibern 7, 8 angesteuert). Im Ergebnis besteht der Schirm 2 aus vier Bereichen, nämlich den jeweiligen Bereichen, die den Pixelzeilen Y1 bis Y4 entsprechen.
Die mehreren Sourcetreiber 5 bis 8 sind entsprechend den unterteilten Pixelzeilen Y1 bis Y4 um den Schirm herum angeordnet. Die über die Leitungen 11, 12, 13 angelegten Farbvideosignale R, G bzw. B werden durch sequentielle Operationen wie Analog/Digital (A/D)-Umsetzung, Einschreiben, Lesen, Zwischenspeichern und Digital/Analog(D/A)-Umsetzung in den sechs Zeilenspeicherschaltungen 9 bis 14 verarbeitet. Danach werden die verarbeiteten Signale gemäß einem alternierenden Signalabtastbetrieb der Sourcetreiber 5 bis 8 geliefert.
Jedoch sind in der vorstehend beschriebenen Flüssigkristall- Treiberschaltung 21 zwei Zeilenspeicher für jedes der Farbsignale R, G, B erforderlich, was heißt, daß insgesamt sechs Zeilenspeicher erforderlich sind. Außerdem muß die Schaltung für jeden Zeilenspeicher, wie es im Blockdiagramm von Fig. 3 dargestellt ist, eine Verstärkungsschaltung 9a für das eingegebene Farbsignal (z. B. B), einen A/D-Umsetzer 9b zum digitalen Umsetzen des eingegebenen Farbsignals, eine Pufferschaltung 9c, einen Speicher 9d zum Abspeichern der digitalen Daten von der Pufferschaltung 9c, eine Schreibadressen- Erzeugungsschaltung 9e und eine Leseadressen-Erzeugungsschaltung 9f zum Erzeugen von Lese/Schreib-Adressen für den Speicher 9d, einen Multiplexer 9h zum Umschalten von Lese-/Schreibvorgängen für den Speicher 9d mit vorgegebener zeitlicher Lage und zum Zuführen der Schreibadresse oder der Leseadresse zum Speicher 9d, eine Latchstufe 9i zum Zwischenspeichern der aus dem Speicher 9d ausgelesenen Daten, einen D/A-Umsetzer 9j zum Umsetzen der zwischengespeicherten digitalen Daten in ein analoges Signal sowie einen zwischen dem Sourcetreiber und dem D/A-Umsetzer 9j vorhandenen Puffer 9k aufweisen. Das Umschalten zwischen den Schreib-/Lesevorgängen des Speichers 9d wird gesteuert durch eine Zeilenspeicher-Steuerschaltung 99 über den Adressenmultiplexer ausgeführt. Außerdem wird von der Zeilenspeicher-Steuer- Schaltung 99 die Betriebssteuerung (wie die Steuerung der zeitlichen Lage der Adreßerzeugung) der Schreibadressen- Erzeugungsschaltung 9e und der Leseadressen-Erzeugungsschaltung 9f ausgeführt.
Zusätzlich zu diesen Zeilenspeicherschaltungen 9 bis 14 mit den verschiedenen Komponenten müssen ferner Verzögerungsschaltungen und dergleichen, was nicht dargestellt ist, bereitgestellt werden, um fehlende Übereinstimmung zwischen der Eingangsreihenfolge der Farbsignale B, R, G in die Zeilenspeicherschaltungen 9 bis 14 und der Farbreihenfolge (der Farbfilteranordnung) b, r, g usw. in einer im Schirm 2 vorgegebnen Pixelzeile Y zu überwinden, und um die Reihenfolge der auf dem Speicher 9d ausgelesenen Daten abhängig von der Reihenfolge der Anordnung in den Pixelzeilen zu verändern. Genauer gesagt, hat auch im Multiplex-Matrixsystem jeder der Sourcetreiber 5 bis 8 dieselbe Struktur, wie sie in Fig. 1C dargestellt ist, und er empfängt und hält der Reihe nach ein Farbsignal für eine Farbe auf ein Taktsignal CK hin. Andererseits überträgt jeder der Zeilenspeicher 9 bis 14 Signale an die zwei Sourcetreiber. Das Signal von einem Zeilenspeicher an den Sourcetreiber (5 oder 6) des ersten Halbbereichs sowie dasjenige an den Sourcetreiber (7 oder 8) des zweiten Halbbereichs werden abwechselnd gelesen, und dabei muß die Reihenfolge, in der die von den jeweiligen Zeilenspeichern 9 bis 14 gelieferten Signale von den Sourcetreibern 5 bis 8 angenommen werden, mit der Farbreihenfolge der Pixelzeilen y übereinstimmen. So ist für den Ausgabebereich jeder der Zeilenspeicher 9 bis 14 eine Verzögerungsschaltung oder dergleichen erforderlich. Demgemäß steuert jeder der Sourcetreiber 5 bis 8 nur 1/4 der Spalten (160 Spalten in der Figur) des Schirms 2. Infolgedessen kann jeder der Zeilenspeicher 9 bis 14 die Flüssigkristall-Anzeigetafel mit einer Betriebsgeschwindigkeit betreiben, die 1/2 derjenigen im Fall eines Speichers für jede Farbe ist, und jeder der Sourcetreiber 5 bis 8 kann die Anzeigetafel mit einer Betriebsgeschwindigkeit antreiben, die 1/4 derjenigen im Fall eines Speichers für jede Farbe ist. Jedoch hat der Aufbau der Vorrichtung große Abmessung und ist kompliziert.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung versucht, eine Flüssigkristall-Treiberschaltung mit vereinfachtem Schaltungsaufbau und hervorragender Linearität zu schaffen.
Die Erfindung versucht auch, eine Schaltung zum Betreiben einer Flüssigkristall-Anzeigetafel im Multiplex-Matrixsystem zu schaffen, die nicht die Anwendung eines Taktsignals mit hoher Frequenz erfordert.
Die Erfindung versucht auch, eine Schaltung zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem mit hoher Geschwindigkeit arbeitenden Zeilenfolgesystem mit Farbfiltern in Dreiecksanordnung auf ein Taktsignal mit niedriger Frequenz bei geringem Energieverbrauch zu schaffen.
Die Erfindung versucht auch, ein Verfahren zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem Multiplex- Matrixsystem auf ein Taktsignal geringer Frequenz bei geringem Energieverbrauch zu schaffen.
Die Erfindung versucht auch, ein Verfahren zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem Multiplex- Matrixsystem mit Farbfiltern in Dreiecksanordnung unter Verwendung eines Taktsignals mit niedriger Frequenz zu schaffen.
Eine Schaltung zum Betreiben einer Flüssigkristall-Farbanzeigetafel gemäß einem Ausführungsbeispiel der Erfindung beinhaltet folgendes: mehrere Treibereinrichtungen zum Ansteuern von Sourceleitungen sowie mehrere erste Speichereinrichtungen zum Aufnehmen mehrerer darzustellender Farbvideosignale R, G, B und zum Ausgeben der Farbvideosignale R, G, B in einer Reihenfolge, wie sie für die Treibereinrichtungen erforderlich ist.
Gemäß einer Erscheinungsform der Erfindung ist ein Verfahren zum Betreiben einer Anzeigevorrichtung geschaffen, wie es in Anspruch 1 beabsprucht ist.
Gemäß einer anderen Erscheinungsform der Erfindung ist eine Vorrichtung gemäß Anspruch 6 geschaffen.
Jede der ersten Speichereinrichtungen beinhaltet folgendes: mehrere Analog/Digital(A/D)-Umsetzer für A/D-Umsetzung jeder Farbe der Videosignale innerhalb einer Horizontalperiode; eine Umschalteinrichtung zum Liefern der digitalisierten Daten gemäß einer Schreibreihenfolge; mindestens ein Paar zweiter Speichereinrichtungen zum Einspeichern der digitalisierten Daten und zum Ausgeben derselben; eine Datenleseeinrichtung zum Unterteilen der Daten innerhalb einer Horizontalperiode in zwei Bereiche, d. h. einen ersten Halbbereich und einen zweiten Halbbereich, und zum abwechselnden Lesen der unterteilten Daten für den ersten Halbbereich und den zweiten Halbbereich aus der zweiten Speichereinrichtung; mehrere Latchstufen zum Zwischenspeichern der aus der Datenleseeinrichtung ausgelesenen Daten; und Digital/Analog(D/A)- Umsetzer für D/A-Umsetzung der von den Latchstufen gelieferten Daten.
Eine Zeilenspeicherschaltung zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem anderen Ausführungsbeispiel der Erfindung beinhaltet folgendes: eine Einrichtung zum Liefern zweier Arten von Videosignalen aus einem Videosignal für eine Horizontalperiode gleichzeitig für eine erste Gateleitung (eine Abrasterleitung) und für eine zweite Gateleitung, die mit der ersten Gateleitung (der Abrasterleitung) ein Paar bildet; und eine Einrichtung zum Einspeichern der zwei Arten von Videosignalen, die so durch Unterteilen dieser Signale in mindestens acht Gruppen gebildet sind, die der ersten Gateleitung, der zweiten Gateleitung, ungeradzahligen Sourceleitungen und geradzahligen Sourceleitungen für die erste und die zweite Gateleitung, den Sourceleitungen des ersten Halbbereichs und den Sourceleitungen des zweiten Halbbereichs entsprechen.
Diese Zeilenspeicherschaltung beinhaltet ferner folgendes: eine Einrichtung zum abwechselnden Lesen von Pixeldaten, die von der Speichereinrichtung an die Sourceleitungen des ersten Halbbereichs für die erste Gateleitung zu übertragen sind, und von Pixeldaten, die an die Sourceleitungen des zweiten Halbbereichs zu übertragen sind, und zum Auslesen der Pixeldaten für die zweite Gateleitung in derselben Reihenfolge wie für die erste Gateleitung, nachdem der Lesevorgang für die erste Leitung beendet ist; eine Einrichtung zum Übertragen der von der Leseeinrichtung gelieferten Pixeldaten an die Sourcetreiber, die entsprechend für die mindestens zwei Gruppen des ersten Halbbereichs und des zweiten Halbbereichs der Sourceleitungen vorhanden sind; und Signalleitungen, die so angeordnet sind, daß sie einander nicht schneiden, um die Ausgangssignale der Sourcetreiber an die Sourceleitungen der Flüssigkristall-Anzeigetafel zu übertragen.
In der Schaltung zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem Ausführungsbeispiel der Erfindung werden Farbvideosignale R, G, B für eine Horizontalperiode in der ersten Speichereinrichtung durch den A/D-Umsetzer in digitale Daten umgesetzt. Die umgesetzten digitalen Daten werden abhängig von der Schreibreihenfolge durch die Umschalteinrichtung an die zweite Speichereinrichtung des Paars ausgegeben, und diese Daten werden gemeinsam in der zweiten Speichereinrichtung abgespeichert.
Gleichzeitig wird der in der zweiten Speichereinrichtung für die vorangehende Horizontalperiode abgespeicherte Inhalt in die erste Hälfte und die zweite Hälfte einer Horizontalperiode unterteilt, und diese Teilbereiche werden abwechselnd durch die Datenleseeinrichtung gelesen. Die gelesenen Daten werden durch die D/A-Umsetzer in die Farbvideosignale R, G, B als analoge Signale umgesetzt und in die zugehörigen Treibereinrichtungen eingegeben. Die mehreren Treibereinrichtungen nehmen die Daten der ersten Hälfte und diejenigen der zweiten Hälfte, wie sie abwechselnd ausgegeben werden, geeignet auf, und sie steuern die Flüssigkristallelemente an.
In einer Zeilenspeicherschaltung gemäß einem anderen Ausführungsbeispiel der Erfindung werden zwei Arten von Signalen gleichzeitig für die erste Leitung und die zweite Leitung der Gateleitungen (der Abrasterleitungen) von den Videosignalen für eine Horizontalperiode geliefert, und die so gelieferten Daten der zwei Arten von Videosignalen werden in die Speichereinrichtung eingeschrieben. Dann werden die einer Gateleitung entsprechenden Videosignaldaten für 1/2 Horizontalperiode aus der Speichereinrichtung ausgelesen und an die als Pixeltreibereinrichtungen wirkenden Sourcetreiber gegeben. So kann die Flüssigkristall-Anzeigetafel gemäß dem mit hoher Geschwindigkeit arbeitenden Zeilenfolgesystem betrieben werden.
Außerdem werden dann, wenn die Pixeldaten aus der Speichereinrichtung ausgelesen werden, die einer Gateleitung entsprechenden Videosignaldaten in eine erste Hälfte und eine zweite Hälfte der Sourceleitungen unterteilt, und die unterteilten Daten werden abwechselnd ausgelesen, wodurch die Videosignale den Sourcetreibern, die die erste Hälfte und die zweite Hälfte der Sourceleitungen ansteuern, abwechselnd zugeführt werden können. Dadurch wird es möglich, die Taktfrequenz, die die Betriebsgeschwindigkeit der Sourcetreiber festlegt, auf 1/2 zu verringern und die Sourcetreiber gemäß dem Hochgeschwindigkeit-Zeilenfolgesystem mit derselben Taktfrequenz wie beim herkömmlichen System zu betreiben. Demgemäß kann die Linearcharakteristik der Sourcetreiber verbessert werden und der Energieverbrauch kann verringert werden.
Obwohl zwischen den geradzahligen Gateleitungen und ungeradzahligen Gateleitungen bei Farbfiltern mit Dreiecksanordnung ein Positionsunterschied vorliegt, der 1,5 Pixeln entspricht, ist es möglich, mit diesem Unterschied dadurch fertigzuwerden, daß die Phase des Abtasttaktes um 1,5 Takte verschoben wird, wenn ein analoges Videosignal in ein digitales Signal umgesetzt wird.
Die vorstehenden und andere Merkmale, Gesichtspunkte und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher.

KURZE BESGHREIBUNG DER ZEIGHNUNGEN

Fig. 1 ist ein Blockdiagramm, das eine Struktur einer herkömmlichen Flüssigkristall-Anzeigetafel zeigt.
Fig. 2 ist ein Blockdiagramm, das den elektrischen Aufbau einer herkömmlichen Flüssigkristall-Treiberschaltung zeigt.
Fig. 3 ist ein Blockdiagramm, das den elektrischen Aufbau einer Zeilenspeicherschaltung für eine Farbe in der herkömmlichen Schaltung zeigt.
Fig. 4 ist ein Blockdiagramm, das den elektrischen Aufbau einer Flüssigkristall-Treiberschaltung gemäß einem Ausführungsbeispiel der Erfindung zeigt.
Fig. 5 ist ein Blockdiagramm, das den elektrischen Aufbau einer Zeilenspeicherschaltung zeigt, wie sie beim Ausführungsbeispiel verwendet wird.
Fig. 6 ist ein zeitbezogenes Steuerdiagramm zum Erläutern des Lesevorgangs beim Ausführungsbeispiel.
Fig. 7 ist ein zeitbezogenes Steuerdiagramm zum Erläutern des Schreibvorgangs beim Ausführungsbeispiel.
Fig. 8 ist eine Veranschaulichung, die eine Abrasterreihenfolge und Polaritätsumkehrungen für Gateleitungen in einem Doppelgeschwindigkeit-Zeilenfolgesystem zeigt.
Fig. 9 zeigt eine Abrasterreihenfolge und Polaritätsumkehrungen für Gateleitungen in einem Zeilensprungsystem.
Fig. 10 zeigt eine Abrasterreihenfolge und Polaritätsumkehrungen für Gateleitungen in einem Hochgeschwindigkeit-Zeilenfolgesystem.
Fig. 11 zeigt schematisch die Struktur einer Flüssigkristall-Anzeigetafel.
Fig. 12 zeigt eine Anordnung von Farbfiltern in der Flüssigkristall-Anzeigetafel von Fig. 11.
Fig. 13 ist ein Diagramm, das ein Beispiel für die Struktur von Sourcetreibern zum Ansteuern der in Fig. 12 dargestellten Flüssigkristall-Anzeigetafel zeigt.
Fig. 14 zeigt eine spezielle Struktur einer Zeilenspeicherschaltung, die Videosignale für das Hochgeschwindigkeit- Zeilenfolgesystem gemäß einem anderen Ausführungsbeispiel der Erfindung erstellt.
Fig. 15 ist ein Blockdiagramm, das einen Aufbau zum Liefern zweier Sätze von Videosignaldaten für ungeradzahlige Gateleitungen und geradzahlige Gateleitungen aus Videosignalen für eine Horizontalperiode in der in Fig. 14 dargestellten Zeilenspeicherschaltung zeigt.
Fig. 16 ist ein zeitbezogenes Steuerdiagramm, das den Betrieb der A/D-Umsetzer und der 3-Zustände-Puffer, wie sie in Fig. 15 dargestellt sind, zeigt.
Fig. 17 ist ein Blockdiagramm, das ein Beispiel für eine spezielle Konstruktion einer Datensignalzug-Umsetzschaltung in der in Fig. 14 dargestellten Zeilenspeicherschaltung zeigt.
Fig. 18 ist ein zeitbezogenes Steuerdiagramm, das den Bebetrieb der in Fig. 17 dargestellten Datensignalzug-Umsetzschaltung veranschaulicht.
Fig. 19A ist ein zeitbezogenes Steuerdiagramm, das den Vorgang des Einschreibens von Datensignalzügen, wie sie von der Datensignalzug-Umsetzschaltung erhalten werden, in Speicher zeigt.
Fig. 19B ist ein schematisches Diagramm, das den Vorgang des Einschreibens von Daten in jeden Speicher zeigt und das Schreibbereiche in jedem Speicher zeigt.
Fig. 20A ist ein zeitbezogenes Steuerdiagramm, das den Vorgang des Auslesens von Daten aus den in Fig. 14 dargestellten Speichern zeigt.
Fig. 20B ist ein schematisches Diagramm, das einen Betrieb gemäß dem zeitbezogenen Steuerdiagramm von Fig. 20A für die Bereiche der Speicher zeigt.
Fig. 21 zeigt ein Beispiel für den Aufbau der Polaritätswechselschaltung in der in Fig. 14 dargestellten Zeilenspeicherschaltung.
Fig. 22 ist ein zeitbezogenes Steuerdiagramm, das den Betrieb der in Fig. 21 dargestellten Polaritätswechselschaltung zeigt.
Fig. 23 ist ein Blockdiagramm, das ein Beispiel für einen Aufbau zum Umsetzen eines Datensignalzugs in der in Fig. 14 dargestellten Zeilenspeicherschaltung in Videosignale für die drei Farben R, G, B zeigt.
Fig. 24 ist ein zeitbezogenes Steuerdiagramm, das den Betrieb der Latchstufen und der D/A-Umsetzer, wie sie in Fig. 23 dargestellt sind, zeigt und das auch den Vorgang des Abtastens der Ausgangssignale der D/A-Umsetzer durch die in Fig. 14 dargestellten Sourcetreiber zeigt.

BESGHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Fig. 4 zeigt schematisch den elektrischen Aufbau einer Flüssigkristall-Treiberschaltung gemäß einem Ausführungsbeispiel der Erfindung. Gemäß Fig. 4 weist die Flüssigkristall-Treiberschaltung 31 folgendes auf: Sourcetreiber 33, 34, 35,36 zum Ansteuern einer Anzeigetafel 32, die z. B. in vierBereiche unterteilt ist, und ein Paar Zeilenspeicherschaltungen 37, 38 zum Liefern von Farbvideosignalen R, G, B an die Sourcetreiber 33 bis 36.
Die Sourcetreiber 33 bis 36 sind am Umfang der Anzeigetafel 32 im linken oberen, rechten oberen, linken unteren und rechten unteren Teil in der Figur angeordnet.
Die Zeilenspeicherschaltung 37 liefert die Farbvideosignale R, G; B an die Sourcetreiber 33, 35, während die Zeilenspeicherschaltung 38 die Farbvideosignale R, G, B an die Sourcetreiber 35, 36 liefert.
Abweichend vom Stand der Technik ist die Flüssigkristall- Treiberschaltung 31 unter Verwendung nur zweier Zeilenspeicherschaltungen 37, 38 aufgebaut.
Fig. 4 zeigt als Beispiel einen Fall, bei dem die Anzahl von Pixelspalten (Sourceleitungen) in horizontaler Richtung des Schirms (horizontale Richtung in der Figur) der Anzeigetafel (nachfolgend einfach als Tafel bezeichnet) 32 640 ist. Die 640 Pixelspalten werden durch das Paar Zeilenspeicherschaltungen 37, 38 angesteuert, und demgemäß ist die Anzahl von Pixelspalten für eine Zeilenspeicherschaltung 320. Die Tafel 32 besteht demgemäß aus einem Multiplex-Matrixsystem, wie im Fall von Fig. 2.
Der linke obere, erste Sourcetreiber 33 sowie der rechte obere, dritte Sourcetreiber 35 sind gemeinsam mit Leitungen l1b, l1r l1g als Ausgangsleitungen der ersten Zeilenspeicherschaltung 37 verbunden. Der linke untere, zweite Sourcetreiber 34 und der rechte untere, vierte Sourcetreiber 36 sind gemeinsam mit Leitungen l2b, l2r, l2g als Ausgangsleitungen der zweiten Zeilenspeicherschaltung 38 verbunden.
Diese vier Sourcetreiber 33 bis 36 werden mit Taktsignalen versorgt. Zum Beispiel wird der linke obere, erste Sourcetreiber 33 mit einem Taktsignal der Phase 0º versorgt. Der linke untere, zweite Sourcetreiber 34 wird mit einem solchen mit der Phase 90º versorgt; der rechte obere, dritte Sourcetreiber 35 wird mit einem solchen mit einer Phase von 180º versort; und der rechte untere, vierte Sourcetreiber 36 wird mit einem solchen mit einer Phase von 270º versorgt. Demgemäß werden die vorstehend angegebenen Sourcetreiber 33 bis 36 in umlaufender Weise in der Reihenfolge des linken oberen Treibers, des linken unteren Treibers, des rechten oberen Treibers und des rechten unteren Treibers aktiviert, so daß die Videosignale B, R, G von den zugehörigen Zeilenspeicherschaltungen 37, 38 aufgenommen werden.
Die Tafel 32 verfügt über eine vorgegebene Farbreihenfolge von B-G-R-B usw., von der linken Seite des Schirms aus, was z. B. mittels nicht dargestellter Farbfilter erfolgt. Demgemäß ist die für jede Pixelzeile Y eingestellte Farbenanordnung von der linken Seite des Schirms her b1, g2, r3, b4, ... g638, r639, b640. Diese 640 Pixelspalten b1 bis b640 sind in der Mitte des Schirms in zwei Hälften unterteilt, und die Pixelspalten b1, g2, r3, ..., b319, 9320 in der ersten Hälfte einer Horizontalabrasterperiode für den Schirm werden abwechselnd durch den ersten und zweiten Sourcetreiber 33 und 34 auf der linken Seite des Schirms angesteuert, während die Pixelspalten r321, b322, g323, ..., r639, b640 in der zweiten Hälfte abwechselnd durch den dritten und vierten Sourcetreiber 35 und 36 auf der rechten Seite des Schirms angesteuert werden.
Das Paar Zeilenspeicherschaltungen 37, 38, das die Farbvideosignale R, G, B an den ersten bis vierten Sourcetreiber 33 bis 36 liefert, unterscheidet sich nur hinsichtlich der Reihenfolge der Farbsignale, wie sie an die zugehörigen Sourcetreiber geliefert werden, und auch hinsichtlich der Taktphasen zur Aktivierung, und sie arbeiten auf dieselbe Weise. Das Aufnehmen jedes Signals für die drei Farben unter den Farbvideosignalen R, B, G im ersten bis vierten Sourcetreiber 33 bis 36 wird mit einer Verzögerung von einem Takt ausgeführt, und es erfolgt ein Umlauf für drei Takte. Der Betrieb dieses Ausführungsbeispiels wird als typisierend für die erste Zeilenspeicherschaltung 37 im oberen Bereich des Schirms und die Treiberschaltung 31a beschrieben, die durch die gestrichelten Linien in Fig. 4 dargestellt ist und durch den ersten und dritten Sourcetreiber 33 und 35 gebildet wird.
Die Reihenfolge der Zuführung der jeweiligen Farbsignale (R, B, G), d. h. die Reihenfolge des Auslesens der Signale aus der ersten Zeilenspeicherschaltung 37 hinsichtlich des ersten und dritten Sourcetreibers 33 und 35 auf der Oberseite des Schirms in der Treiberschaltung 31a muß mit der Reihenfolge der Farbanordnung der Pixelzeile y übereinstimmen, wie sie durch die Farbbilder festgelegt wird. wie oben angegeben. Demgemäß werden, wie dargestellt, die Farbsignale in der Reihenfolge B-R-G-B usw. an den linken, ersten Sourcetreiber 33 geliefert, und die Farbsignale werden in der Reihenfolge R-G-B-R usw. an den rechten, dritten Sourcetreiber 35 geliefert. Andererseits ist die Reihenfolge der Aufnahme der Videosignale (R) G, B) durch den ersten Zeilenspeicher 37 dieselbe wie diejenige für den ersten Sourcetreiber 33, d. h. die Reihenfolge die Reihenfolge B-R-G usw., und diese Reihenfolge wird als Reihenfolge zum Einschreiben der Farbsignale in die erste Zeilenspeicherschaltung 37 verwendet, wie es später beschrieben wird.
Fig. 5 ist ein Blockdiagramm, das den elektrischen Aufbau der Zeilenspeicherschaltung 37 dieses Ausführungsbeispiels zeigt. Die in Fig. 4 dargestellte erste und zweite Zeilenspeicherschaltungen 37 und 38 haben denselben Aufbau. Im folgenden wird als typisierend nur die erste Zeilenspeicher- Schaltung 37 beschrieben. Die Buchstaben b, r, g, wie sie an die Bezugszahlen angehängt sind, entsprechen den Farbsignalen B, R, G, und im Fall allgemeiner Angaben werden nur die Bezugszahlen ohne die Buchstaben b, r, g verwendet.
Die erste Zeilenspeicherschaltung 37 weist folgendes auf: A/D-Umsetzer 39b, 39r, 39g zur A/D-Umsetzung der jeweiligen Farbvideosignale B, R, G, wie sie über nicht dargestellte Zeilenverstärker zugeführt werden; und 3-Zustände-Puffer 40b, 40r, 40g für Ein/Aus-Steuerung der digitalen Daten der jeweiligen Farben, wie von den A/D-Umsetzern 39 abhängig von der Schreibreihenfolge für die Speicher geliefert, was später beschrieben wird.
Die Zeilenspeicherschaltung 37 weist ferner folgendes auf: 3-Zustände-Puffer 41, 42 zum Liefern von Schreibdaten, wie sie vom obengenannten 3-Zustände-Puffer 40 geliefert werden, an ein Paar Speicher 43, 44, wenn ein Schreibvorgang ausgeführt wird; und einen Datenmultiplexer 45 zum Liefern der Farbsignale Bd, Rd, Gd im Speicher auf der Leseseite innerhalb des Paars Speicher 43, 44, die Lesen/Schreiben können, in eine anschließende Datenlatchstufe 46.
Die Zeilenspeicherschaltung 37 beinhaltet ferner folgendes:
Datenlatchstufen 46b, 46r, 46g zum Zwischenspeichern von Daten für die Farbsignale, wie vom Datenmultiplexer 45 gemäß der Lesereihenfolge geliefert; D/A-Umsetzer 47b, 47r, 47g zum Umsetzen der von der Datenlatchstufe 46 zwischengespeicherten Daten in Analogsignale; Verstärker (nicht dargestellt), die die Pegel der analog umgesetzten Farbsignale B, R, G verstärken und die Ausgangssignale an die Sourcetreiber liefern (wie in Fig. 4 dargestellt); und einen Adreßmultiplexer 49 zum selektiven Anweisen eines Lese-/Schreibvorgangs und zum Adressieren der Speicher 43, 44 mit vorgegebener Synchronisierung.
Die Zeilenspeicherschaltung 37 beinhaltet ferner folgendes: eine Schreibadressen-Erzeugungsschaltung 50 zum Erzeugen einer Schreibadresse beim Einschreiben von Daten (in einem Schreibzyklus), eine Leseadressen-Erzeugungsschaltung 51 zum Erzeugen einer Adresse für den zu lesenden Speicher beim Lesen von Daten (in einem Lesezyklus), und eine Zeilenspeicher-Steuerschaltung 52 zum Steuern des Betriebs dieser Schaltungsblöcke.
Nachfolgend wird der Betrieb der Zeilenspeicherschaltung 37 beschrieben. Die Anzahl von Horizontalpixeln, wie sie mit der Zeilenspeicherschaltung 37 in Beziehung steht, ist als N angenommen. Einer Pixelzeile entsprechende digitale Daten werden in einen Speicher 43 oder 44 eingeschrieben. Indessen liefert die Zeilenspeicherschaltung 37 Farbvideosignale sowohl an den Sourcetreiber 33 für die erste Hälfte als auch den Sourcetreiber 35 für die zweite Hälfte. Wenn angenommen wird, daß der Speicherbereich eines Speichers 43 oder 44 einer Pixelzeile entspricht, ist es erforderlich, den Speicherbereich in eine erste Hälfte und eine zweite Hälfte zu unterteilen. Die Grenzadresse zwischen der ersten und der zweiten Hälfte wird wie folgt erhalten:
2x ≥ N/2
das heißt
x ≥ log&sub2; (N/2).
Dieser Wert x wird provisorisch als Umschaltbit bezeichnet. Die Schreibadressen-Erzeugungsschaltung 50 erzeugt eine Schreibadresse A1 zum Einschreiben der digitalen Daten der ersten Halbperiode (H/2) einer Horizontalperiode (H) in der Reihenfolge 0, 1, ..., j (j < 2x) abhängig vom Umschaltbit, und sie erzeugt eine Schreibadresse A2 zum Einschreiben der digitalen Daten der zweiten Halbperiode (H/2) in der Reihenfolge 2x + 0, 2x + 1, ..., 2x + j. So werden die an den Sourcetreiber 33 für die erste Hälfte zu übertragenden Daten in den Bereich H mit den Adressen 0 bis j > 2x des Speichers 43 oder 44 eingeschrieben, während die an den Sourcetreiber 35 für die zweite Hälfte zu liefernden Daten in den Speicherbereich A2 mit den Adressen 2x und höher eingeschrieben werden. Infolgedessen kann dann, wenn angenommen wird, daß die Adresse (x + 1) Bits hat, das Umschalten zwischen den Bereichen A1 und A2 leicht dann ausgeführt werden, wenn in den Adreßbereich A1 für die erste Hälfte "0" eingetragen wird und in den Adreßbereich A2 für die zweite Hälfte "1" eingetragen wird.
Da jede Pixelzeile Y 640 Pixelspalten beinhaltet, gilt N = 320. In diesem Fall gilt x = 8. Demgemäß wird die erste Hälfte der Daten der 320 Farbsignale B, R, G der ersten Horizontalperiode HI in die Adressen A1 (0 bis j (j = 159)) eines der Speicher 43, 44 des Paars eingeschrieben, z. B. in den Speicher 43, und die zweite Hälfte derselben wird in die Adressen A2 (2&sup8; bis 2&sup8; + j) desselben Speichers 43 eingeschrieben. Dieser Schreibvorgang wird gemäß den Schreibadressen ausgeführt, wie sie durch die Schreibadressen-Erzeugungsschaltung, gesteuert durch die Zeilenspeicher-Steuerschaltung 52, erzeugt werden.
In der nächsten Horizontalperiode H2 werden die Lese-/Schreibvorgänge der Speicher 43, 44 umgeschaltet. Demgemäß werden die Daten in die Adressen A1, A2 des anderen Speichers 44 eingeschrieben, und gleichzeitig werden die in den Speicher 43 in der vorigen Horizontalperiode H1 eingeschriebenen Daten auf Grundlage der Leseadressen ausgelesen, wie sie durch die Leseadressen-Erzeugungsschaltung 51 spezifiziert werden. Die Erzeugung der Adressen und das Umschalten der Vorgänge werden durch die Zeilenspeicher-Steuerschaltung 52 ausgeführt.
Genauer gesagt, schaltet die Zeilenspeicher-Steuerschaltung 52 die Lese-/Schreibvorgänge des Paars Speicher 43, 44 für jede Horizontalperiode H um, und sie steuert die Adressenerzeugungsschaltungen 50, 51 und den Multiplexer 49 so, daß eine Schreibadresse und eine Leseadresse erzeugt werden, während das obenangegebene Umschaltbit X (X = 8 bei diesem Ausführungsbeispiel) für die erste Hälfte/zweite Hälfte für die Schreibadressen-Erzeugungsschaltung 50 und die Leseadressen-Erzeugungsschaltung 51 abwechselnd umgeschaltet wird.
Demgemäß werden, was das Lesen der Daten betrifft, die Daten für die erste und die zweite Hälfte abwechselnd in einer Horizontalperiode Hx aus dem Speicher (z. B. dem Speicher 43) ausgelesen, in dem die Daten in der vorigen Horizontalperiode HX-1 eingeschrieben wurden, während sich die Adresse gemäß 0, 2&sup8;, 1, 2&sup8; + 1, 2 usw. ändert, und in der nächsten Horizontalperiode HX+1 wird das Schreiben/Lesen für die zwei Speicher 43 und 44 umgeschaltet, so daß die Daten für die erste und zweite Hälfte abwechselnd aus dem anderen Speicher 44 ausgelesen werden, während die Adresse gemäß 0, 2&sup8;, 1, 2&sup8; + 1 usw. wechselt. Das Einschreiben von Daten wird auf dieselbe Weise ausgeführt.
Demgemäß werden die Lese-/Schreibvorgänge für die Speicher 43, 44 für die Erfindung für jede Horizontalperiode H umgeschaltet, und während Daten aus einem Speicher ausgelesen werden, werden Daten in den anderen Speicher eingeschrieben. Ferner wird eine Horizontalperiode H in eine erste und eine zweite Hälfte unterteilt, und Schreib-/Lesevorgänge werden für diese erste und zweite Hälfte abwechselnd ausgeführt. Dieser Aufbau vereinfacht den elektrischen Aufbau der Flüssigkristall-Treiberschaltung 31 und ermöglicht Hochgeschwindigkeitsbetrieb.
Um den vorstehend beschriebenen Ablauf zu erzielen, weist die erste Zeilenspeicherschaltung 37 die 3-Zustände-Schreibpuffer 41, 42 auf der Schreib-Eingabeseite des Speicherpaars 43, 44 sowie den Datenmultiplexer 45 auf der Lese-Ausgangsseite auf, so daß die Lese-/Schreibvorgänge für Daten durch die Zeilenspeicher-Steuerschaltung 52 gesteuert werden.
Zum Beispiel wird, wenn angenommen wird, daß sich der Speicher 43 in einer Horizontalperiode H1 in einem Schreibzyklus befindet und der Speicher 44 in einem Lesezyklus befindet, der zweite Schreibpuffer 42, der mit der zweiten Datenleitung 12 verbunden ist, eingeschaltet, und die digitalen Daten für die Farbvideosignale B, R, G, wie sie durch A/D-Umsetzung erhalten werden, werden auf die Datenleitung 12 gegeben und in den Speicher 43 eingegeben. Andererseits nimmt der zweite Eingangsanschluß a2 des Datenmultiplexers 45 hohe Impedanz hinsichtlich der Datenleitung 12 ein, so daß eine Eingabe der vorstehend angegebenen digitalen Daten verhindert ist.
Andererseits nimmt der mit der ersten Datenleitung 11 verbundene erste Schreibpuffer 41 hohe Impedanz ein, und der erste Eingangsanschluß al des Datenmultiplexers 45 ist eingeschaltet. Im Ergebnis werden die digitalen Daten vom A/D- Umsetzer 39 nicht auf die Datenleitung l1 gegeben. Statt dessen werden die aus dem Speicher 44 ausgelesenen Daten auf die erste Datenleitung l1 gegeben, und über den Datenmultiplexer 45 an die Datenlatchstufe 46b, 46r, 46g der nächsten Stufe gegeben.
In der nächsten Horizontalperiode H2 werden die Lese-/Schreibzyklen der Speicher 43, 44 umgekehrt, so daß im Speicher 43 ein Lesevorgang ausgeführt wird und im Speicher 44 ein Schreibvorgang ausgeführt wird. In diesem Fall werden der Ausgang des ersten Schreibpuffers 41 und der zweite Eingangsanschluß a2 des Datenmultiplexers 45 eingeschaltet, und der Ausgang des zweiten Schreibpuffers 42 und der erste Eingangsanschluß a2 des Datenmultiplexers 45 nehmen hohe Impedanz ein. Die digitalen Daten aus dem A/D-Umsetzer 39 werden über die erste Datenleitung 12 geliefert und in den Speicher 44 eingeschrieben. Andererseits werden Daten aus dem Speicher 43 ausgelesen und von der zweiten Datenleitung 12 über den Datenmultiplexeer 45 in die Datenlatchstufen 46b, 46r, 46g der nächsten Stufe eingegeben. So werden Schreib-/Lesevorgänge für die digitalen Daten zu den Farbvideosignalen B, R, G abwechselnd ausgeführt.
Die A/D-Umsetzer 39b, 39r, 39g sowie die D/A-Umsetzer 46b, 46r, 46g, wie sie in der Zeilenspeicherschaltung 37 (ähnlich in der Zeilenspeicherschaltung 38 in Fig. 4) verwendet werden, setzen Daten auf das Taktsignal Φc hin um, wie es an die Zeilenspeicher-Steuerschaltung 52 gelegt wird. Die A/D- Umsetzer 39b, 39r, 39g setzen die analogen Farbvideosignale B, R, G in digitale Daten um und geben diese aus. Die D/A- Umsetzer 47b, 47r, 47g setzen die von den Latchstufen 46b, 46r, 46g gelieferten digitalen Daten zu den Farbvideosignalen B, R, G in analoge Signale um und liefern diese an die Leitungen l1b, l1r, l1g.
Da die jeweiligen Farbsignale B, R, G durch die A/D-Umsetzerschaltungen 39b, 39r, 39g gleichzeitig in digitale Daten umgesetzt werden, werden die 3-Zustände-Puffer 40b, 40r, 40g der nächsten Stufe aufeinanderfolgend jeweils einzeln abhängig von der Schreibreihenfolge aktiviert, so daß die digitalen Daten für eine Farbe der Reihe nach ausgegeben und in den Speicher 43 oder 44 eingeschrieben werden. Die aus dem Speicher 43 oder 44 ausgelesenen digitalen Daten, die durch den Datenmultiplexer 45 laufen, werden parallel in die Datenlatchstufen 46b, 46r, 46g eingegeben, und sie werden auf die Latchimpulse hin, die mit einer der Lesereihenfolge entsprechenden zeitlichen Lage angelegt werden, in drei Farben eingeteilt.
Hinsichtlich einer Farbe wird, da ein Datenwert einmal für drei Takte zwischengespeichert wird, derselbe Datenwert für drei Takte in Analogdaten umgesetzt, wodurch eine dreifache Überabtastung auftritt. Als Ergebnis der dreifachen Überabtastung kann bewirkt werden, daß das Frequenzband für den Abtasttakt außerhalb des Videosignal-Frequenzbands liegt, was es vereinfacht, Filter zum Beseitigen einer Abtasttaktstörung zu konzipieren, die in nicht dargestellten Videosignalverstärkern in der Eingangsstufe jedes A/D-Umsetzer 39 (39b, 39r, 39g) und in der sich an jeden D/A-Umsetzer 47 (47b, 47r, 47g) anschließenden Stufe vorhanden sind.
Da die Reihenfolge zum Zuführen der Farbvideosignale B, R, G zum ersten und dritten Sourcetreiber 33 und 35, die auf der linken und rechten Seite der Flüssigkristall-Treiberschaltung 31a an der Oberseite des Schirms 32 angeordnet sind, mit der durch die am Schirm vorhandenen (nicht dargestellten) Farbfilter vorgegebenen Farbreihenfolge übereinstimmt, wie oben angegeben, hat der linke, erste Sourcetreiber 33 die Reihenfolge B-R-G und der rechte, zweite Sourcetreiber 35 hat die Reihenfolge R-G-B.
Andererseits stimmt die Reihenfolge, mit der die Farbvideosignale R, G, B von der Zeilenspeicherschaltung 37 aufgenommen werden, mit der Annahmereihenfolge B-R-G des ersten Sourcetreibers 33 überein, wie es später beschrieben wird, und diese Reihenfolge ist die Reihenfolge für den Einschreibvorgang in den Speicher 43 oder 44. Jedoch ist die Reihenfolge der Ausgabe der aufgenommenen Farbvideosignale an die Pixelzeile Y (die Sourcetreiber 33, 35) die Reihenfolge b1-r321,-r3-g323-g5-b325-b7 usw., wenn die Ausgabe von Daten an den ersten Sourcetreiber 33 für die erste Hälfte und diejenige an den zweiten Sourcetreiber 35 für die zweite Hälfte abwechselnd erfolgt, wie in Fig. 4 dargestellt. In diesem Fall ist es erforderlich, die Farbvideosignale für dieselbe Farbe für die zweite Hälfte und die erste Hälfte aufeinanderfolgend von der Zeilenspeicherschaltung 37 auszugeben, und demgemäß besteht nicht ausreichend Zeit zum Umschalten der Farbvideosignale.
Daher werden, wie es für die Lesereihenfolge gilt, Daten abwechselnd in der Reihenfolge des zweiten Sourcetreibers 35 und des ersten Sourcetreibers 33 gelesen, was die umgekehrte Reihenfolge hinsichtlich der ersten und zweiten Hälfte beim Datenlesen bedeutet. Demgemäß ist die Reihenfolge beim Lesen von Daten r312-b1-g323-r3-b325-g5 usw. und die jeweiligen Sourcetreiber 33, 35 können die Farbsignale derselben Farbe mit gleichen Abständen aufnehmen, was ausreichende Zeit zum Umschalten der Farbvideosignale B, R, G in der Zeilenspeicherschaltung 37 schafft. Infolgedessen nimmt die erste Zeilenspeicherschaltung 37 die Farbvideosignale in der Reihenfolge B-R-G in den ersten und zweiten Speicher 43 und 44 auf und liest die Daten aus dem ersten und zweiten Speicher 43, 44 in der Reihenfolge R(zweite Hälfte)-B(erste Hälfte)- G(zweite Hälfte)-R(erste Hälfte)-B(zweite Hälfte)-G(erste Hälfte) usw., um die Farbvideosignale B, R, G in derjenigen Reihenfolge zu liefern, wie sie für den ersten und zweiten Sourcetreiber 33 und 35 erforderlich ist.
Die Fig. 6 und 7 sind zeitbezogene Steuerdiagramme, die den Betrieb der Zeilenspeicherschaltung gemäß diesem Ausführungsbeispiel zeigen. Wie vorstehend beschrieben, ist der Schirm 2 gemäß diesem Ausführungsbeispiel in einen oberen und einen unteren Bereich unterteilt, die durch die erste und zweite Zeilenspeicherschaltung 37 bzw. 38 gesteuert werden. Diese zwei Zeilenspeicherschaltungen 37 und 38 arbeiten auf dieselbe Weise, und diese Schaltungen unterscheiden sich nur hinsichtlich der Phasen der zugeführten Betriebstaktsignale und der Annahmereihenfolge für die jeweiligen Farben in den Sourcetreibern voneinander. Daher zeigen die Fig. 6 und 7 die zeitliche Lage für den Lesevorgang und diejenige für den Schreibvorgang nur für die erste Speicherschaltung 37.
Fig. 6(a) repräsentiert die zeitliche Lage eines Taktsignals ΦC, wie es an die erste Zeilenspeicherschaltung 37 gelegt wird, und Fig. 6(b) repräsentiert die zeitliche Lage eines Sourcetreiber-Taktsignals, wie es an den ersten und dritten Sourcetreiber 33 und 35 gelegt wird.
Fig. 6(c) repräsentiert den Signalverlauf eines Leseadressensignals, wie es von der in Fig. 5 dargestellten Leseadressen-Erzeugungsschaltung 51 geliefert wird. Wie vorstehend beschrieben, werden gemäß diesem Ausführungsbeispiel die Daten der Farbvideosignale R, G, B für eine Horizontalperiode in eine erste und eine zweite Hälfte unterteilt, und die Daten der zweiten Hälfte werden ab der Adresse 2&sup8;, also ab der Adresse 256, in den Speicher 43 oder 44 eingespeichert, während die Daten für die erste Hälfte dort ab der Adresse 0 eingespeichert werden. Demgemäß liefert die Leseadressen-Erzeugungsschaltung 51 abwechselnd Adressen, unter denen die Daten für die erste und zweite Hälfte abgespeichert werden. Beim Lesen der Daten werden, da die Daten derselben Farbe mit gleichen Abständen ausgelesen werden, wie in der Reihenfolge R(zweite Hälfte)-B(erste Hälfte)-G(zweite Hälfte)-R(erste Hälfte)-B(zweite Hälfte)-G(erste Hälfte), die Datenlatchsignale ΦR, ΦG, ΦB, die den jeweiligen Farben in den Farbvideosignalen R, G, B entsprechen, von der Zeilenspeicher-Steuerschaltung 52 für jeden Impuls des Taktsignals ΦC getrennt an die Datenlatchstufen 46b, 46r, 46g geliefert. Auf die Latchimpulse hin werden die gemäß dem in Fig. 6(c) dargestellten Leseadreßsignal gelesenen Daten durch die zugehörige Datenlatchstufe 46 zwischengespeichert. Dabei werden, da die erste Pixelspalte r321 in der zweiten Hälfte des Schirms 2, wie in Fig. 4 dargestellt, dem Farbvideosginal R(256) entspricht, und die erste Pixelspalte b1 in der ersten Hälfte dem Farbvideosignal B(0) entspricht, die Datenlatchsignale ΦB, ΦR, ΦG in der Reihenfolge B-Daten- Latchsignal ΦB - R-Datenlatchsignal ΦR - G-Daten-Latchsignal ΦG geliefert. Die Fig. 6(d), (f), (h) repräsentieren die zeitlichen Lagen der so entsprechend den jeweiligen Farben erstellten Datenlatchsignalen.
Fig. 6(e) repräsentiert die zeitliche Lage, mit der ein Datenwert des Farbvideosignals B sequentiell auf das B-Datenlatchsignal ΦB hin zwischengespeichert wird, und Fig. 6(g) repräsentiert die zeitliche Lage, mit der ein Datenwert des Farbvideosignals R sequentiell zwischengespeichert wird. Auf ähnliche Weise repräsentiert Fig. 6(i) die zeitliche Lage, mit der Daten des Farbvideosignals G sequentiell zwischengespeichert werden. Die Latchsignale ΦB, ΦR, ΦG zum Zwischenspeichern der Daten der jeweiligen Farben weisen eine Rotation von drei Takten für das in Fig. 6(a) dargestellte Takt signal ΦC auf, und ein Datenwert wird einmal für drei Takte in eine Latchstufe 46b, 46r, 46g eingespeichert.
Die zwischengespeicherten Daten werden den D/A-Umsetzern 47b, 47r und 47g der folgenden Stufe zugeführt, wo sie in Analogsignale umgesetzt werden. Dann werden diese Analogsignale aufeinanderfolgend vom ersten und zweiten Sourcetreiber 33 und 35 mit der zeitlichen Lage des Sourcetreibertakts ΦS aufgenommen und dort abgetastet und gehalten. Danach werden die jeweiligen Farbsignale von den Sourcetreibern 33, 35 mit vorgegebener zeitlicher Lage an die Sourceleitungen geliefert (z. B. mit der zeitlichen Lage des Horizontalsynchronisiersignals), und das mit der aktivierten Abrasterleitung (Gateleitung) lx verbundene Pixel p leuchtet.
Fig. 7(a) repräsentiert ähnlich wie Fig. 6(a) die zeitliche Lage des an die erste Zeilenspeicherschaltung 37 angelegten Taktsignals ΦC Synchron mit der zeitlichen Lage des Taktsignals ΦC setzen die jeweiligen A/D-Umsetzer 39b, 39r, 39g die Farbvideosignale R, G, B mit derselben Reihenfolge, wie sie der Anordnungsreihenfolge von Pixeln (der Farbreihenfolge) entspricht, in digitale Daten um. Die Fig. 7(b), (c), (d) repräsentieren die zeitliche Lage von Ausgangssignalen entsprechend den digitalisierten Daten für die jeweilige Farbe. Der Zeitpunkt t0 definiert den Zeitpunkt des Starts einer Horizontalperiode.
Fig. 7(e) repräsentiert die zeitliche Lage eines von der Schreibadressen-Erzeugungsschaltung 50 ausgegebenen Schreibadreßsignals. Der Adressenmultiplexer 49 liefert Schreibsignale ΨB, ΨR, ΨG für die jeweiligen Farben, synchron mit dem Taktsignal ΦC, wie in den Fig. 7(f), (h), (j) dargestellt. Auf das B-Daten-Schreibsignal ΨB in Fig. 7(f) hin gibt der 3-Zustände-Puffer 40b den Datenwert für das Farbvideosignal B aus, wie er durch den A/D-Umsetzer 39b digitalisiert wurde, wie in Fig. 7(g) dargestellt. Auf das R- Daten-Schreibsignal ΨR in Fig. 7(h) hin gibt der 3-Zustände- Puffer 40r den Datenwert für das Farbvideosignal R aus, wie er durch den A/D-Umsetzer 30r digitalisiert wurde, wie in Fig. 7(i) dargestellt. Dasselbe gilt für die Ausgabe des Datenwerts zum Farbvideosignal G, wie in den Fig. 7(j) und (k) dargestellt. Da die jeweiligen Datenschreibsignale ΨB, ΨR, ΨG mit einem Zyklus von drei Takten (ΦC) erzeugt werden, um die Zeitpunkte zum sequentiellen Schreiben der Farbvideosignale R, G, B festzulegen, werden die Daten für die jeweiligen Farben sequentiell in der Reihenfolge der Farbvideosignale B-R-G-B usw. eingeschrieben, beginnend mit der ersten Adresse des Speichers 43 oder 44, gleichzeitig mit dem Start einer Horizontalperiode.
Beim vorstehend beschriebenen Ausbau können, da die Sourcetreiber 33 bis 36 in der Reihenfolge des Sourcetreibers 33, des Sourcetreibers 34, des Sourcetreibers 35 und des Sourcetreibers 36 aktiviert werden, die jeweiligen Sourcetreiber 33 bis 36 auf ein Taktsignal ΦS mit niedriger Frequenz hin arbeiten. Außerdem ist nur ein Paar von Zeilenspeicherschaltungen 37, 38 vorhanden, und die Daten der jeweiligen Farbsignale werden mit einer Frequenz, die 1/3 derjenigen des Zeilenspeichertakts ΦC in den jeweiligen Zeilenspeicherschaltungen 37, 38 entspricht, zwischengespeichert und ausgegeben werden, was es ermöglicht, eine Flüssigkristall- Anzeigetafel mit hoher Geschwindigkeit unter Verwendung von mit niedriger Geschwindigkeit arbeitenden Sourcetreibern zu betreiben. Ferner ist es möglich, da nur ein Paar Zeilenspeicherschaltungen vorhanden ist und jede Zeilenspeicherschaltung drei Farben verarbeiten kann, eine kleine und billige Flüssigkristall-Treiberschaltung mit einfacher Struktur zu erhalten.
Bei der vorstehend beschriebenen Struktur ist angenommen, daß für die jeweiligen Abrasterleitungen (Gateleitungen) dieselbe Anordnung von Farben gilt und daß die Farbfilter (Pixel) in einer Matrix von Zeilen und Spalten angeordnet sind. Was die Abrasterreihenfolge der Abrasterleitungen (Gateleitungen) betrifft, wurde nicht speziell festgestellt, ob es sich um ein Zeilensprungsystem oder um ein solches ohne Zeilensprung handelt. Da bei der vorstehend beschriebenen Struktur die Abrasterreihenfolge durch die Abrastertreiber 4 (wie in Fig. 1A dargestellt) festgelegt wird, ist jedes System auf die Struktur der Zeilenspeicherschaltungen 37, 38 anwendbar.
Wenn die Farbfilter jedoch Dreiecksanordnung aufweisen, ist es erforderlich, die zeitliche Lage beim Lesen von Daten und dergleichen abhängig vom Abrastersystem für die Abrasterleitungen zu berücksichtigen. Dieser Punkt wird im folgenden speziell beschrieben.
Im allgemeinen ist Wechselspannungsansteuerung zum Betreiben von Flüssigkristallen erforderlich. Daher wird die Polarität des an den Flüssigkristall angelegten Signals mit jeweils vorgegebenen Zyklen invertiert. Genauer gesagt, werden dann, wenn eine Flüssigkristall-Anzeigetafel zu betreiben ist, die Gateleitungen (d. h. die Signalleitungen zum Auswählen einer Zeile, mit der die Flüssigkristallelemente in der Flüssigkristall-Anzeigetafel verbunden sind; Abrasterleitungen) der Reihe nach durchgerastert, damit alle Gateleitungen innerhalb eines Halbbilds durchgerastert werden können. In diesem Fall wird die Polarität des Videosignals abhängig von der Durchrasterung der Gateleitungen mit jeweils einer Horizontalperiode invertiert. Wenn soviele Gateleitungen vorliegen, daß sie nicht innerhalb der Periode eines Halbbilds durchgerastert werden können, werden herkömmlicherweise zwei Systeme zum Durchrastern aller Gateleitungen in der vorgegebenen Periode eines Vollbilds verwendet, die als Doppel-Zeilenfolgesystem und als System mit Zeilensprung bezeichnet werden.
Beim Doppelgeschwindigkeit-Zeilenfolgesystem werden Paare zweier Gateleitungen durchgerastert, und diese Paare von Gateleitungen werden abwechselnd für jedes Halbbild ausgewählt, wie in Fig. 8 dargestellt. Im Halbbild A werden die ein Paar bildenden Gateleitungen g1, g2 gleichzeitig durchgerastert, und die ein Paar bildenden Gateleitungen g3, g4 werden ebenfalls gleichzeitig durchgerastert. Auf ähnliche Weise wird das Paar von Gateleitungen g5, g6 durchgerastert, und es wird das Paar von Gateleitungen g7, g8 durchgerastert. In diesem Fall wird an jedes Flüssigkristallpixel in den Gateleitungen g1, g2 ein positives Signal angelegt; an jedes Flüssigkristallpixel in den Gateleitungen g3, g4 wird ein negatives Signal angelegt; und an jedes Flüssigkristallpixel in den Gateleitungen g5, g6 wird ein positives Signal angelegt. Im nächsten Halbbild B werden die ein Paar bildenden Gateleitungen g2, g3 durchgerastert, und die ein Paar bildenden Gateleitungen g4, g5 werden durchgerastert. Im Halbbild B wird an jedes Flüssigkristallpixel der Gateleitungen g2, g3 ein negatives Signal angelegt, und ein positives Signal wird an jedes Flüssigkristallpixel der Gateleitungen g4, g5 angelegt. Auf ähnliche Weise werden in den Halbbildern G, D, E Paare von Gateleitungen ausgewählt und sequentiell durchgerastert. Bei diesem Doppelgeschwindigkeit-Zeilenfolgesystem wird die Polarität des Signals für die mit einer Gateleitung verbundenen Flüssigkristallpixel mit jeweils zwei Halbbildern (d. h. für ein Vollbild) umgeschaltet. Eine Horizontalperiode (1H) ist die Periode, in der alle mit einer Gateleitung verbundenen Flüssigkristallpixel angesteuert werden, und diese Periode entspricht einer Horizontalabrasterperiode einer Anzeigevorrichtung bei einem gewöhnlichen Abrastersystem. Ein Halbbild entspricht einer Frequenz von 60 Hz. Dieses Doppelgeschwindigkeit-Zeilenfolgesystem zeigt ausgezeichnetes Ansprechverhalten bei sich bewegenden Bildern, da alle Gateleitungen innerhalb der Periode eines Halbbilds durchgerastert werden können.
Jedoch werden beim vorstehend beschriebenen Doppelgeschwindigkeit-Zeilenfolgesystem jeweilige Paare zweier Gateleitungen, d. h. von ungeradzahligen Gateleitungen und geradzahligen Gateleitungen, gleichzeitig durchgerastert, und demgemäß kann dann, wenn die Farbfilter einer Flüssigkristall-Farbanzeigetafel Dreiecksanordnung aufweisen, keine Korrektur hinsichtlich der Dreiecksanordnung ausgeführt werden, was zu einer Verschlechterung der Horizontalauflösung führt.
Die vorstehend angegebene Dreiecksanordnung ist eine Farbanordnung der Farbfilter, bei der verschiedene Farben, d. h. Farbfilter für R, G, B, an den jeweiligen Spitzen eines beliebigen gleichseitigen Dreiecks angeordnet sind, das aus Pixeln der Flüssigkristall-Anzeigetafel besteht.
Beim System mit Zeilensprung werden die Gateleitungen in jedem Halbbild abwechselnd durchgerastert, und alle Gateleitungen werden innerhalb zweier Halbbilder durchgerastert. Genauer gesagt, werden bei diesem System mit Zeilensprung die ungeradzahligen Gateleitungen g1, g3, g5, g7 im Halbbild A durchgerastert, und die geradzahligen Gateleitungen g2, g4, g6, g8 werden im nächsten Halbbild B durchgerastert. Wenn die Farbfilter der Flüssigkristall-Anzeigetafel Dreiecksanordnung aufweisen und die Signalelektroden zum Anlegen eines Signalpotentials an die Pixel zickzackförmig angeordnet sind, sind die ungeradzahligen Gateleitungen und die geradzahligen Gateleitungen um 1,5 Pixel gegeneinander versetzt. Demgemäß können die ungeradzahligen Gateleitungen und die geradzahligen Gateleitungen nicht mit derselben zeitlichen Lage angesteuert werden. Jedoch werden bei diesem System mit Zeilensprung in jedem Halbbild jeweils nur ungeradzahlige Gateleitungen bzw. geradzahlige Gateleitungen durchgerastert, weswegen dann, wenn die zeitliche Ansteuerlage mit einer Periödendifferenz von 1,5 Pixel für jedes Halbbild vorgenommen wird, eine Korrektur hinsichtlich der Dreiecksanordnung der Farbfilter bewirkt werden kann, was es ermöglicht, die Horizontalauflösung zu verbessern.
Da jedoch beim System mit Zeilensprung nur die Hälfte aller Gateleitungen in einem Halbbild durchgerastert wird, behalten die nicht durchgerasterten Gateleitungen die im vorigen Halbbild zugeführte Bildinformation, bis diese mit dem Durchrastern im nächsten Halbbild erneuert wird. Demgemäß ist, da jedes Pixel Bildinformation für ein Vollbild aufrechterhält, das Ansprechverhalten hinsichtlich bewegter Bilder verschlechtert.
Außerdem entspricht sowohl beim Doppelgeschwindigkeit-Zeilenfolgesystem als auch beim System mit Zeilensprung der Zyklus der Polaritätsumkehr der Signale, wie für Wechselspannungsbetrieb einer Flüss igkristall-Anzeigetafel erforderlich, zwei Vollbildern, d. h. 15 Hz, wie in den Fig. 8 und 9 dargestellt, und demgemäß besteht die Tendenz, daß Flackern auftritt.
Die vorstehend beschriebenen Nachteile des Doppelgeschwindigkeit-Zeilenfolgesystems und des Systems mit Zeilensprung, was die Korrektur der Dreiecksanordnung, das Ansprechverhalten hinsichtlich bewegter Bilder sowie das Auftreten von Flackern betrifft, können diese beim Hochgeschwindigkeit- Zeilenfolgesystem überwunden werden. Bei diesem Hochgeschwindigkeit-Zeilenfolgesystem werden zwei Gateleitungen in einer Horizontalperiode abgerastert. Jedoch werden die zwei Gateleitungen nicht gleichzeitig abgerastert, sondern die eine der Gateleitungen wird in einer Halbperiode einer Horizontalperiode abgerastert, und die andere Gateleitung wird in der restlichen Halbperiode abgerastert, wodurch die zwei Gateleitungen innerhalb einer Horizontalperiode abgerastert werden. Demgemäß unterscheidet sich das Hochgeschwindigkeit-Zeilenfolgesystem vom Doppelgeschwindigkeit-Zeilenfolgesystem in diesem Punkt.
Genauer gesagt, werden, wie es in Fig. 10 dargestellt ist, beim Hochgeschwindigkeit-Zeilenfolgesystem die ein Paar bildenden Gateleitungen g1 und g2 ausgewählt, und die Gateleitung g1 wird in der ersten Halbperiode einer Horizontalperiode abgerastert, und die Gateleitung g2 wird in der restlichen Halbperiode abgerastert. Da die Gateleitungen bei diesem Hochgeschwindigkeit-Zeilenfolgesystem einzeln abgerastert werden, kann eine Korrektur hinsichtlich einer Dreiecksanordnung erfolgen, und da zwei Gateleitungen innerhalb einer Horizontalperiode abgerastert werden, können alle Gateleitungen innerhalb einer Halbbildperiode abgerastert werden, was das Ansprechverhalten für bewegte Bilder verbessert. Außerdem ist es möglich, da die Gateleitungen einzeln abgerastert werden, die Polarität des Videosignals umzukehren, wenn der Abrastervorgang in 1/2 Horizontalperioden, d. h. das Abrastern einer Gateleitung, abgeschlossen ist. Demgemäß kann bewirkt werden, daß der Zyklus für die Polaritätsumkehr des Signals, wie für Wechselspannungsansteuerung der Flüssigkristall-Anzeigetafel erforderlich, mit einem Vollbild, d. h. 30 Hz, übereinstimmen kann, um Hochgeschwindigkeitsbetrieb zu erzielen, was es ermöglicht, Flackern in der Flüssigkristall-Anzeigetafel zu unterdrücken. Demgemäß kann, wie es in Fig. 10 dargestellt ist, die Polarität des Signals für die Gateleitungen für jedes der Vollbilder A, B, C, D, E umgekehrt werden, und der Polaritätsumkehrzyklus des Signals entspricht einem Vollbild.
Jedoch ist es bei diesem Hochgeschwindigkeit-Zeilenfolgesystem erforderlich, die Flüssigkristall-Anzeigetafel dadurch zu betreiben, daß den Sourcetreibern innerhalb einer halben Horizontalperiode ein Videosignal zugeführt wird, das den mit einer Gateleitung verbundenen Pixeln entspricht.
Genauer gesagt, kann das angelegte Videosignal nicht unverändert den Sourcetreibern zugeführt werden, und es ist erforderlich, eine Verarbeitung wie eine Zeitkompression eines Videosignals für eine Horizontalperiode in ein Videosignal für eine halbe Horizontalperiode auszuführen.
Außerdem muß zum Korrigieren einer Dreiecksanordnung von Farbbildern die zeitliche Lage des Anlegens eines Videosignals an die ungeradzahligen Gateleitungen gegenüber der zeitlichen Lage hinsichtlich der geradzahligen Gateleitungen um 1,5 Pixelperiode versetzt sein, und demgemäß können selbst dann, wenn Videosignale für zwei Gateleitungen aus einem Videosignal für eine Gateleitung erzeugt werden, diese zwei Arten von Videosignalen nicht direkt an die Sourcetreiber gelegt werden, und es ist eine gewisse Signalverarbeitung erforderlich. Ferner ist es erforderlich, daß eine Gateleitung innerhalb einer halben Horizontalperiode abgerastert wird und das Signalpotential für diese Gateleitung an jedes Flüssigkristallpixel übertragen werden muß, die Sourcetreiber, die das Signalpotential an jedes Pixel übertragen, mit einer Taktfrequenz zu betreiben, die doppelt so groß ist wie beim herkömmlichen Zeilenfolgesystem oder beim System mit Zeilensprung, was zu einer Verschlechterung der Linearcharakteristik oder einer Erhöhung des Stromverbrauchs führt.
Daher hat eine Zeilenspeicherschaltung zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß einem anderen Ausführungsbeispiel der Erfindung den nachfolgend beschriebenen Aufbau.
Zunächst wird, bevor der spezielle Aufbau dieses Ausführungsbeispiels erläutert wird, der Betrieb der Zeilenspeicherschaltung zum Betreiben einer Flüssigkristall-Anzeigetafel gemäß der Erfindung theoretisch beschrieben. Wenn die Farbfilter der Flüssigkristall-Anzeigetafel Dreiecksanordnung aufweisen und die Signalelektroden der Flüssigkristallpixel zickzackförmig in der Flüssigkristall-Anzeigetafel angeordnet sind, sind die Anordnungen der Pixel der ungeradzahligen Gateleitungen und derjenigen der geradzahligen Gateleitungen um 1,5 Pixel versetzt. Demgemäß ist es erforderlich, wenn ein Videosignal für eine Horizontalperiode einer Analog/Digital (A/D)-Umsetzung in solcher Weise unterzogen wird, daß digitale Videosignale für zwei Gateleitungen erzeugt werden, eine Differenz, die 1,5 Pixel entspricht, zwischen dem Taktzeitpunkt zum Ausführen der A/D-Umsetzung für ungeradzahlige Gateleitungen und demjenigen hinsichtlich geradzahliger Leitungen einzustellen. In der Praxis wird, da das Videosignal für einen Takt für ein Pixel der Flüssigkristall-Anzeigetafel A/D-umgesetzt wird, eine Differenz von 1,5 Takten zwischen den Takten erzeugt, die an den A/D-Umsetzer für die ungeradzahligen Gateleitungen angelegt werden, und denjenigen, die für die geradzahligen Gateleitungen gelten.
Die jeweiligen Farbsignale R (rot), G (grün) und B (blau) der Videosignale werden für zwei Gateleitungen, d. h. eine ungeradzahlige Leitung und eine geradzahlige Leitung, unterteilt, und A/D-Umsetzung wird parallel für eine Horizontalperiode für die jeweiligen zwei Leitungen ausgeführt, wobei die vorstehend angegebene zeitliche Differenz, die 1,5 Takten entspricht, eingehalten wird.
Die 3-Zustände-Puffer sind in der auf die A/D-Umsetzer folgenden Stufe vorhanden, die entsprechend den jeweiligen Farben R, G, B der Videosignale vorhanden sind. Die Betriebszeitpunkte dieser 3-Zustände-Puffer werden gesteuert, wobei die Datenausgabe-Zeitpunkte für die jeweiligen Farben R, G, B, wie von den A/D-Umsetzern geliefert, so gesteuert werden, daß die Videodaten für die jeweiligen Farben R, G, B mit derselben Anordnungsreihenfolge ausgegeben werden, wie sie der Reihenfolge der Farbfilter in der Flüssigkristall-Anzeigetafel entspricht.
Durch den vorstehend angegebenen Betrieb werden Videodaten für eine Horizontalperiode hinsichtlich ungeradzahliger Gateleitungen sowie diejenigen hinsichtlich geradzahliger Gateleitungen gebildet. Der so gebildete, einer Horizontalperiode entsprechende Datensignalzug wird in die zwei Gruppen für die ungeradzahligen Gateleitungen und die geradzahligen Gateleitungen unterteilt, und demgemäß wird bei einer Struktur, bei der Videodaten direkt in die zwei Speicher eingeschrieben werden, d. h. in den einen für die ungeradzahligen Gateleitungen und den anderen für die geradzahligen Gateleitungen, in 1/2 Horizontalperiode ein Datenlesevorgang nur aus einem der Speicher ausgeführt, was zu einer Verschlechterung des Speicherzugriff-Wirkungsgrads führt und es erforderlich macht, die Videodaten in der Hälfte der Zeit aus dem Speicher auszulesen, die zum Einschreiben von Daten erforderlich ist (Zeit, die einer Horizontalperiode entspricht). Daher wird, um nicht nur beim Einschreiben von Daten, sondern auch beim Lesen von Daten wirkungsvoll auf die Speicher zugreifen zu können, eine Datensignalzug-Umsetzung ausgeführt, bevor Videosignaldaten in die Speicher eingeschrieben werden.
Genauer gesagt, werden die in die zwei Gruppen der ungeradzahligen Leitungen und der geradzahligen Leitungen unterteilten Datensignalzüge weiter aufgeteilt, und zwar als ungeradzahligen Sourceleitungen entsprechende Videodaten und als geradzahligen Sourceleitungen entsprechende Videodaten. Die den Sourcetreibern zugeführten Videosignale werden Pixel-Datensignalzüge, in denen die Videodaten für die Pixel der ungeradzahligen Sourceleitungen und diejenigen der geradzahligen Sourceleitungen abwechselnd auftreten. Demgemäß werden, wenn die vorstehend angegebene Datensignalzug-Umsetzung ausgeführt ist, das Lesen von Videodaten für ungeradzahlige Sourceleitungen und das Lesen von Videodaten für geradzahlige Sourceleitungen abwechselnd ausgeführt. Angesichts dieser Tatsache sind die zwei Speicher vorhanden, d. h. einen zum Einspeichern der Videodaten für die ungeradzahligen Sourceleitungen, und der andere zum Einspeichern der Videodaten für die geradzahligen Sourceleitungen. Im Fall eines Aufbaus für die vorstehend beschriebene Umsetzung der Datensignalzüge werden die Datenlesevorgänge aus diesen zwei Speichern abwechselnd ausgeführt. Demgemäß ist der Speicherzugriff-Wirkungsgrad verbessert, und es ist möglich, Daten gleichzeitig mit dem Einschreiben von Daten auszulesen.
Mit den Videosignalen könnte eine Flüssigkristall-Anzeigetafel nicht zum Anzeigen eines Bilds betrieben werden, wenn sie nicht kontinuierlich verarbeitet würden. Aus diesem Grund ist ein anderew Paar Speicher vorhanden, d. h. ein Speicher zum Einspeichern der Videodaten für die ungeradzahligen Sourceleitungen und ein anderer zum Einspeichern der Videodaten für die geradzahligen Sourceleitungen, wie oben beschrieben, so daß ein Schreibvorgang in ein Paar unter den Paaren von Speichern ausgeführt wird, während ein Lesevorgang im anderen Paar unter den Paaren ausgeführt wird. Demgemäß wird für diese zwei Paare von Speicher ein Umschaltvorgang zwischen dem Schreibvorgang und dem Lesevorgang für eine Horizontalperiode vorgenommen. Mittels dieser Umschaltstruktur werden, während Videodaten in ein Paar der Paare von Speichern eingeschrieben werden, Daten aus dem anderen Paar von Speichern ausgelesen, wodurch die Videosignale kontinuierlich verarbeitet werden können.
Was die Adressen zum Einschreiben eines Datensignalzugs in die Speicher betrifft, wenn angenommen wird, daß die Anzahl von Pixeln für eine Horizontalperiode (d. h. die Anzahl von mit einer Gateleitung verbundenen Flüssigkristallpixeln) N ist, um das Trennen und Umschalten zwischen der ersten und zweiten Hälfte der Sourceleitungen für denselben Speicher sowie zwischen den ungeradzahligen und geradzahligen Gateleitungen zu erleichtern, gilt für das Umschaltbit X zum Umschalten zwischen der ersten und der zweiten Hälfte der Sourceleitungen das folgende:
X ≥ log&sub2; (N/4),
und für das Bit Y für das Umschalten zwischen den geradzahligen und den ungeradzahligen Gateleitungen gilt:
Y = X + 1.
Was die Videodaten nach der Umsetzung der Datensignalzüge betrifft, werden die Videodaten für die ungeradzahligen Gateleitungen und diejenigen für die geradzahligen Gateleitungen abwechselnd in die entsprechenden Speicher eingeschrieben. Genauer gesagt, werden bei der Umsetzung der Datensignalzüge die Daten für die ungeradzahligen Gateleitungen und diejenigen für die geradzahligen Gateleitungen abwechselnd hinsichtlich z. B. ungeradzahliger Sourceleitungen eingeschrieben, und auf ähnliche Weise werden die Videodaten für die ungeradzahligen Gateleitungen und diejenigen für die geradzahligen Leitungen abwechselnd hinsichtlich der geradzahligen Sourceleitungen eingeschrieben. Demgemäß wird das Bit Y zum Umschalten zwischen den ungeradzahligen und den geradzahligen Gateleitungen mit jeder 1/2 Horizontalperiode abwechselnd wiederholt rückgesetzt und gesetzt, so daß die Schreibadresse mit Eins inkrementiert wird. Infolgedessen entspricht der Bereich des Speichers, in den die Videodaten für die ungeradzahligen Gateleitungen für 1/2 Horizontalperiode eingeschrieben werden, dem Rücksetzwert des Umschaltbits y und die Videodaten für die geradzahligen Gateleitungen werden unter der Adresse abgespeichert, für die das Umschaltbit Y gesetzt ist, d. h. im zweiten Halbbereich des Speichers.
Das Umschaltbit X zum Umschalten zwischen der ersten und der zweiten Hälfte der jeweiligen Sourceleitungen wird für die erste Hälfte der Horizontalperiode und für die zweite Hälfte der Horizontalperiode rückgesetzt und gesetzt. Demgemäß können die Schreibpositionen im Speicher abhängig von der ersten Hälfte der Horizontalperiode und der zweiten Hälfte derselben verschieden sein. Im Ergebnis ist der Speicherbereich eines Paars der Speicher in acht Bereiche unterteilt, d. h. in Bereiche, die den jeweiligen zwei Gateleitungen entsprechen, Bereiche, die der ersten und der zweiten Hälfte der ungeradzahligen Sourceleitungen entsprechen, und Bereiche, die der ersten und der zweiten Hälfte der geradzahligen Sourceleitungen entsprechen, und die zugehörigen Videodaten werden in jeden dieser acht Bereiche eingeschrieben.
Beim Auslesen der Videodaten aus den Speichern muß die Reihenfolge der Anordnung der gelesenen Daten mit derreihenfolge der den Sourcetreibern zugeführten Videosignale übereinstimmen, und demgemäß wird das Umschaltbit X zum Umschalten zwischen der ersten und der zweiten Hälfte dersourceleitungen wiederholt und abwechselnd für jede 1/2 Horizontalperiode rückgesetzt und gesetzt, so daß die Leseadresse um Eins inkrementiert wird. Das Umschaltbit Y zum Umschalten zwischen den ungeradzahligen und den geradzahligen Gateleitungen wird abhängig vom Halbbild für die erste 1/2 Horizontalperiode und die zweite 1/2 Horizontalperiode rückgesetzt oder gesetzt. Genauer gesagt, wird das Umschaltbit Y in einem bestimmten Halbbild in der ersten 1/2 Horizontalperiode rückgesetzt und in der zweiten 1/2 Horizontalperiode gesetzt. In einem anderen Halbbild wird das Umschaltbit Y in der ersten 1/2 Horizontalperiode gesetzt und in der zweiten 1/2 Horizontalperiode rückgesetzt.
Bei den Videodaten, wie sie abhängig von der vorstehend genannten Leseadresse aus den Speichern ausgelesen werden, handelt es sich um ein digitales Signal, und andererseits liegt das an die Sourcetreiber angelegte Videosignal in Form eines Analogsignals vor. Demgemäß müssen die gelesenen Videodaten von einem digitalen Signal in ein Analogsignal umgesetzt werden, und vor dieser D/A-Umsetzung wird eine digitale Polaritätsumschaltung ausgeführt.
In einer digitalen Polaritätsumschaltstufe werden eine Umkehrung bzw. Nichtumkehrung des Bitwerts der Daten auf ein Polaritätsumschaltsignal hin ausgeführt, und das durch die digitale Polaritätsumschaltstufe hindurchgelaufene Videosignal wird von digitalen in analoge Daten umgesetzt, wobei sich die Polarität des Videosignals ändert.
Im Stand der Technik ist der Aufbau zum Umschalten der Videosignalpolarität dergestalt, daß ein analoges Videosignal auf einen invertierenden Verstärker und einen nicht invertierenden Verstärker gegeben wird, wobei die Ausgangssignale der jeweiligen Verstärker unter Verwendung eines Analogschalters auf das Polaritätsumschaltsignal hin umgeschaltet und ausgegeben werden. Demgemäß sind im Fall des herkömmlichen Aufbaus zum Umschalten der Polarität in analoger Form drei Bauteile erforderlich, nämlich der invertierende Verstärker, der nicht invertierende Verstärker und der Analogschalter, was die Schaltungsgröße erhöht.
Andererseits können bei der digitalen Polaritätsumschaltstufe gemäß dem Ausführungsbeispiel der Erfindung die Umkehrung und Nichtumkehrung des Bitwerts der Videodaten selektiv auf das Umschaltsignal dahin ausgeführt werden, daß ein Exklusiv-ODER-Gatter (Ex-ODER) oder dergleichen verwendet wird, und nach der D/A-Umsetzung ist nur ein Verstärker erforderlich. Demgemäß ist es nicht nötig, zwei Arten von Verstärkern wie einen invertierenden und einen nicht invertierenden Verstärker bereitzustellen, und im Fall des Aufbaus einer Digitalverarbeitung durch A/D-Umsetzung des Videosignals kann eine derartige Polaritätsumschaltstufe mit einer kleinen Anzahl von Komponenten realisiert werden.
Die Videodaten, die durch die digitale Polaritätsumschaltstufe gelaufen sind, müssen einer D/A-Umsetzung unterzogen werden, um Videosignale für die jeweiligen Farben R, G, B zu erhalten. Zu diesem Zweck werden die Latchstufen in der Vorstufe zu den D/A-Umsetzern abhängig von der Farbreihenfolge des gelesenen Datensignalzugs betrieben, wodurch die Daten für die jeweiligen Farben den zugehörigen D/A-Umsetzern zugeführt werden, in denen die Daten in jeweilige analoge Videodaten umgesetzt werden. Die so erhaltenen analogen Videosignale sind Videosignale für das Hochgeschwindigkeit-Zeilenfolgesystem, und dem Sourcetreiber kann innerhalb einer 1/2 Horizontalperiode ein einer Gateleitung entsprechendes Videosignal zugeführt werden.
Bei der vorstehend beschriebenen Konstruktion werden die analogen Videosignale für die drei Farben R, B, G unter Verwendung der die entsprechenden drei Farben vorhandenen A/D- Umsetzer in digitale Videodaten umgesetzt, und nach dem Umsetzen der Videosignale für die drei Farben R, G, B in einen Datensignalzug wird durch Einstellen der Betriebszeitpunkte der 3-Zustände-Puffer in der Folgestufe zu den jeweiligen A/D-Umsetzern eine gewünschte digitale Verarbeitung am Signalzug vorgenommen. Danach wird der Datensignalzug durch Einstellen der Betriebszeitpunkt der Latchstufen in digitale Videodaten für die jeweiligen Farben aufgetrennt, die den zugehörigen zu den jeweiligen Farben R, G, B vorhandenen D/A-Umsetzer zugeführt werden, so daß diese digitalen Videodaten in analoge Videosignale umgesetzt werden.
Durch den vorstehend beschriebenen Aufbau können die Schaltungsabschnitte zur digitalen Verarbeitung zwischen den 3-Zustände-Puffern und den Latchstufen die Daten der jeweiligen Farben gemeinsam verarbeiten, ohne diese Daten aufzuteilen, was es ermöglicht, die Anzahl von Komponenten zu verringern.
Nachfolgend wird ein anderes Ausführungsbeispiel der Erfindung im einzelnen unter Bezugnahme auf die Zeichnungen beschrieben. Dieses Ausführungsbeispiel steht in Beziehung zu einem Fall, wie er in Fig. 11 dargestellt ist, bei dem die Anzahl von Pixeln einer Flüssigkristall-Anzeigetafel 147 in horizontaler Richtung insgesamt 640 für alle drei Farben R, G, B beträgt, die Anzahl von Pixeln in vertikaler Richtung 480 beträgt und die Anordnung der Farbfilter in dieser Flüssigkristall-Anzeigetafel eine Dreiecksanordnung ist, wie in Fig. 12 dargestellt. Ferner sind vier Sourcetreiber 143, 144, 145 und 146 vorhanden, um die Flüssigkristall-Anzeigetafel 147 zu betreiben, entsprechend vier Gruppen, die aus einer Gruppe ungeradzahliger Sourceleitungen, einer Gruppe geradzahliger Sourceleitungen sowie Gruppen für den ersten und zweiten Halbbereich der jeweiligen Sourceleitungen in der Flüssigkristall-Anzeigetafel bestehen.
Genauer gesagt, legt, gemäß Fig. 11, der Sourcetreiber 143 Videosignale an die ungeradzahligen Sourceleitungen des ersten Halbbereichs, und der Sourcetreiber 144 legt Videosignale an die ungeradzahligen Sourceleitungen des zweiten Halbbereichs. Der Sourcetreiber 145 legt Videosignale an die geradzahligen Sourceleitungen des ersten Halbbereichs, und der Sourcetreiber 146 legt Videosignale an die geradzahligen Sourceleitungen des zweiten Halbbereichs. In diesem Fall beträgt die Anzahl von Sourceleitungen 640, wie oben angegeben, und die jeweiligen Sourceleitungen sind aufeinanderfolgend mit den Zahlen 1 bis 640 bezeichnet, auf dieselbe Weise wie in Fig. 4. Zusätzlich repräsentieren beim Aufbau von Fig. 11 die Buchstaben B, G, R an der Flüssigkristall-Anzeigetafel 147 die Farben der Pixel, und die unter den jeweiligen Buchstaben B, G, B angegebenen Zahlen repräsentieren die den Sourceleitungen zugeordneten Zahlen. Die Abrastertreiber zum Ansteuern der Gateleitungen sind in der Figur nicht dargestellt.
Wie vorstehend beschrieben, beträgt die Anzahl von Sourceleitungen der Flüssigkristall-Anzeigetafel 147 640, was der Anzahl von Pixeln in horizontaler Richtung entspricht, und die Anzahl von Gateleitungen ist 480, was der Anzahl von Pixeln in vertikaler Richtung entspricht. Die Sourceleitungen sind in der Flüssigkristall-Anzeigetafel 147 zickzackförmig angeordnet, wie in Fig. 12 dargestellt, da die Farbfilter in Dreiecksform angeordnet sind, und eine Sourceleitung steuert Flüssigkristallpixel derselben Farbe in den jeweiligen Gateleitungen an.
Zusätzlich sind, wie dies in Fig. 11 deutlich dargestellt ist, die Signalausgabeanschlüsse der Sourcetreiber 143 bis 146 mit den Sourceleitungen der Flüssigkristall-Anzeigetafel 147 in solcher Weise verbunden, daß die Verbindungen einander nicht überschneiden.
Wie es deutlich in Fig. 12 dargestellt ist, ist die Anordnung der Pixel 148 der Flüssigkristall-Anzeigetafel 147 zwischen ungeradzahligen Gateleitungen und geradzahligen Gateleitungen um 1,5 Pixel versetzt.
Jeder der Sourcetreiber 143 bis 146 zum Betreiben der jeweiligen Sourceleitungen der Flüssigkristall-Anzeigetafel 147 hat die in Fig. 13 dargestellte Struktur.
Gemäß Fig. 13 weist ein Sourcetreiber folgendes auf: ein Schieberegister 149, das auf einen Startimpuls Φ3 hin aktiviert wird, um ein Auswahlaktivierungssignal vom Ausgangsanschluß auf einen Takt Φ4 hin um jeweils Eins zu verschieben; Analogschalter 150-1 bis 150-m zum Übertragen jeweiliger Videosignale V1 bis V3 auf die Auswahlaktivierungssignale vom Schieberegister 149 hin; und eine analoge Abtast- Halte-Schaltung 151 zum Abtasten und Halten der über die Analogschalter 150 (150-1 bis 150-m) angelegten Videosignale und zum Liefern der gehaltenen Videosignale an die entsprechenden Sourceleitungen, wenn die Signale für alle Sourceleitungen eingespeichert sind.
Die Analogschalter 150 werden aufeinanderfolgend auf die Auswahlaktivierungssignale vom Schieberegister 149 eingeschaltet, um die entsprechenden Videosignale an die analoge Abtast-Halte-Schaltung 151 zu übertragen. Die Videosignale V1 bis V3 entsprechen den Videosignalen der jeweiligen Farben R, G, B, und diese Videosignale für die jeweiligen Farben werden parallel übertragen. Demgemäß werden bei dieser Struktur dann, wenn das Videosignal R an die analoge Abtast- Halte-Schaltung 151 übertragen wird, die Videosignale der restlichen Farben nicht übertragen. Demgemäß wird über den Analogschalter 150 immer nur das Videosignal für eine Farbe, d. h. das Videosignal für ein Pixel an die analoge Abtast- Halte-Schaltung 151 übertragen.
Ferner weist das Schieberegister 149 eine Struktur mit 160 Stufen (m = 160) auf, um 1/4 der 640 Pixel einer Zeile anzusteuern, d. h. eine Gateleitung der Flüssigkristall-Anzeigetafel. Die analoge Abtast-Halte-Schaltung 151 tastet die über die Analogschalter 150 übertragenen Signale ab und hält sie, während sie die Signale den Sourceleitungen zuführt.
In Fig. 14 ist ein spezieller Aufbau der Zeilenspeicherschaltung 142 (wie in Fig. 11 dargestellt) zum Liefern der Videosignale an die jeweiligen Sourcetreiber 143 bis 146 dargestellt. Gemäß Fig. 14 weist die Zeilenspeicherschaltung 142 folgendes auf: einen Block 100 zum Erstellen von Videosignalen für zwei Zeilen für eine ungeradzahlige Gateleitung und eine geradzahlige Gateleitung (d. h. zwei Gateleitungen) aus den Videosignalen VB, VR, VG für eine Horizontalperiode; eine Datensignalzug-Umsetzschaltung 113 zum Erstellen eines Datensignalzugs, in dem die Videosignale für die zwei Gateleitungen, wie sie vom Block 100 herkommen, selektiv als Videosignal für die geradzahligen Sourceleitungen und als Videosignal für die ungeradzahligen Sourceleitungen angeordnet sind; einen Speicherblock 200 zum Unterteilen der Videosignaldaten für die ungeradzahligen Sourceleitungen und der Videosignaldaten für die geradzahligen Sourceleitungen von der Datensignalzug-Umsetzschaltung 113 in Videosignaldaten für die Sourceleitungen der ersten Hälfte sowie Videosignaldaten für die Sourceleitungen der zweiten Hälfte, zum Einteilen der Daten in insgesamt acht Gruppen (Gruppe für die ungeradzahlige Gateleitung, die geradzahlige Gateleitung, die ungeradzahligen Sourceleitungen, die geradzahligen Sourceleitungen, die Sourceleitungen der ersten Hälfte und die Sourceleitungen der zweiten Hälfte) und zum Einspeichern dieser Daten in diese acht Gruppen, sowie zum abwechselnden Auslesen der Videosignaldaten für die Sourceleitungen der ersten Hälfte und für die Sourceleitungen der zweiten Hälfte hinsichtlich einer Gateleitung; Polaritätsumschaltstufen 127, 128 zum Umschalten der Polaritäten der Signale der Videosignaldaten vom Speicherblock 200 gemäß einer ungeradzahligen Gateleitung und einer geradzahligen Gateleitung; und einen Block 300 zum Empfangen der Videosignaldaten von den Poaritätsumschaltstufen 127, 128 und zum Erstellen dreier getrennter Signalzüge von Videosignaldaten für die jeweiligen Farben R, G, B aus einem Signalzug von Videosignaldaten.
Der Block 100, der die Videosignaldaten für zwei Gateleitungen erstellt, umfaßt A/D-Umsetzer 101 bis 106 zum Abtasten der jeweiligen analogen Videosignale VG, VR, VB zu vorgegebenen Zeitpunkten und zum Umsetzen derselben in digitale Signale; und 3-Zustände-Puffer 107 bis 112 zum Aufnehmen der jeweiligen Ausgangssignale der A/D-Umsetzer 101 bis 106 mit vorgegebener zeitlicher Lage, um diese auszugeben. Die A/D- Umsetzer 101 bis 103 erstellen Videosignaldaten entsprechend einer Gateleitung (z. B. einer ungeradzahligen Gateleitung), und die A/D-Umsetzer 104 bis 106 erzeugen Videosignaldaten entsprechend der anderen Gateleitung (z. B. einer geradzahligen Gateleitung). Die Gruppe der Puffer 107 bis 109 und die Gruppe der Puffer 110 bis 112 weisen verschiedene zeitliche Lagen zum Aufnehmen und Ausgeben von Signalen auf, und in diesen Puffern werden drei Signalzüge von Videosignaldaten (entsprechend den Signaldaten für R, G, B) in einen Datensignalzug umgesetzt.
Der Speicherblock 200 umfaßt insgesamt vier Zeilenspeicher 118, 119, 120 und 121, d. h. ein Paar aus zwei Speichern, der eine zum Einspeichern von Videosignaldaten, die ungeradzahligen Sourceleitungen zuzuführen sind, und der andere zum Einspeichern von Videosignaldaten, die geradzahligen Sourceleitungen zuzuführen sind, und ein anderes Paar ähnlicher Speicher zum gleichzeitigen Ausführen eines Schreibvorgangs und eines Lesevorgangs in den Speichern. Die Speicher 118, 119 arbeiten als Paar, und die Speicher 120, 121 arbeiten als Paar. Demgemäß werden Daten aus den Speichern 120, 121 gelesen, während Daten in die Speicher 118, 119 eingeschrieben werden. Videodaten, wie sie z. B. an die ungeradzahligen Sourceleitungen zu liefern sind, werden in die Speicher 118, 120 eingeschrieben, und Videosignaldaten, wie sie z. B. an die geradzahligen Sourceleitungen zu liefern sind, werden in die Speicher 119, 121 eingespeichert.
Zwischen der Datensignalzug-Umsetzschaltung 113 und den Speichern 118, 120 sind 3-Zustände-Puffer 114, 115 vorhanden, um den Ausgangs-Datensignalzug der Datensignalzug-Umsetzschaltung 113 aufzunehmen, wie ein Datenbusmultiplexer 125 zum selektiven Übertragen eines der Ausgangssignale der Puffer 114, 115 an einen der Speicher 118, 120 und zum Verbinden des Ausgangsbusses des Speichers, in den keine Daten eingeschrieben werden, mit der Polaritätsumschaltstufe 127. Zwischen den Speichern 119, 121 und der Datensignalzug- Umsetzschaltung 113 sind 3-Zustände-Puffer 116, 117 zum Übertragen des Ausgangssignals derdatensignalzug-Umsetzschaltung 113 sowie ein Datenbusmultiplexer 126 vorhanden, um Datenschreibleitungen von den Puffern 116, 117 mit den Speichern 119, 121 zu verbinden undum Datenleseleitungen von den Speichern 119, 121 mit der Polaritätsumschaltstufe 128 zu verbinden.
Das Ausgangssignal des 3-Zustände-Puffers 114 wird an den Speicher 118 übertragen, und das Ausgangssignal des 3-Zustände-Puffers 115 wird an den Speicher 120 übertragen. Das Ausgangssignal des 3-Zustände-Puffers 116 wird an den Speicher 119 übertragen, und das Ausgangssignal des 3-Zustände- Puffers 117 wird an den Speicher 121 übertragen. Der Datenbusmultiplexer 125 überträgt das Ausgangssignal des Speichers 120 an die Polaritätsumschaltstufe 128, während Daten vom Puffer 114 in den Speicher 118 eingeschrieben werden. Auf ähnliche Weise überträgt der Datenbusmultiplexer 126 die Ausgangssignale des Speichers 121 an die Polaritätsumschaltstufe 128, während die Ausgangssignale des Puffers 116 zum Beispiel in den Speicher 119 eingeschrieben werden. Der vorstehend beschriebene Aufbau ermöglicht es, das Auftreten einer Konfliksituation zwischen einem Datenschreibvorgang und einem Datenlesevorgang auf dem Datenbus zu verhindern.
Für jeden der Speicher 118 bis 121 sind eine Schreibadressen-Erzeugungsschaltung 123 zum Erzeugen von Schreibadressen, eine Leseadressen-Erzeugungsschaltung 124 zum Erzeugen von Leseadressen für die Speicher 118 bis 121 sowie eine Adreßbus-Umschaltstufe 122 zum selektiven Übertragen der Adreßsignale von der Schreibadressen-Erzeugungsschaltung 123 und der Leseadressen-Erzeugungsschaltung 124 an die Speicher 118, 119 sowie die Speicher 120, 121 abhängig vom Lesevorgang und vom Schreibvorgang der jeweiligen Speicher vorhanden.
Die Adreßbus-Umschaltstufe 122 überträgt das Ausgangssignal der Adressenerzeugungsschaltung 123 an die Speicher 118, 119, während diese einen Schreibvorgang ausführen, und gleichzeitig überträgt sie die Adressen von der Leseadressen-Erzeugungsschaltung 124 an die Speicher 120, 121. Demgemäß überträgt die Adreßbus-Umschaltstufe 122 die Leseadressen von der Leseadressen-Erzeugungsschaltung 124 an denjenigen Speicher, der einen Lesevorgang ausführt, und sie überträgt die Schreibadressen von der Schreibadressen-Erzeugungsschaltung 123 an denjenigen Speicher, der einen Schreibvorgang ausführt.
Der Block 300 umfaßt Latchstufen 129 bis 134, die z. B. aus D-Flip-Flops bestehen, um einen Datensignalzug von den Polaritätsumschaltstufen 127, 128 in drei Signalzüge von Videosignalen (d. h. die jeweiligen Videosignale für R, G, B) umzusetzen, sowie D/A-Umsetzer 135 bis 140 zum Umsetzen der jeweiligen Ausgangssignale der Latchstufen 129 bis 134 in analoge Signale, was mit vorgegebener zeitlicher Steuerung erfolgt. Die Gruppe der Latchstufen 129 bis 131 und diejenige der Latchstufen 132 bis 134 verfügen über verschiedene Einspeicherungszeitpunkte, und jede Gruppe führt für einen Datensignalzug von jeder der Polaritätsumschaltstufen 127, 128 mit vorgegebener zeitlicher Lage einen Einspeicherungsvorgang aus, wodurch nur die Videosignaldaten der entsprechenden Farben eingespeichert werden. Genauer gesagt, speichern die Latchstuf en 129, 132 die Videosignaldaten B ein, die Latchstufen 130, 133 speichern die Videosignaldaten R ein, und die Latchstufen 131, 134 speichern die Videosignaldaten G ein.
Um die Betriebszeitpunkte jedes Blocks zu steuern, ist eine Steuerschaltung 141 vorhanden, die den Betrieb auf ein Zeilenspeicher-Startsignal Φs1 hin startet, wobei der Betriebszeitpunkt auf ein Zeilenspeicher-Taktsignal Φc1 hin festgelegt wird, und sie liefert verschiedene Steuersignale mit vorgegebener zeitlicher Lage. Nachfolgend wird der Betrieb jedes Schaltungsblocks beschrieben. Im folgenden wird zum Vereinfachen der Erläuterung nur der Betrieb einer Schaltung beschrieben, d. h. der Betrieb für eine geradzahlige oder eine ungeradzahlige Gateleitung und ein Paar Speicher.
Zunächst erfolgt unter Bezugnahme auf die Fig. 15 und 16 eine Beschreibung für den Betrieb zum Erstellen digitaler Videodaten für die geradzahligen und ungeradzahligen Gateleitungen ausgehend vom Videosignal für eine Horizontalperiode. Fig. 15 zeigt einen Aufbau zum Erzeugen von Videosignaldaten, die einer Gateleitung entsprechen.
Fig. 15 zeigt A/D-Umsetzer 152-154, die A/D-Umsetzung auf einen Zeilenspeichertakt Φ2 hin ausführen, und 3-Zustände- Puffer 155 bis 157, die die Daten zu verschiedenen Zeitpunkten aufnehmen und liefern. Der 3-Zustände-Puffer 155 nimmt Daten auf ein Steuersignal (Torsignal) GB auf und gibt sie aus, der Puffer 156 nimmt Daten auf ein Steuersignal GR hin auf und gibt sie aus, und der Puffer 157 nimmt Daten auf ein Steuersignal GG hin auf und gibt sie aus.
Die jeweiligen analogen Videosignale VB, VR, VG werden beim Anstieg des Zeilenspeichertakts Φ2 in den A/D-Umsetzern 152 bis 154 abgetastet, und diese Signale werden beim nächsten Fallen des Takts Φ2 als digitale Videodaten ausgegeben. Die jeweiligen 3-Zustände-Puffer 155 bis 157 geben die ihnen zugeführten Signale dann aus, wenn die jeweiligen Steuersignale GB, GR, GG den Pegel L einnehmen. Die Steuersignale GB, GR, GG bilden dreiphasige, nicht überlappende Takte, die mit dem Taktsignal Φ2 synchronisiert sind, wie unter (e), (f), (g) in Fig. 16 dargestellt, und demgemäß haben die von den Puffern 155 bis 157 ausgegebenen Datensignalzüge dieselbe Reihenfolge wie die Farbanordnung der Farbfilter der Flüssigkristall-Anzeigetafel.
Obwohl die entsprechend den jeweiligen Farben R, G, B vorhandenen A/D-Umsetzer 152 bis 154 auf denselben Takt hin betrieben werden, unterscheidet sich die Taktphase für die ungeradzahligen Gateleitungen von der für die geradzahligen Gateleitungen aus den unten beschriebenen Gründen um 180º. Beim vorstehend angegebenen Aufbau wird der Videosignal- Datenwert für ein Pixel in horizontaler Richtung der Flüssigkristall-Anzeigetafel mit einem Takt der A/D-Umsetzer abgetastet und ausgegeben. Andererseits ist im Fall von Farbbildern mit Dreiecksanordnung die Anordnung der Pixel in den ungeradzahligen Gateleitungen gegenüber der in den geradzahligen Gateleitungen um 1,5 Pixel versetzt. Dieser Versatz von 1,5 Pixeln verursacht eine Verzögerung von 1,5 Taktzyklen hinsichtlich des Taktsignals Φ2. Diese Differenz von 1,5 Taktzyklen entsprecht einem Wert, wie er dadurch erhalten wird, daß eine Taktphase von 180º zur Verzögerungeines Taktzyklus addiert wird, und die Verzögerung um 1 Taktzyklus entspricht einer Taktphase von 360º, d. h. 0º. Demgemäßist es nur erforderlich, die Taktphase des entsprechenden A/D- Umsetzers um 180º hinsichtlich ungeradzahliger und geradzahliger Gateleitungen zu verzögern. Demgemäß unterscheiden sich die Aktivierungszeitpunkte der Puffer 155 bis 157, d. h. der Puffer 107 bis 109 in Fig. 19, und diejenigen der Puffer 110 bis 112 voneinander um die Hälfte des Zeilenspeichertakts Φ2. Da die Videosignaldaten einer Farbe auf einen Zeilenspeichertakt Φ2 von den Puffern 155 bis 157 ausgegeben werden, wird der Datensignalzug-Umsetzschaltung 113 ein Signalzug zusammengesetzter Daten zugeführt, wie in Fig. 16(k) dargestellt. So wird es durch das Bereitstellen eines digitalen Signalzugs möglich, eine digitale Verarbeitung mit hoher Geschwindigkeit gleichzeitig für alle drei Farben aus zuführen, und die Anzahl von Schaltungskomponenten kann verringert werden.
Die digitalen Videodaten-Signalzüge für die ungeradzahligen und die geradzahligen Gateleitungen, wie von den Puffern 107 bis 109 sowie 110 bis 112 erzeugt, werden der Datensignalzug-Umsetzschaltung 113 zugeführt, und sie werden in einen digitalen Datensignalzug, der an die ungeradzahligen Sourceleitungen zu geben ist, und einen digitalen Datensignalzug, der an die geradzahligen Sourceleitungen zu geben ist, umgesetzt. Nachfolgend wird unter Bezugnahme auf die Fig. 17 und 18 der spezielle Aufbau und der Betrieb der Datensignalzug- Umsetzschaltung 113 beschrieben.
Gemäß Fig. 17 weist die digitale Datensignalzug-Umsetzschaltung 113 folgendes auf: eine durch z. B. ein D-Flip-Flop gebildete Latchstufe 158, die den Video-Datensignalzug für die ungeradzahligen Gateleitungen erhält; eine durch z. B. ein D-Flip-Flop gebildete Latchstufe 159, die die Videosignaldaten für die geradzahligen Gateleitungen erhält; eine digitale Busumschaltstufe 160, die die Signale von den Latchstufen 158, 159 erhält und abhängig von einem Auswahlsignal SEB eine Übertragungsleitung auswählt; und eine durch z. B. ein D-Flip-Flop gebildete Latchstufe 161, die das Signal von der digitalen Busumschaltstufe 160 einspeichert.
Ein an die ungeradzahligen Sourceleitungen anzulegender Datensignalzug wird von der Latchstufe 161 ausgegeben, und ein an die geradzahligen Sourceleitungen anzugebender digitaler Datensignalzug wird von der digitalen Busumschaltstufe 160 direkt über einen anderen Datenbus ausgegeben. Die Latchstufen 158, 159 und 161 führen auf den Zeilenspeichertakt Φ2 einen Einspeicherungsvorgang aus. Das an die digitale Busumschaltstufe 160 angelegte Auswahlsignal SEL hat einen Zyklus, der doppelt so lang ist wie der des ZeilensPeichertakts Φ2. Nachfolgend wird der Betrieb beschrieben.
Wie in Fig. 18 dargestellt, unterscheidet sich der Ausgabezeitpunkt des digitalen Datensignalzugs für eine ungeradzahlige Gateleitung von dem für eine geradzahlige Gateleitung um 1,5 Takte (siehe Fig. 18(b) und (c)). Der digitale Datensignalzug für eine ungeradzahlige Gateleitung und derjenige für eine geradzahlige Gateleitung, deren Phasen um 1,5 Takte gegeneinander versetzt sind, werden den Latchstufen 158 bzw. 159 zugeführt und bei demselben Zeilenspeichertakt Φ2 eingespeichert. Da die Latchstufen 158, 159 aus D-Flip-Flops bestehen, werden die Datensignalzüge von diesen Latchstufen 158, 159 mit einer Verzögerung von 1 Takt ausgegeben (wie in Fig. (d), (e) dargestellt). Die Datensignalzüge, deren Phasen eine Verzögerung von 1 Takt haben, werden auf das Auswahlsignal SEL hin in der digitalen Busumschaltstufe 160 umgeschaltet. Genauer gesagt, werden durch Umschalten der Eingangs/Ausgangs-Verbindungsleitungen in der digitalen Busumschaltstufe 160 der an die ungeradzahligen Sourceleitungen zu legende digitale Datensignalzug und der an die geradzahligen Sourceleitungen zu legende Datensignalzug von der digitalen Busumschaltstufe 160 ausgegeben, wie unter (g), (h) von Fig. 18 dargestellt.
Dabei erscheinen die digitalen Daten für die geradzahligen Gateleitungen und diejenigen für die ungeradzahligen Gateleitungen abwechselnd in den jeweiligen Datensignalzügen. Da das Ausgangssignal von der digitalen Busumschaltstufe 160 ein um 1 Takt verzögerte Phase aufweist, wie in Fig. 18 dargestellt, ist es erforderlich, einen Einschreibvorgang für die digitalen Daten mit einer Verzögerung von 1 Takt direkt in die Speicher vorzunehmen, und es ist auch erforderlich, eine Schreibadresse für die Speicher mit einer Verzögerung von 1 Takt zu erzeugen. Demgemäß besteht dann, wenn der vorstehend angegebene Aufbau verwendet wird, der Nachteil, daß die Schaltungsgröße erhöht ist.
Demgemäß wird zum Einschreiben der Daten in die Speicher, ohne daß eine Korrektur hinsichtlich derartiger Taktverzögerungen vorzunehmen ist, der digitale Datensignalzug mit der um 1 Takt voreilenden Phase unter den von der digitalen Busumschaltstufe 160 ausgegebenen Datensignalzügen (d. h. der an die ungeradzahligen Sourceleitungen in Fig. 17 und 18 anzulegende digitale Datensignalzug) erneut in die durch das D-Flip-Flop gebildete Latchstufe 161 eingespeichert, und die Übertragung desselben wird um 1 Takt verzögert, wodurch die zeitliche Lage des an die geradzahligen Sourceleitungen zu gebenden Video-Datensignalzugs und die zeitliche Lage des an die ungeradzahligen Sourceleitungen zu gebenden Video-Datensignalzugs zur Übereinstimmung gebracht werden können. Im Ergebnis kann der Schreibvorgang für die digitalen Daten in den Speichern (für die digitalen Daten für die ungeradzahligen und die geradzahligen Sourceleitungen) gleichzeitig ausgeführt werden, und die Schreibadressen für die Speicher können durch eine Schreibadressen-Erzeugungsschaltung so erzeugt werden, daß sie den jeweiligen Speichern zugeordnet werden, was es möglich macht, die Anzahl von Komponenten zu verringern. Nachfolgend werden Dateneinschreib- und Lesevorgänge im Speicherblock 200 beschreiben.
Da die Videosignale sequentiell verarbeitet werden müssen, sind zwei Speicher für ungeradzahlige Sourceleitungen und zwei Speicher für geradzahlige Sourceleitungen vorhanden, so daß in jedem Speicher für eine Horizontalperiode ein Umschalten zwischen Lese- und Schreibvorgängen erfolgt. Die Kapazität jedes der Speicher (118 bis 121) kann dadurch abgeschätzt werden, daß die Schreib- und Leseadressen, das Umschaltbit X für die erste Hälfte/zweite Hälfte der Sourceleitung sowie das Umschaltbit Y für die ungeradzahlige Gateleitung/geradzahlige Gateleitung berücksichtigt werden. Wenn angenommen wird, daß die Anzahl von Pixeln für eine Horizontalperiode 640 ist, wie oben angegeben, und daß vier Sourcetreiber vorhanden sind, wird das Umschaltbit X für die erste Hälfte/zweite Hälfte einer Sourceleitung wie folgt erhalten:
X ≥ log&sub2; (N/4) = log&sub2; (160).
Demgemäß gilt X = 8. Andererseits hat das Umschaltbit Y für die ungeradzahlige Gateleitung/geradzahlige Gateleitung den untenangegebenen Wert, da nach dem Verarbeiten der Daten für alle Sourceleitungen (640) die anschließende Gateleitung abgerastert wird und eine Kapazität zum Abspeichern der Daten aller Sourceleitungen als Adreßbereich für jede Gateleitung erforderlich ist.
Y = X + 1 = 8 + 1 = 9.
Demgemäß beträgt die Speicherkapazität eines Speichers 1024 Wörter, was gemäß 2(Y+1) berechnet ist. Die Länge jedes dieser Wörter ist durch die Auflösungen der A/D-Umsetzer und der D/A-Umsetzer bestimmt.
Das Umschalten zwischen den Schreib- und Lesevorgängen für die Speicher 118 und 121 erfolgt für eine Horizontalperiode. Das Einschreiben und Lesen von Daten werden selektiv durch die 3-Zustände-Puffer 114 bis 117 gesteuert, die in den Vorstufen der jeweiligen Speicher vorhanden sind, wie auch durch die Datenbusmultiplexer 125 und 126, die in den Leseleitungen der Speicher 118 bis 121 vorhanden sind, um ein selektives Umschalten zwischen Schreib- und Lesevorgängen von Daten für die Speicher 118 bis 121 vorzunehmen und um Kollisionen zwischen dem Lesen und dem Schreiben von Daten zu vermeiden.
Genauer gesagt, werden bei einem Datenschreibvorgang für die Speicher 118 und 119 die 3-Zustände-Puffer 114 und 116, die in den Vorstufen der Speicher 118 und 119 enthalten sind, aktiviert, und der Video-Datensignalzug von der Datensignalzug-Umsetzschaltung 113 wird in die Speicher 118 und 119 eingeschrieben. Umgekehrt werden beim Datenlesevorgang aus den Speichern 118 und 119 die 3-Zustände-Puffer 114 und 116 in den jeweiligen Vorstufen gesperrt, so daß die aus den Speichern 118 und 119 ausgelesenen Daten nicht mit den Daten von der Datensignalzug-Umsetzschaltung 113 kollidieren.
Die in den Folgestufen der Speicher (d. h. den Folgestufen der Leseleitungen) vorhandenen Datenbusmultiplexer 125, 126 wählen immer den mit dem Speicher verbundenen Datenbus aus, während ein Auslesen aus den Speichern 118 bis 121 erfolgt, und sie verbinden den ausgewählten Datenbus mit den Polaritätsumschaltstufen 127, 128 in den anschließenden Stufen. Demgemäß wird das an die Datenbusmultiplexer 125, 126 angelegte Umschaltsteuersignal ΦW ein Steuersignal, das mit dem an die Speicher 118 bis 121 angelegten Schreib/Lese-Steuersignal RW synchronisiert ist, und die Verbindungsleitungen für den Datenbus werden für jede Horizontalperiode selektiv umgeschaltet.
Die Schreibadresse zum Spezifizieren einer Schreibposition im Speicher, wie von der Schreibadressen-Erzeugungsschaltung 123 geliefert, wird abhängig vom Ausgangszeitpunkt der Daten von der Datensignalzug-Umsetzschaltung 113 um Eins inkrementiert, wie in Fig. 19A dargestellt, während das Rücksetzen und Setzen des Umschaltbits Y für die ungeradzahlige Gateleitung/geradzahlige Gateleitung wiederholt werden. Auf ähnliche Weise wird das Umschaltbit X für die erste Hälfte/zweite Hälfte der Sourceleitung in der ersten 1/2 Horizontalperiode rückgesetzt, und in der zweiten 1/2 Horizontalperiode gesetzt. Wenn das Umschaltbit X umgeschaltet wird, wird die weniger signifikante Adresse (die Adresse ohne die Umschaltbits X und Y) rückgesetzt.
Genauer gesagt, sind die Schreibadressen in der ersten 1/2 Horizontalperiode 0, 2Y + 0, 1, 2Y + 1, . .., N/4 - 1, 2Y + N/4 - 1 und diejenigen in der zweiten 1/2 Horizontalperiode sind 2X + 0, 2X + 2Y + 0, 2X + 1, 2X + 2Y + 1 ..., 2X + N/4 - 1, 2X + 2Y + N/4 - 1. Wie vorstehend beschrieben, sind dann, wenn die Anzahl N von Pixeln für eine Horizontalperiode 640 ist, die in der ersten 1/2 Horizontalperiode erzeugten Schreibadressen 0, 512, 1, 513, ..., 159, 671, und die in der zweiten 1/2 Horizontalperiode erzeugten Schreibadressen sind 156, 768, 157, 769, ... , 415, 927, wie in Fig. 19A dargestellt. Ferner erscheinen, wie es in Fig. 19A dargestellt ist, sowohl im Videosignalzug für die ungeradzahligen Sourceleitungen als auch im Video-Datensignalzug für die geradzahligen Sourceleitungen die Videosignaldaten für die ungeradzahlige Gateleitung als das Videosignal für die geradzahlige Gateleitung abwechselnd, und die Schreibadressen für die jeweiligen Daten werden durch die Umschaltbits X und Y umngeschaltet. Infolgedessen werden, wie es in Fig. 19B dargestellt ist, die Videosignaldaten in der ersten 1/2 Horizontalperiode abwechselnd in die Bereiche A1 und B1 des Speichers eingeschrieben, und in der zweiten 1/2 Horizontalperiode werden die Videosignaldaten abwechselnd in die Bereiche A2 und B2 des Speichers eingeschrieben. In Fig. 19B ist der Bereich A ein Bereich, in dem die digitalen Videosignaldaten für die geradzahligen Gateleitungen abgespeichert sind, und der Bereich B ist ein Bereich, in dem die digitalen Videosignaldaten für die ungeradzahligen Gateleitungen abgespeichert sind. Demgemäß hat jeder der Speicher für die ungeradzahligen und die geradzahligen Sourceleitungen vier Unterteilungsbereiche, und demgemäß werden die Videosignaldaten auf eine Weise abgespeichert, bei der eine Unterteilung in insgesamt acht Bereiche besteht.
Die Adressen zum Lesen der digitalen Daten aus den Speichern 118 bis 121 werden von der Leseadressen-Erzeugungsschaltung 124 erzeugt, und sie werden über die Adreßbus-Umschaltstufe 122 an den Speicher übertragen, in dem ein Lesevorgang ausgeführt wird. Die von der Leseadressen-Erzeugungsschaltung 124 erzeugte Leseadresse wird um Eins inkrementiert, während das Umschaltbit X für die erste Hälfte/zweite Hälfte der Sourceleitung abwechselnd und wiederholt rückgesetzt und gesetzt wird, wie in Fig. 20A dargestellt. Wenn in der ersten 1/2 Horizontalperiode die ungeradzahligen Gateleitungen ausgewählt werden, wird das Umschaltbit Y für die ungeradzahlige/geradzahlige Gateleitung rückgesetzt. Wenn die geradzahlige Gateleitung in der zweiten 1/2 Horizontalperiode ausgewählt wird, wird das Umschaltbit Y für die ungeradzahlige, geradzahlige Gateleitung gesetzt. Demgemäß ist beim Lesen von Daten dann, wenn die ungeradzahligen Gateleitungen ausgewählt sind, das Umschaltbit Y rückgesetzt, und wenn die geradzahligen Gateleitungen ausgewählt sind, ist das Umschaltbit Y gesetzt.
Wenn die Farbreihenfolge der Anordnung der Farbfilter in der Flüssigkristall-Anzeigetafel B, G, R, ... ist, werden die Daten in dieser Reihenfolge in die Speicher eingespeichert. Demgemäß ist die Farbreihenfolge der durch die obenangegebenen Leseadressen ausgelesenen Videosignaldaten B(0), R(256) R(1), G(257), G(2), B(258) usw. für die ungeradzahligen Sourceleitungen, und die Farbreihenfolge der Daten, wie sie für die geradzahligen Sourceleitungen gelesen werden, ist G(0), B(256), B(1), R(257), R(2), G(258) usw., wobei die Zahlen in Klammern die Adressen repräsentieren. Demgemäß folgen dann, wenn der so gelesene digitale Video-Datensignalzug durch D/A-Umsetzung in analoge Videosignale umgesetzt wird, Signale derselben Farbe aufeinander, und es besteht keine Toleranz hinsichtlich eines Auswählens der Signale und selektiven Übertragens der Signale an die Sourcetreiber zum Betreiben der Flüssigkristall-Anzeigetafel.
Daher wird beim Lesen der Daten das Umschaltbit X für die erste Hälfte/zweite Hälfte der Sourceleitung wiederholt gesetzt und rückgesetzt, entgegengesetzt zum Fall des Einschreibens von Daten, wobei eine Inkrementierung um Eins erfolgt. Genauer gesagt, ist dann, wenn die Sourcetreiber Daten aufnehmen, die mit den Daten der zweiten Hälfte der Sourceleitung beginnen, die Farbreihenfolge der digitalen Videodaten für die ungeradzahligen Sourceleitungen R, B, G, R, B, G, während diejenige für die geradzahligen Sourceleitungen B, G, R, B, G, R ist. Diese Anordnung ist dieselbe wie die Farbanordnung der Farbfilter der Flüssigkristall- Anzeigetafel, was es ermöglicht, die Signale auf einfache Weise an die Sourcetreiber zu verteilen.
Genauer gesagt, sind die Leseadressen dann, wenn die Videosignaldaten für die ungeradzahligen Gateleitungen in der ersten 1/2 Horizontalperiode geliefert werden 2X + 0, 0, 2X + 1, 1, ..., 2X + N/4 - 1, N/4 - 1, und wenn die digitalen Videodaten für die geradzahligen Gateleitungen in der zweiten 1/2 Horizontalperiode geliefert werden, sind die Leseadressen 2Y + 2X + 0, 2Y + 0, 2Y + 2X + 1, 2Y + 1, ..., 2Y + 2X + N/4 - 2, 2Y + N/4 - 1.
In der Praxis sind, wenn speziell die obenangegebenen Werte gelten, die Leseadressen in der ersten 1/2 Horizontalperiode 256, 0, 257, 1, ..., 415, 159, und die Leseadressen in der zweiten 1/2 Horizontalperiode sind 768, 512, 769, 513, ..., 927, 671, wie in Fig. 20A dargestellt. Demgemäß werden, wie es in Fig. 20B dargestellt ist, dann, wenn geradzahlige Gateleitungen ausgewählt sind, die Daten in der Reihenfolge der Bereiche A2, A1 abwechselnd aus dem Speicher für die ungeradzahligen Sourceleitungen ausgelesen. Wenn die ungeradzahligen Gateleitungen ausgewählt sind, werden die Daten abwechselnd in der Reihenfolge der Bereiche B2, B1 ausgelesen. Dasselbe gilt für den Speicher für die geradzahligen Sourceleitungen, und die Daten werden abwechselnd in der Reihenfolge der Bereiche A2', A1' oder in der Reihenfolge der Bereiche B2', B1' ausgelesen, auf die in Fig. 20B(b) dargestellte Weise.
Demgemäß können die Leseadressen und die Schreibadressen für die Speicher gemeinsam vorliegen, also sowohl für den Speicher für die ungeradzahligen Sourceleitungen als auch für den Speicher für die geradzahligen Sourceleitungen. Demgemäß ist es nur durch Bereitstellen einer Adressenerzeugungsschaltung zum Lesen und zum Schreiben und durch Zuordnen der Adressen von der Adressenerzeugungsschaltung lediglich mittels der Adreßbus-Umschaltstufe 122 möglich, Videosignaldaten zu schreiben und zu lesen. Was die über die Datenbusmultiplexer 125, 126 gelesenen digitalen Videosignaldaten betrifft, werden deren jeweilige Bitwerte in den digitalen Polaritätsumschaltstufen 127, 128 invertiert. Ein Beispiel für einen speziellen Aufbau jeder der digitalen Polaritätsumschaltstufen 127, 128 ist in Fig. 21 dargestellt.
Gemäß Fig. 21 umfaßt die digitale Polaritätsumschaltstufe acht Ex-ODER-Gatter 162-1 bis 162-8. Der in Fig. 21 dargestellte Aufbau ist ein solcher, bei dem die digitalen Videosignaldaten acht Bits umfassen, d. h., daß die digitalen Daten für ein Pixel eine Breite van acht Bits aufweisen. Ein Polaritätsumschaltsignal PC wird von einer Steuerschaltung 141 an einen Eingang jedes der Ex-ODEP-Gatter 162-1 bis 162-8 angelegt. Normalerweise geben die Ex-ODER-Gatter ein Signal mit hohem Pegel (H) aus, wenn die Bitwerte an ihren beiden Eingängen nicht miteinander übereinstimmen, und sie geben ein Signal mit niedrigem Pegel (L) aus, wenn die Bitwerte an beiden Eingängen übereinstimmen. Demgemäß ermöglicht es jedes der Ex-ODER-Gatter 162-1 bis 162-8 dann, wenn das Polaritätsumschaltsignal PC den Pegel L hat, daß die eingegebenen digitalen Videosignaldaten durch es hindurchlaufen, und wenn das Polaritätsumschaltsignal PC den Pegel H hat, invertiert jedes der Gatter den Bitwert des ihm zugeführten digitalen Videodatenwerts und gibt den invertierten Wert aus. Der Pegel des Polaritätsumschaltsignals PC wird abhängig von der ersten 1/2 Horizontalperiode und der zweiten 1/2 Horizontalperiode umgeschaltet, wie in Fig. 22 dargestellt. Anders gesagt, ist der Zyklus des Polaritätsumschaltsignals PC eine Horizontalperiode. Demgemäß unterscheiden sich die Polaritäten der Signale um 180º abhängig von der ersten 1/2 Horizontalperiode und der zweiten 1/2 Horizontalperiode. Demgemäß können die Signalpolaritäten für die ungeradzahligen Gateleitungen und die geradzahligen Gateleitungen umgekehrt werden, und es kann eine Signalumschaltung im Hochgeschwindigkeit-Zeilenfolgesystem erzielt werden. Das Signal, das durch die Polaritätsumschaltstufen 127, 128 gelaufen ist, ist ein Signalzug digitaler Videodaten. Um den Signalzug digitaler Videodaten den jeweiligen D/A-Umsetzern 135 bis 140, die entsprechend den Farben R, G, B vorhanden sind, zuzuführen, ist der digitale Datensignalzug an die durch D-Flip-Flops gebildeten Latchstufen 129 bis 134 übertragen, wo er mit verschiedenen zeitlichen Lagen eingespeichert wird und in drei parallele Signalzüge digitaler Videosignaldaten entsprechend den jeweiligen Farben R, G, B umgesetzt wird. Da der Betrieb im Pfad zum Erstellen des an die ungeradzahligen Sourceleitungen zu übertragenden Videosignals und derjenige im Pfad zum Erzeugen des an die geradzahligen Sourceleitungen zu übertragenden Videosignale miteinander übereinstimmen, wird im folgenden unter Bezugnahme auf die Fig. 23 und 24 nur der Betrieb für einen Pfad beschrieben.
Die Fig. 23 zeigt eine durch ein D-Flip-Flop gebildete Latchstufe 163 zum Einspeichern des Signals B, eine durch ein D-Flip-Flop gebildete Latchstufe 164 zum Einspeichern des Signals R und eine durch ein D-Flip-Flop gebildete Latchstufe 165 zum Einspeichern des Signals G. Die Latchstufen 163 bis 165 beinhalten jeweils A/D-Umsetzer 166 bis 168, um deren Ausgangssignale in analoge Signale umzusetzen. Die Latchstufe 163 führt auf ein Latchsteuersignal LB hin einen Einspeicherungsvorgang aus, die Latchstufe 164 führt auf ein Latchsteuersignal LR hin einen Einspeicherungsvorgang aus, und die Latchstufe 165 führt auf ein Latchsteuersignal LG hin einen Einspeicherungsvorgang aus. Diese Steuersignale LB, LR, LG bilden Taktsignale mit drei verschiedenen Phasen, die einander nicht überlappen, und der Zyklus jeder der Taktsignale LB, LR, LG ist ein solcher der dreimal länger ist als derjenige des Zeilenspeichertakts Φ2. Zunächst sei angenommen, daß der von der Datenpolaritätsumschaltstufe ausgegebene zusammengesetzte Datensignalzug mit der Reihenfolge R, B, G, R ... vorliegt, wie in Fig. 24(b) dargestellt.
In diesem Fall führt die Latchstufe 164 einen Einspeicherungsvorgang auf das Steuersignal LR hin aus, und anschließend führen die Latchstufen 165 und 163 in dieser Reihenfolge Einspeicherungsvorgänge aus. Da jede der Latchstufen 163 bis 165 einen Latchvorgang für drei Zeilenspeichertakte Φ2 ausführt, ist die Datenaufrechterhaltungsperiode jeder der Latchstufen 163 bis 165 eine Periode von drei Zeilenspeichertakten Φ2. Die Ausgangssignale der jeweiligen D/A-Umsetzer 135 bis 140 (166 bis 168) werden an die zugehörigen Sourcetreiber 143 bis 146 übertragen. Unter den in Fig. 11 dargestellten Sourcetreibern 143 bis 146 arbeiten die Sourcetreiber 143 und 145, die mit den Sourceleitungen der ersten Hälfte verbunden sind, auf denselben Takt, und die Sourcetreiber 144 und 146, die mit den Sourceleitungen der zweiten Hälfte verbunden sind, arbeiten mit demselben Takt. Demgemäß nehmen, was die ungeradzahligen Sourceleitungen betrifft, die Sourcetreiber für die zweite Hälfte und die Sourcetreiber für die erste Hälfte Daten abwechselnd auf, und auf ähnliche Weise nehmen die mit den geradzahligen Sourceleitungen verbundenen Sourcetreiber 145 und 146 Daten abwechselnd auf.
Die von den jeweiligen D/A-Umsetzern 135 bis 140 auf die Taktsignale Φ4, zum Betreiben der Sourcetreiber 143 bis 146 ausgegebenen Daten werden in den Abtast-Halte-Schaltungen 151 der entsprechenden Sourcetreiber abgetastet und gehalten. Dabei weist, wie es in Fig. 24(j), (k) dargestellt ist, jeder der Zyklen der Takte Φ4, für die Sourcetreiber einen Wert auf, der um das Doppelte länger als derjenige des Zeilenspeichertakts 42 ist, und jeder der Sourcetreiber kann mit derselben Betriebsgeschwindigkeit wie im Doppelgeschwindigkeit-Zeilenfolgesystem oder im System mit Zeilensprung arbeiten. Genauer gesagt, arbeitet, gemäß den Fig. 13 und 24, in den mit den ungeradzahligen Sourceleitungen verbundenen Sourcetreibern zunächst der Sourcetreiber zum Ansteuern der Sourceleitungen der zweiten Hälfte, und er tastet das Signal R ab (R321), und dann arbeitet der Sourcetreiber zum Ansteuern der Sourceleitungen der ersten Hälfte, und er tastet das Signal B ab (B1). Anschließend werden die Signale G323, R3, B325, G5 aufeinanderfolgend abgetastet. Dieser Abtastvorgang wird dadurch ausgeführt, daß die in den jeweiligen Sourcetreibern enthaltenen Analogschalter 150 (150-1 bis 150-m) der Reihe nach eingeschaltet werden. Demgemäß werden selbst dann, wenn die Ausgangssignale der D/A-Umsetzer 166 bis 168 (135 bis 140) gleichzeitig geliefert werden, die drei Signalleitungen parallel angeordnet, und sie werden sequentiell mit den Analogschaltern verbunden, weswegen nur dasjenige Videosignal in der analogen Abtast-Halte-Schaltung 151 abgetastet wird, das einem der drei Ausgangssignale entspricht. Die analoge Abtast-Halte-Schaltung 151 überträgt die Daten nach Abschluß aller Abtast-Halte-Vorgänge für die ihr in Verbindung mit einer Gateleitung zugeführten Signale an die entsprechende Sourceleitung. Demgemäß wird es mög-Lich, eine Flüssigkristall-Anzeigetafel gemäß dem Hochgeschwindigkeit-Zeilenfolgesystem dadurch zu betreiben, daß die jeweiligen Sourcetreiber mit derselben Geschwindigkeit wie beim herkömmlichen Doppelgeschwindigkeit-Zeilenfolgesystem und beim System mit Zeilensprung betrieben werden. Hinsichtlich der Art der Unterteilung der Bereiche der Anzeigetafel und der Anzahl der Sourcetreiber besteht keine Beschränkung auf das, was bei den obigen Ausführungsbeispielen beschrieben ist.
Demgemäß kann eine Flüssigkristall-Anzeigetafel gemäß der Erfindung mit nur einer Zeilenspeicherschaltung für drei Farben betrieben werden, und demgemäß ist es möglich, eine billige Flüssigkristall-Treibervorrichtung mit vereinfachter Struktur mit geringem Energieverbrauch bereitzustellen.
Außerdem wird mindestens ein Paar Speicher in solcher Weise verwendet, daß Videodaten in einen der Speicher eingeschrieben werden und aus dem anderen Speicher gelesen werden, und die gelesenen Videodaten werden abwechselnd an Sourcetreiber zum Betreiben einer ersten Hälfte der Flüssigkristall-Anzeigetafel und an Sourcetreiber zum Betreiben der zweiten Hälfte derselben übertragen. Demgemäß ist es möglich, eine Flüssigkristall-Treibervorrichtung mit hervorragender Linearität zu erhalten, die eine Flüssigkristall-Anzeigetafel mit hoher Geschwindigkeit auf entsprechende Weise selbst dann betreibt, wenn sie mit Takten niedriger Frequenz arbeitet.
Außerdem ist der Speicherbereich gemäß der Erfindung in Bereiche für geradzahlige Gateleitungen, ungeradzahlige Gateleitungen, ungeradzahlige Sourceleitungen, geradzahlige Sourceleitungen, Sourceleitungen der ersten Hälfte und Sourceleitungen der zweiten Hälfte unterteilt, und in ein Datensignal umgesetzte Farbvideodaten werden in jeden der Bereiche eingespeichert und aufeinanderfolgend gelesen, was gemäß einer vorgegebenen Reihenfolge erfolgt. Demgemäß kann eine Flüssigkristall-Anzeigetafel gemäß dem Hochgeschwindigkeit-Zeilenfolgesystem betrieben werden, während die Sourcetreiber zum Betreiben der Flüssigkristall-Anzeigetafel mit derselben Geschwindigkeit wie beim herkömmlichen Doppelgeschwindigkeit-Zeilensystem oder beim herkömmlichen System mit Zeilensprung betrieben werden. Demgemäß ist es möglich, die Horizontalauflösung und das Ansprechverhalten für bewegte Bilder zu verbessern und das Auftreten von Flackern zu unterdrücken, und diese Flüssigkristall-Anzeigetafel mit hoher Bildqualität für einen großen Schirm kann mit verringerter Anzahl von Komponenten betrieben werden.
Obwohl die Erfindung im einzelnen beschrieben und veranschaulicht wurde, ist deutlich zu beachten, daß dies nur zur Veranschaulichung und beispielhaft erfolgte und nicht zur Begrenzung heranzuziehen ist, da der Schutzbereich der Erfindung nur durch die Begriffe der beigefügten Ansprüche begrenzt ist.

Claims

1. Verfahren zum Betreiben einer Anzeigevorrichtung (32; 147) mit einer Matrix von Farbpixeln (148), die so angeordnet sind, daß sie über jeweilige Treiberleitungen (S) angesteuert werden, wobei die Treiberleitungen in eine erste und eine zweite Gruppe von Treiberleitungen unterteilt sind, dadurch gekennzeichnet, daß parallele Signale (VB, VR, VG), die jeweilige Farbkomponenten eines anzuzeigenden Bilds repräsentieren, in serielle Daten umgesetzt werden, die Daten in einen Speicher (43, 44; 118, 119, 120, 121) eingespeichert werden, die Daten der Reihe nach aus dem Speicher ausgelesen werden und die aufeinanderfolgend gelesenen Daten abwechselnd an die erste und zweite Treiberleitungsgruppe gegeben werden.

2. Verfahren nach Anspruch 1, bei dem die Treiberleitungen mehrere Sourceleitungen, von denen jede mit Farbpixeln einer Spalte verbunden ist, aufweist und die Anzeigevorrichtung (32) über mehrere Gateleitungen verfügt, von denen jede mit den Farbpixeln einer Zeile verbunden ist, wobei ein erster (33) und ein zweiter (35) Sourcetreiber zum Ansteuern einer ersten Hälfte bzw. einer zweiten Hälfte ungeradzahliger Sourceleitungen sowie ein dritter (34) und vierter (36) Sourcetreiber zum Ansteuern einer ersten bzw. zweiten Hälfte geradzahliger Sourceleitungen am Umfang der Anzeigetafel (32) vorhanden sind, wobei der Schritt des Umsetzens paralleler Signale in serielle Daten folgendes umfaßt

- Erzeugen eines ersten digitalen Datensignalzugs für die ungeradzahligen Sourceleitungen sowie eines zweiten digitalen Datensignalzugs (Fig. 7(1)) für die geradzahligen Sourceleitungen, wenn zunächst diese parallelen Farbsignale (VB, VR, VG) empfangen werden, die drei analoge Farbsignale umfassen, wobei der erste digitale Datensignalzug digitale Farbsignale für die drei Farben umfaßt, die in der Farbreihenfolge der ungeradzahligen Sourceleitungen angeordnet sind, und der zweite digitale Datensignalzug digitale Farbsignale der drei Farben umfaßt, die in der Farbreihenfolge der geradzahligen Sourceleitungen angeordnet sind;

- wobei der Einspeicherschritt folgendes umfaßt,

- Einschreiben des ersten und des zweiten digitalen Datensignalzugs in ein erstes bzw. zweites Speicherelement des Speichers (43, 44) abhängig von einer Adressenreihenfolge,

- wobei das erste und das zweite Speicherelement jeweils zu einem Adressenbereich einer ersten Hälfte bzw. einem Adressenbereich einer zweiten Hälfte gehören;

- wobei zum Leseschritt das abwechselnde Lesen des Bereichs der ersten Hälfte und des Bereichs der zweiten Hälfte aus jeweils den ersten und zweiten Speicherelementen und das Erzeugen eines dritten digitalen Datensignalzugs und eines vierten digitalen Datensignalzugs umfaßt;

- und der Anlegeschritt das Umsetzen des dritten und vierten digitalen Datensignalzugs in zweite und dritte analoge Farbsignale (VB, VR, VG) der drei Farben auf parallele Weise, das Übertragen der zweiten analogen Farbsignale an den ersten und zweiten Sourcetreiber und das Übertragen der dritten analogen Farbsignale an den dritten und vierten Sourcetreiber umfaßt; und

- der erste und der zweite Sourcetreiber abwechselnd aktiviert werden, und der dritte und der vierte Sourcetreiber abwechselnd aktiviert werden, um dadurch das zweite Analogsignal im ersten und zweiten Sourcetreiber und das dritte analoge Farbsignal im dritten und vierten Sourcetreiber zu halten.

3. Verfahren nach Anspruch 1, bei dem die Farbpixel (148) mit einer Dreiecksanordnung angeordnet sind, die Anzeigevorrichtung (147) mehrere Gateleitungen (g) beinhaltet, von denen jede mit den Pixeln einer Zeile verbunden ist und die Treiberleitungen mehrere Sourceleitungen (S) zum Übertragen von Signalen an die mehreren Pixel umfaßt, wobei die Anzeigevorrichtung an ihrem Umfang einen ersten Sourcetreiber (143) zum Ansteuern der Sourceleitungen einer ersten Hälfte der ungeradzahligen Sourceleitungen, einen zweiten Sourcetreiber (144) zum Ansteuern der Sourceleitungen einer zweiten Hälfte der ungeradzahligen Sourceleitungen, einen dritten Sourcetreiber (145) zum Ansteuern der Sourceleitungen einer zweiten Hälfte der geradzahligen Sourceleitungen sowie einen vierten Sourcetreiber (146) zum Ansteuern der Sourceleitungen einer zweiten Hälfte der geradzahligen Sourceleitungen beinhaltet, wobei die Pixel derselben Farbe mit einer Sourceleitung verbunden sind, und wobei der Umsetzungsschritt folgendes umfaßt:

- Umsetzen der ersten parallelen Farbsignale, die drei analoge Farbsignale (VB, VR, VG) umfassen, zum Erstellen eines ersten digitalen Datensignalzugs (Fig. 18(b)) von Farbsignalen, die an die Pixel einer ersten Gateleitung zu übertragen sind, und eines zweiten digitalen Datensignalzugs (Fig. 18(c)) von Farbsignalen, die an die Pixel einer zweiten Gateleitung zu übertragen sind, die mit der ersten Gateleitung ein Paar bildet, wobei der erste digitale Datensignalzug und der zweite digitale Datensignalzug verschiedene Phasen entsprechend 1,5 Pixeln aufweisen und wobei der erste und der zweite digitale Datensignalzug digitale Farbsignale der drei Farben umfassen, die in derselben Reihenfolge angeordnet sind, wie es der Farbreihenfolge der Pixel entlang einer Gateleitung entspricht; und

- die Differenz der Phasen zwischen dem ersten und dem zweiten digitalen Datensignalzug so korrigiert wird, daß die Differenz einem Pixel entspricht;

- wobei ein dritter digitaler Datensignalzug (Fig. 18(g)), der an die ungeradzahligen Sourceleitungen zu übertragen ist, erzeugt wird, und ein vierter digitaler Datensignalzug (Fig. 18(h)) von Farbsignalen, die an die geradzahligen Sourceleitungen unter den ersten und zweiten digitalen Datensignalzügen mit den korrigieren Phasen erzeugt werden, wobei der dritte und vierte digitale Datensignalzug solche Datensignalzüge umfassen, in denen die Daten für die erste Gateleitung und die Daten für die zweite Gateleitung abwechselnd angeordnet sind, wobei der dritte digitale Datensignalzug einen digitalen Farbsignalzug umfaßt, der mit einer Reihenfolge angeordnet ist, die der Farbreihenfolge der ungeradzahligen Sourceleitungen folgt, und der vierte digitale Datensignalzug einen digitalen Farbsignalzug umfaßt, der in einer Reihenfolge angeordnet ist, die der Farbreihenfolge der geradzahligen Sourceleitungen folgt; und

- wobei die Phase des dritten digitalen Datensignalzugs und diejenige des vierten digitalen Signalszugs miteinander übereinfallen; wobei der Einspeicherungsschritt folgendes umfaßt:

- Einschreiben des dritten digitalen Datensignalzugs in ein erstes Speicherelement (118, 120) und des vierten digitalen Datensignalzugs in ein zweites Speicherelement (119, 121) des Speichers, wobei das erste und das zweite Speicherelement einen ersten (A&sub1;), einen zweiten (A&sub2;), einen dritten (A&sub3;) und einen vierten (A&sub4;) Speicherbereich gemäß einer Adressenreihenfolge aufweisen, wobei der Einschreibschritt die Schritte des Einschreibens der zugeführten digitalen Daten auf abwechselnde Weise in den ersten und dritten Speicherbereich des ersten und zweiten Speicherelements in einer ersten Halbperiode einer Horizontalabrasterperiode (Fig. 19(a)) und das Einschreiben der zugeführten Daten auf abwechselnde Weise in den zweiten und vierten Speicherbereich in der zweiten Halbperiode der einen Horizontalabrasterperiode (Fig. 19B(b)) umfaßt;

- wobei der Leseschritt das Lesen der Daten aus dem ersten Speicherelement zum Erzeugen eines fünften digitalen Datenzugs (Fig. 20A(c)) und gleichzeitiges Lesen der Daten aus dem zweiten Speicherelement zum Erzeugen eines sechsten digitalen Datensignalzugs (Fig. 20A(d)) umfaßt, wobei der Leseschritt die Schritte des Lesens der Daten auf abwechselnde Weise aus dem ersten und zweiten Speicherbereich des ersten und zweiten Speicherelements in der ersten Halbperiode der einen Horizontalabrasterperiode (Fig. 20B(a)) und des Lesens der Daten auf abwechselnde Weise aus dem dritten und vierten Speicherbereich derselben in der zweite Halbperiode der einen horizontalen Abrasterperiode (Fig. 20B(b)) umfaßt, wobei der fünfte digitale Datensignalzug einen digitalen Farbsignalzug der drei Farben umfaßt, die in einer Peihenfolge angeordnet sind, die der Farbreihenfolge der ungeradzahligen Sourceleitungen folgen, und der sechste digitale Datensignalzug einen digitalen Farbsignalzug der drei Farben beinhaltet, die mit einer Reihenfolge angeordnet sind, die der Farbreihenfolge der geradzahligen Sourceleitungen folgt; und der Anlegeschritt folgendes umfaßt:

- Erstellen eines zweiten analogen Farbsignals mit drei Farbsignalen (VB, VR, VG) in paralleler Weise aus dem sechsten digitalen Datensignalzug und Übertragen desselben an den dritten und vierten Sourcetreiber, wobei der Schritt zum Erstellen des zweiten analogen Farbsignals einen Schritt des sukzessiven und perioden Aktivierens dreier Latcheinrichtungen (163, 164, 165) beinhaltet, die parallel angeordnet sind, um gleichzeitig den fünften digitalen Datensignalzug aufzunehmen, und wobei der Schritt zum Erstellen des dritten analogen Farbsignals einen Schritt des sukzessiven periodischen Aktivierens weiterer drei parallel angeordneter Latcheinrichtungen (163, 164, 165) umfaßt, um den sechsten digitalen Datensignalzug gleichzeitig aufzunehmen; und

- der erste und der zweite Sourcetreiber abwechselnd aktiviert werden, um das zweite analoge Farbsignal aufrechtzuerhalten, und der dritte und der vierte Sourcetreiber abwechselnd aktiviert werden, um das dritte analoge Farbsignal aufrechtzuerhalten, wobei zwei benachbarte Gateleitungen innerhalb einer Horizontalabrasterperiode aktiviert werden.

4. Verfahren nach Anspruch 3, ferner mit dem Schritt des Invertierens der Polaritäten des ersten und sechsten digitalen Datensignalzugs (Fig. 20A(c), (d)) in solcher Weise, daß die Polaritäten der Daten in der ersten Halbperiode und der zweiten Halbperiode der einen horizontalen Abrasterperiode in umgekehrter Beziehung stehen (Fig. 22).

5. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Anzeigevorrichtung (32; 147) eine Flüssigkristall- Farbanzeigevorrichtung ist.

6. Vorrichtung zum Betreiben einer Anzeigevorrichtung (32; 147) mit einer Matrix von Farbpixeln (148), die so angeordnet sind, daß sie durch jeweilige Treiberleitungen (S) angesteuert werden, wobei die Treiberleitungen in eine erste und eine zweite Treiberleitungsgruppe unterteilt sind, gekennzeichnet durch:

- eine Einrichtung (39, 40; 101 bis 116, 107 bis 112, 113) zum Umsetzen paralleler Signale (VB, VR, VG) , die jeweilige Farbkomponenten eines anzuzeigenden Bilds repräsentieren, in serielle Daten;

- eine Einrichtung (43, 44, 49, 50; 118 bis 121, 122, 123) zum Einspeichern der seriellen Daten;

- eine Einrichtung (45, 49, 51, 52; 122; 124, 125, 126) zum Lesen der Daten der Reihe nach aus der Speichereinrichtung; und

- eine Einrichtung (46, 47, 33 bis 36, 129 bis 134, 135 bis 140, 143 bis 146) zum abwechselnden Zuführen der gelesenen Daten an die erste und die zweite Treiberleitungsgruppe.

7. Vorrichtung nach Anspruch 6, bei der die Farbpixel in der Matrix von Zeilen und Spalten gemäß einer vorgegebenen Farbreihenfolge angeordnet sind und die Treiberleitungen mehrere Sourceleitungen umfassen, von denen jede mit einer Spalte von Farbpixeln derselben Farbe verbunden ist, wobei die mehreren Sourceleitungen in mindestens eine erste und eine zweite Gruppe unterteilt sind, wobei die erste und die zweite Gruppe jeweils in eine erste und eine zweite Untergruppe weiter unterteilt ist, wobei die Einrichtung zum Anlegen des Lesesignals an die Treiberleitungen folgendes umfaßt:

- eine Einrichtung zum Übertragen eines Signals an jede der mehreren Sourceleitungen, wobei die Signalübertragungseinrichtung eine erste Sourcetreibereinrichtung (33, 35) und eine zweite Sourcetreibereinrichtung (34, 36) umfaßt, die so vorhanden sind, daß sie der ersten bzw. zweiten Gruppe von Sourceleitungen entsprechen, und wobei die erste und die zweite Sourcetreibereinrichtung jeweils einen ersten Treiber (33, 34) entsprechend der ersten Untergruppe sowie einen zweiten Treiber (35, 36) entsprechend der zweiten Untergruppe beinhalten, wobei der erste Treiber und der zweite Treiber abwechselnd aktiviert werden, um ein ihnen jeweils zugeführtes Farbsignal einzuspeichern;

- wobei die Vorrichtung eine erste Signalzuführeinrichtung (37) und eine zweite Signalzuführeinrichtung (38) zum Zuführen von Farbsignalen zu den entsprechenden Sourcetreibereinrichtungen aufweist;

- wobei die erste und die zweite Signalzuführeinrichtung jeweils folgendes beinhaltet

- zunächst die Umsetzeinrichtung (39b, 39r, 39g, 40b, 40r, 40g, 41, 42) zum Empfangen der parallelen Farbsignale, die Analogsignale sind, und zum Umsetzen derselben in einen digitalen Datensignalzug mit einer Farbreihenfolge, die der Farbreihenfolge entspricht, wie sie durch die Sourceleitungen der entsprechenden Gruppe festgelegt ist;

- die Speichereinrichtung (43, 44, 49, 50) zum aufeinanderfolgenden Einspeichern des Ausgangssignals der Umsetzeinrichtung gemäß einer Adresse, wobei die Speichereinrichtung einen ersten Bereich zum Einspeichern von an die erste Untergruppe zu übertragenden Daten sowie einen zweiten Speicherbereich zum Einspeichern von an die zweite Untergruppe zu übertragenden Daten beinhaltet;

- die Einrichtung (49, 51) zum aufeinanderfolgenden Lesen der abgespeicherten Daten aus der Speichereinrichtung, wobei die Leseeinrichtung eine Leseeinrichtung für abwechselndes Lesen beinhaltet, um die Daten abwechselnd aus dem ersten Bereich und dem zweiten Bereich auszulesen; und

- eine Analogumsetzeinrichtung (46b, 46r, 46g, 47b, 47r, 479, l1b, l1r, l19) zum Umsetzen eines von der Leseeinrichtung gelesenen Datensignalzugs in analoge Signale und zum Übertragen derselben an die zugehörige Sourcetreibereinrichtung, wobei diese Analogumsetzeinrichtung eine zweite Umsetzeinrichtung (46b, 46r, 46g, 47b, 47r, 47g, l1b, l1r, l1g) zum Umsetzen des gelesenen Datensignalzugs in parallele, analoge Farbsignale und zum Ausgeben derselben beinhaltet.

8. Vorrichtung nach Anspruch 7, bei der die mehreren Sourceleitungen ungeradzahlige Sourceleitungen, die die erste Gruppe bilden, und geradzahlige Sourceleitungen, die die zweite Gruppe bilden, umfassen und sie Sourceleitungen einer ersten Hälfte, die jede der ersten Untergruppen bilden, und Sourceleitungen einer zweiten Hälfte, die jede der zweiten Untergruppen bilden, umfassen,

- wobei die Leseeinrichtung für abwechselndes Leseneine Einrichtung (51, 49) zum abwechselnden Lesen von Datenaus dem zweiten Bereich und dem ersten Bereich der Speichereinrichtung beinhaltet.

9. Vorrichtung nach einem der Ansprüche 7 oder 8, bei der die Speichereinrichtung mindestens einen ersten (43) und einen zweiten (44) Speicher umfaßt, von denen jeder eine Kapazität aufweist, die dazu ausreicht, die an eine Pixelzeile zu übertragenden Daten einzuspeichern, wobei die Vorrichtung ferner folgendes aufweist,

- eine Einrichtung (45, 52) zum Steuern des Betriebs der Speichereinrichtung zum Aus lesen von Daten aus dem ersten oder zweiten Speicher, während Daten in den anderen Speicher eingeschrieben werden.

10. Vorrichtung nach einem der Ansprüche 7 bis 9, bei der die erste Umsetzeinrichtung folgendes beinhaltet:

- mehrere A/D-Umsetzeinrichtungen (39b, 39r, 39g) entsprechend den mehreren Arten analoger Farbsignale, wie sie jeweils parallel geliefert werden, um die entsprechenden analogen Farbsignale in digitale Signale umzusetzen;

- mehrere Puffereinrichtungen (40b, 40r, 40g) zum Aufnehmen der Ausgangssignale der entsprechenden A/D-Umsetzeinrichtungen mit vorgegebener zeitlicher Lage, und zum Ausgeben derselben, wobei die mehreren Puffereinrichtungen sequentiell und periodisch abhängig von einer Reihenfolge aktiviert werden, die der Farbreihenfolge der Sourceleitungen der entsprechenden Gruppen folgen; und

- eine Einrichtung (41, 42) zum Empfangen der Ausgangssignale der mehreren Puffereinrichtungen, zum Umsetzen derselben in einen digitalen Datensignalzug und zum Liefern des Datensignalzugs an die Speichereinrichtung.

11. Vorrichtung nach einem der Ansprüche 7 bis 10, bei der die zweite Speichereinrichtung folgendes beinhaltet

- mehrere Latcheinrichtungen (46b, 46r, 46g), die parallel vorhanden sind, um die von der Leseeinrichtung gelesenen digitalen Daten mit verschiedenen zeitlichen Lagen einzuspeichern, wobei die mehreren Latcheinrichtungen Einrichtungen zum Ausgeben der mehreren Arten von Farbsignalen auf parallele Weise sind, und sie sukzessiv und periodisch gemäß der Reihenfolge der Aufnahme der Farbsignale durch die zugehörige Sourcetreibereinrichtung aktiviert werden, um die zugeführten Daten einzuspeichern und auszugeben;

- D/A-Umsetzeinrichtungen (47b, 47r, 479) zum Umsetzen der Ausgangssignale der entsprechenden Latcheinrichtung in Analogsignale; und

- Einrichtungen (l1b, l1r, 119) zum Übertragen der Ausgangssignale der zugehörigen D/A-Umsetzereinrichtung auf parallele Weise an eine zugeordnete Sourcetreibereinrichtung.

12. Vorrichtung nach Anspruch 6, bei der die Farbpixel gemäß einer vorgegebenen Farbreihenfolge anordnet sind und die Treiberleitungen mehrere Sourceleitungen (S) zum Übertragen von Signalpotentialen an die mehreren Pixel umfassen, wobei die Vorrichtung folgendes beinhaltet: mehrere Gateleitungen (g), die in einer die mehreren Sourceleitungen schneidenden Richtung vorhanden sind, zum Übertragen eines Signals, das eine Zeile der mehreren Pixel aktiviert, wobei an eine Sourceleitung Pixel derselben Farbe angeschlossen sind und wobei den mehreren Sourceleitungen Zahlen zugeordnet sind, die fortlaufend ansteigen, so daß die mehreren Sourceleitungen in eine Gruppe ungeradzahliger Sourceleitungen, eine Gruppe geradzahliger Sourceleitungen, eine Gruppe von Sourceleitungen einer ersten Hälfte und eine Gruppe von Sourceleitungen einer zweiten Hälfte unterteilt sind, wobei die Einrichtung zum Anlegen von Lesedaten an die Treiberleitungen, folgendes umfaßt:

- eine erste und eine zweite Sourcetreibereinrichtung (143, 144, 145, 146) entsprechend der Gruppe ungeradzahliger Sourceleitungen bzw. der Gruppe geradzahliger Sourceleitungen, wobei die erste und die zweite Sourcetreibereinrichtung jeweils einen ersten Sourcetreiber (143, 145) zum Übertragen eines Signals an die Sourceleitungen der ersten Hälfte sowie einen zweiten Sourcetreiber (144, 146) zum Übertragen eines Signals an die Sourceleitungen der zweiten Hälfte beinhaltet, die abwechselnd aktiviert werden, und wobei die erste und die zweite Sourcetreibereinrichtung jeweils eine Einrichtung (149, 150, 151) zum Zwischenspeichern von ihnen zugeführten Signalen mit einer Reihenfolge, die der Reihenfolge der Farbanordnung der entsprechenden Sourceleitungsgruppen entspricht, und zum Übertragen der eingespeicherten Signale an die Sourceleitungen der entsprechenden Gruppen mit vorgegebener zeitlicher Lage umfaßt, wobei die Umsetzeinrichtung folgendes beinhaltet

- eine Einrichtung (101, 102, 103, 104, 105, 106, 107, 108, 109, 110, 111, 112, 113) zum Empfangen eines analogen Videosignals, das einer Zeile der mehreren Pixel entspricht, und zum Erzeugen eines digitalen Datensignalzugs, der in den Pixeln darzustellen ist, die mit der ersten Zeile und einer zweiten Zeile, die mit der ersten Zeile ein Paar bildet, verbunden sind, wobei die Erzeugung ausgehend von dem für eine Zeile empfangenen Videosignal erfolgt, das die parallelen Videosignale (VB, VR, VG) der drei Farben beinhaltet, wobei die Speicherungeinrichtung folgendes umfaßt

- eine Einrichtung (114, 115, 116, 117, 118, 120, 121, 123, 141) zum Empfangen des Ausgangssignals der Erzeugung, die den Datensignalzug erzeugt, und zum Abspeichern der empfangenen Videosignaldaten durch Unterteilen derselben in Gruppen von Signaldaten, die an die erste Zeile, die zweite Zeile, die Gruppe ungeradzahliger Sourceleitungen, die Gruppe geradzahliger Sourceleitungen, die Gruppe von Sourceleitungen der ersten Hälfte und die Gruppe der Sourceleitungen der zweiten Hälfte zu übertragen sind;

- wobei die Leseeinrichtung eine Einrichtung (124, 141) zum seriellen Lesen der an die Pixel der ersten Zeile unter den in der Speichereinrichtung abgespeicherten Daten mit vorgegebener Reihenfolge, mit anschließendem seriellem Lesen der an die Pixel der zweiten Zeile mit der vorgegebenen Reihenfolge zu übertragenden Daten aufweist; und

- die Vorrichtung ferner eine Einrichtung (129, 130, 131, 132, 133, 134, 135, 136, 137, 138, 139, 140) zum Zwischenspeichern des von der Leseeinrichtung gelieferten Datensignalzugs mit vorgegebener zeitlicher Lage, zum Umsetzen derselben in parallele, analoge Farbsignale und zum Übertragen dieser Farbsignale an die erste und die zweite Sourcetreibereinrichtung aufweist, wobei die Übertragungseinrichtung eine erste Latchumsetzeinrichtung zum Zwischenspeichern der an die ungeradzahligen Sourceleitungen zu übertragenden Daten innerhalb des gelesenen Datensignalzugs und zum Umsetzen derselben sowie eine zweite Latchumsetzeinrichtung zum Zwischenspeichern der an die geradzahligen Sourceleitungen zu übertragenden Daten und zum Umsetzen derselben beinhaltet.

13. Vorrichtung nach Anspruch 12, bei der die Anzeigevorrichtung Farbfilter mit Dreiecksanordnung umfaßt, wobei die Pixel der jeweilig benachbarten Gateleitungen um 1,5 Pixel versetzt sind, wobei die Einrichtung zum Erzeugen des digitalen Datensignalzugs folgendes aufweist:

- eine erste Erzeugungseinrichtung (101, 102, 103, 107, 108, 109) zum Empfangen der drei verschiedenen Farbsignale auf parallele Weise und zum Erzeugen der an die Pixel der ersten Gateleitung in Form des digitalen Signalzugs zu übertragenden Farbsignale, wobei diese erste Erzeugungseinrichtung eine Einrichtung (107, 108, 109) zum Erzeugen serieller digitaler Daten, die den drei verschiedenen Farbsignalen entsprechen, mit einer Reihenfolge, die der Farbreihenfolge der an die erste Gateleitung angeschlossenen Pixel entsprechen, beinhaltet, und

- eine zweite Erzeugungseinrichtung (104, 105, 106, 110, 111, 112) beinhaltet, die mit einer zeitlichen Lage komplementär zur Aktivierung der ersten Erzeugungseinrichtung aktiviert wird, um einen digitalen Datensignalzug zu erzeugen, der eine Anordnung der drei Farbsignale mit derselben Reihenfolge hat, wie es die Farbreihenfolge der an die zweite Gateleitung angeschlossenen Pixel entspricht.

14. Vorrichtung nach Anspruch 13, bei der die Einrichtung zum Erzeugen des digitalen Datensignalzugs ferner folgendes aufweist:

- eine erste Datensignalzug-Umsetzeinrichtung (158, 160, 161) zum Empfangen der Ausgangssignale der ersten und der zweiten Erzeugungseinrichtung und zum Erzeugen eines ersten Datensignalzugs, der aus digitalen Daten besteht, wie sie an die ungeradzahligen Sourceleitungen zu übertragen sind, und eine zweite Datensignalzug-Umsetzeinrichtung (159, 160) zum Erzeugen eines zweiten Datensignalzugs aus digitalen Daten, wie sie an die geradzahligen Sourceleitungen zu übertragen sind;

- wobei der erste und der zweite Datensignalzug jeweils einen Datensignalzug beinhaltet, in dem die an die Pixel der ersten Gateleitung zu übertragenden Daten und die an die Pixel der zweiten Gateleitung zu übertragenden Daten abwechselnd angeordnet sind.

15. Vorrichtung nach einem der Ansprüche 13 oder 14, bei der die erste Erzeugungseinrichtung folgendes aufweist:

- eine erste, zweite und dritte A/D-Umsetzeinrichtung (101, 102, 103; 152, 153, 154), die entsprechend den parallelen, analogen Farbsignalen für die drei Farben vorhanden sind, um die entsprechenden Farbsignale auf Taktsignale hin in digitale Signale umzusetzen;

- eine erste bis dritte Puffereinrichtung (107, 108, 109), jeweils entsprechend der ersten bis dritten A/D-Umsetzeinrichtung, um die Ausgangssignale der zugeordneten A/D-Umsetzeinrichtung selektiv hindurchzulassen, wobei die erste bis dritte Puffereinrichtung sukzessive und periodisch aktiviert werden, um dadurch einen digitalen Datensignalzug zu erzeugen, der mit einer Reihenfolge angeordnet ist, die der Farbreihenfolge der Pixel dieser ersten Zeile folgt;

- eine vierte, fünfte und sechste A/D-Umsetzeinrichtung (104, 105, 106), die jeweils den parallelen, analogen Farbsignalen der drei Farben entsprechen, um die entsprechenden Farbsignale auf invertierte Signale der Taktsignale hin in digitale Signale umzusetzen; und

- eine vierte, fünfte und sechste Puffereinrichtung (110, 111, 112), jeweils entsprechend der vierten bis sechsten A/D-Umsetzeinrichtung, um die Ausgangssignale der entsprechenden A/D-Umsetzeinrichtung selektiv hindurchzulassen, wobei die vierte bis sechste Puffereinrichtung sukzessive und periodisch aktiviert werden, um dadurch einen digitalen Farb-Datensignalzug zu erzeugen, der mit einer Reihenfolge angeordnet ist, die der Farbreihenfolge der Pixel der zweiten Gateleitung folgt; und wobei der digitale Datensignalzug von der ersten bis dritten Puffereinrichtung mit einer zeitlichen Lage erzeugt wird, die sich um 1,5 Pixelperioden gegenüber der des digitalen Datensignalzugs von der vierten bis sechsten Puffereinrichtung unterscheidet.

16. Vorrichtung nach Anspruch 13, bei der der digitale Datensignalzug von der ersten Erzeugungseinrichtung eine Phase aufweist, die um 1,5 Pixel gegenüber der des digitalen Datensignalzugs von der zweiten Erzeugungseinrichtung voreilt, wobei die Einrichtung zum Erzeugen des digitalen Datensignalzugs ferner folgendes aufweist:

- eine erste Latcheinrichtung (158) zum Einspeichern und Ausgeben des digitalen Signalzugs von der ersten Erzeugungseinrichtung auf ein Taktsignal hin;

- eine zweite Latcheinrichtung (159) zum Einspeichern und Ausgeben des digitalen Datensignalzugs von der zweiten Erzeugungseinrichtung auf das Taktsignal hin;

- eine Signalzug-Umsetzeinrichtung (160), die die Ausgangssignale der ersten und der zweiten Erzeugungseinrichtung erhält, die jeweiligen Ausgangssignale der ersten und der zweiten Erzeugungseinrichtung auf ein Auswahlsignal hin austauscht und einen Datensignalzug erzeugt, der aus Daten besteht, wie sie an die ungeradzahligen Sourceleitungen zu übertragen sind, und einen Datensignalzug, der an die geradzahligen Sourceleitungen zu übertragen ist; und

- eine dritte Latcheinrichtung (161) zum Einspeichern und Ausgeben des digitalen Datensignalzugs für die ungeradzahligen Sourceleitungen von der Signalzug-Umsetzeinrichtung auf das Taktsignal hin.

17. Vorrichtung nach Anspruch 14, bei der die Speichereinrichtung folgendes aufweist:

- eine erste Speichereinrichtung (118, 120) zum Einspeichern digitaler Daten für die ungeradzahligen Sourceleitungen, wobei diese erste Speichereinrichtung einen Speicherbereich für eine erste Hälfte und einen Speicherbereich für eine zweite Hälfte aufweist;

- eine zweite Speichereinrichtung (119, 121) zum Einspeichern digitaler Daten für die geradzahligen Sourceleitungen, wobei die zweite Speichereinrichtung einen zweiten Speicherbereich für eine erste Hälfte und einen Speicherbereich für eine zweite Hälfte aufweist;

- eine erste Schreibeinrichtung (122, 123, 144) zum abwechselnden Einschreiben des Ausgangssignals der ersten Datensignalzug-Umsetzeinrichtung in den Speicherbereich der ersten Hälfte (A) und den Speicherbereich der zweiten Hälfte (B) der ersten Speichereinrichtung; und

- eine zweite Schreibeinrichtung (122, 123, 141) zum abwechselnden Einschreiben des Ausgangssignals der zweiten Datensignalzug-Umsetzeinrichtung in den Speicherbereich der ersten Hälfte und den Speicherbereich der zweiten Hälfte der der zweiten Speichereinrichtung;

- wobei die erste und die zweite Schreibeinrichtung gemeinsam eine Einrichtung (123) zum Erzeugen einer Adresse aufweisen, die das Ziel für in die entsprechende Speichereinrichtung einzuschreibende Daten spezifiziert, und zum Einschreiben der Daten in die entsprechende Speichereinrichtung gemäß derselben Adresse, wie sie gleichzeitig von der Schreibadressen-Erzeugungseinrichtung geliefert wird.

18. Vorrichtung nach Anspruch 17, bei der jeder der Speicherbereiche der ersten Hälfte (A) und der zweiten Hälfte (B) jeder der ersten und zweiten Speichereinrichtungen weiter in einen ersten (A&sub1;, B&sub1;) und einen zweiten (A&sub2;, B&sub2;) Unterspeicherbereich unterteilt ist und

- die Schreibadressen-Erzeugungseinrichtung (123) Adressen so erzeugt, daß Daten abwechselnd in den ersten Unterspeicherbereich (A&sub1;) des Speicherbereichs der ersten Hälfte und in den ersten Unterspeicherbereich (B&sub1;) des Speicherbereichs der zweiten Hälfte eingeschrieben werden, und zwar innerhalb einer Periode der ersten Hälfte einer Horiontalabrasterperiode, in der eine Gateleitung aktiviert ist, und sie die Adresse so erzeugt, daß die Daten abwechselnd in den zweiten Unterspeicherbereich (A&sub2;) des Speicherbereichs der ersten Hälfte und den zweiten Unterspeicherbereich (B&sub2;) des Speicherbereichs der zweiten Hälfte eingeschrieben werden, was in einer Periode der zweiten Hälfte der einen horizontalen Abrasterperiode erfolgt.

19. Vorrichtung nach einem der Ansprüche 13 bis 16, bei der die Leseeinrichtung folgendes aufweist:

- eine erste Leseeinrichtung (118, 120, 124, 141) zum abwechselnden Lesen von an die Sourceleitungen der ersten Hälfte der ungeradzahligen Sourceleitungsgruppe der ersten Zeile zu übertragenden Daten und der an die Sourceleitungen der zweiten Hälfte der ungeradzahligen Sourceleitungsgruppe der ersten Zeile zu übertragenden Daten aus der Speichereinrichtung, und zum abwechselnden Lesen, nach dem Lesen der Daten für die erste Zeile, der an die Sourceleitungen der ersten Hälfte der ungeradzahligen Sourceleitungsgruppe der zweiten Zeile zu übertragenden Daten und der an die Sourceleitungen der zweiten Hälfte der ungeradzahligen Sourceleigungsgruppe der zweiten Zeile zu übertragenden Daten; und

- eine zweite Leseeinrichtung (119, 121, 124, 141) zum abwechselnden Lesen von an die Sourceleitungen der ersten Hälfte der geradzahligen Sourceleitungsgruppe der ersten Zeile zu übertragenden Daten und der an die Sourceleitungen der zweiten Hälfte der geradzahligen Sourceleitungsgruppe der ersten Zeile zu übertragenden Daten aus der Speichereinrichtung, und zum abwechselnden Lesen, nach dem Lesen der Daten für die erste Zeile, der an die Sourceleitungen der ersten Hälfte der geradzahligen Sourceleitungsgruppe der zweiten Zeile zu übertragenden Daten und der an die Sourceleitungen der zweiten Hälfte der geradzahligen Sourceleitungsgruppe der zweiten Zeile zu übertragenden Daten,

- wobei die von der ersten und zweiten Leseeinrichtung gelesenen Datensignalzüge dieselbe Farbreihenfolge aufweisen, wie es der Farbreihenfolge der Pixel der entsprechenden Gateleitungen entspricht.

20. Vorrichtung nach Anspruch 18, bei der die Leseeinrichtung folgendes aufweist:

- eine erste Leseeinrichtung (124, 141) zum Lesen von Daten aus der ersten Speichereinrichtung (118, 120), wobei diese erste Leseeinrichtung abwechselnd Daten des ersten Unterbereichs (A&sub1;) des Speicherbereichs der ersten Hälfte der ersten Speichereinrichtung und Daten des zweiten Unterbereichs (A&sub2;) derselben in der ersten Halbperiode der einen Horizontalperiode liest, und sie abwechselnd Daten des ersten Unterbereichs (B&sub1;) des Bereichs der zweiten Hälfte der ersten Speichereinrichtung sowie Daten des zweiten Unterbereichs (B&sub2;) derselben in der zweiten Halbperiode der einen Horizontalperiode liest; und

- eine zweite Leseeinrichtung (124, 141) zum aufeinanderfolgenden Lesen von Daten aus der ersten Speichereinrichtung (119, 121), wobei die zweite Leseeinrichtung abwechselnd Daten des ersten (A&sub1;') und des zweiten (A&sub2;') Unterspeicherbereichs des Speicherbereichs der ersten Hälfte der zweiten Speichereinrichtung in der ersten Halbperiode der einen Horizontalperiode liest, und sie abwechselnd Daten des ersten (B&sub1;') und des zweiten (B&sub2;') Unterspeicherbereichs des Speicherbereichs der zweiten Hälfte der zweiten Speichereinrichtung in der zweiten Halbperiode der einen Horizontalperiode liest;

- wobei die erste und die zweite Leseeinrichtung eine Leseadressen-Erzeugungseinrichtung (124) gemeinsam haben und

- die erste und die zweite Leseeinrichtung die Daten mit derselben zeitlichen Lage entsprechend derselben Adresse von der Leseadressen-Erzeugungseinrichtung lesen.

21. Vorrichtung nach einem der Ansprüche 12 bis 20, ferner mit einer Einrichtung (127, 128) zum Aufnehmen des Datensignalzugs von der Leseeinrichtung und zum Umkehren der Polarität der Daten jedesmal dann, wenn sie Pixeldaten für eine Gateleitung aufgenommen hat.

22. Vorrichtung nach Anspruch 21, bei der die Umkehrungseinrichtung Einrichtungen (161-1 bis 161-8) zum Invertieren jedes Bitwerts der empfangenen Daten aufweist.

23. Vorrichtung nach Anspruch 20, bei der die Einrichtung zum Übertragen des Signals an die Sourcetreibereinrichtung folgendes aufweist:

- eine erste, zweite und dritte Latcheinrichtung (129, 130, 131), die parallel zueinander geschaltet sind, um das Ausgangssignal der ersten Leseeinrichtung (118, 120) mit unterschiedlichen zeitlichen Lagen einzuspeichern und auszugeben, wobei die erste bis dritte Latcheinrichtung sukzessive und periodisch aktiviert werden, um das zugeführte Signal abhängig von der Farbreihenfolge der Sourceleitungen einzuspeichern, die von der ersten Sourcetreibereinrichtung (143, 144) angesteuert werden;

- eine erste, zweite und dritte D/A-Umsetzeinrichtung (135, 136, 137) zum Umsetzen der Ausgangssignale der entsprechenden Latcheinrichtung in analoge Signale und zum Übertragen derselben auf parallele Weise an die erste Sourcetreibereinrichtung;

- eine vierte, fünfte und sechste Latcheinrichtung (132, 133, 134), die parallel zueinander vorhanden sind, um das Ausgangssignal der zweiten Datenleseeinrichtung (119, 121) mit verschiedenen zeitlichen Lagen einzuspeichern und auszugeben, wobei die vierte bis sechste Latcheinrichtung sukzessive und periodisch aktiviert werden, um die zugeführten Daten gemäß der Farbreihenfolge der geradzahligen Sourceleitungen einzuspeichern; und

- eine vierte, fünfte und sechste D/A-Umsetzeinrichtung (138, 139, 140) zum Umsetzen der Ausgangssignale der entsprechenden Latcheinrichtung in analoge Signale und zum Übertragen derselben auf parallele Weise an die zweite Sourcetreibereinrichtung (145, 146).

24. Vorrichtung nach einem der Ansprüche 12 bis 16, bei der die Speichereinrichtung folgendes aufweist:

- ein erstes Paar Speicherelemente (118, 119) zum Einspeichern von Daten für die Gruppe der ungeradzahligen Sourceleitungen und Daten für die Gruppe der geradzahligen Sourceleitungen, und

- ein zweites Paar Speicherelemente (120, 121), in denen ein Datenlesevorgang ausgeführt wird, wenn im ersten Paar Speicherelemente ein Datenschreibvorgang ausgeführt wird, wobei der Datenschreibvorgang dann ausgeführt wird, wenn im ersten Paar Speicherelemente ein Datenlesevorgang ausgeführt wird.