JP4039446B2 - 電気光学装置及び電子機器 - Google Patents
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Description
本発明は、電気光学装置及び電子機器に関するものである。
アクティブマトリクス方式の液晶装置（電気光学装置）では、各画素電極にスイッチング素子が接続され、そのスイッチング素子を介して各画素電極がスイッチングされる。スイッチング素子としては、例えば、薄膜トランジスタ（TFT）が使用される。薄膜トランジスタの構造と動作は、基本的に単結晶シリコンのMOSトランジスタと同じである。アモルファスシリコン（ａ−Si）を用いた薄膜トランジスタの構造としては、いくつかの構造が知られているが、ゲート電極がアモルファスシリコン膜の下にあるボトムゲート構造（逆スタガ構造）が一般的に使用されている。
薄膜トランジスタの製造において、製造工程数を減らし、かつ、高い歩留まりを確保することが重要である。また、アクティブマトリクス基板の製造過程において発生する静電気による破壊から、薄膜トランジスタを効果的に保護することも重要である。薄膜トランジスタを静電破壊から保護する技術は、例えば、下記特許文献１に記載されている。
特許第２７４４１３８号公報
薄膜トランジスタの製造において、製造工程数を減らし、かつ、高い歩留まりを確保することが重要である。また、アクティブマトリクス基板の製造過程において発生する静電気による破壊から、薄膜トランジスタを効果的に保護することも重要である。薄膜トランジスタを静電破壊から保護する技術は、例えば、下記特許文献１に記載されている。
上記特許文献１に記載の技術によれば、製造工程における静電破壊から薄膜トランジスタを保護することができると考えられる。しかしながら、静電気は電気光学装置の製造工程のみならず、製造後の電子機器への実装、搬送、梱包等の工程においても発生するものであり、電子機器の使用時においても発生しうるものである。したがって、電気光学装置の信頼性を確保する上では、製造工程のみならず、その使用時においても静電気から効果的に保護することが必要である。
本発明は、上記従来技術の問題点に鑑み成されたものであって、アクティブ素子を静電気から良好に保護し得る構造を具備し、好ましくは製造工程の効率化及び歩留まり向上をも実現し得る電気光学装置を提供することを目的としている。
本発明の電気光学装置は、上記課題を解決するために、複数の画素をマトリクス状に配列してなる表示領域と、前記各画素に対応して設けられたスイッチング素子とを具備した電気光学装置であって、素子基板上に、前記表示領域の少なくとも３辺を取り囲む第１のシールド配線部と、該第１のシールド配線部を取り囲む第２のシールド配線部とを備えたことを特徴とする。
この構成によれば、上記第１のシールド配線部と第２のシールド配線部とによって前記表示領域のスイッチング素子が２重に保護されるので、優れた静電気耐性を具備した電気光学装置を提供することができる。
この構成によれば、上記第１のシールド配線部と第２のシールド配線部とによって前記表示領域のスイッチング素子が２重に保護されるので、優れた静電気耐性を具備した電気光学装置を提供することができる。
本発明の電気光学装置では、前記第１のシールド配線部及び第２のシールド配線部の少なくとも一方が、前記表示領域を取り囲む矩形状を成して形成されていることが好ましい。このように表示領域を取り囲むように配置すれば、静電気耐性をより良好なものとすることができる。
本発明の電気光学装置では、前記第１のシールド配線部及び第２のシールド配線部が、前記複数の画素に跨って形成された共通電極と電気的に接続されている構成とすることができる。このような構成とすれば、サージを共通電極電源に逃がすことができる電気光学装置を構成することができる。
本発明の電気光学装置では、前記複数の画素に跨って形成された共通電極と電気的に接続された共通電極配線を前記素子基板上に備え、当該共通電極配線が、前記表示領域の少なくとも３辺を取り囲む第３のシールド配線部を形成している構成とすることができる。このような構成とすれば、表示領域を少なくとも部分的に３重に取り囲むこととなるので、さらに優れた静電気耐性を得ることができる。
本発明の電気光学装置では、前記スイッチング素子が、前記素子基板上に形成されたゲート電極と、該ゲート電極とゲート絶縁膜を介して対向する半導体層と、該半導体層と電気的に接続されたソース／ドレイン電極とを備えた薄膜トランジスタであり、前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記ソース／ドレイン電極と同層に同一材料を用いて形成されている構成とすることもできる。このような構成とすれば、シールド配線部を表示領域の画素と同一工程で同時に形成でき、製造効率及び製造歩留まりの点で有利である。
本発明の電気光学装置では、前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記ゲート電極と同層に同一材料を用いて形成されている構成とすることもできる。この場合にも、シールド配線部を表示領域の画素と同一工程で同時に形成でき、製造効率及び製造歩留まりの点で有利である。
本発明の電気光学装置では、前記ソース／ドレイン電極を介して前記スイッチング素子と電気的に接続された画素電極を備え、前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記画素電極と同層に同一材料を用いて形成されている構成とすることもできる。この場合にも、シールド配線部を表示領域の画素と同一工程で同時に形成でき、製造効率及び製造歩留まりの点で有利である。
本発明の電気光学装置では、前記ソース／ドレイン電極を介して前記スイッチング素子と電気的に接続された画素電極を備え、前記画素電極と同層に同一材料を用いて形成された接続部材により、前記第１〜第３のシールド配線部の少なくとも２つが互いに電気的に接続されている構成とすることもできる。このような構成とすれば、シールド配線部が異なる配線層に形成されていても、画素電極と同層の配線部材により容易に接続することができ、サージを逃がす経路を容易に形成することができる。
本発明の電気光学装置では、前記素子基板上に、互いに交差して延びる複数のデータ線と複数の走査線とが形成され、前記データ線と走査線との交差部に対応して前記画素が設けられており、前記第１のシールド配線部又は第２のシールド配線部と、前記走査線又は前記データ線とが、少なくとも１つ以上の静電保護回路を介して電気的に接続されている構成とすることが好ましい。このような構成とすれば、静電保護回路によりスイッチング素子を保護することができ、さらに静電気耐性を高めることができる。
本発明の電気光学装置では、前記静電保護回路が、前記薄膜トランジスタと同層に形成された半導体層を具備したＭＯＳダイオードを有する構成とすることができる。また、前記薄膜トランジスタのゲート電極とドレイン電極とを短絡してなる第１のＭＯＳダイオードと第２のＭＯＳダイオードとを互いに逆向きに接続してなる構成とすることもできる。これらの構成とすれば、静電保護回路を画素と同一工程で同時に形成することができ、製造効率に優れる電気光学装置とすることができる。
本発明の電気光学装置では、前記第１のＭＯＳダイオードにおけるソース電極とゲート電極とが平面的に重なって配置されるとともに、前記第２のＭＯＳダイオードにおけるソース電極とゲート電極とが一部平面的に重なって配置された容量結合動作型のＭＯＳダイオードであることが好ましい。このような構成とすれば、製造工程の早い段階から保護回路を動作させることができ、より効果的に製造工程でのスイッチング素子の破損を防止でき、製造歩留まりを向上させることができる。
本発明の電気光学装置では、前記容量結合動作型のＭＯＳダイオードが、前記データ線と同層に形成された前記シールド配線部と電気的に接続されていることが好ましい。このような構成とすることで、データ線を形成した直後から静電保護回路を動作させることができ、より効果的に製造工程でのスイッチング素子の破損を防止でき、製造歩留まりを向上させることができる。
本発明の電子機器は、先に記載の電気光学装置を備えたことを特徴とする。この構成によれば、シールド配線部により静電気からスイッチング素子等の回路を良好に保護することができ、信頼性に優れた表示部を具備した電子機器を提供することができる。
（第１の実施形態）
図１は、本発明の電気光学装置の一実施の形態である液晶装置１００の全体構成図であり、（ａ）は平面構成、（ｂ）は（ａ）のＨ−Ｈ’線に沿う断面構成図である。
図１に示すように、液晶装置１００は、ＴＦＴアレイ基板（素子基板）１０と、対向基板２０とが、平面視略矩形枠状のシール材５２を介して貼り合わされた構成を備えており、前記両基板１０，２０の間に挟持された液晶（電気光学物質）５０が、シール材５２によって前記基板間に封入されたものとなっている。
図１は、本発明の電気光学装置の一実施の形態である液晶装置１００の全体構成図であり、（ａ）は平面構成、（ｂ）は（ａ）のＨ−Ｈ’線に沿う断面構成図である。
図１に示すように、液晶装置１００は、ＴＦＴアレイ基板（素子基板）１０と、対向基板２０とが、平面視略矩形枠状のシール材５２を介して貼り合わされた構成を備えており、前記両基板１０，２０の間に挟持された液晶（電気光学物質）５０が、シール材５２によって前記基板間に封入されたものとなっている。
シール材５２の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が矩形枠状に形成されている。シール材５２の外側の周辺回路領域には、データ線駆動回路１０１と実装端子１０２とがＴＦＴアレイ基板１０の一辺に沿って配設されており、この一辺においてデータ線駆動回路１０１の両隣にそれぞれ走査線駆動回路１０４，１０４が設けられている。
ＴＦＴアレイ基板１０の内面側（液晶５０側）に、複数の画素電極９が配列形成されており、画素電極９を覆って図示略の配向膜が形成されている。対向基板２０の内面側には、平面ベタ状の共通電極２１が形成されている。共通電極２１を覆って図示略の配向膜が形成されている。
図２は、ＴＦＴアレイ基板１０の電気的構成を示す概略回路図である。図３は、図２の概略回路図のうち、図示左上部分についてより詳細に示す回路構成図である。
ＴＦＴアレイ基板１０の平面領域内に、平面視略矩形状の表示領域１１０が形成されており、表示領域１１０には、平面視マトリクス状に配列された複数の画素１９が設けられている。表示領域１１０内には、同領域の外側から延びる複数のデータ線１６と、複数の走査線１８ａとが形成されており、データ線１６と走査線１８ａとの交差部近傍において、これらデータ線１６及び走査線１８ａと前記画素１９とが電気的に接続されている。
ＴＦＴアレイ基板１０の平面領域内に、平面視略矩形状の表示領域１１０が形成されており、表示領域１１０には、平面視マトリクス状に配列された複数の画素１９が設けられている。表示領域１１０内には、同領域の外側から延びる複数のデータ線１６と、複数の走査線１８ａとが形成されており、データ線１６と走査線１８ａとの交差部近傍において、これらデータ線１６及び走査線１８ａと前記画素１９とが電気的に接続されている。
ここで、図３に示すように、表示領域１１０内に形成された画素１９には、ＴＦＴ６０と、ＴＦＴ６０のドレインと電気的に接続された画素電極９とが設けられている。画像信号が供給されるデータ線１６は、ＴＦＴ６０のソースと電気的に接続されており、走査線１８ａはＴＦＴ６０のゲートと電気的に接続されている。
上記構成のもと、各画素１９は、走査線１８ａを介して供給される走査信号によりスイッチング素子であるＴＦＴ６０を一定期間だけオンすることにより、データ線１６から供給される画像信号を所定のタイミングで画素電極９に書き込むようになっている。
上記構成のもと、各画素１９は、走査線１８ａを介して供給される走査信号によりスイッチング素子であるＴＦＴ６０を一定期間だけオンすることにより、データ線１６から供給される画像信号を所定のタイミングで画素電極９に書き込むようになっている。
画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、画素電極９と液晶５０を介して対向する共通電極２１との間で一定期間保持される。そして、この印加される電圧レベルに応じて液晶の分子集合の配向や秩序が変化するのを利用して光を変調し、任意の階調表示を可能にしている。
また各画素には、液晶に書き込まれた画像信号がリークするのを防止するために、画素電極９と共通電極２１との間に形成される液晶容量と並列に蓄積容量が付加されていてもよい。この場合、走査線１８ａと略平行に延びる容量線がＴＦＴアレイ基板１０上に形成された構成となる。
また各画素には、液晶に書き込まれた画像信号がリークするのを防止するために、画素電極９と共通電極２１との間に形成される液晶容量と並列に蓄積容量が付加されていてもよい。この場合、走査線１８ａと略平行に延びる容量線がＴＦＴアレイ基板１０上に形成された構成となる。
図２に戻り、各画素１９と電気的に接続されたデータ線１６は、表示領域１１０の外側（図示下側）に延びてデータ線駆動回路１０１と電気的に接続されている。データ線１６の他端側は、それぞれ対応する静電保護回路７２と電気的に接続されている。各静電保護回路７２は、接続配線８３，８２を介して２つの静電保護回路７１と電気的に接続されている。さらに、各静電保護回路７１は、接続配線８１を介して共通電極配線９０と電気的に接続されている。
各画素１９と電気的に接続された走査線１８ａは、それぞれ表示領域１１０の外側（図示右側）に延びて、走査線駆動回路１０４と電気的に接続されている。走査線１８ａの他端側は、表示領域１１０の外側（図示左側）に延びてそれぞれ静電保護回路７４と電気的に接続されている。各静電保護回路７４は、接続配線８６，８５を介して２つの静電保護回路７３と電気的に接続されており、２つの静電保護回路７３は、それぞれ接続配線８４を介して共通電極配線９０と電気的に接続されている。
表示領域１１０を取り囲むようにして延在する４本の配線部材１８ｃ〜１８ｆからなる第１のシールド配線部９１が設けられている。配線部材１８ｃは、データ線１６の配列方向に沿って配列された静電保護回路７２と、表示領域１１０との間を図示左右方向に延在している。配線部材１８ｄは走査線１８ａの配列方向に沿って配列された静電保護回路７４と、接続配線８５との間を図示上下方向に延在している。配線部材１８ｅは、配線部材１８ｄの図示下端から図示右方向へ延び、表示領域１１０の図示下側の辺端に沿って延在している。配線部材１８ｆは、表示領域１１０から延出されて走査線駆動回路１０４と接続される走査線１８ａと、ＴＦＴアレイ基板１０の図示右辺端部に沿って延びる配線部材９０ａとの間を図示上下方向に沿って延在している。
配線部材１８ｃの図示左端と配線部材１８ｄの図示上端とが電気的に接続されるとともに、接続部材９ｂを介して接続配線８４と電気的に接続されており、配線部材１８ｃの図示右端と配線部材１８ｆの図示上端とが電気的に接続されるとともに、接続部材９ａを介して共通電極配線９０と電気的に接続されている。
したがって、上記配線部材１８ｃ〜１８ｆは、互いに電気的に接続されるとともに、接続部材９ａ、９ｂを介して共通電極配線９０と電気的に接続されている。
したがって、上記配線部材１８ｃ〜１８ｆは、互いに電気的に接続されるとともに、接続部材９ａ、９ｂを介して共通電極配線９０と電気的に接続されている。
共通電極配線９０は、ＴＦＴアレイ基板１０の図示左辺端部から図示上辺端部を経由して図示右辺端部に至る平面視略鈎形を成しており、図示左辺端部側の一端で共通電極電源１０８と電気的に接続されている。また、図示右辺端部の先端部において、狭幅の配線部材９０ａと電気的に接続されている。したがって、電気的には、共通電極配線９０及び配線部材９０ａが、表示領域１１０の３辺を取り囲むように配置されており、本発明に係る第２のシールド配線部９２を構成している。
本実施形態において、上記配線部材１８ｃ〜１８ｆは、走査線１８ａと同層に同一材料を用いて形成された配線部材である。一方、接続配線８１〜８６、共通電極配線９０、配線部材９０ａは、データ線１６と同層に同一材料を用いて形成された配線部材である。静電保護回路７４の一端に電気的に接続された接続配線８６と、他端に電気的に接続された走査線１８ａとは、それぞれ異なる配線層に形成された配線部材であるが、静電保護回路７４において層間の電気的導通が成されるようになっている。
次に、静電保護回路７１〜７４について図３を参照して説明する。図３は、図２の図示左上部分の詳細構成を示す回路構成図である。
図３に示すように、静電保護回路７１は、ＴＦＴのゲート−ドレインを接続してなる第１のＭＯＳダイオード７１ａと、ＴＦＴのゲート−ドレインを接続してなる第２のＭＯＳダイオード７１ｂとを、互いに逆向きに接続してなる構成を備えている。第１のＭＯＳダイオード７１ａのソース（第２のＭＯＳダイオード７１ｂのドレイン）と接続配線８１とが電気的に接続され、第１のＭＯＳダイオード７１ａのドレイン（第２のＭＯＳダイオード７１ｂのソース）が接続配線８２と電気的に接続されている。他の静電保護回路７２〜７４についても概略同様の構成である。
図３に示すように、静電保護回路７１は、ＴＦＴのゲート−ドレインを接続してなる第１のＭＯＳダイオード７１ａと、ＴＦＴのゲート−ドレインを接続してなる第２のＭＯＳダイオード７１ｂとを、互いに逆向きに接続してなる構成を備えている。第１のＭＯＳダイオード７１ａのソース（第２のＭＯＳダイオード７１ｂのドレイン）と接続配線８１とが電気的に接続され、第１のＭＯＳダイオード７１ａのドレイン（第２のＭＯＳダイオード７１ｂのソース）が接続配線８２と電気的に接続されている。他の静電保護回路７２〜７４についても概略同様の構成である。
上記構成を備えた静電保護回路７１〜７４は、電流・電圧特性において双方向に非線形性を有する。各ダイオードは低電圧印加時に高インピーダンスとなり、高電圧印加時に低インピーダンス状態となる。また各ダイオードは実質的にトランジスタであり、電流を流す能力が大きく、静電気を高速に吸収できるため高い静電保護能力が得られる。
そして、上記構成のもと、各静電保護回路７１〜７４は、正または負の過大なサージが印加されたときにオンし、そのサージを高速に共通電極配線９０（ＬＣ ＣＯＭ．）に逃がす働きをし、表示領域１１０のＴＦＴ６０を保護する機能を奏する。
そして、上記構成のもと、各静電保護回路７１〜７４は、正または負の過大なサージが印加されたときにオンし、そのサージを高速に共通電極配線９０（ＬＣ ＣＯＭ．）に逃がす働きをし、表示領域１１０のＴＦＴ６０を保護する機能を奏する。
次に、図４及び図５を参照して液晶装置１００の画素構成について説明する。図４は、液晶装置１００の画素構成を示す平面構成図である。図５は、反射型液晶装置若しくは透過型液晶装置を構成した場合における図４のＤ−Ｄ’線断面図である。
図４に示すように、液晶装置１００の表示領域には、複数の走査線１８ａが図示左右方向に延在しており、これらの走査線に交差する方向に複数のデータ線１６が延在している。図４において、隣接する走査線１８ａと隣接するデータ線１６とに囲まれた平面視矩形状の領域が画素領域（画素１９）である。
各画素領域内には、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる平面視略矩形状の画素電極９が設けられており、画素電極９と、走査線１８ａ、データ線１６との間に、ＴＦＴ６０が介挿されている。ＴＦＴ６０は、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層３３と、半導体層３３の下層側（基板側）に設けられたゲート電極１８ｂと、半導体層３３の上層側に設けられたソース電極３４と、ドレイン電極３５とを備えて構成されている。
各画素領域内には、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる平面視略矩形状の画素電極９が設けられており、画素電極９と、走査線１８ａ、データ線１６との間に、ＴＦＴ６０が介挿されている。ＴＦＴ６０は、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層３３と、半導体層３３の下層側（基板側）に設けられたゲート電極１８ｂと、半導体層３３の上層側に設けられたソース電極３４と、ドレイン電極３５とを備えて構成されている。
ゲート電極１８ｂは、走査線１８ａの一部を画素電極９側に分岐して形成されており、その先端部において、半導体層３３と図示略の絶縁膜（ゲート絶縁膜）を介して紙面垂直方向に対向している。ソース電極３４は、データ線１６の一部を走査線１８ａの延在方向に分岐して形成されており、半導体層３３（ソース領域）と電気的に接続されている。ドレイン電極３５の一端（図示左端）側は、前記半導体層３３（ドレイン領域）と電気的に接続されており、ドレイン電極３５の他端（図示右端）側は画素電極９と電気的に接続されている。
上記構成のもとＴＦＴ６０は、走査線１８ａを介して入力されるゲート信号により所定期間だけオン状態とされることで、データ線１６を介して供給される画像信号を、所定のタイミングで液晶に対して書き込むスイッチング素子として機能するようになっている。
上記構成のもとＴＦＴ６０は、走査線１８ａを介して入力されるゲート信号により所定期間だけオン状態とされることで、データ線１６を介して供給される画像信号を、所定のタイミングで液晶に対して書き込むスイッチング素子として機能するようになっている。
図５は、液晶装置１００が反射型液晶装置若しくは透過型液晶装置である場合における図４のＤ−Ｄ’線に沿うＴＦＴアレイ基板１０の断面構成図である。同図に示す断面構造をみると、ＴＦＴアレイ基板１０は、ガラス基板Ｐの内面側（図示上面側）に形成されたＴＦＴ６０と、画素電極９とを主体として構成されている。
ガラス基板Ｐ上に、ゲート電極１８ｂ（走査線１８ａ）がパターン形成され、ゲート電極１８ｂを覆って、シリコン酸化物やシリコン窒化物等からなるゲート絶縁膜４３が形成されている。ゲート絶縁膜４３上のゲート電極１８ｂと平面的に重なる位置に、半導体層３３が形成されている。
ガラス基板Ｐ上に、ゲート電極１８ｂ（走査線１８ａ）がパターン形成され、ゲート電極１８ｂを覆って、シリコン酸化物やシリコン窒化物等からなるゲート絶縁膜４３が形成されている。ゲート絶縁膜４３上のゲート電極１８ｂと平面的に重なる位置に、半導体層３３が形成されている。
半導体層３３は、アモルファスシリコン層３３ａと、このアモルファスシリコン層３３ａ上に積層されたＮ＋シリコン層３３ｂとからなる。Ｎ＋シリコン層３３ｂは、アモルファスシリコン層３３ａ上で平面的に離間された２つの部位に分割されており、一方（図示左側）のＮ＋シリコン層３３ｂは、ゲート絶縁膜４３上から延びて当該Ｎ＋シリコン層３３ｂ上に乗り上げるように形成されたソース電極３４と電気的に接続され、他方（図示右側）のＮ＋シリコン層３３ｂは、ゲート絶縁膜４３上から延びて当該Ｎ＋シリコン層３３ｂ上に乗り上げるように形成されたドレイン電極３５と電気的に接続されている。
ソース電極３４及びドレイン電極３５を覆うように、シリコン窒化物等からなるパッシべーション膜４４が形成されている。パッシべーション膜４４は、ドレイン電極３５上に一部開口を有しており、かかる開口を介してドレイン電極３５と電気的に接続された画素電極９が形成されている。
画素電極９は、透過型液晶装置の場合には、ＩＴＯ（インジウム錫酸化物）等の透明導電材料を用いて形成され、反射型液晶装置の場合には、ＡｌやＡｇ等の光反射性の金属材料を用いて形成される。また反射型液晶装置の場合には、表示の視認性を向上させるための光散乱手段が画素電極９又はその液晶側に設けられる。
画素電極９は、透過型液晶装置の場合には、ＩＴＯ（インジウム錫酸化物）等の透明導電材料を用いて形成され、反射型液晶装置の場合には、ＡｌやＡｇ等の光反射性の金属材料を用いて形成される。また反射型液晶装置の場合には、表示の視認性を向上させるための光散乱手段が画素電極９又はその液晶側に設けられる。
なお、実際には、画素電極９の表面には、液晶の初期配向状態を制御するための配向膜が形成されており、ガラス基板Ｐの外面側には、液晶層に入射する光の偏光状態を制御するための位相差板や偏光板が設けられている。さらに、透過型液晶装置の場合には、ＴＦＴアレイ基板１０の外側（パネル背面側）に照明手段として用いられるバックライトが設けられる。
対向基板２０は、図１に示したように、ガラス基板Ｐと同様の基板の内面（ＴＦＴアレイ基板との対向面）側に、平面ベタ状の透光性導電膜からなる共通電極２１を形成した構成を備えている。また、前記共通電極２１上にＴＦＴアレイ基板と同様の配向膜が形成されており、基板外面側には、必要に応じて位相差板や偏光板が配設されたものとなっている。
また、ＴＦＴアレイ基板１０と対向基板２０との間に封止された液晶５０は、主として液晶分子で構成されている。この液晶層を構成する液晶分子としては、ネマチック液晶、スメクチック液晶など配向し得るものであればいかなる液晶分子を用いても構わないが、ＴＮ型液晶パネルの場合、ネマチック液晶を形成させるものが好ましく、例えば、フェニルシクロヘキサン誘導体液晶、ビフェニル誘導体液晶、ビフェニルシクロヘキサン誘導体液晶、テルフェニル誘導体液晶、フェニルエーテル誘導体液晶、フェニルエステル誘導体液晶、ビシクロヘキサン誘導体液晶、アゾメチン誘導体液晶、アゾキシ誘導体液晶、ピリミジン誘導体液晶、ジオキサン誘導体液晶、キュバン誘導体液晶等が挙げられる。
次に、静電保護回路７１の具体的構成例について図６及び図７を参照して説明する。
図６は、静電保護回路７１（７２〜７４）に適用できるＭＯＳ（Metal Oxide Semiconductor）ダイオードの構造を示す図である。図７は、静電保護回路７１（７２〜７４）に適用できる容量結合動作型のＭＯＳダイオードの構造を示す図である。
図６は、静電保護回路７１（７２〜７４）に適用できるＭＯＳ（Metal Oxide Semiconductor）ダイオードの構造を示す図である。図７は、静電保護回路７１（７２〜７４）に適用できる容量結合動作型のＭＯＳダイオードの構造を示す図である。
まず、図６に示す静電保護回路７１の一構成例について説明する。図６（ａ）は静電保護回路７１の平面構成図、図６（ｂ）は（ａ）のＡ−Ａ’線に沿う断面構成図である。
図６（ａ）に示す静電保護回路７１は、ＴＦＴのゲート・ドレインを短絡してなる第１のＭＯＳダイオード７１ａと、第２のＭＯＳダイオード７１ｂとを互いに逆向きに接続した構成である。第１のＭＯＳダイオード７１ａは、半導体層１７３ａと、半導体層１７３ａの背面側（基板Ｐ側）に設けられたゲート電極１７７と、半導体層１７３ａと電気的に接続されたソース電極１７１ａ、ドレイン電極１７２ａとを備えている。ソース電極１７１ａはソース側配線１７１を分岐して形成されている。ソース側配線１７１とゲート電極１７７とが、コンタクトホール及び中継電極１７８を介して電気的に接続されている。また、ドレイン電極１７２ａは、コンタクトホール及び中継電極１７４を介してゲート配線１７６と電気的に接続されている。
図６（ａ）に示す静電保護回路７１は、ＴＦＴのゲート・ドレインを短絡してなる第１のＭＯＳダイオード７１ａと、第２のＭＯＳダイオード７１ｂとを互いに逆向きに接続した構成である。第１のＭＯＳダイオード７１ａは、半導体層１７３ａと、半導体層１７３ａの背面側（基板Ｐ側）に設けられたゲート電極１７７と、半導体層１７３ａと電気的に接続されたソース電極１７１ａ、ドレイン電極１７２ａとを備えている。ソース電極１７１ａはソース側配線１７１を分岐して形成されている。ソース側配線１７１とゲート電極１７７とが、コンタクトホール及び中継電極１７８を介して電気的に接続されている。また、ドレイン電極１７２ａは、コンタクトホール及び中継電極１７４を介してゲート配線１７６と電気的に接続されている。
一方、第２のＭＯＳダイオード７１ｂは、ゲート配線１７６（ゲート電極）と、該ゲート配線１７６と平面的に重なる位置に形成された半導体層１７３ｂと、半導体層１７３ｂと電気的に接続されたソース電極１７１ｂ及びドレイン電極１７２ｂとを備えており、ドレイン電極１７２ｂとゲート配線１７６とが、コンタクトホール及び中継電極１７５を介して電気的に接続されている。ソース電極１７１ｂは、ソース側配線１７１を分岐して形成されたものである。
図６（ｂ）に示す断面構造をみると、基板Ｐ上にゲート配線１７６が形成されており、ゲート配線１７６を覆うようにゲート絶縁膜４３が形成されている。ゲート配線１７６と平面的に重なる位置のゲート絶縁膜４３上に半導体層１７３ｂ（アモルファスシリコン層及びＮ＋シリコン層）が形成されており、この半導体層１７３ｂの両側から乗り上げるようにしてソース電極１７１ｂ及びドレイン電極１７２ｂが形成されている。ソース電極１７１ｂ及びドレイン電極１７２ｂを覆ってパッシべーション膜４４が形成されている。ドレイン電極１７２ｂ上のパッシべーション膜４４が一部開口され、図示右側のゲート配線１７６上のゲート絶縁膜４３及びパッシべーション膜４４が一部開口されており、これらの開口に一部埋設された中継電極１７５によりドレイン電極１７２ｂとゲート配線１７６とが電気的に接続されている。
上記構成を具備した静電保護回路７１は、接続配線８２側でサージが発生すると、先に説明したように低インピーダンス状態となってオンとなり、上記サージを共通電極配線に逃がし、表示領域１１０のスイッチング素子を保護することができるようになっている。
また静電保護回路７１と、先のＴＦＴ６０の構成とを比較すると、ゲート配線１７６（及びゲート電極１７７）は、先のＴＦＴ６０のゲート電極１８ｂ（走査線１８ａ）と同層に位置しており、ソース電極１７１ａ、１７１ｂ、ドレイン電極１７２ａ、１７２ｂは、ＴＦＴ６０のソース電極３４（データ線１６）及びドレイン電極３５と同層に位置している。さらに、中継電極１７５（１７４，１７８）は、ＴＦＴ６０と接続された画素電極９と同層に位置している。
したがって、本実施形態の静電保護回路７１は、ＴＦＴアレイ基板１０の製造工程において、表示領域１１０を構成する画素１９と同工程で同時に形成することができるものとなっている。
したがって、本実施形態の静電保護回路７１は、ＴＦＴアレイ基板１０の製造工程において、表示領域１１０を構成する画素１９と同工程で同時に形成することができるものとなっている。
次に、図７に示す静電保護回路７１の他の構成例について説明する。図７（ａ）は静電保護回路７１の平面構成図、図７（ｂ）は（ａ）のＢ−Ｂ’線に沿う断面構成図である。
図７（ａ）に示す静電保護回路７１は、ＴＦＴのゲート・ドレインを短絡してなる第１のＭＯＳダイオード７１ａと、第２のＭＯＳダイオード７１ｂとを互いに逆向きに接続した構成を備えている。第１のＭＯＳダイオード７１ａは、半導体層１８３ａと、半導体層１８３ａの背面側（基板Ｐ側）に設けられたゲート電極１８６と、半導体層１８３ａと電気的に接続されたソース電極１８１ａ、ドレイン電極１８２ａとを備えている。ソース電極１８１ａは図示左側に延びて共通電極電源１０８と電気的に接続されている。ソース電極１８１ａとゲート電極１８６とが、コンタクトホール及び中継電極１８５を介して電気的に接続されている。また、ドレイン電極１８２ａは、第２のＭＯＳダイオード７１ｂ側に延びて第２のＭＯＳダイオード７１ｂのソース電極１８１ｂと電気的に接続されている。また、ソース電極１８１ａから分岐されて第２のＭＯＳダイオード７１ｂ側に延びる電極が、第２のＭＯＳダイオード７１ｂのドレイン電極１８２ｂを構成している。
第１のＭＯＳダイオード７１ａのソース電極１８１ａとゲート電極１８６とは、一部平面的に重なって配置されており、かかる重畳位置に容量Ｃ１を形成するようになっている。
図７（ａ）に示す静電保護回路７１は、ＴＦＴのゲート・ドレインを短絡してなる第１のＭＯＳダイオード７１ａと、第２のＭＯＳダイオード７１ｂとを互いに逆向きに接続した構成を備えている。第１のＭＯＳダイオード７１ａは、半導体層１８３ａと、半導体層１８３ａの背面側（基板Ｐ側）に設けられたゲート電極１８６と、半導体層１８３ａと電気的に接続されたソース電極１８１ａ、ドレイン電極１８２ａとを備えている。ソース電極１８１ａは図示左側に延びて共通電極電源１０８と電気的に接続されている。ソース電極１８１ａとゲート電極１８６とが、コンタクトホール及び中継電極１８５を介して電気的に接続されている。また、ドレイン電極１８２ａは、第２のＭＯＳダイオード７１ｂ側に延びて第２のＭＯＳダイオード７１ｂのソース電極１８１ｂと電気的に接続されている。また、ソース電極１８１ａから分岐されて第２のＭＯＳダイオード７１ｂ側に延びる電極が、第２のＭＯＳダイオード７１ｂのドレイン電極１８２ｂを構成している。
第１のＭＯＳダイオード７１ａのソース電極１８１ａとゲート電極１８６とは、一部平面的に重なって配置されており、かかる重畳位置に容量Ｃ１を形成するようになっている。
一方、第２のＭＯＳダイオード７１ｂは、半導体層１８３ｂと、半導体層１８３ｂと電気的に接続されたソース電極１８１ｂ及びドレイン電極１８２ｂとを備えており、ソース電極１８１ｂとゲート電極１８７とが、コンタクトホール及び中継電極１８８を介して電気的に接続されている。ソース電極１８１ｂは、図示右側に延びて接続配線８２と電気的に接続されている。
第２のＭＯＳダイオード７１ｂは、ソース電極１８１ｂとゲート電極１８８とが一部平面的に重なって配置されており、かかる重畳位置に容量Ｃ２を形成するようになっている。
第２のＭＯＳダイオード７１ｂは、ソース電極１８１ｂとゲート電極１８８とが一部平面的に重なって配置されており、かかる重畳位置に容量Ｃ２を形成するようになっている。
図７（ｂ）に示す断面構造をみると、基板Ｐ上にゲート電極１８７が形成されており、ゲート電極１８７を覆うようにゲート絶縁膜４３が形成されている。ゲート電極１８７と平面的に重なる位置のゲート絶縁膜４３上に半導体層１８３ｂ（アモルファスシリコン層及びＮ＋シリコン層）が形成されており、この半導体層１８３ｂの両側から乗り上げるようにしてソース電極１８１ｂ及びドレイン電極１８２ｂが形成されている。ソース電極１８１ｂ及びドレイン電極１８２ｂを覆ってパッシべーション膜４４が形成されている。ドレイン電極１８２ｂ上のパッシべーション膜４４が一部開口され、図示右側のゲート電極１８７上のゲート絶縁膜４３及びパッシべーション膜４４が一部開口されており、これらの開口に一部埋設された中継電極１８８によりドレイン電極１８２ｂとゲート電極１８７とが電気的に接続されている。
また静電保護回路７１と、先のＴＦＴ６０の構成とを比較すると、ゲート電極１８７（及びゲート電極１８６）は、先のＴＦＴ６０のゲート電極１８ｂ（走査線１８ａ）と同層に位置しており、ソース電極１８１ａ、１８１ｂ、ドレイン電極１８２ａ、１８２ｂは、ＴＦＴ６０のソース電極３４（データ線１６）及びドレイン電極３５と同層に位置している。さらに、中継電極１８８（１８５）は、ＴＦＴ６０と接続された画素電極９と同層に位置している。
したがって、本実施形態の静電保護回路７１も、ＴＦＴアレイ基板１０の製造工程において、表示領域１１０を構成する画素１９と同工程で同時に形成することができるものとなっている。
したがって、本実施形態の静電保護回路７１も、ＴＦＴアレイ基板１０の製造工程において、表示領域１１０を構成する画素１９と同工程で同時に形成することができるものとなっている。
上記構成を具備した静電保護回路７１は、容量結合動作型のＭＯＳダイオード７１ａ、７１ｂを互いに逆向きに接続したものとなっており、図６に示した静電保護回路７１に比しても、電気光学装置の静電保護回路として好適なものとなっている。通常、ＴＦＴのゲート・ドレインを短絡したＭＯＳダイオードは、ゲートとドレインとを接続しないと保護回路として動作しないが、図７に示す静電保護回路７１では、中継電極１８５、１８８を設けない状態であっても、容量Ｃ１とゲート絶縁膜４３との容量比により第１のＭＯＳダイオード７１ａが動作可能であり、容量Ｃ２とゲート絶縁膜４３との容量比により第２のＭＯＳダイオード７１ｂも動作可能である。すなわち、静電保護回路７１と画素１９とを同一工程で同時に形成する場合に、図６に示すＭＯＳダイオードでは画素電極９を形成した後でなければ保護回路として動作しないのに対し、図７に示す容量結合動作型のＭＯＳダイオードは、ソース／ドレイン電極を形成すれば動作するので、静電保護回路を製造工程のより早い段階で動作させることができ、さらに効果的にＴＦＴ６０を保護しうるものとなっている。
以上、図面を参照して説明したように、本実施形態の液晶装置１００は、表示領域１１０を取り囲む第１のシールド配線部９１と、この第１のシールド配線部９１を取り囲む第２のシールド配線部９２とがＴＦＴアレイ基板１０上に設けられた構成を備えているので、優れた静電耐性を得ることができる。また上記シールド配線部９１，９２は、製品としての液晶装置に備えられたものであるから、製造工程のみならず、使用時においても良好に静電気から回路を保護するようになっており、信頼性に優れた液晶装置となっている。
また、上記シールド配線部９１，９２は、いずれも表示領域１１０の画素１９の製造工程において同時に形成可能なものであり、さらに、本実施形態の液晶装置に備えられる静電保護回路は、いずれも画素１９の製造工程において同時に製造可能なものである。従って本実施形態によれば、製造工数を増やすことなく液晶装置の信頼性を向上させることができる。
（第２の実施形態）
次に、図８を参照して本発明の第２の実施形態について説明する。図８は、本実施形態の液晶装置におけるＴＦＴアレイ基板１０の概略回路構成を示す図である。なお、図８に示す回路構成以外の構成は、先の第１実施形態と同様であるから、共通の構成については、詳細を適宜省略しつつ説明することとする。
次に、図８を参照して本発明の第２の実施形態について説明する。図８は、本実施形態の液晶装置におけるＴＦＴアレイ基板１０の概略回路構成を示す図である。なお、図８に示す回路構成以外の構成は、先の第１実施形態と同様であるから、共通の構成については、詳細を適宜省略しつつ説明することとする。
図８に示すように、本実施形態に係る液晶装置のＴＦＴアレイ基板１０には、複数の画素１９が平面視マトリクス状に配列形成された表示領域１１０と、表示領域１１０の図示下方の基板辺端部に沿って配列されたデータ線駆動回路１０１、２つの走査線駆動回路１０４、２つの共通電極電源１０８とが設けられている。データ線駆動回路１０１から延出されたデータ線１６と各画素１９とが電気的に接続され、走査線駆動回路１０４，１０４からそれぞれ延出された走査線１８ａと各画素１９とが電気的に接続されている。
表示領域１１０から図示上方へ延出された各データ線１６は、それぞれ静電保護回路７２と電気的に接続され、静電保護回路７２は、２つの静電保護回路７１を介して基板辺端部に図示左右方向に延在する配線部材１９２ａと電気的に接続されている。表示領域１１０から図示左右方向へ延出された各走査線１８ａは、それぞれ静電保護回路７４と電気的に接続されている。図示左側に配された静電保護回路７４は、２つの静電保護回路７３を介して配線部材１９２ｂと電気的に接続され、図示右側に配された静電保護回路７４は、２つの静電保護回路７３を介して配線部材１９２ｄと電気的に接続されている。
本実施形態の液晶装置は、ＴＦＴアレイ基板１０の３つの辺端部に沿って延在する平面視コ字形の配線部材からなる第１のシールド配線部１９１と、表示領域１１０を取り囲むようにして配置された４本の配線部材１９２ａ〜１９２ｄからなる第２のシールド配線部１９２と、第１のシールド配線部１９１と第２のシールド配線部１９２との間に設けられた平面視コ字形の共通電極配線からなる第３のシールド配線部１９３と、を備えている。
第２のシールド配線部１９２を構成する配線部材１９２ａ〜１９２ｄは、各端部において互いに電気的に接続されており、基板頂部に配置された接続部材９ｃ〜９ｆを介して第３のシールド配線部１９３（共通電極配線）と電気的に接続されている。なお、配線部材１９２ｃは、データ線駆動回路１０１の背面側（基板Ｐ側）を通過するようにして配置されている。データ線駆動回路１０１には配線部材１９２ｃと同層のデータ線１６が接続されるが、ＩＣチップ実装領域を通過するように配線部材１９２ｃを配置することでデータ線１６と干渉しないようにすることができる。
第１のシールド配線部１９１は、走査線１８ａと同層に同一材料を用いて形成されており、第２のシールド配線部１９２、及び第３のシールド配線部１９３は、いずれもデータ線１６と同層に同一材料を用いて形成されている。したがって本実施形態においても、シールド配線部１９１〜１９３は、表示領域１１０の画素１９と同一工程で同時に形成することができる。
以上の構成を備えた本実施形態の液晶装置によれば、３つのシールド配線部１９１〜１９３を、表示領域１１０を取り囲むようにして配置しているので、先の第１実施形態の液晶装置に比しても、さらに良好な静電気耐性を有する液晶装置とすることができる。したがって、製造工程での破損を生じ難く高歩留まりに製造可能であって、信頼性に優れた液晶装置である。
（電子機器）
図９は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
図９は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話１３００は、上記実施形態の液晶装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの電子機器においても、優れた信頼性を備えた表示部を構成でき、電子機器の信頼性向上に大いに寄与する。
１００ 液晶装置（電気光学装置）、１０ ＴＦＴアレイ基板（素子基板）、２０ 対向基板、５０ 液晶、１１０ 表示領域、９ 画素電極、１６ データ線、１８ａ 走査線、１９ 画素、３３ 半導体層、３４ ソース電極、３５ ドレイン電極、６０ ＴＦＴ（スイッチング素子）、７１〜７４ 静電保護回路、７１ａ 第１のＭＯＳダイオード、７１ｂ 第２のＭＯＳダイオード、９１，１９１ 第１のシールド配線部、９２，１９２ 第２のシールド配線部、１９３ 第３のシールド配線部
Claims (14)
- 複数の画素電極と、前記複数の画素電極の各々に対応して設けられたスイッチング素子と、が形成された素子基板を有する電気光学装置において、
前記複数の画素電極がマトリクス状に配列してなる表示領域と、
前記表示領域の外側に設けられた第１及び第２のシールド配線部と、を具備し、
前記第１のシールド配線部は前記表示領域の少なくとも３辺方向に延在して設けられ、前記第２のシールド配線部は、前記３辺以外の辺を含む前記表示領域の少なくとも３辺方向に延在して設けられてなることを特徴とする電気光学装置。 - 前記第１のシールド配線部及び第２のシールド配線部の少なくとも一方が、前記表示領域を取り囲んで形成されていることを特徴とする請求項１に記載の電気光学装置。
- 前記複数の画素電極に跨って形成された共通電極を備え、
前記第１のシールド配線部及び第２のシールド配線部が、前記共通電極と電気的に接続されていることを特徴とする請求項１又は２に記載の電気光学装置。 - 前記共通電極と電気的に接続された共通電極配線を前記素子基板に備え、該共通電極配線が、第３のシールド配線部を形成していることを特徴とする請求項１乃至３のいずれか１項に記載の電気光学装置。
- 前記スイッチング素子が、前記素子基板に形成されたゲート電極と、該ゲート電極とゲート絶縁膜を介して対向する半導体層と、該半導体層と電気的に接続されたソース／ドレイン電極とを備えた薄膜トランジスタであり、
前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記ソース／ドレイン電極と同層に同一材料を用いて形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の電気光学装置。 - 前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記ゲート電極と同層に同一材料を用いて形成されていることを特徴とする請求項５に記載の電気光学装置。
- 前記画素電極が、前記ソース／ドレイン電極を介して前記スイッチング素子と電気的に接続されており、
前記第１のシールド配線部及び第２のシールド配線部のいずれか一方が、前記画素電極と同層に同一材料を用いて形成されていることを特徴とする請求項５に記載の電気光学装置。 - 前記画素電極が、前記ソース／ドレイン電極を介して前記スイッチング素子と電気的に接続されており、
前記画素電極と同層に同一材料を用いて形成された接続部材により、前記第１乃至第３のシールド配線部の少なくとも２つが互いに電気的に接続されていることを特徴とする請求項１乃至７のいずれか１項に記載の電気光学装置。 - 前記素子基板に、互いに交差して延びる複数のデータ線と複数の走査線とが形成され、前記データ線と前記走査線との交差部に対応して前記画素電極が設けられており、
前記第１のシールド配線部又は第２のシールド配線部と、前記走査線又は前記データ線とが、少なくとも１つ以上の静電保護回路を介して電気的に接続されていることを特徴とする請求項１乃至８のいずれか１項に記載の電気光学装置。 - 前記静電保護回路が、前記薄膜トランジスタと同層に形成された半導体層を具備したＭＯＳダイオードを有することを特徴とする請求項９に記載の電気光学装置。
- 前記静電保護回路は、前記薄膜トランジスタのゲート電極とドレイン電極とを短絡してなる第１のＭＯＳダイオードと第２のＭＯＳダイオードとを互いに逆向きに接続してなることを特徴とする請求項１０に記載の電気光学装置。
- 前記第１のＭＯＳダイオードにおけるソース電極とゲート電極とが一部平面的に重なって配置されるとともに、前記第２のＭＯＳダイオードにおけるソース電極とゲート電極とが一部平面的に重なって配置された容量結合動作型のＭＯＳダイオードであることを特徴とする請求項１１に記載の電気光学装置。
- 前記容量結合動作型のＭＯＳダイオードが、前記データ線と同層に形成された前記シールド配線部と電気的に接続されていることを特徴とする請求項１２に記載の電気光学装置。
- 請求項１乃至１３のいずれか１項に記載の電気光学装置を備えたことを特徴とする電子機器。
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