JP3786431B2 - 位相同期回路、情報処理装置及び情報処理システム - Google Patents

Description

技術分野
本発明は制御発振器（ＶＣＯ／ＣＣＯ）の線形化制御を行った位相同期ループ（ＰＬＬ）回路及びそれを用いた情報処理システムに関するのもで、マイクロプロセッサに内蔵集積化されたクロック発生回路応用に好適な技術である。また本発明は、電流スイッチ回路に関し、特に、位相同期ループ（ＰＬＬ）回路、アナログ・ディジタル（Ａ／Ｄ）変換回路、あるいはディジタル・アナログ（Ｄ／Ａ）変換回路など、高速なアナログスイッチを必要とする回路に好適な電流スイッチ回路に関する。
背景技術
位相同期ループ回路（以下ＰＬＬ回路と称す。）は近年マイクロプロセッサの内蔵クロック発生手段として多用されており、その動作周波数もマイクロプロセッサの応用に従って広範囲、かつ高周波化している。
このようにＰＬＬ回路を広範囲に動作させるためには動作周波数に比例した何らかのバイアス発生，制御手段が必要である。その実現手段として、従来より幾つかの技術の開示がなされている。
例えば、特開平４−３７２１９号公報には、動作周波数が所定値よりも移動した点ではＰＬＬ回路におけるループフィルタ出力電圧も移動するため、ループフィルタ電圧を検出して常にＶｃｃ／２に制御するバイアス制御を加えることによって安定した動作を実現する技術が記載されている。さらに、特開平２−２３０８２１号公報，特開平８−１３９５９７号公報では、ＰＬＬ回路中の電流制御発振器（以下、ＣＣＯと称す。）の動作点設定をＣＣＯと同じ遅延特性を有するレプリカ回路を用いて設定する方法で、入力動作周波数に比例したＣＣＯの動作設定を行い、安定した動作を実現することが記載されている。
しかしながら上記の従来技術では、ＰＬＬ回路を広範囲に動作させるために必要な条件としてのＣＣＯの入出力特性を直線的であると見なして回路を構成し、制御している。しかしながら、一般に高周波領域におけるＣＣＯの入出力特性は非線形特性であり、この場合中心周波数の設定点やＣＣＯの制御利得も非線形になるため広範囲に亘って動作させるとＰＬＬの制御系の主要パラメータが最適設計値から外れ、安定動作させることができない。従って、安定な動作をさせるためにＣＣＯの直線性の良い低周波側に制限して動作させなければならないといった問題があった。
また、一般にＰＬＬ回路は入力信号と発振器の発信信号との位相差に応じて発振器を制御するものであるが、この制御を行うためには入力信号と発振信号との周波数差がある一定の範囲から外れるとＰＬＬ回路としての機能を果たさない。つまり、入力信号と発振信号との周波数差が制限された範囲でしかＰＬＬ回路を適用できないといった問題があった。
一方、この分野におけるＬＳＩ技術は、年々、微細化，低電圧化，高周波化が進展しているためＣＣＯ特性の飽和、その他の非線形性も年々増大しており、ＰＬＬ回路における広範囲動作設計の要求実現を著しく困難なものにしている。
また、従来よりＰＬＬ回路、Ａ／Ｄ変換回路、あるいはＤ／Ａ変換回路などの高速なアナログスイッチを必要とする回路に、カスコードスイッチ回路や低インピーダンスのレベルシフト駆動段を有する電流スイッチ回路が用いられている。レベルシフト駆動段を有する電流スイッチ回路については、シェー．グレイムの「改良されたＤ／Ａ変換器は変換時間を改善する」イーディエヌマガジン、１９７１年３月１５日号、３９−４１頁（J.Grame“Monolithic D/A Improves Conversion Time” EDN Magazine, March 15, pp.39-41）に具体例が記載されている。
ところで、上記のカスコードスイッチ回路は、スイッチ・オフ時の寄生容量に起因する時定数のため、スイッチ・オフ時間を十分に短縮することができない。このため、スイッチの高速化を十分に図ることができない。
また、上記のレベルシフト駆動段を有する電流スイッチ回路では、レベルシフト駆動段が複雑（直列素子数が多い）で素子のばらつきの影響を受けやすい。このため、レベルシフト駆動段をエミッタホロワで構成し、該駆動段を高電圧動作させるようにしている。したがって、レベルシフト駆動段を有する電流スイッチ回路では、ＬＳＩの低電圧化を図るのに適していない。低電圧動作させようとすると、スイッチング信号に対して、エミッタ電流の減少方向の駆動インピーダンスが該電流の増加方向の駆動インピーダンスよりも高くなり、スイッチング時間が非対称に長くなってしまう。このため、スイッチの高速化を十分に図ることができない。
発明の開示
本発明は、このような問題に鑑みてなされたものであり、その第１の目的は、ＣＣＯの非線形性に基づく中心周波数設定のずれやループの制御利得の不安定要因を除去し、最適な制御ループパラメータを保持したまま広範囲動作可能なＰＬＬ回路を実現することにある。これは、入力される第１のクロック信号と位相が同期する第２のクロック信号を生成するための第１の帰還回路と、入力される前記第１のクロック信号とほぼ等しい周波数の第２のクロック信号を生成する第２の帰還回路とを有することにより達成することができる。
また、入力信号に基づいて出力信号を積分制御するための第１の制御信号を生成する第１の制御信号生成部と、入力信号に基づいて出力信号を比例制御するための第２の制御信号を生成する第２の制御信号生成部と、第１の制御信号と第２の制御信号に基づいてクロック信号を出力する発振器とを有することにより達成することができる。
つまり、位相差によって入力周波数と出力周波数の位相の同期がとれない場合であっても、まず入力周波数と出力周波数の周波数の差を比例制御によってなくすことにより、位相の同期がとれるようになり、広帯域で安定した動作を実現することができる。
また、本発明の第２の目的は、より高精度のループ制御を行うための変換器を提供することにある。これは、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、カレントミラーフィルタによって構成した変換回路は、入出力特性の直線性を非常に高くすることができるので、この変換回路を使って比例制御部を構成することで、高精度な制御を行うことができる。
また、本発明の第３の目的は、広範囲動作可能なＰＬＬ回路を用いて動作環境に応じて最適なクロック周波数で動作するマイコンを提供することにある。これは、クロック周波数に基づいてデータの処理を行う情報処理装置と、情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、情報処理装置は、周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることで環境に応じた最適な動作を実行するシステムを実現することができる。
本発明の第４の目的は、スイッチのオン／オフ双方向ともにスイッチ時間を短縮可能な電流スイッチ回路を提供することにある。また、本発明の他の目的は、低電圧動作が可能な電流スイッチ回路を提供することにある。これは制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチとを電流スイッチが備えることにより達成することができる。
ここで、電流スイッチとしては、たとえばＭＯＳトランジスタやバイポーラ形トランジスタ、あるいはＩＧＢＴなどの半導体スイッチが適用可能である。この電流スイッチは、定電流回路を構成するようにしてもよい。
また、相補対性出力の電圧スイッチとしては、たとえばＣＭＯＳインバータや、バイポーラ相補エミッタホロワなどが適用可能である。
本発明は、前記の構成により、電圧スイッチの入力に「開」方向の制御信号が印加されると、該電圧スイッチの出力は、順バイアスされている電流スイッチの低電圧側電極電圧を、該電流スイッチを遮断する方向に変化させる。これにより、電流スイッチは、急速に遮断する。
一方、電圧スイッチの入力に「閉」方向の制御信号が印加されると、該電圧スイッチの出力は、電流スイッチの低電圧側電極電圧を導通させる方向に変化させる。これにより、電流スイッチは、急速に導通する。
ここで、本発明では、電流スイッチの駆動段として、相補対性出力特性の電圧スイッチを用いている。この相補対性出力特性の電圧スイッチは、高低両出力レベルとも低出力インピーダンスとなるので、スイッチのオン／オフ双方向ともにスイッチ時間を十分に短縮することができる。
また、電流スイッチの駆動段を、相補対性出力特性を有する電圧スイッチで構成しているので、駆動段の直列素子数を少なくすることができる。このため、低電圧で動作させることができる。
【図面の簡単な説明】
図１は本発明の広帯域ＰＬＬ回路の基本構成を示した図である。
図２は本発明の広帯域ＰＬＬ回路の構成を示した図である。
図３は本発明の広帯域ＰＬＬ回路の比例制御部と発振器の入出力特性を示した図である。
図４は本発明の広帯域ＰＬＬ回路の比例制御部の基本構成を示した図である。
図５は本発明の電流変換回路と発振回路の回路構成を示した図である。
図６は本発明のＦ／Ｉ変換器の回路構成を示した図である。
図７Ａ，７Ｂはそれぞれ図６で示したＦ／Ｉ変換器の入出力特性を示した図である。
図８は本発明の他のＦ／Ｉ変換器の構成を示した図である。
図９は本発明の広帯域ＰＬＬ回路の詳細な構成をブロックで示した図である。
図１０は本発明の広帯域ＰＬＬ回路の回路構成を示した図である。
図１１は本発明の広帯域ＰＬＬ回路の入出力特性を示した図である。
図１２は本発明の広帯域ＰＬＬ回路の他の構成を示した図である。
図１３は本発明の広帯域ＰＬＬ回路を適用したマイクロプロセッサの回路構成を示した図である。
図１４は図１３のバッテリ状態検出回路の回路構成を示した図である。
図１５は２電源で動作するマイクロプロセッサにおけるＰＬＬ回路の第一の配置電源領域を示した図である。
図１６は図１５の具体的なマイクロプロセッサの回路構成を示した図。
図１７は２電源動作マイクロプロセッサにおけるＰＬＬ回路の第二の配置電源領域を示した図である。
図１８は図１７の具体的なマイクロプロセッサの回路構成を示した図である。
図１９は本発明の広帯域ＰＬＬ回路をプロセッサシステムに適用した構成を示した図である。
図２０は本発明で適用可能な他の発振器の一例を示した図である。
図２１は本発明で適用可能な他の発振器の一例を示した図である。
図２２は本発明で適用可能な他の発振器の一例を示した図である。
図２３は本発明の電流スイッチ回路の概略構成図である。
図２４は図２３に示す電流スイッチ回路の入出力動作波形を示す図である。
図２５は本発明の広帯域ＰＬＬ回路へ電流スイッチを適用した場合の概略構成図である。
図２６は本発明の電流スイッチ回路が適用された電流加形のＤ／Ａ変換回路の概略構成図である。
図２７は本発明の他の電流スイッチ回路の概略構成図である。
図２８は図２８に示す本発明の第二実施形態の変形例を示す図である。
図２９は本発明の他の電流スイッチ回路の概略構成図である。
図３０は本発明の他の電流スイッチ回路の概略構成図である。
発明を実施するための最良の形態
図１に本発明の広帯域ＰＬＬ回路を実現するための基本構成を示す。これは、比例制御部３０００、積分制御部２０００、発振器１００から構成され、発振器１００からの出力を比例制御部３０００を介して発振器１００へフィードバックするループと、発振器１００からの出力を積分制御部２０００を介して発振器１００へフィードバックするループとの２つのループを形成している。具体的には、発振器１００は比例制御部３０００によって入力信号Ｓｉｎと発振器の出力信号Ｓｖから生成される制御信号Ｓ１と、積分制御部２０００によって入力周波数Ｓｉｎと発振器１００の出力周波数Ｓｖから生成される制御信号Ｓ２との信号によって出力信号Ｓｖが制御される。
本発明の広帯域ＰＬＬ回路において比例制御部３０００は発振器１００の出力周波数を制御するためのものであり、入力信号Ｓｉｎと出力信号Ｓｖとの差から制御信号Ｓ１を生成する。また、積分制御部２０００は、発振器１００の出力信号の位相を制御するものであり、入力信号Ｓｉｎと出力信号Ｓｖとの位相差から制御信号Ｓ２を生成する。
このように構成した広帯域ＰＬＬ回路は、まず比例制御部３０００により発振器１００の出力信号Ｓｖが入力信号Ｓｉｎの周波数に同期し、次に、積分制御部２０００により出力信号Ｓｖが入力信号Ｓｉｎの位相に同期する。
従って、入力信号と出力信号との周波数の差が大きい場合でも、安定した動作を行うことができる。
以下、本発明の広帯域ＰＬＬ回路について具体的に説明する。
図２はより具体的な広帯域ＰＬＬ回路の構成を示したものである。この広帯域ＰＬＬ回路は、発振器１００として電流制御型発振器（以下、ＣＣＯと称す。）を適用したものであり、図１に示した比例制御部３０００を２つのＦ／Ｉ変換器３００、４００と電流加算回路２００によって構成し、積分制御部２０００を位相比較器７００、チャージポンプ回路８００により構成したものである。また、ＣＣＯ１００の出力周波数ｆｖはディユーティー比を調整するためのフリップフロップ回路（Ｆ／Ｆ）１５０及び分周器６００を介して比例制御部３０００、積分制御部２０００へ帰還されるように構成されている。
この広帯域ＰＬＬ回路において、積分制御部２０００によるループ動作について説明する。位相比較回路７００で入力周波数ｆｉｎ及び帰還周波数ｆＦＢの位相を比較し、チャージポンプ回路８００で位相差に応じた電流を発生し、電流加算器１１０を介した電流信号でＣＣＯ１００を制御する。ＣＣＯ１００から出力される信号はＦ／Ｆ１５０及び分周器６００により１／Ｎに分周されて再び位相比較回路７００へ入力され、最終的に出力端子２５の位相と入力信号の位相とが同期する。
また、比例制御部３０００によるループ動作について説明する。入力端子１０から入力された入力周波数ｆｉｎの入力信号は直線性の優れたＦ／Ｉ変換器４００により設定電流Ｉｃに変換され、電流加算回路２００で増幅されて制御電流ＩｖとなってＣＣＯ１００に入力される。ＣＣＯ１００は、制御電流Ｉｖに応じて出力周波数ｆｖの出力信号を出力する。この出力信号はＦ／Ｆ１５０と分周回路６００により１／Ｎに分周されてＦ／Ｉ変換器３００に入力され出力電流Ｉｏを出力する。これにより、この制御系はＩｃ≒Ｉｏなる点で平衡し、その時に分周回路６００の出力端子２５の周波数は入力周波数ｆｉｎに等しくなる。
ここで入力側のＦ／Ｉ変換器４００および帰還側のＦ／Ｉ変換器３００の利得をそれぞれＫ１（ＭＨｚ／μＡ），Ｋ２（ＭＨｚ／μＡ）とすると各Ｆ／Ｉ変換器３００，４００の入出力間には次の関係式が成立する。

また電流加算回路２００の制御利得が十分大きいとするとＩｃ＝Ｉｏとなるから式（２）のようになる。

式（２）より２つのＦ／Ｉ変換器３００，４００を同一定数の同一回路で作るとＫ１／Ｋ２＝１が成立し、この場合ｆｖ＝Ｎ・ｆｉｎとなる。つまり式（２）に示されているように入、出力周波数の関係はＫ１／Ｋ２の比によって決まるからＫ１、Ｋ２が同一特性であれば周波数／電流特性に非線形性があっても全体の特性は線形化されることになる。
式（２）で示されるように、この制御系は通常のＰＬＬによる位相制御と異なり、周波数の比例制御であるから応答，周波数精度ともＦ／Ｉ変換器３００，４００によってのみ決まることになるので高速、高精度に制御することができる。
ここで、分周回路６００、Ｆ／Ｉ変換器３００、４００の入出力特性は線形動作が保証されているから、ＣＣＯ１００単体の特性が非線形であっても、広帯域ＰＬＬ回路への入力周波数ｆｉｎとＣＣＯ１００の出力周波数ｆｖとは周波数が高くなっても比例した関係になる。更に、入力周波数ｆｉｎと帰還周波数ｆＦＢとの周波数差が大きくても、比例制御部３０００を含むループにより、高速に帰還周波数ｆＦＢを入力周波数ｆｉｎに設定できるのでＰＬＬの機能を発揮することができる。
この他に図２に示した広帯域ＰＬＬ回路は、
（１）入力周波数ｆｉｎに比例して正確にＣＣＯ１００の出力周波数（中心周波数）ｆｖを設定することができる。
（２）分周回路６００を用いてより高い限界的な発振領域で発振させることができる。
（３）２つのＦ／Ｉ変換器３００，４００をペアで用いているため誤差やドリフト等があった場合でも特性は両者の比となり単体の場合よりも誤差は低減される。
（４）常にＦ／Ｉ変換器３００，４００の精度に近い範囲でＣＣＯ３０の中心周波数がほぼ正確に設定されるため、ＰＬＬ回路としての引込み時間が短縮される。といった利点を有する。
図３はＣＣＯ１００単体の入力電流Ｉｖ−出力周波数ｆｖ特性と線形化制御入力電流Ｉｃ−出力周波数ｆｖ特性とを示したものである。
図３のＡはＣＣＯ１００単体での入出力特性を示したものであり、ＣＣＯ１００の利得ｆｖ／Ｉｖは電流が大きくなるにつれて飽和により次第に直線性が低下し、１００ＭＨｚ附近では低周波の１／１０以下に直線性が低下している。
図３のＢは、図４に示す回路の入出力特性を示したものである。
図４の回路は、図２に示した広帯域ＰＬＬ回路のうち、ＣＣＯ１００に対する線形化制御部の構成を示したものである。この制御系はＣＣＯ１００の出力周波数ｆｖを入出力特性の直線性の良いＦ／Ｉ変換器３００を介して帰還する構成としている。入力端子１５を介して入力電流源５００からの入力された設定電流Ｉｃは、電流加算回路２００によって帰還されたＦ／Ｉ変換器の出力電流Ｉｏと加算される。電流加算回路２００により加算された電流は制御電流ＩｖとしてＣＣＯ１００に入力され、ＣＣＯ１００はこの制御電流Ｉｖに応じた周波数ｆｖの出力信号を出力する。ここで、電流加算回路２００はＩｃを正極性、Ｉｏを負極性として入力し、その差（Ｉｃ−Ｉｏ）を制御信号Ｉｖとしているので、この制御系はＩｃ−Ｉｏ＝０となるような状態に制御される。
この制御系の入出力特性は図３のＢのような特性となり、ＣＣＯ１００の直線出力範囲は見掛上拡大される。つまり、図４に示した回路の制御系によれば制御利得ｆｖ／Ｉｃは、ほぼ一定の値をとり、減少が数％以内といったように直線性が非常に優れたものとなる。このように入出力特性の直線性が高いＦ／Ｉ変換器３００により信号を帰還する構成とすることにより、入力である設定電流Ｉｃと出力周波数ｆｖとの関係はＣＣＯ１００の特性には影響されず、線形化することができる。
このように広帯域ＰＬＬ回路は、入出力特性が広範囲に亘って直線性が保たれるＦ／Ｉ変換器３００を用いて、出力信号を帰還する構成としているために回路全体としての入出力特性は広範囲に亘って直線性が保たれる。
図５は図４に示した電流加算回路２００とＣＣＯ１００の詳細構成を示したものである。図５において、点線内に示した回路が電流加算回路２００である。電流加算回路２００はＮＭＯＳトランジスタ対Ｑ８，Ｑ９及びＰＭＳＯトランジスタＱ１０、及び小容量のキャパシタＣ４で構成される。電流加算回路２００は２つの入力端子１５，３０と１つの出力端子３５を有し次のよに動作する。
入力端子１５に設定電流Ｉｃを入力し、入力端子３０にはＦ／Ｉ変換器３００の出力電流Ｉｏを入力するとＩｃ，Ｉｏの大小関係に応じてトランジスタＱ９のドレン電位が変化する。具体的にはＩｃ＜ＩｏならトランジスタＱ９のドレイン電位が上昇し、Ｉｃ＞ＩｏならトランジスタＱ９のドレイン電位が下降する。従って、Ｉｃ＞Ｉｏなら出力端子３５の制御電流Ｉｖは増加し、Ｉｃ＜Ｉｏなら出力端子３５の制御電流Ｉｖは減少する。この電流加算回路２００の電流利得はトランジスタＱ９，Ｑ１０のコンダクタンスをｇｍ９，ｇｍ１０とし、トランジスタＱ９のインピーダンスをγ９とすると、利得∝ｇｍ９・ｇｍ１０・γ９となり、極めて高い利得を実現することができる。
図５において、ＣＣＯ１００はトランジスタ対Ｑ２１，Ｑ３１，Ｑ２２〜Ｑ２ｎ，Ｑ３２〜Ｑ３ｎの奇数段のＣＭＯＳインバータのリングカウンタで構成している。また、リングカウンタの各段のＶｃｃ側及びＧＮＤ側にはトランジスタＱ１１〜Ｑ１ｎ，Ｑ４１〜Ｑ４ｎからなる定電流回路が挿入されており、これらの定電流回路はカレントミラー回路を構成するトランジスタＱ７，Ｑ５を介して電流加算回路２００の出力端子３５と接続する。
このように電流加算回路２００の電流利得が非常に高いのでＣＣＯ１００は制御電流Ｉｖの変化に対して極めて高い感度でＣＣＯ１００の出力周波数ｆｖを変化させることができる。
次にＦ／Ｉ変換器３００の詳細な構成について説明する。
図６にＦ／Ｉ変換器３００の詳細な回路構成を示す。図６に示すＦ／Ｉ変換器３００は、ＣＭＯＳのプッシュプルインバータＩｎｖ１とその出力側のキャパシタＣｏで充放電回路を構成しており、その充電電流はトランジスタＱ２７〜Ｑ３４に至る多段のカレントミラー回路のフィルタを介して信号端子３０より出力される構成としている。
インバータＩｎｖ１の電源側電圧は、常に一定となるように、トランジスタ差動対Ｑ２１，Ｑ２２及びトランジスタＱ２３，Ｑ２４，Ｑ２５，Ｑ２６等で構成される差動増幅器Ａｍｐで負帰還制御している。なおキャパシタＣ１はＶ点の急峻な電圧変化を抑制するための平滑キャパシタである。このようにインバータＩｎｖ１の電源側電圧はカレントミラー回路を構成するトランジスタＱ２７，Ｑ２８のゲートを介して負帰還制御されるので、Ｖｃｃを抵抗Ｒ１，Ｒ２で分圧した電圧の変動をなくし一定電圧とすることができる。
このように構成されたＦ／Ｉ変換器３００の動作について説明する。
入力端子２５からｆなる周波数のパルス電圧が入力されると、インバータＩｎｖ１は入力がｈｉｇｈレベルの時にインバータ出力はｌｏｗとなりキャパシタＣｏは０（Ｖ）となる。入力がｌｏｗレベルの時にインバータＩｎｖ１の出力はｈｉｇｈとなりキャパシタＣｏはＶ（Ｖ）に充電される。以下、周波数ｆでインバータがｌｏｗ／ｈｉｇｈをくり返すと、キャパシタＣｏは０−Ｖ間の充放電を繰り返す。従って、Ｖ点よりインバータに供給される電流ＩはＩ＝Ｃｏ・Ｖ・ｆとなって周波数ｆに比例したパルス電流となる。このようにして得られるパルス電流は波高値が極めて高く、帰還信号として適さない。そこで、このパルス電流を平滑化し、ほぼ完全な直流電流とするためにトランジスタＱ２７〜Ｑ３４からなる多段のカレントミラー回路の一次側（Ｑ２７，Ｑ２９，Ｑ３３）と二次側（Ｑ２８，Ｑ３０，Ｑ３４）の間の直線性が広い動作電流密度に亘って保たれるように、一次側と二次側の対称性を良くし、かつ折り返しノードから見たインピーダンスを高くし、それぞれの高インピーダンスのノード（Ｂ点，Ｃ点）に容量Ｃ２，Ｃ３の如く平滑キャパシタを挿入する。このように構成されたカレントミラー回路のトランジスタＱ２７に流れたパルス電流はＱ２８，Ｑ２９を流れてＣ２で平滑化され、Ｑ３０，Ｑ３３を流れてＣ３でさらに平滑化され、最終的にＱ３４の出力端子３０からほぼ完全な直流となって出力される。
この構成によれば、広範囲に亘って入力に比例した出力を得ることができる。図７Ａ，図７Ｂに上述したＦ／Ｉ変換器３００の入出力特性を示す。図７Ａ，図７Ｂは電源電圧Ｖｃｃ＝２．５Ｖ，Ｖ点の電圧＝１．５Ｖの場合における入出力特性で、入力周波数ｆ及びキャパシタＣｏに比例した出力電流Ｉｏが得られることがわかる。入力周波数ｆに対する直線性も極めて優れ、１０〜１００ＭＨｚの範囲で０．５％以内の直線性が得られる。また、図６のＦ／Ｉ変換器３００のフィルタはリップル，応答の点でも優れ、１０ＭＨｚ入力時でもリップルが０．０５％，９５．５％の整定が５μｓ以内となる。
また、より制御精度を向上させるためには、２つのＦ／Ｉ変換器３００，４００の特性を同一にすればよく、例えば図６のＦ／Ｉ変換器で示したように、基準分圧抵抗Ｒ１，Ｒ２を共通にしたり、基準キャパシタＣｏを多数個に分割して配列し、配列した基準キャパシタを交互に２つのＦ／Ｉ変換器３００，４００のキャパシタに割り当てるようにすることで、キャパシタの配置による依存性を少なくすることができる。
また、二つのＦ／Ｉ変換器３００，４００の構成をより簡単にすることは、低電圧化や動作のバラツキの点でも有効であるため、より簡単化したＦ／Ｉ変換器を図８に示す。
図８のＦ／Ｉ変換器は、図６で用いた差動増幅器Ａｍｐを用いないＦ／Ｉ変換器である。このＦ／Ｉ変換器においては，充放電インバータＩｎｖ１の負荷側のキャパシタＣｏの他端は、充放電インバータＩｎｖ１の電源端子側と一緒に接続した後、トランジスタＱ２７，Ｑ２８の対からなる第１のカレントミラー回路の入力側へ接続される。更にキャパシタＣ１は第１のカレントミラー回路の入力側トランジスタに並列接続される。更に第１のカレントミラー出力は、トランジスタＱ２９，Ｑ３０に対する第２のカレントミラー回路へ接続され、第２のカレントミラー回路はトランジスタＱ３３，Ｑ３４の対からなる第３のカレントミラー回路へ接続されて出力端子３０へ導かれる。各カレントミラーの１次側と２次側との間には電流のリップル分を低減するための各ＣＲフィルタ、Ｒ８とＣ２，Ｒ９とＣ３，Ｒ１０とＣ４が用いられる。この接続回路においては、第１のカレントミラー回路の入力トランジスタに流れる信号電流の変化が比較的少なくでき、従ってインバータＩｎｖ１の電源側端子電圧を増幅器で定電圧化しない場合でも比較的良好な直線性（１０〜１００ＭＨｚで２％弱）が得られる。
このように構成されたＦ／Ｉ変換器は、入力端子２５にオン／オフの交番電圧が入力されると、インバータＩｎｖ１を介して、キャパシタＣｏはＶｃｃ−Ｖｄ（Ｖｄ：Ｑ２７のダイオード順電圧）に充電されトランジスタＱ２７にはパルス状の電流が流れる。そしてトランジスタＱ２８にはリップルが低減された二次電流が流れる。更に第２，第３のカレントミラー回路によって平滑され、出力端子３０から入力周波数に比例した直流出力が得られる。図８に示した回路では差動増幅器を用いないためより低い電源電圧で動作させることができる。
以上のＦ／Ｉ変換器は、キャパシタＣｏの充放電インバータＩｎｖ１が電源側にあるので第１のカレントミラー回路をＰＭＯＳ回路にて折り返しているが、充放電インバータＩｎｖ１を接地側にした場合には、第１のカレントミラー回路をＰＭＯＳ回路に変更して順次折り返しても成り立つ。
また、図８のカレントミラーを用いたフィルタは、先の図５と同様三段構成で示したが、ＣＲの時定数を大きくして一段当りのリップル減衰量を大きくすれば、一段でもよい。
以上説明した各部の構成に基づいて、図２に示した広帯域ＰＬＬ回路をより具体的に示した回路を図９に示す。
入力端子１０に入力された入力周波数ｆｉｎの入力信号は、位相比較器７００に入力され、ＶＣＯブロックから帰還される周波数ｆＦＢの信号との位相を比較し、アップパルス（ＴＵ），ダウンパルス（ＴＤ）を出力する。このアップパルス（ＴＵ），ダウンパルス（ＴＤ）は、チャージポンプ回路８００に入力され、これにより位相差に応じた信号を出力し、フィルタキャパシタＣＦにより電圧ＶＦに変換された後、ＶＣＯブロックに入力される。
チャージポンプ回路８００から出力された電圧ＶＦはＶ／Ｉ変換器９００で電流に変換され入力制御電流ΔＩ１として電流加算回路２００に入力される。尚、係数回路９１０からＶ／Ｉ変換器９００へＦ／Ｉ変換器４００の出力が入力されているが、これはＶ／Ｉ変換９００を調整するためのものである。
この電流加算回路２００には、更にＦ／Ｉ変換器４００を介して入力周波数ｆｉｎに相当する設定電流Ｉｃと、Ｆ／Ｉ変換器３００を介してフリップフロップ（ＦＦ）１５０の出力周波数ｆｏに相当する出力電流Ｉｏとが入力される。電流加算回路２００では、これら入力される電流を加算し、ＣＣＯ１００の制御電流Ｉｖ′を出力する。
一方、位相比較器７００から出力されるアップパルス（ＴＵ）、ダウンパルス（ＴＤ）は、そのままＶＣＯブロックの入力となり、Ｔ／Ｉ変換器９５０により安定化のためのリード信号電流ΔＩ２に変換される。尚、Ｔ／Ｉ変換回路９５０は、変換のための調整信号として、制御電流Ｉｖ′を係数回路ｂ２を介して入力されるようにしている。
最終的に、電流加算回路２００によって加算された制御電流Ｉｖ′とリード信号電流ΔＩ２とが電流加算回路１１０で加算されて、ＣＣＯ１００の制御電流ＩｖとしてＣＣＯ１００に入力される。
このように構成した広帯域ＰＬＬ回路は、ＰＬＬの位相引き込み動作に先だって、２つのＦ／Ｉ変換器３００及び４００の電流突き合わせによって、ＣＣＯ１００の出力周波数ｆｖがＦ／Ｉ変換器の動作速度及び精度により高速かつ正確に設定される。
その後、入力端子１０の入力周波数ｆｉｎと出力端子２１の出力周波数ｆｏとの間に存在する周波数差や位相差が、分周回路６００，位相比較器７００，チャージポンプ回路８００，フィルタＣＦ，Ｖ／Ｉ変換器９００，電流加算回路２００，ＣＣＯ１００の一巡ループで構成する負帰還サンプリング制御系によって精密に積分制御され、入，出力間の周波数差，位相差はほぼ０になる。さらに、位相差がほぼ０に合った定常状態で位相比較器７００の出力が発する極めて狭いアップ（ＴＵ），ダウン（ＴＤ）パルスは積分制御の他に、別途リード（比例）制御としてＴ／Ｉ変換器９５０を介してＣＣＯ１００の入力に加えられ、系の安定化のダンピング動作となる。なお、ＣＣＯ１００に対する制御利得の直線化のため、Ｖ／Ｉ変換器９００の基準は設定電流Ｉｃ側，Ｔ／Ｉ変換器９５０の基準はＩｖ′側からとっている。これは、ＰＬＬ回路の制御に望ましい次の二点を実現していることを意味する。第一はＣＣＯ１００の出力周波数の大小に比例して自動的にＣＣＯの制御する範囲が決められることであり、第２はＣＣＯ１００に飽和等の非線形性があっても、それはＣＣＯ１００に入力される制御電流Ｉｖに反映されるので、高速な信号の制御電流も線形補正される。
図９の各ブロックの詳細回路を図１０に示す。ただし図９の位相比較器７００とチャージポンプ部８００は、ここでは省略している。図１０における入，出力側のＦ／Ｉ変換器４００，３００の構成及び特性は、先に図６，図７Ａ，図７Ｂに説明したものと同じである。ＣＣＯ１００のリングカウンタＡｍｐ１〜Ａｍｐｎは、より高周波動作が可能な差動アンプで構成している。リングカウンタＡｍｐの差動出力は出力バッファ１２０を介して発振周波数ｆｖの信号を出力する。なお、出力バッファ１２０はＱ５１〜Ｑ５５からなる差動シングルエンド変換段，インバータアンプＩｎｖ３，Ｉｎｖ４で構成している。Ｖ／Ｉ変換器９００はトランジスタＱ４１〜Ｑ４４及びバイアスインバータＩｎｖ２からなる差動増幅段で構成しており、その出力はトランジスタＱ８のドレン側で設定電流Ｉｃに加算している。また、Ｔ／Ｉ変換器９５０はトランジスタＱ７１〜Ｑ７６なる回路で構成しており、その基準バイアスは電流加算回路２００のトランジスタＱ１１から与えられている。そしてＴ／Ｉ変換器９５０の入力は端子５１，５２より与えられ、出力は電流加算回路２００のトランジスタＱ１３に加えられている。電流加算回路２００の詳細構成，動作については図５と同様であるが、トランジスタＱ１２及びＱ１３の接続点にＴ／Ｉ変換回路９５０の出力が接続されることで電流加算器１１０を表している。
Ｖ／Ｉ変換器９００の機能は広帯域ＰＬＬ回路の位相誤差の積分量に応じた制御電流を発生して発振器ＣＣＯに加えることである。その具体的な動作について述べると、チャージポンプ８００の出力側のフィルタキャパシタＣＦの端子電圧ＶＦ（位相差の積分電圧）はＱ４１〜Ｑ４５の差動アンプで電流に変換され、トランジスタ７１，７２のカレントミラーを介してＣＣＯ１００の制御電流Ｉｖに加えられる。
広帯域ＰＬＬ回路の位相制御において系の安定化に必要なリード信号発生はＴ／Ｉ変換部９５０によって発生される。具体的にはトランジスタＱ７２，Ｑ７５の定電流回路とスイッチトランジスタＱ７３，Ｑ７６で構成されている。端子５１，５２に位相比較器７００からのアップ（ＴＵ），ダウン（ＴＤ）パルス信号によってＱ７３，Ｑ７６はオンし、その期間のパルス電流は上述した差動のＶ／Ｉ変換器９００の出力電流に加算され、ＣＣＯ１００の制御電流となる。
図１１に広帯域ＰＬＬ回路の線形化帰還制御の制御範囲設定特性例を示す。入力及び帰還側のＦ／Ｉ変換器３００，４００の突き合わせ帰還制御によって、図１１に示すように、ＣＣＯ１００に非線形性がある場合にも入力周波数のｆｉｎの高（ｆｉｎ（Ｈ）），低（ｆｉｎ（Ｌ））共に直線的に発振周波数ｆｖの中心を設定することができる。さらに、制御入力の±ΔＩ発生の基準をＣＣＯ１００の制御電流Ｉｖを基にしているので、発振周波数の制御範囲±Δｆ（Ｌ），±Δｆ（Ｈ）はそれぞれの周波数ｆｖ（Ｌ），ｆｖ（Ｈ）に比例した範囲で正規化される。このようにＣＣＯ１００の可変周波数範囲Δｆを中心周波数の設定値に比例して設定できることは、広帯域ＰＬＬ回路においてリークノイズ等の影響を受け易いループフィルタなどのダイナミック回路が分担する可変信号範囲を必要最小限に設計でき、ＰＬＬ回路による制御のＳ／Ｎ比向上の点で望ましい。
尚、これまでは広帯域ＰＬＬ回路について電流制御型発振器ＣＣＯとＦ／Ｉ変換器により説明してきたが、これは電圧制御型発振器ＶＣＯと周波数−電圧変換器（Ｆ／Ｖ）によっても同様に構成することができる。
図１２は、電圧制御型発振器ＶＣＯとＦ／Ｖ変換器によって構成した広帯域ＰＬＬ回路を示したものである。比例制御部３０００に適用するＦ／Ｖ変換器３１０、４１０はいずれもＦ／Ｉ変換器３００、４００の出力に抵抗を接続した構成としている。これは、Ｆ／Ｖ変換器３１０、４１０の入出力特性の直線性を補償するためである。
このように、電圧制御発振器ＶＣＯでも広帯域ＰＬＬ回路を実現することができるが、低電圧動作を実現するためには、電流制御型発振器ＣＣＯとＦ／Ｉ変換器により構成した広帯域ＰＬＬ回路の方が有効である。
以上説明したように非線形特性を有する発振器によって広帯域ＰＬＬ回路を実現する本発明の技術は、ＰＬＬ回路として動作帯域を極限まで高めうるので応用範囲が広がる。とりわけ、先端的なマイクロプロセッサでは素子の微細化，動作の低電圧化，高周波化が年々同時進行し、発振器の非線形性は著しく大きくなる。従って、このようなマイクロプロセッサに内臓されたクロック発生用のＰＬＬ回路として本発明の広帯域ＰＬＬ回路を適用することは特に有効である。
図１３はクロック発生回路として広帯域ＰＬＬ回路を内蔵したマイクロプロセッサの構成を示したものである。このマイクロプロセッサは、クロックを出力するための発振器１０１０と、発振器１０１０の発振周波数を制御する発振器制御部（ＣＰＧ）１０３０、発振器１０１０で発振されたクロック信号に基づいてデータの処理を行う論理部１２２０と、論理部１２２０と発振器制御部１０３０との間に接続された内部バス１２３０から構成されている。発振器１０１０は、広帯域ＰＬＬ回路１０１１、１０２１、選択器１０１３、１０１４、１０１７、１０２３、１０２４、分周器１０１２、１０２２、１０２７、バッファ１０２６、水晶発振器１０２５から構成されている。端子ＸＴＡＬ，ＥＸＴＡＬ間に接続される水晶発振器１０２５、または端子ＥＸＴＡＬに外付けされるパルスジェネレータのいずれかの基準クロックを選択器１０１７で選択し、選択された基準クロックは分周器１０２７で分周した後に広帯域ＰＬＬ回路１０２１へ入力される。広帯域ＰＬＬ回路１０２１からの出力は、選択器１０２３、１０１３へ入力されると共に、バッファ１０２６を介して出力端子ＣＫＩＯ及びＰＬＬ回路１０１１へ入力される。広帯域ＰＬＬ回路１０１１からの出力は選択器１０１３、１０２３へ入力される。このように選択器１０１３、１０２３は２つの広帯域ＰＬＬ回路１０１１、１０２１の出力を受けていずれか一方を選択する。選択器１０１３、１０２３で選択された信号は、それぞれ分周器１０１２、１０２２へ入力される。分周器１０１２、１０２２は入力された信号を３つの異なった周波数の信号に分周するものである。分周器１０１２によって分周された信号は選択器１０１４によって、いずれか１つが選択され内部クロックＩφとなる。分周器１０２２によって、分周された信号は選択器１０２４によっていずれか１つが選択され周辺クロックＰφとなる。また、それぞれの分周器１０１２、１０２２からの出力はそれぞれＰＬＬ回路１０１１、１０２１へフィードバックされる。
ＣＰＧ制御部１０３０は、端子ＭＤ０〜２の組合せによる外部からのモード制御情報とマイクロプロセッサからソフト的に設定された周波数制御レジスタ（ＦＲＱＣＲ）１０３２の情報によりクロック周波数制御回路１０３１で選択器１０１３、１０１４、１０１７、１０２３、１０２４を制御すると共に、ＰＬＬ回路１０１１，１０２１の周波数逓倍率、内部クロックの分周比、周辺クロックの分周比を制御する。またＰＬＬスタンバイ、ＰＬＬエネーブル、外部クロックの出力エネーブルなどの制御を行う。
更にＣＰＧ制御部は、バッテリ状態検出回路１０５０を備えている。このバッテリ状態検出回路１０５０は、バッテリの状態を検出し、このバッテリの状態に応じてクロック周波数を制御するための値をＦＲＱＣＲ１０３２に設定する。この設定に基づいて、発振器１０１０の分周器１０２７を制御し、クロックの周波数を制御する。
図１４はバッテリ状態検出回路１０５０の構成を示したものである。バッテリ状態検出回路１０５０は、定電流源１０５１，ダイオード１０５２，高いしきい値ＶＴＨを有するインバータ１０５３，低いしきい値ＶＴＬを有するインバータ１０５４，デコーダ１０５５で構成される。二つのインバータ１０５３，１０５４の入力には定電流源１０５１でバイアスされたダイオード１０５２の順方向降下電圧が基準電圧ＶＲＥＦとして入力され、基準電圧ＶＲＥＦとバッテリＢＡＴの電圧状態の比較により三つの状態が取りうる。すなわち、ＶＴＨ≧ＶＲＥＦ、ＶＴＨ＜ＶＲＥＦ≧ＶＴＬ、ＶＴＬ＜ＶＲＥＦの状態である。この状態は二値化信号として取り出され、ＦＲＱＣＲレジスタ１０３２に設定することにより、クロック周波数の選択が可能になる。このようにして、広範囲動作のＰＬＬを適用して動作クロック周波数をオンラインで最適な値に選ぶことができるようになる。なお、このバッテリ状態検出回路１０５０はマイクロプロセッサの外部にあってもよく、この場合はバッテリ状態検出回路１０５０の出力を端子ＭＤ０〜２を介して入力する。
これにより、例えばバッテリの残量が少なくなった場合に、マイクロプロセッサのクロック周波数低くすることで、バッテリの使用時間を延ばすことができる。
ここでは、マイクロプロセッサの周辺回路としてバッテリの状態を検出する構成について説明したが、ＣＰＧ制御部にマイクロプロセッサに接続される周辺回路の動作状態又は内部状態を検出する検出回路を備えることにより、周辺回路の動作状態又は内部状態に応じてクロック周波数を可変にすることで、目的に応じたマイクロプロセッサの運用を行うことができる。
次に、ＰＬＬ部とプロセッサ中核部が異なる電源電圧で動作するプロセッサにＰＬＬ回路を適用した場合について説明する。例えば、プロセッサ内で３．３Ｖと１．８Ｖのそれぞれ異なった電源電圧で動作する領域がある場合、クロック発生回路内のＰＬＬ回路を動作させる領域によって電源電圧レベルの変換を行うためのインタフェース回路が必要になる。
図１５は、クロック発生用ＰＬＬ回路を外部とのインタフェース回路に用いる電源と同じ３．３Ｖ電源領域に配置した場合を示したものである。具体的には図１６に示すように３．３Ｖと１．８Ｖの動作信号のレベル変換インタフェースを点線で示した部分にレベル変換インバータ１０６１〜１０６８を配置する。このレベル変換インバータ１０６１〜１０６８はロジックスレショールドの値を使用するトランジスタの寸法を変えることにより実現することができる。このように、ＰＬＬ回路を３．３Ｖ領域で動作させれば、既存の実績のある３．３Ｖ動作のＰＬＬ回路を使うことができる。
次に、ＰＬＬ回路を図１７のように論理部と同一コアの１．８Ｖ電源領域に配置した場合について説明する。図１８は、この場合の構成を示したものであり点線部分にレベル変換インターフェース１０６６〜１０６８、１０７１〜１０７４を配置する。この場合はＰＬＬが低い１．８Ｖで動作するため低消費電力であること、論理部コアと同一電圧／プロセスなので動作マージン確保が容易なこと、コア部と一体化できるのでＩＰ化（ＡＳＩＣ化）し易い。
なお、これまではプロセッサ内で異なった電源領域を有する場合に既存のＰＬＬ回路を用いた場合について説明した。しかしながら既存のＰＬＬ回路は既に説明したように使用できる範囲が狭く、それぞれの電源に応じてＰＬＬ回路を作らなければならなかった。これに対して、本発明の広帯域ＰＬＬ回路は既に説明したように広帯域で動作可能であり、このように異なった電源領域を有するプロセッサに対しても広帯域ＰＬＬ回路の構成を変えることなく適用することができる。
次に、図１３で示したマイクロプロセッサを用いて構成したマイコンシステムを図１９に示す。このマイコンシステムは、マイクロプロセッサ１２００の外部に基準クロックを発振する発振器１０００と，この基準クロックを各部へ供給（分配）するためのクロック分配系１１００を有し，この分配系１１００により分配されるクロックを図１３に示すＣＫＩＯ端子から受けて処理を行うマイクロプロセッサ１２００，クロック分配系によって分配されたクロックを入力とし、マイクロプロセッサからの結果をバス１５００へ出力したり、また、バス１５００からデータを入力しマイクロプロセッサ１２００へ出力するインタフェース回路１４００、クロック分配系からのクロックを受けて、外部機器とのデータのやりとりを行う入出力機器１６０１〜１６０ｎから構成されている。これらマイクロプロセッサ１２００，インタフェース回路１４００，入出力機器１６０１〜１６０ｎは、それぞれ内部に広帯域ＰＬＬ回路１２１０，１４１０，１６１１〜１６１ｎを有し、クロック分配系から分配されたクロックを入力としている。これにより、マイクロプロセッサ１２００では、クロック分配系から受けたクロックにマイクロプロセッサ内部動作のクロックを広帯域ＰＬＬ回路１２１０により同期させ、それに同期した信号に基づいてメモリ１３００へのアクセスを行い、論理部１２２０で論理演算を行う。同様にして、インターフェイス回路１４００，入出力機器１６０１〜１６０ｎはクロック分配系から受けたクロックに同期してデータの入出力を行う。尚、本マイコンシステムではマイクロプロセッサを１つしか示さなかったが、これは複数あってもよい。この場合、マイクロプロセッサの広帯域ＰＬＬ回路１２１０へのクロック入力は、図１３の外部クロック入出力端子ＣＫＩＯを入力モードに選択することにより実現される。
このようなシステムに広帯域ＰＬＬ回路を用いることにより、装置内部のクロックスキューを小さくするとともに、マイクロプロセッサ，インターフェース回路，入出力機器間でクロックの位相を合致させることができるので、クロック同期によるデータ転送が短時間かつ容易に行える。
ここに示したマイクロプロセッサ１２００，インターフェイス回路１４００，入出力機器１６０１〜１６０ｎはそれぞれ１つの半導体基板上に構成されるものである。また、メモリ１３００を含めてこれら全てを１チップ上に構成する場合は、１つの広帯域ＰＬＬ回路でマイクロプロセッサ１２００，インターフェイス回路１４００，入出力機器１６０１〜１６０ｎにクロックを分配するように構成してもよい。
以上説明したように、入出力特性の直線性が高いＦ／Ｉ変換器あるいはＦ／Ｖ変換器を用いて制御系を構成することにより発振器の特性に依存しないで線形制御を行うことを可能としており、発振器の特性が不明であっても広帯域ＰＬＬ回路を実現することができる。
本発明の広帯域ＰＬＬを実現するためには、発振器の非線形性が大きくても、その特性が単調な増加或いは減少する特性であればよい。従って、広帯域な発振特性を有するが制御入力に対する出力の非線形性が大きすぎたり感度が高すぎて従来は可変発振器としての利用が困難であった各種の発振器を使って広帯域ＰＬＬ回路を実現することができる。
以下に、本発明に利用することができる発振器について説明する。
図２１に基板電圧制御のリングカウンタによる可変発振回路を示す。図２１においても既に示した図６と同一若しくは等価なものには同一符号を付してある。本発振器は、電流加算回路２００，リングカウンタ２４０，電流加算回路２００とリングカウンタ２４０とを接続するための制御インターフェイス回路２３０により構成されている。インターフェイス回路２３０は電圧増幅段を構成するトランジスタＱ７１とカレントミラー対のＰＭＯＳトランジスタＱ７２〜Ｑ７４，ＮＭＯＳトランジスタＱ７５，Ｑ７６、及び抵抗Ｒ６，Ｒ７で構成している。リングカウンタ２４０を構成するインバータ段のＰＭＯＳトランジスタＱ２１〜Ｑ２ｎの基板電極は、インターフェイス回路２３０の抵抗Ｒ７へ接続され、同様にＮＭＯＳトランジスタＱ３１〜Ｑ３ｎの各基板電極もインターフェイス回路２３０の抵抗Ｒ６へ接続されている。
このような構成における本可変発振回路の動作は次のようになる。
電流加算回路２００において、設定電流ＩｃとＦ／Ｉ変換器３００からの出力電流Ｉｏは差をとられ、Ｉｃ＞Ｉｏなら端子３０の電圧は低く、トランジスタＱ７１はカットオフないし、極めて低電流となり、インターフェイス回路２３０のカレントミラー回路にはほとんど電流が流れない。従ってインターフェイス回路２３０の抵抗Ｒ６，Ｒ７の電圧降下は、ほぼ０となり、リングカウンタ２４０の各トランジスタは基板バイアスがなく相対的に高い周波数で発振する。次に、Ｉｃ≦Ｉｏなら電流加算回路２００の端子３０の電圧は上昇し、インターフェイス回路２３０のトランジスタＱ７１に電流が流れ、カレントミラー回路の各トランジスタＱ７２〜Ｑ７４、Ｑ７５，Ｑ７６は順バイアスされて電流が流れる結果、抵抗Ｒ６，Ｒ７は電圧降下、すなわち基板電圧が生じてリングカウンタ２４０の回路電流が減少し、発振周波数は低下する。従って、電流加算回路２００とトランジスタＱ７１からなる電流加算の利得が十分高く、リングカウンタ２４０の出力がＦ／Ｉ変換器（図示せず）を介して電流加算回路２００の端子３０に負帰還されている状態では、Ｉｃ＝Ｉｏとなって非線形な発振特性は線形化される。図２２は、別の発振器を示したもので、リングカウンタ２４０の周波数可変手段として、電源電圧を可変する回路を有している。この回路は、電流加算回路２００の電流Ｉｃ，Ｉｏの大小に応じてトランジスタＱ７１の抵抗Ｒ５の端子電圧が変化し、複数トランジスタＱ７７１〜Ｑ７７ｎからなるソースホロワの出力電圧を変えてリングカウンタ２４０の発振周波数を変化させる。電源電圧を変化させたリングカウンタ２４０の出力は電流電圧比例して各インバータ段のしきい値も変化するから、外部に安定な出力振幅を取り出すためには、何らかのレベルシフトが必要になる。図２２の回路においては、出力段インバータＩｎｖ５を結合容量ＣｃとダイオードＤ１１，Ｄ１２からなる非線形抵抗のバイアスを用いた交流増幅回路で実現している。
図２０に、更に別の発振器の回路を示す。図２０においては、リングカウンタを構成するインバータ段は、増幅器としてのトランジスタＱ３１をダイオードＱ３１′の並列回路で構成し、インバータ段には定電流トランジスタＱ１１を介して定電流Ｉｖが給電される。次段以降も同様の構成であり奇数段でリングカウンタを構成している。このインバータ段の動作は、トランジスタＱ３１がオフ状態では、Ｑ１１の定電流はダイオードＱ３１′に流れ、出力電圧はダイオードでクランプされている。次いでＱ３１がオンになると電流はダイオードＱ３１′からトランジスタＱ３１に切り替わり、出力電圧は接地電圧となり、オン／オフに応じて１ダイオード分の振幅が得られる。
この回路の出力振幅はダイオードによってリミットされるため、振幅は制御電流Ｉｖに正比例せず、Ｉｖの平方根（√Ｉｖ）に比例する。従って出力周波数の平方根（√）の特性となり、非線形性が大きいので実用範囲は制約されていたが、本発明の線形化ＣＣＯ技術によって実用化帯域が広帯域化できるＣＣＯの好適例となる。図２２のＣＣＯとしての利点として、（１）直列トランジスタ数が少ないので低電圧動作が容易であり、（２）出力電圧を接地側でダイオードクランプしているので電源電圧ノイズ及び影響を低減できる。等があげられる。
以上のように、本発明では発振器の非線形性が大きくても、また、発振出力の振幅が変化するような場合でも広帯域ＰＬＬ回路を実現することができ次のような利点がある。
（１）ＣＣＯの非線形性を線形化できるため使用できる周波数範囲が２〜３倍広がる。
（２）負帰還制御による線形化技術なので非線形性の細部が不明でも広く適用できる（応用範囲が広く設計容易）。
（３）ＬＳＩの微細化，低電圧化，高周波化に伴なう非線形補正ができるのでそれらの進展に対応し易い。
（４）入出力周波数に正確に対応した系のパラメータ管理ができるので広範囲動作（例えば周波数範囲１０倍）のＰＬＬが実現でき、少ないＰＬＬの種類で応用範囲が広がるため経済的である。
（５）ＰＬＬの中心周波数設定が正確にできるため、引き込み時間が短縮できる。
（６）正確な中心周波数が設定できるので、可変制御範囲を必要最小範囲にでき、制御系のノイズ，ジッタ等を少なくできる。
（７）Ｖ／Ｉ変換を差動で動かしているので、特性変動やプロセスばらつきの影響を低減でき高精度化する。
以上説明したように、本発明によれば、発振器の特性に関わらず負帰還制御により線形制御を可能とし、広範囲に動作可能なＰＬＬ回路を実現することができる。
また、このＰＬＬ回路を使うことにより消費電力を大幅に低減するシステムを構成することができる。
次に、既に説明した広帯域ＰＬＬ回路に適用できる電流スイッチについて説明する。尚、この電流スイッチは他にも一般のＰＬＬ回路、Ａ／Ｄ変換回路、あるいはＤ／Ａ変換回路にも適用することができる。
図２３は、本発明の第一実施形態である電流スイッチ回路の概略構成図である。
ここで、Ｑ１１０は電流スイッチとして機能するＭＯＳトランジスタ、Ｑ１２０はバイアス電流Ｉｓを流すＭＯＳダイオード、Ｉｎｖ１３はＭＯＳトランジスタＱ１１０駆動用の電圧スイッチとして機能するＣＭＯＳインバータ、そして、１４は負荷である。
ＭＯＳトランジスタＱ１１０のゲートは、バイアス電流Ｉｓを流すＭＯＳダイオードＱ１２０と接続されている。これにより、ＭＯＳトランジスタＱ１１０のゲートに順バイアス電圧が印加される。また、ＭＯＳトランジスタＱ１１０のドレインは、負荷１４に接続されている。なお、ＭＯＳトランジスタＱ１１０およびＭＯＳダイオードＱ１２０は、ＭＯＳトランジスタＱ１１０の導通時にバイアス電流Ｉｓと等しい電流を流すカレントミラー回路を構成している。
ＣＯＭＳインバータＩｎｖ１３は、相補対性出力回路であり、高低両出力レベルとも低出力インピーダンスとなる。このＣＭＯＳインバータＩｎｖ１３の出力は、ＭＯＳトランジスタＱ１１０のソース（低電圧側電極）に接続されている。また、このＣＭＯＳインバータＩｎｖ１３の電源側電極は、それぞれ接地ＧＮＤ、電源Ｖｃｃに接続されている。
ここでは、負荷１４を、シンク電流Ｉｏｓおよびソース電流Ｉｏ’ｓの双方に対応できる一般性のある回路で示すため、カレントミラー回路で構成している。ただし、負荷１４はカレントミラー回路に限定されるものではない。
上記構成の電流スイッチ回路では、入力１６に入力された制御信号の電圧値Ｖｉにより変化するＣＭＯＳインバータＩｎｖ１３の出力レベルにしたがい、ＭＯＳトランジスタＱ１１０が開閉する。
すなわち、制御信号の電圧値Ｖｉが０の場合、ＣＭＯＳインバータＩｎｖ１３の出力はＶｃｃレベルになる。この場合、ＭＯＳトランジスタＱ１１０のソース−ゲート間は、逆バイアス状態になるため、ＭＯＳトランジスタＱ１１０は、遮断状態になる。
一方、制御信号の電圧値ＶｉがＶｃｃレベルに変化すると、ＣＭＯＳインバータＩｎｖ１３の出力は０レベルになる。この場合、ＭＯＳトランジスタＱ１１０は、順バイアス状態になる。このため、ＭＯＳトランジスタＱ１１０は導通状態になり、回路電流Ｉｏ（Ｉｓと略等しい）が流れる。
これにより、Ｖｃｃレベルの制御信号の印加時間に対応した時間だけ、負荷１４に電流を流す。
図２４は、図２３に示す電流スイッチ回路を、Ｖｃｃ＝２．５ＶのＣＭＯＳＬＳＩで構成した場合に、当該回路の入出力動作波形がどのようになるがシミュレートした結果を示す図である。なお、動作条件は、バイアス電流Ｉｓ＝１０μＡ、制御信号のパルス幅ｔｉ＝１ｎｓ、該パルス幅の立ち上り／立ち下り時間＝１００ｐｓである。
本実施形態の電流スイッチ回路では、ＣＭＯＳインバータＩｎｖ１３の出力インピーダンスが、高低両出力レベルともに低インピーダンスとなる。このため、ＭＯＳトランジスタＱ１１０を流れる回路電流Ｉｏのスイッチング過渡期間は、立ち上りおよび立ち下りともに、ＣＭＯＳインバータＩｎｖ１３の出力電圧が、ＭＯＳトランジスタＱ１１０のバイアス電圧幅（０Ｖ〜ＶＤ（＝ＭＯＳダイオードＱ１２の両端間電圧））を横切って変化する期間に略限定される。このため、非常に短い整定時間を実現することができる。
なお、図２４において、回路電流Ｉｏのスイッチング過度期間におけるノイズ分は、ＣＭＯＳインバータＩｎｖ１３を構成するＭＯＳトランジスタのゲート−ドレイン間の寄生容量への入力波形の微分ノイズである。立ち上りおよび立ち下りの電流ノイズは、１回のスイッチ・オンでＭＯＳトランジスタＱ１１０を流れる電流の理想的な値Ｉｓ・ｔｉ積に対して誤差分となるが、Ｉｓ＝１０μＡ、ｔｉ＝１ｎｓという小さな動作条件においても、その誤差分は１〜２％程度にすぎない。
本実施形態では、駆動段として、出力レベルが高、中、低レベルとも低出力インピーダンスである相補対性出力のＣＭＯＳインバータＩｎｖ１３を用いている。さらに、ＣＭＯＳインバータＩｎｖ１３の出力を電流スイッチであるＭＯＳトランジスタＱ１１０のソース（低電圧側電極）に接続して、ＭＯＳトランジスタＱ１１０を駆動することで、ＣＭＯＳインバータＩｎｖ１３の出力をＭＯＳトランジスタＱ１１０のゲート（高電圧側電極）に接続して、ＭＯＳトランジスタＱ１１０を駆動する場合に比べて、ＭＯＳトランジスタＱ１１０の被制御端子に生ずる寄生容量が小さくなるようにしている。
このようにすることで、電流スイッチ駆動の整定時間は、一般にスイッチングトランジスタの寄生容量による過度時間に依存するので、駆動段の出力インピーダンスを立ち上りおよび立ち下りともに小さくすることができ、これにより、ＭＯＳトランジスタＱ１１０の整定時間を短縮することができ、したがって、電流スイッチを高速に動作させることができる。たとえば、ＭＯＳＬＳＩではＧＨｚ動作、パワー回路ではＭＨｚ動作が可能となる。
また、本実施形態では、電流スイッチをソース駆動しているので、電流スイッチをゲート駆動した場合に比べ、出力側へのミラー効果や駆動のトランジェントノイズを小さくすることができる。このため、スイッチング制御の精度を高めることができる。
さらに、本実施形態では、駆動段に相補対性出力回路を用いているので、駆動段の電源に対する直列素子数を少なくすることができる。このため、低電圧動作が可能となり、駆動電力を低くすることができる。たとえば、ＭＯＳＬＳＩでは、１Ｖ程度の電源電圧で動作が可能となる。
その他、本実施形態は、回路が簡単、動作が確実であるなどの多くの利点を有する。
次に、本発明の広帯域ＰＬＬ回路のチャージポンプ回路８００、Ｔ／Ｉ変換器９５０に電流スイッチを適用した構成を図２５に示す。尚、図２５に示した構成は図９に示したＶ／Ｉ変換器９００の出力を電流加算器１００へ入力するように構成したものである。また、図９に示した係数回路ｂ２ ９６０を介してＴ／Ｉ変換回路へ入力される調整信号は省略している。
位相比較回路７００の入力端子２１１、２１２各々に入力された信号の位相差に対応して、出力端子２１３に図２５のＡ部に示すようなＵＰの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路８００のＣＭＯＳインバータＩｎｖ２２２の出力がＭＯＳトランジスタＱ２２１のソースに印加される。これにより、ＭＯＳトランジスタＱ２２１が、このパルス信号のパルス幅（位相差パルス幅）の期間だけ導通し、キャパシタＣＦ２２０を充電する。キャパシタＣＦ２２０の電圧増加分は、Ｖ／Ｉ変換回路２３および電流加算回路２５を介して、ＣＣＯ１００に入力される。これを受けて、ＣＣＯ１００は、発振周波数ｆｖを増加させる。
また、出力端子２１３から出力されたＵＰの位相差パルス信号により、Ｔ／Ｉ変換回路９５０のＣＭＯＳインバータＩｎｖ２４２の出力がＭＯＳトランジスタ２４１のソースに印加される。これにより、ＭＯＳトランジスタＱ２４１が、位相差パルス幅の期間だけ導通し、電流加算回路１１０のリード制御入力に、電流を加える方向の系の安定化リード制御信号を印加する。
一方、位相比較回路７００の入力端子２１１、２１２各々に入力された信号の位相差に対応して、出力端子２１４に図２５のＢ部に示すようなＤＯＷＮの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路８００のＣＭＯＳインバータＩｎｖ２２４の出力がＭＯＳトランジスタＱ２２３のソースに印加される。これにより、ＭＯＳトランジスタＱ２２３が、位相差パルス幅の期間だけ導通し、キャパシタＣＦ２２０を放電する。キャパシタＣＦ２２０の電圧減少分は、Ｖ／Ｉ変換回路９００および電流加算回路１００を介して、ＣＣＯ１００に入力される。これを受けて、ＣＣＯ１００は、発振周波数ｆｖを減少させる。
また、出力端子２１４から出力されたＤＯＷＮの位相差パルス信号により、Ｔ／Ｉ変換回路９５０のＣＭＯＳインバータＩｎｖ２４４の出力がＭＯＳトランジスタ２４３のソースに印加される。これにより、ＭＯＳトランジスタＱ２４３が、位相差パルス幅の期間だけ導通し、電流加算回路１１０のリード制御入力に電流を引き抜く方向の系の安定化リード制御信号を印加する。
図２５に示す、本実施形態の電流スイッチ回路を適用した広帯域ＰＬＬ回路では、電流スイッチの動作が高速であり、かつ電流パルス出力の充放電の対称性が良いため、何らの補正もなしに狭パルス（たとえば１００ｐｓ以下）動作が可能となる。したがって、ＰＬＬとして数１００ＭＨｚ〜数ＧＨｚの動作も可能になる。また、各電流スイッチの構成が簡単で且つ低電圧（たとえば２Ｖ以下）動作が可能であるため、一般のＰＬＬ回路に適用しても近年の高速マイクロプロセッサのクロック発生器に必要な低電圧広帯域ＰＬＬを実現することができる。
なお、当然のことながら、図２５に示す広帯域ＰＬＬ回路を構成するＭＯＳトランジスタ、ＭＯＳダイオード、およびＣＭＯＳインバータは、１つのＬＳＩに作り込むことが可能である。
次に、本発明の第一実施形態である電流スイッチ回路をＤ／Ａ変換回路に適用した場合について説明する。
図２６は、本発明の第一実施形態である電流スイッチ回路が適用された電流加形のＤ／Ａ変換回路の概略構成図である。
図２６に示すＤ／Ａ変換回路は、入力となるディジタル信号のビットＭＳＢ〜ＬＳＢ各々に対応するように、２進で重み付けがなされた複数の電流スイッチ回路（ＭＯＳトランジスタＱｘ、ＣＭＯＳインバータＩｎｖｘ、ただし、１≦ｘ≦ｎ、ｎは入力ディジタル信号のビット数）を備えて構成されている。
各電流スイッチ回路のＭＯＳトランジスタＱｘは、ドレインが帰還抵抗Ｒｆを有するオペアンプＡｍｐ３１０の（−）入力側端子に接続され、また、ゲートが共通して接続され、さらに、ソースが、対応するＣＭＯＳインバータＩｎｖｘの出力に接続されている。なお、各ＭＯＳトランジスタＱｘのゲートは、基準電流Ｉｓを流すＭＯＳダイオードＱ３２０によってバイアスされるカレントミラー回路を構成している。
各電流スイッチ回路のＣＭＯＳインバータＩｎｖｘには、入力となるディジタル信号の対応するビットが入力される。各ＣＭＯＳインバータＩｎｖｘの電源は、ＧＮＤと−ＶＤである。ＶＤの値は、基準バイアス用のＭＯＳダイオードＱ３２０の動作電圧よりも僅かに大きい値である必要がある。しかしながら、電流バイアス回路を用いているので、−ＶＤの安定度は悪くてもよい。
次に、図２６に示すＤ／Ａ変換回路の動作について説明する。
たとえば、入力ディジタル信号のＭＳＢが「Ｈ」であるとする。この場合、ＭＳＢに対応する電流スイッチ回路のＣＭＯＳインバータＩｎｖ１の出力が−ＶＤとなる。これにより、電流スイッチＱ１００は導通し、オペアンプＡｍｐ３１０の（−）入力共通線からＭＳＢに応じた電流ＩＭＳＢを流す。したがって、オペアンプＡｍｐ３１０の出力端子には、Ｒｆ・ＩＭＳＢなる出力電圧が発生する。
ここでは、一例として、入力ディジタル信号のうち、ＭＳＢのビット入力動作について説明したが、他のビットの入力動作についても同様である。
図２６に示すＤ／Ａ変換回路では、動作速度が極めて高速な本実施形態の電流スイッチ回路を適用しているので、オペアンプＡｍｐ３１が反転出力なのと相まって、整定を短かくすることができる。したがって、高速なＤ／Ａ変換器を、比較的簡単な構成で且つ安価に提供することが可能となる。
なお、当然のことながら、図２６に示すＤ／Ａ変換回路を構成するＭＯＳトランジスタ、ＭＯＳダイオード、およびＣＭＯＳインバータは、１つのＬＳＩに作り込むことが可能である。
次に、本発明の第二実施形態について説明する。
図２７は、本発明の第二実施形態である電流スイッチ回路の概略構成図である。図２７に示す電流スイッチ回路は、スイッチング電源などの基本回路となる高電圧パワースイッチング回路である。
ここで、Ｑ４１０は電流スイッチとして機能するパワーＭＯＳトランジスタ（ＦＥＴ）、Ｉｎｖ４２はパワーＭＯＳトランジスタＱ４１０駆動用の電圧スイッチとして機能する相補インバータ、Ｉｎｖ４３はインバータＩｎｖ４２駆動用のＣＭＯＳインバータである。
パワーＭＯＳトランジスタＱ４１０は、ゲートが順バイアス電源Ｖｂに接続され、ドレインがコンバータトランス４５を介して高電圧電源Ｖｓ（たとえば＋１２０Ｖ）に接続され、そして、ソースが相補インバータＩｎｖ４２の出力に接続されている。
相補インバータＩｎｖ４２は、低電圧のパワーＭＯＳトランジスタＱ４７０およびＱ４８０で構成された相補対性出力回路である。パワーＭＯＳトランジスタＱ４７０およびＱ４８０のドレインは共通して接続され、それが相補インバータＩｎｖ４２の出力となっている。また、パワーＭＯＳトランジスタＱ４７０およびＱ４８０のゲートは共通して接続され、それが相補インバータＩｎｖ４２の入力となっている。また、パワーＭＯＳトランジスタＱ４７０のソースは電源Ｖｃｃに接続され、パワーＭＯＳトランジスタＱ４８０のソースは接地ＧＮＤされている。
ＣＭＯＳインバータＩｎｖ４３には、電源として、Ｖｃｃおよび接地ＧＮＤが供給されている。
ここで、各パワーＭＯＳトランジスタの容量を例示すると、Ｑ４１０は２００Ｖ／１０Ａ、Ｑ４７０およびＱ４８０は、電源の同期整流用途の１５Ｖ／１０Ａなどである。また、各インバータに供給される電源Ｖｃｃおよびバイアス電源Ｖｂは、電流スイッチであるパワーＭＯＳトランジスタＱ４１０の非飽和動作ゲート電圧ＶＧonに対し、ＶＧon＜Ｖｂ＜Ｖｃｃとなるように選んである。たとえば、ＶＧon＝４Ｖ、Ｖｂ＝６Ｖ、Ｖｃｃ＝８Ｖである。
上記構成の電流スイッチ回路では、ＣＭＯＳインバータＩｎｖ４３の入力端子４９に、高周波のパルス信号が印加されると、相補インバータＩｎｖ４２の出力には、電源Ｖｃｃおよび接地ＧＮＤ間の電位差を振幅とするパルス信号が現れる。これを受けて、パワーＭＯＳトランジスタＱ４１０は、相補インバータＩｎｖ４２の出力がＧＮＤ側電位のときに導通し、Ｖｃｃ側電位のときに遮断する。
本実施形態において、パワーＭＯＳトランジスタＱ４１０のソース側の寄生容量は少なくない。しかし、相補インバータＩｎｖ４２の出力インピーダンスは、「Ｌ」出力時はパワーＭＯＳトランジスタＱ４８０のオン抵抗となり、「Ｈ」出力時はパワーＭＯＳトランジスタＱ４７０のオン抵抗となる。そして、中間出力では、パワーＭＯＳトランジスタＱ４７０およびＱ４８０のダイオード抵抗の並列となるため、何れのレベルにおいても低出力インピーダンスとなる。
このため、パワーＭＯＳトランジスタＱ４１０の寄生電荷を、相補インバータＩｎｖ４２の何れの出力レベルにおいても、急速に放電することができる。したがって、電流スイッチ回路としての動作は、略理想的な駆動となり高速化する。
たとえば、Ｖｓ＝＋１２０Ｖ、ＶＧon＝４Ｖ、Ｖｂ＝６Ｖ、Ｖｃｃ＝８Ｖといった電圧条件において、スイッチング周波数１〜１０ＭＨｚでの動作が可能となる。これにより、コンバータトランス４５や平滑キャパシタなどを小形化することができる。本実施形態の電流スイッチ回路は、超音波ドライバなどへの応用にも好適である。
なお、本実施形態の電流スイッチ回路において、電流スイッチとなるパワーＭＯＳトランジスタＱ４１０のゲートに印加される順バイアスが定電圧である場合、当該電流スイッチ駆動用の相補対性出力の電圧スイッチは、さらに多用な変形が可能である。
図２８は図２７に示す本発明の第二実施形態の変形例を示す図である。
図２８に示す変形例では、図２７に示す第二実施形態において、低電圧のパワーＭＯＳトランジスタＱ４７０およびＱ４８０で構成された相補インバータＩｎｖ４２に代えて、バイポーラ形トランジスタＱ５１０、Ｑ５２０でなる相補エミッタホロワＤｒｖ５０を用いている。相補エミッタホロワＤｒｖ５０を用いることにより、ＭＯＳインバータを用いた場合よりも、さらに低出力インピーダンス化を図ることができ、これにより電流スイッチのスイッチング速度を向上させることが可能となる。
次に、本発明の第三実施形態について説明する。
図２９は、本発明の第三実施形態である電流スイッチ回路の概略構成図である。なお、図２９において、図２３に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図２９に示す第三実施形態の電流スイッチ回路が、図２３に示す第一実施形態の電流スイッチ回路と異なる点は、ＣＭＯＳインバータＩｎｖ１３のＶｃｃ側電源電極と電源Ｖｃｃとの間に、電源降下用のＭＯＳダイオードＱ６０を挿入したことである。その他の構成は、図２３に示す第一実施形態のものと同様である。
本実施形態によれば、ＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。電流スイッチ回路を構成する各ＭＯＳトランジスタのしきい値が小さくなり、コンダクタンスｇｍが向上すれば、駆動電圧振幅は必要最小限でよいので、回路の低消電力化や低ノイズ化に有効である。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態において、電源降下用のＭＯＳダイオードＱ６０の代わりに、その他の電源降下手段を用いることも可能である。
次に、本発明の第四実施形態について説明する。
図３０は、本発明の第四実施形態である電流スイッチ回路の概略構成図である。なお、図３０において、図２３に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図３０に示す第四実施形態の電流スイッチ回路が、図２３に示す第一実施形態の電流スイッチ回路と異なる点は、ＣＭＯＳインバータＩｎｖ１３の出力と接地ＧＮＤとの間に、出力レベルの最大値を制限するためのＭＯＳダイオードＱ６２を挿入したことである。その他の構成は、図１に示す第一実施形態のものと同様である。
本実施形態においても、上記説明した本発明の第三実施形態と同様に、ＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態では、ＣＭＯＳインバータＩｎｖ１３を構成するＰＭＯＳトランジスタのサイズと、ＭＯＳダイオードＱ６２のサイズとを調節することで、しゃ断レベルを任意に設定できるが、反面、ＭＯＳダイオードＱ６２による電力消費が増加する。
また、本実施形態において、ＭＯＳダイオードＱ６２の代わりに、その他の振幅調節手段を用いてＣＭＯＳインバータＩｎｖ１３の出力のしゃ断レベルを調節するようにしてもよい。
なお、上記の各実施形態では、電流スイッチとしてＭＯＳトランジスタを用いたものについて説明したが、本発明に用いる電流スイッチはＭＯＳトランジスタに限定されるものではない。たとえば、バイポーラ形トランジスタでもよい。また、パワー電流スイッチとしては、ＩＧＢＴやその他の半導体スイッチを適用することが可能である。
また、上記の各実施形態では、電圧スイッチとして、ＣＭＯＳインバータ、あるいは２つのバイポーラ形トランジスタでなる相補エミッタホロワを用いたものについて説明したが、本発明で用いる電圧スイッチは、高低両レベルとも低出力インピーダンスを有する相補対性出力回路であればよい。
以上説明したように、本発明の電流スイッチ回路によれば、スイッチのオン／オフ双方向ともにスイッチ時間を短縮することができる。また、低電圧動作が可能となる。

Claims (8)

1. 入力信号に基づいて出力信号を積分制御するための第１の制御信号を生成する第１の制御信号生成部と、
   入力信号に基づいて出力信号を比例制御するための第２の制御信号を生成する第２の制御信号生成部と、
   前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発信器とを有し、
   前記第２の制御信号生成部は、入力信号を第１の電流に変換する第１の変換回路と、出力信号を第２の電流に変換する第２の変換回路と、前記第１の電流と前記第２の電流とを加算する電流加算回路とを有し、
   前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有する
   ことを特徴とする位相同期回路。
2. 請求項１記載の位相同期回路において、
   前記第１の制御信号生成部は、前記入力信号と前記出力信号の位相差から前記第１の制御信号を生成し、前記第２の制御信号生成部は、前記入力信号と前記出力信号の周波数の差から前記第２の制御信号を生成することを特徴とする位相同期回路。
3. 入力信号と出力信号との位相差に基づいて第１の制御信号を生成する第１の制御信号生成部と、入力信号と出力信号との周波数の差から第２の制御信号を生成する第２の制御信号生成部と、前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発振器とを有するクロック生成部と、
   前記クロック生成部から出力されるクロック信号を制御するクロック制御部と、
   前記クロック生成部で生成されたクロック信号に基づいてデータを処理する論理部とを有し、
   前記第２の制御信号生成部は、入力信号を第１の電流に変換する第１の変換回路と、出力信号を第２の電流に変換する第２の変換回路と、前記第１の電流と前記第２の電流とを加算する電流加算回路とを有し、
   前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有する
   ことを特徴とする情報処理装置。
4. 請求項３記載の情報処理装置において、
   前記クロック制御部は外部からの制御信号に基づいて前記クロック生成部から出力されるクロック信号を制御することを特徴とする情報処理装置。
5. 請求項３に記載の情報処理装置において、
   前記クロック生成部で生成されたクロック信号に基づいて動作する複数の回路と、
   前記複数の回路のうち前記クロック生成部と異なった電源で動作する回路へ前記クロック生成部で生成されたクロック信号を伝播するためのインタフェースとを有することを特徴とする情報処理装置。
6. クロック周波数に基づいてデータの処理を行う情報処理装置と、前記情報処理装置と接続され、内部状態を出力する電源回路とを有する情報処理システムにおいて、
   前記情報処理装置は、前記電源回路から出力される内部状態に基づいてクロック周波数を可変にし、
   前記情報処理装置は、入力信号と出力信号の位相差から第１の制御信号を生成する第１の制御信号生成部と、入力信号と出力信号との周波数の差から第２の制御信号を生成する第２の制御信号生成部と、前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発信器とを有するクロック生成部を有し、
   該クロック生成部の前記第２の制御信号生成部は、入力信号を第１の電流に変換する第１の変換回路と、出力信号を第２の電流に変換する第２の変換回路と、前記第１の電流と前記第２の電流とを加算する電流加算回路とを有し、
   前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有する
   ことを特徴とする情報処理システム。
7. 請求項６に記載の情報処理システムにおいて、
   前記情報処理装置は、前記電源回路の残量に基づいてクロック周波数を可変にすることを特徴とする情報処理システム。
8. 入力信号に基づいて出力信号を積分制御するための第１の制御信号を生成する第１の制御信号生成部と、
   入力信号に基づいて出力信号を比例制御するための第２の制御信号を生成する第２の制御信号生成部と、
   前記第１の制御信号と前記第２の制御信号に基づいてクロック信号を出力する発信器とを有し、
   前記第２の制御信号生成部は、入力信号を第１の電圧に変換する第１の変換回路と、出力信号を第２の電圧に変換する第２の変換回路と、前記第１の電圧と前記第２の電圧とを加算する電圧加算回路とを有し、
   前記第１、第２の変換回路は、入力される信号に基づいて充放電を行うＣＭＯＳインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有することを特徴とする位相同期回路。

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