JPH09172370A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09172370A JPH09172370A JP7330424A JP33042495A JPH09172370A JP H09172370 A JPH09172370 A JP H09172370A JP 7330424 A JP7330424 A JP 7330424A JP 33042495 A JP33042495 A JP 33042495A JP H09172370 A JPH09172370 A JP H09172370A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- controlled oscillator
- voltage controlled
- pll circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 低ジッタで安定度の高い発振周波数を生成す
るＰＬＬ回路とする。 【解決手段】 電圧制御発振器１３は、複数の制御用入
力端子を持つ。分周器１４は、電圧制御発振器１３の発
振周波数を分周する。位相検波器１１は、分周器１４に
より分周された発振周波数と基準周波数ｆXOを入力して
両者の位相差を検出し、その位相差に応じて誤差信号を
出力する。低域通過フィルタ１２は、位相検波器１１の
出力する誤差信号を積分する。低域通過フィルタ１２の
出力する積分された誤差信号は、電圧制御発振器１３の
一方の制御用入力端子に入力される。電圧制御発振器１
３のフリーラン周波数を制御するための制御信号は、電
圧制御発振器１３の他方の制御用入力端子に入力され
る。
るＰＬＬ回路とする。 【解決手段】 電圧制御発振器１３は、複数の制御用入
力端子を持つ。分周器１４は、電圧制御発振器１３の発
振周波数を分周する。位相検波器１１は、分周器１４に
より分周された発振周波数と基準周波数ｆXOを入力して
両者の位相差を検出し、その位相差に応じて誤差信号を
出力する。低域通過フィルタ１２は、位相検波器１１の
出力する誤差信号を積分する。低域通過フィルタ１２の
出力する積分された誤差信号は、電圧制御発振器１３の
一方の制御用入力端子に入力される。電圧制御発振器１
３のフリーラン周波数を制御するための制御信号は、電
圧制御発振器１３の他方の制御用入力端子に入力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路に関し、特に基準となる周波数に対し
て発振する周波数の逓倍比が大きく、かつ低ジッタで安
定度の高い特性が要求されるモニター制御用ＩＣなどに
使用するためのものである。
cked Loop ）回路に関し、特に基準となる周波数に対し
て発振する周波数の逓倍比が大きく、かつ低ジッタで安
定度の高い特性が要求されるモニター制御用ＩＣなどに
使用するためのものである。
【０００２】
【従来の技術】図１４は、従来のＰＬＬ回路を示すもの
である。位相検波器（以下、ＰＦＤと略す）２１の一方
の入力端子には、基準周波数ｆref が入力され、他方の
入力端子には、電圧制御発振器（以下、ＶＣＯと略す）
２３で発振している周波数ｆout を分周器（以下、ＤＩ
Ｖと略す）２４でＮ分周した周波数ｆout ／Ｎが入力さ
れる。
である。位相検波器（以下、ＰＦＤと略す）２１の一方
の入力端子には、基準周波数ｆref が入力され、他方の
入力端子には、電圧制御発振器（以下、ＶＣＯと略す）
２３で発振している周波数ｆout を分周器（以下、ＤＩ
Ｖと略す）２４でＮ分周した周波数ｆout ／Ｎが入力さ
れる。
【０００３】ここで、ＰＦＤ２１は、周波数ｆout ／Ｎ
が基準周波数ｆref より低いと、位相において遅れてい
る期間だけ低レベルを出力する。この低レベルのパルス
が低域通過フィルタ（以下、ＬＰＦと略す）２２で積分
されＤＣレベルになる。
が基準周波数ｆref より低いと、位相において遅れてい
る期間だけ低レベルを出力する。この低レベルのパルス
が低域通過フィルタ（以下、ＬＰＦと略す）２２で積分
されＤＣレベルになる。
【０００４】このＬＰＦ２２が負帰還をかけたアクティ
ブフィルタとすると、ＬＰＦ２２の出力レベルは、前の
状態と比べて高くなる。この結果、ＶＣＯは、前の発振
周波数より高い周波数で発振する。
ブフィルタとすると、ＬＰＦ２２の出力レベルは、前の
状態と比べて高くなる。この結果、ＶＣＯは、前の発振
周波数より高い周波数で発振する。
【０００５】周波数ｆout ／Ｎが基準周波数ｆref より
まだ低ければ、前と同様の過程をたどり、さらに高い周
波数を発振する。この結果、逆に、周波数ｆout ／Ｎが
基準周波数ｆref より高くなれば、前とは逆に、ＰＦＤ
２１は、位相差と同じ期間だけ高レベルを出力する。
まだ低ければ、前と同様の過程をたどり、さらに高い周
波数を発振する。この結果、逆に、周波数ｆout ／Ｎが
基準周波数ｆref より高くなれば、前とは逆に、ＰＦＤ
２１は、位相差と同じ期間だけ高レベルを出力する。
【０００６】この高レベルのパルスは、ＬＰＦ２２で積
分されＤＣレベルになる。そして、ＬＰＦ２２の出力レ
ベルは、前の状態と比べて低くなる。この結果、ＶＣＯ
２３は、前の発振周波数より低い周波数で発振する。
分されＤＣレベルになる。そして、ＬＰＦ２２の出力レ
ベルは、前の状態と比べて低くなる。この結果、ＶＣＯ
２３は、前の発振周波数より低い周波数で発振する。
【０００７】このようにして、何回か周波数ｆout ／Ｎ
と基準周波数ｆref が比較され、たえず位相誤差を無く
すようにループが動作する。そして、最後には、周波数
ｆout ／Ｎと基準周波数ｆref の位相差が０になる。
と基準周波数ｆref が比較され、たえず位相誤差を無く
すようにループが動作する。そして、最後には、周波数
ｆout ／Ｎと基準周波数ｆref の位相差が０になる。
【０００８】この結果、ＰＦＤ２１の出力は、ハイ・イ
ンピーダンスの状態になり、ＬＰＦ２２の出力レベル
は、前の状態と同じレベルを保持する。そして、ＶＣＯ
２３も、前の発振周波数と同じ周波数を維持する。
ンピーダンスの状態になり、ＬＰＦ２２の出力レベル
は、前の状態と同じレベルを保持する。そして、ＶＣＯ
２３も、前の発振周波数と同じ周波数を維持する。
【０００９】ＰＬＬの出力周波数ｆout は、基準周波数
ｆref と分周器の分周数Ｎによって定まり、 ｆout ＝ ｆref ×Ｎ となり、出力周波数ｆout は、基準周波数ｆref のＮ逓
倍された周波数となる。また、分周器にプログラマブル
カウンタを使用すれば、分周数Ｎは可変となり、ｆref
のステップで任意の出力周波数が得られるようになる。
ｆref と分周器の分周数Ｎによって定まり、 ｆout ＝ ｆref ×Ｎ となり、出力周波数ｆout は、基準周波数ｆref のＮ逓
倍された周波数となる。また、分周器にプログラマブル
カウンタを使用すれば、分周数Ｎは可変となり、ｆref
のステップで任意の出力周波数が得られるようになる。
【００１０】しかし、通常、ＰＬＬ回路を制御している
ＰＦＤ２１の出力は、基準周波数ｆref の立ち上がり
（又は、立ち下がり）に同期して出力される。従って、
出力周波数ｆout と基準周波数ｆref の逓倍比が大きく
なればなるほど出力周波数ｆout に対してＰＦＤ２１が
出力をしてから次の出力をするまでの間隔が長くなる。
ＰＦＤ２１の出力は、基準周波数ｆref の立ち上がり
（又は、立ち下がり）に同期して出力される。従って、
出力周波数ｆout と基準周波数ｆref の逓倍比が大きく
なればなるほど出力周波数ｆout に対してＰＦＤ２１が
出力をしてから次の出力をするまでの間隔が長くなる。
【００１１】この結果、ＰＬＬを十分制御できなくな
り、出力周波数ｆout の安定度が低下する。安定度は、
フェーズエラーとジッタで評価する。フェーズエラー
は、基準周波数ｆref と出力周波数ｆout の位相ずれを
示し、ジッタは出力周波数ｆoutのクロック間の誤差を
示している。
り、出力周波数ｆout の安定度が低下する。安定度は、
フェーズエラーとジッタで評価する。フェーズエラー
は、基準周波数ｆref と出力周波数ｆout の位相ずれを
示し、ジッタは出力周波数ｆoutのクロック間の誤差を
示している。
【００１２】一般に、ＰＬＬ回路において、ＬＰＦ２２
の出力振幅を大きくするとフェーズエラーは小さくなる
が、ジッタは大きくなる。逆に、ＬＰＦ２２の出力振幅
を小さくするとフェーズエラーは大きくなるが、ジッタ
は小さくなる。
の出力振幅を大きくするとフェーズエラーは小さくなる
が、ジッタは大きくなる。逆に、ＬＰＦ２２の出力振幅
を小さくするとフェーズエラーは大きくなるが、ジッタ
は小さくなる。
【００１３】図１５は、低ジッタ化を図った従来のＰＬ
Ｌ回路を示すものである。このＰＬＬ回路は、２つのＰ
ＬＬ回路２５Ａ，２５Ｂを直列に接続した構成となって
いる。
Ｌ回路を示すものである。このＰＬＬ回路は、２つのＰ
ＬＬ回路２５Ａ，２５Ｂを直列に接続した構成となって
いる。
【００１４】各々のＰＬＬ回路は、図１４のＰＬＬ回路
の構成と同じになっている。第１のＰＬＬ回路２５Ａに
は、基準周波数ｆref が入力され、分周数をＮ１とする
と、出力周波数ｆout1は、ｆref ×Ｎ１となる。また、
第２のＰＬＬ回路２５Ｂには、基準周波数として、ｆre
f ×Ｎ１の周波数が入力され、分周数をＮ２とすると、
出力周波数ｆout2は、ｆref ×Ｎ１×Ｎ２となる。
の構成と同じになっている。第１のＰＬＬ回路２５Ａに
は、基準周波数ｆref が入力され、分周数をＮ１とする
と、出力周波数ｆout1は、ｆref ×Ｎ１となる。また、
第２のＰＬＬ回路２５Ｂには、基準周波数として、ｆre
f ×Ｎ１の周波数が入力され、分周数をＮ２とすると、
出力周波数ｆout2は、ｆref ×Ｎ１×Ｎ２となる。
【００１５】この方式では、数１０逓倍程度で済み、１
つのＰＬＬ回路で生成した場合に比べて、フェーズエラ
ーとジッタは、かなり改善される。モニター制御用ＩＣ
などでは、水平同期信号（基準周波数）の数１００逓倍
の発振周波数が必要とされ、かつ、低ジッタかつ安定度
の高い特性が要求されている。従って、かかる分野で
は、上述の２つのＰＬＬ回路を用いる手法が高精度化に
必要である。
つのＰＬＬ回路で生成した場合に比べて、フェーズエラ
ーとジッタは、かなり改善される。モニター制御用ＩＣ
などでは、水平同期信号（基準周波数）の数１００逓倍
の発振周波数が必要とされ、かつ、低ジッタかつ安定度
の高い特性が要求されている。従って、かかる分野で
は、上述の２つのＰＬＬ回路を用いる手法が高精度化に
必要である。
【００１６】
【発明が解決しようとする課題】一般的に、ＰＬＬ回路
の逓倍比を大きくすると、発振周波数の安定度が低下し
てフェーズエラーとジッタが共に悪化する。従って、図
１５に示すように、２つのＰＬＬ回路を用いて、１段あ
たりの逓倍比を下げることにより安定度を改善すること
ができる。
の逓倍比を大きくすると、発振周波数の安定度が低下し
てフェーズエラーとジッタが共に悪化する。従って、図
１５に示すように、２つのＰＬＬ回路を用いて、１段あ
たりの逓倍比を下げることにより安定度を改善すること
ができる。
【００１７】しかしながら、図１５の第２のＰＬＬ回路
２５Ｂのみについて見てみると、逓倍比は下がっている
が、第２のＰＬＬ回路２５Ｂの基準周波数には第１のＰ
ＬＬ回路２５Ａのジッタ成分が含まれているため、第１
のＰＬＬ回路２５Ａのジッタ成分が大きいと第２のＰＬ
Ｌ回路２５Ｂのメリットを出せないばかりか、ループ自
体が発振してしまうおそれがある。
２５Ｂのみについて見てみると、逓倍比は下がっている
が、第２のＰＬＬ回路２５Ｂの基準周波数には第１のＰ
ＬＬ回路２５Ａのジッタ成分が含まれているため、第１
のＰＬＬ回路２５Ａのジッタ成分が大きいと第２のＰＬ
Ｌ回路２５Ｂのメリットを出せないばかりか、ループ自
体が発振してしまうおそれがある。
【００１８】従って、第１のＰＬＬ回路２５Ａの逓倍比
を大きくできなくなるため、やはり第２のＰＬＬ回路２
５Ｂの負担が大きくなり、安定度の改善をあまり期待す
ることができない。
を大きくできなくなるため、やはり第２のＰＬＬ回路２
５Ｂの負担が大きくなり、安定度の改善をあまり期待す
ることができない。
【００１９】また、ＶＣＯ単体でみた場合には、ＰＬＬ
回路の安定度を上げるためには、できるだけＶＣＯの変
換係数（発振周波数の変化幅／制御電圧の変化幅）を下
げることが有効である。
回路の安定度を上げるためには、できるだけＶＣＯの変
換係数（発振周波数の変化幅／制御電圧の変化幅）を下
げることが有効である。
【００２０】ＶＣＯの変換係数が大きいということは、
制御電圧の変化に対して出力周波数が大きく変化するこ
とを示す。その利点は、ロックレンジが広く確保できる
ために様々な応用分野に対応が可能なことである。
制御電圧の変化に対して出力周波数が大きく変化するこ
とを示す。その利点は、ロックレンジが広く確保できる
ために様々な応用分野に対応が可能なことである。
【００２１】しかし、ノイズなどで制御電圧が少しでも
変化すると出力周波数が変化してしまうため、出力周波
数の安定度は低い。逆に、ＶＣＯの変換係数が小さいと
制御電圧の変化に対して出力周波数の変化が小さいた
め、ノイズ等で制御電圧が少し変化した程度では出力周
波数の変化はかなり小さく、出力周波数の安定度は高
い。
変化すると出力周波数が変化してしまうため、出力周波
数の安定度は低い。逆に、ＶＣＯの変換係数が小さいと
制御電圧の変化に対して出力周波数の変化が小さいた
め、ノイズ等で制御電圧が少し変化した程度では出力周
波数の変化はかなり小さく、出力周波数の安定度は高
い。
【００２２】しかし、ロックレンジが狭いために、これ
を応用する分野がかなり制限されてしまう。さらに、通
常、ＰＬＬ回路をＩＣチップ上に内蔵した場合、プロセ
スばらつきなどを考慮すると、最低限必要なロックレン
ジを確保するために、必要なロックレンジに対して２〜
３倍のマージンを持たせる必要がある。従って、実用
上、ＶＣＯの変換係数を下げることになるＰＬＬ回路の
安定度を上げることは、困難となっている。
を応用する分野がかなり制限されてしまう。さらに、通
常、ＰＬＬ回路をＩＣチップ上に内蔵した場合、プロセ
スばらつきなどを考慮すると、最低限必要なロックレン
ジを確保するために、必要なロックレンジに対して２〜
３倍のマージンを持たせる必要がある。従って、実用
上、ＶＣＯの変換係数を下げることになるＰＬＬ回路の
安定度を上げることは、困難となっている。
【００２３】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＶＣＯの変換係数を下げ、ＰＬＬ
回路のロックレンジを狭めることにより、逓倍比が大き
くても低ジッタで安定度の高い発振周波数を生成するこ
とができ、しかもロックレンジを狭めることによる応用
範囲の限定を避け、広帯域の発振周波数を供給すること
である。
もので、その目的は、ＶＣＯの変換係数を下げ、ＰＬＬ
回路のロックレンジを狭めることにより、逓倍比が大き
くても低ジッタで安定度の高い発振周波数を生成するこ
とができ、しかもロックレンジを狭めることによる応用
範囲の限定を避け、広帯域の発振周波数を供給すること
である。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＰＬＬ回路は、複数の制御用入力端子を持
つ第１電圧制御発振器と、前記第１電圧制御発振器の発
振周波数を分周する第１分周器と、前記第１分周器によ
り分周された発振周波数と第１の基準となる周波数を入
力して両者の位相差を検出しその位相差に応じて誤差信
号を出力する第１位相検波器と、前記第１位相検波器の
出力する誤差信号を積分する第１低域通過フィルタとを
備え、前記第１低域通過フィルタの出力する積分された
誤差信号を前記第１電圧制御発振器の少なくとも１つの
制御用入力端子に入力し、前記第１電圧制御発振器のフ
リーラン周波数を制御するための制御信号を前記第１電
圧制御発振器の少なくとも１つの制御用入力端子に入力
している。
め、本発明のＰＬＬ回路は、複数の制御用入力端子を持
つ第１電圧制御発振器と、前記第１電圧制御発振器の発
振周波数を分周する第１分周器と、前記第１分周器によ
り分周された発振周波数と第１の基準となる周波数を入
力して両者の位相差を検出しその位相差に応じて誤差信
号を出力する第１位相検波器と、前記第１位相検波器の
出力する誤差信号を積分する第１低域通過フィルタとを
備え、前記第１低域通過フィルタの出力する積分された
誤差信号を前記第１電圧制御発振器の少なくとも１つの
制御用入力端子に入力し、前記第１電圧制御発振器のフ
リーラン周波数を制御するための制御信号を前記第１電
圧制御発振器の少なくとも１つの制御用入力端子に入力
している。
【００２５】本発明のＰＬＬ回路は、第１の基準となる
周波数を分周する第１分周器と、複数の制御用入力端子
を持つ第１電圧制御発振器と、前記第１電圧制御発振器
の発振周波数と前記第１分周器により分周された基準と
なる周波数を入力して両者の位相差を検出しその位相差
に応じて誤差信号を出力する第１位相検波器と、前記第
１位相検波器の出力する誤差信号を積分する第１低域通
過フィルタとを備え、前記第１低域通過フィルタの出力
する積分された誤差信号を前記第１電圧制御発振器の少
なくとも１つの入力端子に入力し、前記第１電圧制御発
振器のフリーラン周波数を制御するための制御信号を前
記第１電圧制御発振器の少なくとも１つの制御用入力端
子に入力している。
周波数を分周する第１分周器と、複数の制御用入力端子
を持つ第１電圧制御発振器と、前記第１電圧制御発振器
の発振周波数と前記第１分周器により分周された基準と
なる周波数を入力して両者の位相差を検出しその位相差
に応じて誤差信号を出力する第１位相検波器と、前記第
１位相検波器の出力する誤差信号を積分する第１低域通
過フィルタとを備え、前記第１低域通過フィルタの出力
する積分された誤差信号を前記第１電圧制御発振器の少
なくとも１つの入力端子に入力し、前記第１電圧制御発
振器のフリーラン周波数を制御するための制御信号を前
記第１電圧制御発振器の少なくとも１つの制御用入力端
子に入力している。
【００２６】本発明のＰＬＬ回路は、複数の制御用入力
端子を持つ第１電圧制御発振器と、前記第１電圧制御発
振器の発振周波数と第１の基準となる周波数を入力して
両者の位相差を検出しその位相差に応じて誤差信号を出
力する第１位相検波器と、前記第１位相検波器の出力す
る誤差信号を積分する第１低域通過フィルタとを具備
し、前記第１低域通過フィルタの出力する積分された誤
差信号を前記第１電圧制御発振器の少なくとも１つの制
御用入力端子に入力し、前記第１電圧制御発振器のフリ
ーラン周波数を制御するための制御信号を前記第１電圧
制御発振器の少なくとも１つの制御用入力端子に入力し
ている。
端子を持つ第１電圧制御発振器と、前記第１電圧制御発
振器の発振周波数と第１の基準となる周波数を入力して
両者の位相差を検出しその位相差に応じて誤差信号を出
力する第１位相検波器と、前記第１位相検波器の出力す
る誤差信号を積分する第１低域通過フィルタとを具備
し、前記第１低域通過フィルタの出力する積分された誤
差信号を前記第１電圧制御発振器の少なくとも１つの制
御用入力端子に入力し、前記第１電圧制御発振器のフリ
ーラン周波数を制御するための制御信号を前記第１電圧
制御発振器の少なくとも１つの制御用入力端子に入力し
ている。
【００２７】前記第１電圧制御発振器の少なくとも１つ
の制御用入力端子に入力される前記誤差信号の変換係数
は、前記第１電圧制御発振器の少なくとも１つの制御用
入力端子に入力される前記制御信号の変換係数よりも小
さい。
の制御用入力端子に入力される前記誤差信号の変換係数
は、前記第１電圧制御発振器の少なくとも１つの制御用
入力端子に入力される前記制御信号の変換係数よりも小
さい。
【００２８】本発明のＰＬＬ回路は、さらに、複数の制
御用入力端子を持つ第２電圧制御発振器と、前記第２電
圧制御発振器の発振周波数を分周する第２分周器と、前
記第２分周器により分周された発振周波数と第２の基準
となる周波数を入力して両者の位相差を検出しその位相
差に応じて誤差信号を出力する第２位相検波器と、前記
第２位相検波器の出力する誤差信号を積分する第２低域
通過フィルタとを備えている。
御用入力端子を持つ第２電圧制御発振器と、前記第２電
圧制御発振器の発振周波数を分周する第２分周器と、前
記第２分周器により分周された発振周波数と第２の基準
となる周波数を入力して両者の位相差を検出しその位相
差に応じて誤差信号を出力する第２位相検波器と、前記
第２位相検波器の出力する誤差信号を積分する第２低域
通過フィルタとを備えている。
【００２９】前記第２低域通過フィルタの出力する積分
された誤差信号を前記第２電圧制御発振器の少なくとも
１つの制御用入力端子に入力し、前記第２低域通過フィ
ルタの出力する積分された誤差信号を前記第１電圧制御
発振器のフリーラン周波数を制御するための制御信号と
して前記第１電圧制御発振器の少なくとも１つの制御用
入力端子に入力している。
された誤差信号を前記第２電圧制御発振器の少なくとも
１つの制御用入力端子に入力し、前記第２低域通過フィ
ルタの出力する積分された誤差信号を前記第１電圧制御
発振器のフリーラン周波数を制御するための制御信号と
して前記第１電圧制御発振器の少なくとも１つの制御用
入力端子に入力している。
【００３０】前記第１電圧制御発振器の変換係数と前記
第２電圧制御発振器の変換係数を変えることにより、前
記第１電圧制御発振器のフリーラン周波数を前記第２の
基準となる周波数の変換係数比（前記第１電圧制御発振
器の変換係数と前記第２電圧制御発振器の変換係数の
比）倍に制御している。
第２電圧制御発振器の変換係数を変えることにより、前
記第１電圧制御発振器のフリーラン周波数を前記第２の
基準となる周波数の変換係数比（前記第１電圧制御発振
器の変換係数と前記第２電圧制御発振器の変換係数の
比）倍に制御している。
【００３１】前記第１及び第２電圧制御発振器は、それ
ぞれ各々の制御信号を抵抗加算した制御信号で制御され
る。前記第１及び第２電圧制御発振器は、それぞれ各々
の制御信号を入力する制御回路のコンダクタンス比を変
えることにより入力のゲインを変えている。
ぞれ各々の制御信号を抵抗加算した制御信号で制御され
る。前記第１及び第２電圧制御発振器は、それぞれ各々
の制御信号を入力する制御回路のコンダクタンス比を変
えることにより入力のゲインを変えている。
【００３２】前記第１及び第２電圧制御発振器は、それ
ぞれ各々の制御信号を入力するディレーセルの制御用ト
ランジスタの寸法を変えることにより周波数の変換係数
を変えている。
ぞれ各々の制御信号を入力するディレーセルの制御用ト
ランジスタの寸法を変えることにより周波数の変換係数
を変えている。
【００３３】前記第１及び第２電圧制御発振器は、それ
ぞれ複数のディレーセルを有し、各々のディレーセルの
段数を変えることにより各々の電圧制御発振器の変換係
数を変え、前記第１電圧制御発振器のフリーラン周波数
を前記第２の基準となる周波数の変換係数比（前記第１
電圧制御発振器の変換係数と前記第２電圧制御発振器の
変換係数の比）倍に制御している。
ぞれ複数のディレーセルを有し、各々のディレーセルの
段数を変えることにより各々の電圧制御発振器の変換係
数を変え、前記第１電圧制御発振器のフリーラン周波数
を前記第２の基準となる周波数の変換係数比（前記第１
電圧制御発振器の変換係数と前記第２電圧制御発振器の
変換係数の比）倍に制御している。
【００３４】前記第１及び第２電圧制御発振器は、それ
ぞれディレーセルを構成するトランジスタを有し、各々
のディレーセルのトランジスタの寸法を変えることによ
り各々の電圧制御発振器の変換係数を変え、前記第１電
圧制御発振器のフリーラン周波数を前記第２の基準とな
る周波数の変換係数比（前記第１電圧制御発振器の変換
係数と前記第２電圧制御発振器の変換係数の比）倍に制
御している。
ぞれディレーセルを構成するトランジスタを有し、各々
のディレーセルのトランジスタの寸法を変えることによ
り各々の電圧制御発振器の変換係数を変え、前記第１電
圧制御発振器のフリーラン周波数を前記第２の基準とな
る周波数の変換係数比（前記第１電圧制御発振器の変換
係数と前記第２電圧制御発振器の変換係数の比）倍に制
御している。
【００３５】
【発明の実施の形態】以下、図面を参照しながら、本発
明のＰＬＬ回路について詳細に説明する。図１は、本発
明の第１実施の形態に関わるＰＬＬ回路を示している。
このＰＬＬ回路は、第１のＰＬＬ回路１０Ａと第２のＰ
ＬＬ回路１０Ｂの２個のＰＬＬ回路から構成されてい
る。
明のＰＬＬ回路について詳細に説明する。図１は、本発
明の第１実施の形態に関わるＰＬＬ回路を示している。
このＰＬＬ回路は、第１のＰＬＬ回路１０Ａと第２のＰ
ＬＬ回路１０Ｂの２個のＰＬＬ回路から構成されてい
る。
【００３６】各々のＰＬＬ回路は、２系統の制御用入力
端子を持つＶＣＯ（電圧制御発振器）を構成要素として
いる。制御用入力端子の１つ（Ｌ入力）は、ＶＣＯの変
換係数が大きく発振周波数の広い帯域を制御する。もう
一方の制御用入力端子（Ｓ入力）はＶＣＯの変換係数が
小さく発振周波数の狭い帯域を制御する。
端子を持つＶＣＯ（電圧制御発振器）を構成要素として
いる。制御用入力端子の１つ（Ｌ入力）は、ＶＣＯの変
換係数が大きく発振周波数の広い帯域を制御する。もう
一方の制御用入力端子（Ｓ入力）はＶＣＯの変換係数が
小さく発振周波数の狭い帯域を制御する。
【００３７】第１のＰＬＬ回路１０Ａは、クリスタルな
どの安定な周波数ｆxoを基準入力とし、位相検波器（Ｐ
ＦＤ）１１は、周波数ｆxoと、ＶＣＯ１３の発振周波数
ｆout1を分周器（ＤＩＶ）１４でＮ１分周した周波数ｆ
out1／Ｎ１との位相差を比較して、その位相差に応じた
パルスを出力する。
どの安定な周波数ｆxoを基準入力とし、位相検波器（Ｐ
ＦＤ）１１は、周波数ｆxoと、ＶＣＯ１３の発振周波数
ｆout1を分周器（ＤＩＶ）１４でＮ１分周した周波数ｆ
out1／Ｎ１との位相差を比較して、その位相差に応じた
パルスを出力する。
【００３８】ＬＰＦ（低域通過フィルタ）１２は、ＰＦ
Ｄ１１の出力したパルスを積分してＤＣレベルに変換す
る。変換されたＤＣレベルは、ＶＣＯ１３の変換係数が
大きいＬ入力端子に入力される。
Ｄ１１の出力したパルスを積分してＤＣレベルに変換す
る。変換されたＤＣレベルは、ＶＣＯ１３の変換係数が
大きいＬ入力端子に入力される。
【００３９】変換係数の小さいＳ入力端子は、基準電圧
（ＶＤＤ／２）を発生する電圧発生源１５に接続され
る。第２のＰＬＬ回路１０Ｂは、基準となる周波数ｆre
f を基準入力とし、ＰＦＤ１６は、ＶＣＯ１８の発振周
波数ｆout2をＤＩＶ１９でＮ２分周された周波数ｆout2
／Ｎ２との位相差を比較してその位相差に応じたパルス
を出力する。
（ＶＤＤ／２）を発生する電圧発生源１５に接続され
る。第２のＰＬＬ回路１０Ｂは、基準となる周波数ｆre
f を基準入力とし、ＰＦＤ１６は、ＶＣＯ１８の発振周
波数ｆout2をＤＩＶ１９でＮ２分周された周波数ｆout2
／Ｎ２との位相差を比較してその位相差に応じたパルス
を出力する。
【００４０】ＬＰＦ１７は、ＰＦＤ１６の出力したパル
スを積分してＤＣレベルに変換する。変換されたＤＣレ
ベルは、ＶＣＯ１８の変換係数が小さいＳ入力端子に入
力される。変換係数の大きいＬ入力端子は、第１のＰＬ
Ｌ回路１０ＡのＬＰＦ１２の出力端子に接続される。
スを積分してＤＣレベルに変換する。変換されたＤＣレ
ベルは、ＶＣＯ１８の変換係数が小さいＳ入力端子に入
力される。変換係数の大きいＬ入力端子は、第１のＰＬ
Ｌ回路１０ＡのＬＰＦ１２の出力端子に接続される。
【００４１】図２（ａ）は、図１のＶＣＯ１３の周波数
特性を示し、図２（ｂ）は、ＶＣＯ１８の出力特性を示
している。第１のＰＬＬ回路１０Ａは、ＶＣＯ１３の変
換係数が大きいが、逓倍比Ｎ１を１〜数倍程度の小さい
逓倍比にすることにより、ｆout1のフェーズエラー及び
ジッタを共にかなり小さく抑えることができる。
特性を示し、図２（ｂ）は、ＶＣＯ１８の出力特性を示
している。第１のＰＬＬ回路１０Ａは、ＶＣＯ１３の変
換係数が大きいが、逓倍比Ｎ１を１〜数倍程度の小さい
逓倍比にすることにより、ｆout1のフェーズエラー及び
ジッタを共にかなり小さく抑えることができる。
【００４２】第２のＰＬＬ回路１０Ｂ中のＶＣＯ１８の
変換係数が大きいＬ入力端子は、第１のＰＬＬ回路１０
ＡのＶＣＯ１８と同様に制御されるため、ＶＣＯ１８と
ＶＣＯ１３の発振周波数ｆout1と同じとなる。そして、
そのフェーズエラー及びジッタは、共に発振周波数ｆou
t1と同じになる。
変換係数が大きいＬ入力端子は、第１のＰＬＬ回路１０
ＡのＶＣＯ１８と同様に制御されるため、ＶＣＯ１８と
ＶＣＯ１３の発振周波数ｆout1と同じとなる。そして、
そのフェーズエラー及びジッタは、共に発振周波数ｆou
t1と同じになる。
【００４３】また、ＶＣＯ１３の発周波数ｆout1は、プ
ロセスばらつき、電源電圧、温度などに依存せず、常に
ｆout1／Ｎ１と同じとなる。よって、ＶＣＯ１８のロッ
クレンジをかなり狭く設定してもＰＬＬ回路のロックが
はずれて動作が不安定になる心配がない。
ロセスばらつき、電源電圧、温度などに依存せず、常に
ｆout1／Ｎ１と同じとなる。よって、ＶＣＯ１８のロッ
クレンジをかなり狭く設定してもＰＬＬ回路のロックが
はずれて動作が不安定になる心配がない。
【００４４】ロックレンジを狭くすることは、ＶＣＯ１
８の発振周波数ｆout2が外来ノイズに対して強くなり、
第２のＰＬＬ回路１０Ｂの逓倍比を数１００倍にしても
フェーズエラー及びジッタを共に小さくできることを意
味する。
８の発振周波数ｆout2が外来ノイズに対して強くなり、
第２のＰＬＬ回路１０Ｂの逓倍比を数１００倍にしても
フェーズエラー及びジッタを共に小さくできることを意
味する。
【００４５】以上のように、第１のＰＬＬ回路１０Ａの
基準の周波数ｆxoと分周数Ｎ１で、第２のＰＬＬ回路１
０Ｂのフリーラン周波数（＝ｆxo×Ｎ１）を設定し、第
２のＰＬＬ回路１０Ｂ自体は、狭いロックレンジで動作
させることができるため、第２のＰＬＬ回路１０Ｂの逓
倍比が数１００倍に及んでも、低ジッタで安定度の高い
周波数を供給することができる。
基準の周波数ｆxoと分周数Ｎ１で、第２のＰＬＬ回路１
０Ｂのフリーラン周波数（＝ｆxo×Ｎ１）を設定し、第
２のＰＬＬ回路１０Ｂ自体は、狭いロックレンジで動作
させることができるため、第２のＰＬＬ回路１０Ｂの逓
倍比が数１００倍に及んでも、低ジッタで安定度の高い
周波数を供給することができる。
【００４６】図３は、本発明の第２実施の形態に関わる
ＰＬＬ回路を示している。このＰＬＬ回路は、図１のＰ
ＬＬ回路と比較すると、第１のＰＬＬ回路１０Ａの構成
のみが異なり、第２のＰＬＬ回路１０Ｂの構成は同じで
ある。
ＰＬＬ回路を示している。このＰＬＬ回路は、図１のＰ
ＬＬ回路と比較すると、第１のＰＬＬ回路１０Ａの構成
のみが異なり、第２のＰＬＬ回路１０Ｂの構成は同じで
ある。
【００４７】即ち、ＰＦＤ１１は、クリスタルなどの安
定な周波数ｆxoをＤＩＶ１４´でＮ１分周した周波数ｆ
xo／Ｎ１と、ＶＣＯ１３の発振周波数ｆout1との位相差
を比較して、その位相差に応じたパルスを出力する。
定な周波数ｆxoをＤＩＶ１４´でＮ１分周した周波数ｆ
xo／Ｎ１と、ＶＣＯ１３の発振周波数ｆout1との位相差
を比較して、その位相差に応じたパルスを出力する。
【００４８】なお、ＬＰＦ１２は、ＰＦＤ１１の出力し
たパルスを積分してＤＣレベルに変換する。変換された
ＤＣレベルは、ＶＣＯ１３の変換係数が大きいＬ入力端
子に入力される。変換係数の小さいＳ入力端子は、基準
電圧（ＶＤＤ／２）を発生する電圧発生源１５に接続さ
れる。
たパルスを積分してＤＣレベルに変換する。変換された
ＤＣレベルは、ＶＣＯ１３の変換係数が大きいＬ入力端
子に入力される。変換係数の小さいＳ入力端子は、基準
電圧（ＶＤＤ／２）を発生する電圧発生源１５に接続さ
れる。
【００４９】本実施の形態によれば、基準の周波数ｆxo
が第２のＰＬＬ回路１０Ｂのフリーラン周波数より高い
周波数を使用しなければならない場合に、ＤＩＶ１４´
を基準の周波数ｆxo側に挿入しているため、フリーラン
周波数をｆxo／Ｎ１で設定することができる。
が第２のＰＬＬ回路１０Ｂのフリーラン周波数より高い
周波数を使用しなければならない場合に、ＤＩＶ１４´
を基準の周波数ｆxo側に挿入しているため、フリーラン
周波数をｆxo／Ｎ１で設定することができる。
【００５０】図４は、本発明の第３実施の形態に関わる
ＰＬＬ回路を示している。このＰＬＬ回路は、第２のＰ
ＬＬ回路１０Ｂのフリーラン周波数の設定を第１のＰＬ
Ｌ回路１０Ａ中の分周器を使用せず、ＶＣＯ１３とＶＣ
Ｏ１８の変換係数比を変えることにより実現するもので
ある。
ＰＬＬ回路を示している。このＰＬＬ回路は、第２のＰ
ＬＬ回路１０Ｂのフリーラン周波数の設定を第１のＰＬ
Ｌ回路１０Ａ中の分周器を使用せず、ＶＣＯ１３とＶＣ
Ｏ１８の変換係数比を変えることにより実現するもので
ある。
【００５１】変換係数比 ＲＫ ＝ ＫＶＣＯ２／ＫＶ
ＣＯ１（但し、ＫＶＣＯ１は、ＶＣＯ１３の変換係数、
ＫＶＣＯ２は、ＶＣＯ１８の変換係数である）とする
と、第２のＰＬＬ回路１０Ｂのフリーラン周波数は、ｆ
xo×ＲＫで設定される。
ＣＯ１（但し、ＫＶＣＯ１は、ＶＣＯ１３の変換係数、
ＫＶＣＯ２は、ＶＣＯ１８の変換係数である）とする
と、第２のＰＬＬ回路１０Ｂのフリーラン周波数は、ｆ
xo×ＲＫで設定される。
【００５２】このＰＬＬ回路の利点は、第１のＰＬＬ回
路１０Ａのループ内にＤＩＶ（分周器）が無いために、
第１のＰＬＬ回路１０Ａに分周器を使用するものに比
べ、低ジッタで安定度の高い周波数を供給することがで
きる。
路１０Ａのループ内にＤＩＶ（分周器）が無いために、
第１のＰＬＬ回路１０Ａに分周器を使用するものに比
べ、低ジッタで安定度の高い周波数を供給することがで
きる。
【００５３】また、第１のＰＬＬ回路１０Ａに分周器
（分周数Ｎ１）を設けて、第２のＰＬＬ回路１０Ｂのフ
リーラン周波数をｆxo×ＲＫ×Ｎ１で設定することも可
能である。
（分周数Ｎ１）を設けて、第２のＰＬＬ回路１０Ｂのフ
リーラン周波数をｆxo×ＲＫ×Ｎ１で設定することも可
能である。
【００５４】図５は、本発明の第３実施の形態に関わる
ＰＬＬ回路の変換係数の異なる２つのＶＣＯの出力周波
数の特性を示している。図６は、本発明の各実施の形態
で用いられる変換係数の異なる２つの入力を持つＶＣＯ
の第１制御回路例を示している。
ＰＬＬ回路の変換係数の異なる２つのＶＣＯの出力周波
数の特性を示している。図６は、本発明の各実施の形態
で用いられる変換係数の異なる２つの入力を持つＶＣＯ
の第１制御回路例を示している。
【００５５】この例では、電圧制御発振器の制御をＳ入
力とＬ入力を抵抗で加算したもので行っており、変換係
数の差異は、各抵抗の抵抗比で入力ゲインを変えること
により決定している。
力とＬ入力を抵抗で加算したもので行っており、変換係
数の差異は、各抵抗の抵抗比で入力ゲインを変えること
により決定している。
【００５６】図７は、本発明の各実施の形態で用いられ
る変換係数の異なる２つの入力を持つＶＣＯの第２制御
回路例を示している。第２制御回路のゲインＧは、 Ｇ ＝ ｇｍＮ／ｇｍＰ （但し、ｇｍＰは、Ｐチャネル型ＭＯＳトランジスタの
コンダクタンス、ｇｍＮは、Ｎチャネル型ＭＯＳトラン
ジスタのコンダクタンスである）で定まる。
る変換係数の異なる２つの入力を持つＶＣＯの第２制御
回路例を示している。第２制御回路のゲインＧは、 Ｇ ＝ ｇｍＮ／ｇｍＰ （但し、ｇｍＰは、Ｐチャネル型ＭＯＳトランジスタの
コンダクタンス、ｇｍＮは、Ｎチャネル型ＭＯＳトラン
ジスタのコンダクタンスである）で定まる。
【００５７】よって、ｇｍ（コンダクタンス）比を変え
ることにより、ゲインＧを変えることができる。そし
て、Ｓ入力とＬ入力の両者の変換係数の差異は、両者の
ｇｍ比を変え、ゲインを変えることにより実現できる。
ることにより、ゲインＧを変えることができる。そし
て、Ｓ入力とＬ入力の両者の変換係数の差異は、両者の
ｇｍ比を変え、ゲインを変えることにより実現できる。
【００５８】図８は、本発明の各実施の形態で用いられ
る変換係数の異なる２つの入力を持つリングタイプのＶ
ＣＯのディレーセルの第１の回路例を示している。ディ
レーセルを用いたリングタイプのＶＣＯのＳ入力とＬ入
力の変換係数の差異は、両者のトランジスタの寸法比を
変えることにより実現できる。
る変換係数の異なる２つの入力を持つリングタイプのＶ
ＣＯのディレーセルの第１の回路例を示している。ディ
レーセルを用いたリングタイプのＶＣＯのＳ入力とＬ入
力の変換係数の差異は、両者のトランジスタの寸法比を
変えることにより実現できる。
【００５９】図９は、本発明の第３実施の形態における
２つのリングタイプのＶＣＯのディレーセルの段数を変
えることにより変換係数比を制御するＰＬＬ回路例を示
している。
２つのリングタイプのＶＣＯのディレーセルの段数を変
えることにより変換係数比を制御するＰＬＬ回路例を示
している。
【００６０】ＶＣＯ１３とＶＣＯ１８のディレーセルを
同一とし、ＶＣＯ１３のディレーセルの段数をＭ段、Ｖ
ＣＯ１８のディレーセルの段数をＮ段とすると、ＶＣＯ
１８のフリーラン周波数ｆout2は、 ｆout2＝ｆxo×Ｍ／Ｎ （ｆxo：第１のＰＬＬ回路の基
準周波数） となり、ＶＣＯ１３とＶＣＯ１８のディレーセルの段数
比を変えることによりＶＣＯ１８のフリーラン周波数を
制御することができる。
同一とし、ＶＣＯ１３のディレーセルの段数をＭ段、Ｖ
ＣＯ１８のディレーセルの段数をＮ段とすると、ＶＣＯ
１８のフリーラン周波数ｆout2は、 ｆout2＝ｆxo×Ｍ／Ｎ （ｆxo：第１のＰＬＬ回路の基
準周波数） となり、ＶＣＯ１３とＶＣＯ１８のディレーセルの段数
比を変えることによりＶＣＯ１８のフリーラン周波数を
制御することができる。
【００６１】図１０及び図１１は、本発明の第３実施の
形態における２つのリングタイプのＶＣＯのディレーセ
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示している。
形態における２つのリングタイプのＶＣＯのディレーセ
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示している。
【００６２】ＶＣＯ１３とＶＣＯ１８のディレーセルの
段数を同一とし、チャネル長Ｌを一定とすると、ＶＣＯ
１８のフリーラン周波数ｆout2は、 ｆout2 ＝ ｆxo×（ＷＰＲ＋ＷＮＲ）／２ ＷＰＲ ＝ (WP1+WP2) ／(WP11+WP12+WP13+WP14+WP2) ＷＮＲ ＝ (WN1+WN2) ／(WN11+WN12+WN13+WN14+WN2) （但し、WPi （ｉは自然数）は、ＭＯＳトランジスタMP
i のチャネル幅、WNi （ｉは自然数）は、ＭＯＳトラン
ジスタMNi のチャネル幅である）となり、ＶＣＯ１３と
ＶＣＯ１８のディレーセルのトランジスタの寸法比を変
えることにより、ＶＣＯ１８のフリーラン周波数を制御
することができる。
段数を同一とし、チャネル長Ｌを一定とすると、ＶＣＯ
１８のフリーラン周波数ｆout2は、 ｆout2 ＝ ｆxo×（ＷＰＲ＋ＷＮＲ）／２ ＷＰＲ ＝ (WP1+WP2) ／(WP11+WP12+WP13+WP14+WP2) ＷＮＲ ＝ (WN1+WN2) ／(WN11+WN12+WN13+WN14+WN2) （但し、WPi （ｉは自然数）は、ＭＯＳトランジスタMP
i のチャネル幅、WNi （ｉは自然数）は、ＭＯＳトラン
ジスタMNi のチャネル幅である）となり、ＶＣＯ１３と
ＶＣＯ１８のディレーセルのトランジスタの寸法比を変
えることにより、ＶＣＯ１８のフリーラン周波数を制御
することができる。
【００６３】図１２は、本発明の各実施の形態で用いら
れる変換係数の異なる２つの入力を持つＶＣＯの第３制
御回路例を示している。図１３は、本発明の各実施の形
態で用いられる変換係数の異なる２つの入力を持つリン
グタイプのＶＣＯのディレーセルの第２の回路例を示し
ている。
れる変換係数の異なる２つの入力を持つＶＣＯの第３制
御回路例を示している。図１３は、本発明の各実施の形
態で用いられる変換係数の異なる２つの入力を持つリン
グタイプのＶＣＯのディレーセルの第２の回路例を示し
ている。
【００６４】本実施の形態において、図８の第１の回路
例に示すように、制御用のトランジスタＭＰ１とＭＮ１
に、並列にＭＯＳトランジスタを接続して、各々のトラ
ンジスタの寸法比を変えることにより、変換係数の異な
る２つの制御系で制御されるＶＣＯを構成することがで
きる。
例に示すように、制御用のトランジスタＭＰ１とＭＮ１
に、並列にＭＯＳトランジスタを接続して、各々のトラ
ンジスタの寸法比を変えることにより、変換係数の異な
る２つの制御系で制御されるＶＣＯを構成することがで
きる。
【００６５】なお、上述の各実施の形態において、抵抗
比・段数比・トランジスタの寸法比などを単独で制御し
ているが、各々の制御方法を複合的に用いて制御するこ
とも可能である。
比・段数比・トランジスタの寸法比などを単独で制御し
ているが、各々の制御方法を複合的に用いて制御するこ
とも可能である。
【００６６】
【発明の効果】本発明のＰＬＬ回路によれば、プロセス
ばらつき・電源電圧・温度などに関わらず、フリーラン
周波数を高精度に設定することが可能となる。これによ
り、ＰＬＬ回路のロックレンジを最小限に狭く設定する
ことが可能となる。そして、ロックレンジを狭くするこ
とができれば、発振周波数が外来ノイズに対して強くな
り、ＰＬＬ回路の逓倍比を数１００倍にしてもフェーズ
エラー及びジッタを共に小さくできて、安定度の高い周
波数を供給することができる。さらに、ロックレンジを
狭めることによる応用範囲の制限が避けられ、広帯域の
発振周波数を供給することが可能になる。
ばらつき・電源電圧・温度などに関わらず、フリーラン
周波数を高精度に設定することが可能となる。これによ
り、ＰＬＬ回路のロックレンジを最小限に狭く設定する
ことが可能となる。そして、ロックレンジを狭くするこ
とができれば、発振周波数が外来ノイズに対して強くな
り、ＰＬＬ回路の逓倍比を数１００倍にしてもフェーズ
エラー及びジッタを共に小さくできて、安定度の高い周
波数を供給することができる。さらに、ロックレンジを
狭めることによる応用範囲の制限が避けられ、広帯域の
発振周波数を供給することが可能になる。
【図１】本発明の第１実施の形態に関わるＰＬＬ回路を
示すブロック図。
示すブロック図。
【図２】図１の２つのＶＣＯの入力電圧に対する出力周
波数の特性を示す図。
波数の特性を示す図。
【図３】本発明の第２実施の形態に関わるＰＬＬ回路を
示すブロック図。
示すブロック図。
【図４】本発明の第３実施の形態に関わるＰＬＬ回路を
示すブロック図。
示すブロック図。
【図５】図４の２つのＶＣＯの入力電圧に対する出力周
波数の特性を示す図。
波数の特性を示す図。
【図６】各実施の形態で用いるＶＣＯの第１制御回路例
を示す図。
を示す図。
【図７】各実施の形態で用いるＶＣＯの第２制御回路例
を示す図。
を示す図。
【図８】各実施の形態で用いるリングタイプのＶＣＯの
ディレーセルの第１回路例を示す図。
ディレーセルの第１回路例を示す図。
【図９】第３実施の形態で用いるＶＣＯのディレーセル
の段数を変えることにより変換係数比を制御するＰＬＬ
回路例を示す図。
の段数を変えることにより変換係数比を制御するＰＬＬ
回路例を示す図。
【図１０】第３実施の形態で用いるＶＣＯのディレーセ
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示す図。
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示す図。
【図１１】第３実施の形態で用いるＶＣＯのディレーセ
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示す図。
ルのトランジスタの寸法を変えることにより変換係数比
を制御するＰＬＬ回路例を示す図。
【図１２】各実施の形態で用いるＶＣＯの第３制御回路
例を示す図。
例を示す図。
【図１３】各実施の形態で用いるＶＣＯのディレーセル
の他の例を示す図。
の他の例を示す図。
【図１４】従来のＰＬＬ回路を示すブロック図。
【図１５】従来のＰＬＬ回路を示すブロック図。
１０Ａ ：第１のＰＬＬ回路、 １０Ｂ ：第２のＰＬＬ回路、 １１，１６，２１ ：位相検波器（ＰＦＤ）、 １２，１７，２２ ：低域通過フィルタ（ＬＰ
Ｆ）、 １３，１８，２３ ：電圧制御発振器（ＶＣ
Ｏ）、 １４，１４´，１９，２４ ：分周器（ＤＩＶ）、 １５ ：基準電圧発生源。
Ｆ）、 １３，１８，２３ ：電圧制御発振器（ＶＣ
Ｏ）、 １４，１４´，１９，２４ ：分周器（ＤＩＶ）、 １５ ：基準電圧発生源。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１２月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】第２のＰＬＬ回路１０Ｂ中のＶＣＯ１８の
変換係数が大きいＬ入力端子は、第１のＰＬＬ回路１０
ＡのＶＣＯ１３と同様に制御されるため、ＶＣＯ１８と
ＶＣＯ１３に同一の構成の発振器を使用したとすると、
ＶＣＯ１８のフリ−ラン周波数ｆout2は、ＶＣＯ１３の
発振周波数ｆout1と同じとなる。そして、そのフェーズ
エラー及びジッタは、共に発振周波数ｆout1と同じにな
る。
変換係数が大きいＬ入力端子は、第１のＰＬＬ回路１０
ＡのＶＣＯ１３と同様に制御されるため、ＶＣＯ１８と
ＶＣＯ１３に同一の構成の発振器を使用したとすると、
ＶＣＯ１８のフリ−ラン周波数ｆout2は、ＶＣＯ１３の
発振周波数ｆout1と同じとなる。そして、そのフェーズ
エラー及びジッタは、共に発振周波数ｆout1と同じにな
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】また、ＶＣＯ１３の発振周波数ｆout1は、
プロセスばらつき、電源電圧、温度などに依存せず、常
にｆout1／Ｎ１と同じとなる。よって、ＶＣＯ１８のロ
ックレンジをかなり狭く設定してもＰＬＬ回路のロック
がはずれて動作が不安定になる心配がない。
プロセスばらつき、電源電圧、温度などに依存せず、常
にｆout1／Ｎ１と同じとなる。よって、ＶＣＯ１８のロ
ックレンジをかなり狭く設定してもＰＬＬ回路のロック
がはずれて動作が不安定になる心配がない。
Claims (11)
- 【請求項１】 複数の制御用入力端子を持つ第１電圧制
御発振器と、前記第１電圧制御発振器の発振周波数を分
周する第１分周器と、前記第１分周器により分周された
発振周波数と第１の基準となる周波数を入力して両者の
位相差を検出しその位相差に応じて誤差信号を出力する
第１位相検波器と、前記第１位相検波器の出力する誤差
信号を積分する第１低域通過フィルタとを具備し、前記
第１低域通過フィルタの出力する積分された誤差信号を
前記第１電圧制御発振器の少なくとも１つの制御用入力
端子に入力し、前記第１電圧制御発振器のフリーラン周
波数を制御するための制御信号を前記第１電圧制御発振
器の少なくとも１つの制御用入力端子に入力したことを
特徴とするＰＬＬ回路。 - 【請求項２】 第１の基準となる周波数を分周する第１
分周器と、複数の制御用入力端子を持つ第１電圧制御発
振器と、前記第１電圧制御発振器の発振周波数と前記第
１分周器により分周された基準となる周波数を入力して
両者の位相差を検出しその位相差に応じて誤差信号を出
力する第１位相検波器と、前記第１位相検波器の出力す
る誤差信号を積分する第１低域通過フィルタとを具備
し、前記第１低域通過フィルタの出力する積分された誤
差信号を前記第１電圧制御発振器の少なくとも１つの入
力端子に入力し、前記第１電圧制御発振器のフリーラン
周波数を制御するための制御信号を前記第１電圧制御発
振器の少なくとも１つの制御用入力端子に入力したこと
を特徴とするＰＬＬ回路。 - 【請求項３】 複数の制御用入力端子を持つ第１電圧制
御発振器と、前記第１電圧制御発振器の発振周波数と第
１の基準となる周波数を入力して両者の位相差を検出し
その位相差に応じて誤差信号を出力する第１位相検波器
と、前記第１位相検波器の出力する誤差信号を積分する
第１低域通過フィルタとを具備し、前記第１低域通過フ
ィルタの出力する積分された誤差信号を前記第１電圧制
御発振器の少なくとも１つの制御用入力端子に入力し、
前記第１電圧制御発振器のフリーラン周波数を制御する
ための制御信号を前記第１電圧制御発振器の少なくとも
１つの制御用入力端子に入力したことを特徴とするＰＬ
Ｌ回路。 - 【請求項４】 前記第１電圧制御発振器の少なくとも１
つの制御用入力端子に入力される前記誤差信号の変換係
数は、前記第１電圧制御発振器の少なくとも１つの制御
用入力端子に入力される前記制御信号の変換係数よりも
小さいことを特徴とする請求項１又は２又は３に記載の
ＰＬＬ回路。 - 【請求項５】 請求項１又は２又は３に記載のＰＬＬ回
路において、 さらに、複数の制御用入力端子を持つ第２電圧制御発振
器と、前記第２電圧制御発振器の発振周波数を分周する
第２分周器と、前記第２分周器により分周された発振周
波数と第２の基準となる周波数を入力して両者の位相差
を検出しその位相差に応じて誤差信号を出力する第２位
相検波器と、前記第２位相検波器の出力する誤差信号を
積分する第２低域通過フィルタとを具備し、 前記第２低域通過フィルタの出力する積分された誤差信
号を前記第２電圧制御発振器の少なくとも１つの制御用
入力端子に入力し、前記第２低域通過フィルタの出力す
る積分された誤差信号を前記第１電圧制御発振器のフリ
ーラン周波数を制御するための制御信号として前記第１
電圧制御発振器の少なくとも１つの制御用入力端子に入
力したことを特徴とするＰＬＬ回路。 - 【請求項６】 前記第２電圧制御発振器の変換係数と前
記第２電圧制御発振器の変換係数を変えることにより、
前記第１電圧制御発振器のフリーラン周波数を前記第１
の基準となる周波数の変換係数比（前記第１電圧制御発
振器の変換係数と前記第２電圧制御発振器の変換係数の
比）倍に制御することを特徴とする請求項１又は２又は
３に記載のＰＬＬ回路。 - 【請求項７】 前記第１及び第２電圧制御発振器は、そ
れぞれ各々の制御信号を抵抗加算した制御信号で制御さ
れることを特徴とする請求項５に記載のＰＬＬ回路。 - 【請求項８】 前記第１及び第２電圧制御発振器は、そ
れぞれ各々の制御信号を入力する制御回路のコンダクタ
ンス比を変えることにより入力のゲインを変えているこ
とを特徴とする請求項５に記載のＰＬＬ回路。 - 【請求項９】 前記第１及び第２電圧制御発振器は、そ
れぞれ各々の制御信号を入力するディレーセルの制御用
トランジスタの寸法を変えることにより周波数の変換係
数を変えていることを特徴とする請求項５に記載のＰＬ
Ｌ回路。 - 【請求項１０】 前記第１及び第２電圧制御発振器は、
それぞれ複数のディレーセルを有し、各々のディレーセ
ルの段数を変えることにより各々の電圧制御発振器の変
換係数を変え、前記第１電圧制御発振器のフリーラン周
波数を前記第２の基準となる周波数の変換係数比（前記
第１電圧制御発振器の変換係数と前記第２電圧制御発振
器の変換係数の比）倍に制御することを特徴とする請求
項１又は２又は３に記載のＰＬＬ回路。 - 【請求項１１】 前記第１及び第２電圧制御発振器は、
それぞれディレーセルを構成するトランジスタを有し、
各々のディレーセルのトランジスタの寸法を変えること
により各々の電圧制御発振器の変換係数を変え、前記第
１電圧制御発振器のフリーラン周波数を前記第２の基準
となる周波数の変換係数比（前記第１電圧制御発振器の
変換係数と前記第２電圧制御発振器の変換係数の比）倍
に制御することを特徴とする請求項１又は２又は３に記
載のＰＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330424A JPH09172370A (ja) | 1995-12-19 | 1995-12-19 | Ｐｌｌ回路 |
| TW085115365A TW335575B (en) | 1995-12-19 | 1996-12-12 | PLL circuit |
| EP96120258A EP0780985A1 (en) | 1995-12-19 | 1996-12-17 | Phase-locked loop system |
| KR1019960067245A KR100245580B1 (ko) | 1995-12-19 | 1996-12-18 | Pll 회로 |
| US08/768,633 US5909474A (en) | 1995-12-19 | 1996-12-18 | Phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330424A JPH09172370A (ja) | 1995-12-19 | 1995-12-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172370A true JPH09172370A (ja) | 1997-06-30 |
Family
ID=18232463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330424A Pending JPH09172370A (ja) | 1995-12-19 | 1995-12-19 | Ｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5909474A (ja) |
| EP (1) | EP0780985A1 (ja) |
| JP (1) | JPH09172370A (ja) |
| KR (1) | KR100245580B1 (ja) |
| TW (1) | TW335575B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2021507568A (ja) * | 2017-12-21 | 2021-02-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マスタ／スレーブ周波数ロックループ |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW419901B (en) * | 1997-06-27 | 2001-01-21 | Hitachi Ltd | Phase-locked ring circuit, data processing device and data process system |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| JP3684109B2 (ja) | 1999-06-30 | 2005-08-17 | 株式会社東芝 | 電圧制御発振回路 |
| US6696828B2 (en) | 1999-11-30 | 2004-02-24 | Kabushiki Kaisha Toshiba | Integrated circuit and lot selection system therefor |
| US7027525B2 (en) * | 1999-12-07 | 2006-04-11 | Josef Dirr | Digital transmission method for bandwidth and bit rate flexibility |
| DE69907930T2 (de) * | 1999-12-23 | 2004-05-13 | Em Microelectronic-Marin S.A., Marin | Integrierte Schaltung mit Kalibriermitteln zur Kalibrierung eines elektronischen Moduls und Verfahren zum Kalibrieren eines elektronischen Moduls in einer Integrierten Schaltung |
| JP2002016493A (ja) * | 2000-06-30 | 2002-01-18 | Hitachi Ltd | 半導体集積回路および光伝送用送信回路 |
| JP2002176340A (ja) | 2000-12-06 | 2002-06-21 | Toshiba Corp | 遅延回路及び電圧制御発振回路 |
| JP2002230915A (ja) * | 2001-02-05 | 2002-08-16 | Sanyo Electric Co Ltd | Ｐｌｌ回路 |
| US6704383B2 (en) * | 2001-03-20 | 2004-03-09 | Gct Semiconductor, Inc. | Sample and hold type fractional-N frequency synthesizer |
| ATE388541T1 (de) * | 2001-03-20 | 2008-03-15 | Gct Semiconductor Inc | Fraktional-n-frequenzsynthesizer mit fraktional- kompensationsverfahren |
| US6553089B2 (en) * | 2001-03-20 | 2003-04-22 | Gct Semiconductor, Inc. | Fractional-N frequency synthesizer with fractional compensation method |
| GB0121713D0 (en) * | 2001-09-07 | 2001-10-31 | Nokia Corp | Accumulator based phase locked loop |
| TWI224846B (en) * | 2003-08-12 | 2004-12-01 | Siliconware Precision Industries Co Ltd | Semiconductor package with heat dissipating structure |
| EP1661249B1 (en) | 2003-09-06 | 2018-11-14 | Semtech Corporation | Phase locked loop |
| US7436921B1 (en) * | 2004-11-05 | 2008-10-14 | Rockwell Collins, Inc. | Frequency sampling phase detector |
| TWI463865B (zh) * | 2007-11-23 | 2014-12-01 | Mstar Semiconductor Inc | 多切割之水平同步訊號之產生裝置及方法 |
| JP5229081B2 (ja) * | 2009-04-10 | 2013-07-03 | 富士通株式会社 | 半導体装置 |
| WO2012023154A1 (en) * | 2010-08-16 | 2012-02-23 | Empire Technology Development Llc | Converter and converter control method |
| CN102655402B (zh) * | 2011-03-01 | 2015-08-26 | 瑞昱半导体股份有限公司 | 收发装置、其压控振荡装置与其控制方法 |
| GB201820175D0 (en) * | 2018-12-11 | 2019-01-23 | Nordic Semiconductor Asa | Frequency synthesiser circuits |
| EP4078814B1 (en) | 2019-12-20 | 2025-04-16 | Telefonaktiebolaget LM Ericsson (publ) | Multiple pll system with common and difference mode loop filters |
| EP4315611A1 (en) * | 2021-03-26 | 2024-02-07 | Telefonaktiebolaget LM Ericsson (publ) | Multiple pll system with phase locking and phase noise cancellation |
| WO2022262995A1 (en) * | 2021-06-18 | 2022-12-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Multi-carrier transceiver and multi-frequency pll system |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072195A (en) * | 1990-04-05 | 1991-12-10 | Gazelle Microcircuits, Inc. | Phase-locked loop with clamped voltage-controlled oscillator |
| US5038115A (en) * | 1990-05-29 | 1991-08-06 | Myers Glen A | Method and apparatus for frequency independent phase tracking of input signals in receiving systems and the like |
| US5302919A (en) * | 1990-10-23 | 1994-04-12 | Seiko Epson Corporation | VCO having voltage-to-current converter and PLL using same |
| JP2824370B2 (ja) * | 1992-10-09 | 1998-11-11 | 三菱電機株式会社 | 位相同期ループ回路 |
| JP3088233B2 (ja) * | 1993-06-17 | 2000-09-18 | 日本電気株式会社 | 再生クロック生成回路 |
| US5382922A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Calibration systems and methods for setting PLL gain characteristics and center frequency |
| US5559473A (en) * | 1994-06-23 | 1996-09-24 | At&T Global Information Solutions Company | Multi-range voltage controlled oscillator |
| US5414390A (en) * | 1994-09-12 | 1995-05-09 | Analog Devices, Inc. | Center frequency controlled phase locked loop system |
| JPH08186490A (ja) * | 1994-11-04 | 1996-07-16 | Fujitsu Ltd | 位相同期回路及びデータ再生装置 |
| US5734301A (en) * | 1996-08-15 | 1998-03-31 | Realtek Semiconductor Corporation | Dual phase-locked loop clock synthesizer |
-
1995
- 1995-12-19 JP JP7330424A patent/JPH09172370A/ja active Pending
-
1996
- 1996-12-12 TW TW085115365A patent/TW335575B/zh not_active IP Right Cessation
- 1996-12-17 EP EP96120258A patent/EP0780985A1/en not_active Withdrawn
- 1996-12-18 KR KR1019960067245A patent/KR100245580B1/ko not_active IP Right Cessation
- 1996-12-18 US US08/768,633 patent/US5909474A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2021507568A (ja) * | 2017-12-21 | 2021-02-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | マスタ／スレーブ周波数ロックループ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970055569A (ko) | 1997-07-31 |
| TW335575B (en) | 1998-07-01 |
| EP0780985A1 (en) | 1997-06-25 |
| US5909474A (en) | 1999-06-01 |
| KR100245580B1 (ko) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09172370A (ja) | Ｐｌｌ回路 | |
| Foley et al. | CMOS DLL-based 2-V 3.2-ps jitter 1-GHz clock synthesizer and temperature-compensated tunable oscillator | |
| US5847617A (en) | Variable-path-length voltage-controlled oscillator circuit | |
| US6295328B1 (en) | Frequency multiplier using delayed lock loop (DLL) | |
| KR100251263B1 (ko) | 주파수 체배 회로 | |
| US5889437A (en) | Frequency synthesizer with low jitter noise | |
| US20100259305A1 (en) | Injection locked phase lock loops | |
| CN108462490A (zh) | 频率合成器电路、锁相环电路和切换方法 | |
| JPH04351008A (ja) | ディジタルｖｃｏ | |
| US6150887A (en) | PLL Circuit in which output oscillation signal frequency can be controlled based on bias signal | |
| US6137368A (en) | Frequency synthesizer with constant loop characteristics | |
| US6211743B1 (en) | Phase-locked loop having temperature-compensated bandwidth control | |
| US20070008040A1 (en) | Digital phase locked loop, method for controlling a digital phase locked loop and method for generating an oscillator signal | |
| US6501336B2 (en) | Self-calibration device and method for calibrating phase offset between output waveforms of ring osciliator | |
| CN112994687B (zh) | 一种参考时钟信号注入锁相环电路及消除失调方法 | |
| US7741919B2 (en) | Architecture for maintaining constant voltage-controlled oscillator gain | |
| CN112425077A (zh) | 直接调制合成器的高级多增益校准 | |
| US6744326B2 (en) | Interleaved VCO with balanced feedforward | |
| JP2001127598A (ja) | 周波数逓倍回路 | |
| US6628153B2 (en) | PLL circuit and frequency division method reducing spurious noise | |
| US20080111637A1 (en) | Voltage controlled oscillator and pll having the same | |
| JPH0758635A (ja) | 周波数シンセサイザ | |
| KR100903055B1 (ko) | 위상 고정 루프 및 위상 고정 방법 | |
| Miyao et al. | Study of mutual injection pulling in a 5-GHz, 0.18-μm CMOS cascaded PLL | |
| US20040113704A1 (en) | [phase lock loop circuit and operation method thereof] |