JP5229081B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、ＰＬＬ（Phase Locked Loop）回路におけるスプリアスの発生を抑制する技術に関する。

通信システムに用いられる周波数シンセサイザは、様々な周波数信号を出力可能なものが求められている。特に、通信可能な帯域が細分化していくに伴い、周波数シンセサイザは、出力の周波数ステップを細かく設定可能である必要がある。通信システムで用いられる周波数シンセサイザでは、ＰＬＬ（Phase Locked Loop）回路を用いるのが一般的である。

ＰＬＬ回路としては、分周比が整数のみである整数分周型のＰＬＬ回路（Integer-N PLL）が一般に知られている。整数分周型のＰＬＬ回路では、目的とする周波数の出力を得るための分周比が整数になるように、外部から入力されたクロック信号を分周して得られる周波数が低い信号を基準信号（参照クロック信号）としている。しかしながら、基準信号の周波数、すなわち位相比較に係る比較周波数が低くなると、ループフィルタ（ローパスフィルタ）のカットオフ周波数も下げなければならない。そのため、ループフィルタにおける容量の容量値を増やさざるを得ず、回路面積が増大してしまう。また、ループ帯域が狭くなることで位相ノイズの低減効果も減る。

前述のような位相比較に係る比較周波数が低くなることを防止する手法の１つとして、図１２に一例を示すようなフラクショナルＮ−ＰＬＬ回路と呼ばれる分数分周型のＰＬＬ回路（Fractional-N PLL）が提案されている。分数分周型のＰＬＬ回路は、分周器における整数分周数を時間的に変化させる。すなわち、分数分周型のＰＬＬ回路は、時間軸に対して分周比に擾乱を与えることで、等価的及び平均的に整数だけでなく分数（小数）を含む分周比を実現している。

図１２は、フラクショナルＮ−ＰＬＬ回路の構成例を示す図である。
図１２において、１０１は位相周波数比較器（ＰＦＤ）、１０２はチャージポンプ回路（ＣＰ）、１０３はローパスフィルタ（ＬＰＦ）、１０４は電圧制御発振器（ＶＣＯ）、１０５は可変分周器（ＤＩＶ）、１０６はΣΔ変調器（ΣΔｍｏｄ）である。

位相周波数比較器１０１には、参照クロック信号（基準クロック信号）ｆ_REFが入力されるとともに、可変分周器１０５から出力される分周クロック信号ｆ_DIVが入力される。位相周波数比較器１０１は、参照クロック信号ｆ_REFと分周クロック信号ｆ_DIVとの周波数差及び位相差に応じたパルス信号をチャージポンプ回路１０２に出力する。チャージポンプ回路１０２は、位相周波数比較器１０１から出力されるパルス信号に応じた出力信号をローパスフィルタ１０３に出力する。

ローパスフィルタ（ループフィルタ）１０３は、図１２に示すように複数の抵抗Ｒｓ、Ｒｒ、及び複数の容量Ｃｓ、Ｃｐ、Ｃｒを有する。ローパスフィルタ１０３は、チャージポンプ回路１０２の出力信号を平滑して高周波成分を除去し、電圧制御発振器１０４に制御電圧として出力する。電圧制御発振器１０４は、入力された制御電圧に応じた周波数の出力クロック信号ｆ_OUTを外部回路に出力するとともに、可変分周器１０５に出力する。

可変分周器１０５は、電圧制御発振器１０４から出力される出力クロック信号ｆ_OUTを分周して分周クロック信号ｆ_DIVを出力する。可変分周器１０５の分周比は、ΣΔ変調器１０６の出力に基づいて設定される。ΣΔ変調器１０６は、可変分周器１０５から出力される分周クロック信号ｆ_DIVに応じて、可変分周器１０５の分周比に係る設定情報を出力する。

図１２に示したフラクショナルＮ−ＰＬＬ回路は、ΣΔ変調器１０６の出力に基づいて可変分周器１０５の分周比（整数分周数）を時間的に変化させ、平均分周比が分数を含むような分周動作を行う。フラクショナルＮ−ＰＬＬ回路は、分周比（平均分周比）として分数値を設定し得ることで、整数分周型のＰＬＬ回路を用いる場合よりも参照クロック信号の周波数、すなわち位相比較に係る比較周波数を高くすることができる。つまり、位相比較に係る比較周波数を低くすることなく、所望の周波数の出力を得ることが可能となり、整数分周型のＰＬＬ回路と比較してローパスフィルタにおける容量の容量値を減少させることが可能となる。また、ループ帯域も広い帯域を維持することが可能となり位相ノイズの低減効果も維持することが可能となる。

しかしながら、図１２に示したフラクショナルＮ−ＰＬＬ回路においては、図１３に示すように、電圧制御発振器１０４からの出力クロック信号ｆ_OUTに、ΣΔ変調器１０６の動作による量子化ノイズに起因するスプリアス１１０が発生する。図１３において、実線はフラクショナルＮ−ＰＬＬ回路の位相ノイズのレベルを示しており、破線は電圧制御発振器のみとした場合のレベルを示している。

図１３に示したようなスプリアス１１０が出力クロック信号ｆ_OUTに発生することを抑制する手法として、フラクショナルＮ−ＰＬＬ回路内のローパスフィルタにおける容量の容量値を増やすことが考えられる。しかし、スプリアスの発生を十分に抑制するには、ローパスフィルタにおける容量の容量値として整数分周型のＰＬＬ回路と同程度の容量値が必要となり、フラクショナルＮ−ＰＬＬ回路の利点が損なわれてしまう。

また、フラクショナルＮ−ＰＬＬ回路のサイクルトゥサイクルジッターの低減が図れるように構成されたフラクショナルＮ−ＰＬＬ回路が提案されている（例えば、特許文献１参照。）。このフラクショナルＮ−ＰＬＬ回路では、参照クロック信号における１つのパルスの位相と、そのパルスと比較される分周クロック信号における１つのパルスの位相との位相差検出動作に基づく、電圧制御発振器に出力されるループフィルタの出力電圧の生成動作が時間差を有する複数の生成動作により実行されるように位相周波数比較器とチャージポンプ回路との少なくとも一方が構成されている。そして、参照クロック信号における１つのパルスの位相と、分周クロック信号における１つのパルスの位相との位相差検出動作に基づくループフィルタの出力電圧の生成動作を、その１パルス期間中での複数回の動作に時間軸で分割して行う。このようにループフィルタの出力電圧の生成動作を１パルス期間中の複数回の動作に分割することで、出力電圧のオーバーシュート量を低減させサイクルトゥサイクルジッターの低減を図っている。

また、電圧制御発振器の発振出力を分周して所定の位相関係を持つ第１の分周クロック信号と第２の分周クロック信号を分周器により発生するとともに、参照クロック信号と第１の分周クロック信号との比較結果、及び参照クロック信号と第２の分周クロック信号との比較結果に応じて、電圧制御発振器に供給する制御電圧を制御するフラクショナルＮ−ＰＬＬ回路が提案されている（例えば、特許文献２参照。）。

特開２００７−２８８３７５号公報 特表２００４−５３０３３４号公報

本発明は、フラクショナルＮ−ＰＬＬ回路における出力クロック信号でのスプリアスの発生を抑制することを目的とする。

本発明の一観点によれば、出力クロック信号を出力する電圧制御発振器と、基準クロック信号及び出力クロック信号が入力されるＮ個（Ｎは２以上の自然数）の制御回路部と、各制御回路部からの出力信号を加算する加算器と、加算器の出力をフィルタ処理して電圧制御発振器に出力するローパスフィルタとを備える半導体装置が提供される。制御回路部は、可変分周器、位相周波数比較器、及びチャージポンプ回路を有する。可変分周器は、供給される設定情報に応じた分周比で出力クロック信号を分周し分周クロック信号を出力する。位相周波数比較器は、基準クロック信号と分周クロック信号とを比較し、その比較結果に基づいてチャージポンプ回路が出力信号を出力する。可変分周器に供給される分周比に係る設定情報は、分周クロック信号に同期して所定の順序で巡回し供給され、平均分周比が小数を含むように分周比を変動させるＮ個のデータであって、制御回路部の各々の可変分周器に対して初期値を互いに異ならせて供給される。
前記構成によれば、各制御回路部に対して初期値を互いに異ならせて分周比に係る設定情報を供給して分周動作及び比較動作を行い、各制御回路部から出力される出力信号を加算した信号に基づいて出力クロック信号に係る制御を行う。

本発明によれば、Ｎ個の制御回路部を配置し、分周比に係る設定情報を各制御回路部に対して初期値を互いに異ならせて供給し分周動作及び比較動作を行わせることで、移動平均フィルタを形成し量子化ノイズを低減することができる。これにより、ローパスフィルタにおける容量の容量値を増大させることなく、電圧制御発振器から出力される出力クロック信号でのスプリアスの発生を抑制することができる。

本発明の実施形態におけるフラクショナルＮ−ＰＬＬ回路の構成例を示す図である。 本実施形態における制御ユニットの構成例を示す図である。 各制御ユニット内の可変分周器に供給される分周数設定値の一例を示す図である。 本実施形態におけるフラクショナルＮ−ＰＬＬ回路の具体的な構成例を示す図である。 ΣΔ変調器の出力例を示す図である。 本実施形態におけるフラクショナルＮ−ＰＬＬ回路の動作例を示すタイミングチャートである。 本実施形態におけるフラクショナルＮ−ＰＬＬ回路の動作例を示すタイミングチャートである。 本実施形態におけるフラクショナルＮ−ＰＬＬ回路の出力信号のスペクトラムを示す図である。 本実施形態におけるフラクショナルＮ−ＰＬＬ回路の他の構成例を示す図である。 図９に示すフラクショナルＮ−ＰＬＬ回路の動作例を示す図である。 本実施形態におけるデータジェネレータの他の構成例を示す図である。 フラクショナルＮ−ＰＬＬ回路の一例を示す図である。 図１２に示すフラクショナルＮ−ＰＬＬ回路における位相ノイズを示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

本発明の一実施形態に係る半導体装置は、分数分周型のＰＬＬ回路、いわゆるフラクショナルＮ−ＰＬＬ回路（Fractional-N PLL）である。本実施形態におけるフラクショナルＮ−ＰＬＬ回路は、ＰＬＬ回路内の分周器における分周数（整数分周数）を時間的に変化させる（時間軸に対して分周数に擾乱を与える）ことで、等価的及び平均的に分数（小数）を含む分周比を実現可能である。本実施形態においては、フラクショナルＮ−ＰＬＬ回路に対して設定される分数分周比の分母値が予め確定しており、その分周比を実現するためにＰＬＬ回路内の分周器に対して与える分周比に係る設定情報の巡回周期が既知であるものとする。

図１は、本実施形態におけるフラクショナルＮ−ＰＬＬ回路の構成例を示すブロック図である。図１には、設定される分数分周比の分母値がｎ（ｎは自然数）であり、分周器より出力される分周クロック信号のｎ周期で、分周器に対して与えられる分周比に係る設定情報が巡回されるフラクショナルＮ−ＰＬＬ回路を一例として示している。

図１において、１０−ｉは制御ユニット、２０は加算器、３０はローパスフィルタ（ＬＰＦ）、４０は電圧制御発振器（ＶＣＯ）である。なお、ｉは添え字であり、ｉ＝１〜ｎの自然数である。

設定される分数分周比の分母値がｎであり、分周器に対して与えられる分周比に係る設定情報の巡回周期が分周クロック信号のｎ周期である場合には、ｎ個の制御ユニット１０−ｉが並列に設けられる。制御ユニット１０−ｉの各々は、図２に示すように、可変分周器（ＤＩＶ）１１、位相周波数比較器（ＰＦＤ）１２、及びチャージポンプ回路（ＣＰ）１３を有する。また、各制御ユニット１０−ｉは、データジェネレータ（ＤＴ＿ＧＥＮ）１４及び加算器１５を有する。

各制御ユニット１０−ｉには、参照クロック信号（基準クロック信号）ｆ_REF、電圧制御発振器４０から出力される発振出力である出力クロック信号ｆ_OUT、固定分周設定値Ｍ、及び初期値アドレスＫｉが入力される。ここで、参照クロック信号ｆ_REFは、水晶振動子等を用いた図示しない発振器から出力された周波数が一定である基準信号を基に生成される信号である。

可変分周器（フラクショナル分周器）１１には、出力クロック信号ｆ_OUTが入力されるとともに、設定される分周比（分周数）を示す分周数設定値ＤＣｉが入力される。可変分周器１１は、分周数設定値ＤＣｉに基づいて設定される分周比で出力クロック信号ｆ_OUTを分周して、分周クロック信号（出力帰還信号）ＤＩＶｉを出力する。

分周数設定値ＤＣｉは、可変分周器１１における瞬時の分周比を整数で設定するものであるが、その値が時間的に変化する。分周数設定値ＤＣｉは、分周クロック信号ＤＩＶｉに同期して可変分周器１１に対し供給され、分周クロック信号ＤＩＶｉのｎ周期で１周するように巡回される。

位相周波数比較器１２には、参照クロック信号ｆ_REFが入力されるとともに、可変分周器１１から出力される分周クロック信号ＤＩＶｉが入力される。位相周波数比較器１２は、参照クロック信号ｆ_REFと分周クロック信号ＤＩＶｉとの周波数差及び位相差に応じたパルス信号をチャージポンプ回路１３に出力する。

チャージポンプ回路１３は、位相周波数比較器１２から出力されるパルス信号に応じた出力信号ＣＰＯｉを出力する。出力信号ＣＰＯｉは、パルス信号の周波数変動に伴って変化する直流成分に、パルス信号の位相差に基づいて変化するパルス成分が含まれた信号である。

チャージポンプ回路１３は、例えば図１２に示したチャージポンプ回路１０２と同様に構成される。すなわち、チャージポンプ回路１３は、第１の電源と出力端との間に配された第１のチャージポンプ用電流源及び入力スイッチからなる直列回路と、出力端と第２の電源との間に配された第２のチャージポンプ用電流源及び出力スイッチからなる直列回路とで構成される。チャージポンプ回路１３は、位相周波数比較器１２から出力されるパルス信号に応じて、入力スイッチ、出力スイッチがオン／オフ制御されることで、出力信号ＣＰＯｉを出力端に出力する。

データジェネレータ（データ生成回路）１４には、可変分周器１１から出力される分周クロック信号ＤＩＶｉが入力される。データジェネレータ１４は、入力される分周クロック信号ＤＩＶｉをクロック信号として動作し、分周クロック信号ＤＩＶｉに同期させて可変分周設定値を出力する。

可変分周設定値は、順序（順番）が規定されたｎ個のデータからなる。データジェネレータ１４は、入力される初期値アドレスＫｉに対応するデータを初期値として、規定された順序に従ってｎ個のデータを分周クロック信号ＤＩＶｉに同期して順次出力する。また、データジェネレータ１４は、最終番目のデータを出力した場合には、次に１番目のデータを出力するようにして可変分周設定値を構成するデータを巡回させ出力する。

加算器１５には、固定分周設定値Ｍが入力されるとともに、データジェネレータ１４から出力された可変分周設定値が入力される。加算器１５は、固定分周設定値Ｍと可変分周設定値とを加算し、加算結果を分周数設定値ＤＣｉとして可変分周器１１に出力する。

ここで、制御ユニット１０−１〜１０−ｎにおいて、可変分周設定値を構成するｎ個のデータは制御ユニット１０−１〜１０−ｎにかかわらず同じであるが、制御ユニット１０−１〜１０−ｎの各々に入力される初期値アドレスＫ１〜Ｋｎは互いに異なっている。すなわち、データジェネレータ１４から出力される可変分周設定値、言いかえれば可変分周器１１に入力される分周数設定値ＤＣｉは、図３に一例を示すように、全体としてのデータ配列（データパターン）が同様であるが、初期値が互いに異なる。

図３は、各制御ユニット１０−ｉの可変分周器１１に対して供給される分周数設定値ＤＣｉ（データジェネレータ１４から出力される可変分周設定値）の一例を示す図である。なお、図３においては、分周クロック信号ＤＩＶｉの第１周期の期間から第ｎ周期の期間までを示しているが、以降の期間は図示した第１周期の期間から第ｎ周期の期間までと同様に繰り返される。

制御ユニット１０−１内の可変分周器１１に対して供給される分周数設定値ＤＣ１は、分周クロック信号ＤＩＶ１の第１周期の期間には初期値として値Ｖ１が供給され、第２周期の期間には値Ｖ２が供給され、第３周期の期間には値Ｖ３が供給される。また、分周クロック信号ＤＩＶ１の第ｎ周期の期間には値Ｖｎが供給される。

また、制御ユニット１０−２内の可変分周器１１に対して供給される分周数設定値ＤＣ２は、初期値を値Ｖ２として、値Ｖ２、Ｖ３、・・・、Ｖｎ、Ｖ１が分周クロック信号ＤＩＶ２に同期して順に供給される。同様に、制御ユニット１０−３内の可変分周器１１に対して供給される分周数設定値ＤＣ３は、初期値を値Ｖ３として、値Ｖ３、Ｖ４、・・・、Ｖｎ、Ｖ１、Ｖ２が分周クロック信号ＤＩＶ３に同期して順に供給される。

また、制御ユニット１０−ｎ内の可変分周器１１に対して供給される分周数設定値ＤＣｎは、初期値を値Ｖｎとして、値Ｖｎ、Ｖ１、Ｖ２、・・・が分周クロック信号ＤＩＶｎに同期して順に供給される。

すなわち、制御ユニット１０−ｉ内の可変分周器１１には、分周クロック信号ＤＩＶｉの第ｊ周期の期間に分周数設定値ＤＣｉとして値Ｖ（ｊ＋ｉ−１）（但し、ｊ＋ｉ−１＞ｎの場合、値Ｖ（ｊ＋ｉ−１−ｎ））が供給される。なお、ｊは添え字であり、ｊ＝１〜ｎの自然数である。したがって、値ｊが同じ値である分周クロック信号ＤＩＶｉのある周期の期間においては、各制御ユニット１０−ｉの可変分周器１１には、分周数設定値ＤＣｉとして異なるデータに基づく値が入力される。

前述のように構成された制御ユニット１０−１〜１０−ｎの各々から出力された出力信号ＣＰＯ１〜ＣＰＯｎは、図１に示すように加算器２０に入力される、加算器２０は、出力信号ＣＰＯ１〜ＣＰＯｎを加算し、加算結果として得られる加算信号をローパスフィルタ３０に出力する。

ローパスフィルタ（ループフィルタ）３０は、加算器２０から出力された加算信号（制御ユニット１０−１〜１０−ｎ内のチャージポンプ回路１３の出力信号ＣＰＯ１〜ＣＰＯｎの加算信号）をフィルタ処理する。ローパスフィルタ３０は、加算器２０から出力された加算信号を平滑して高周波成分を除去し、高周波成分が除去された加算信号を電圧制御発振器４０に制御電圧として出力する。

ローパスフィルタ３０は、例えば図１２に示したローパスフィルタ１０３と同様に構成される。すなわち、ローパスフィルタ３０は、複数の抵抗Ｒｓ、Ｒｒ、及び複数の容量Ｃｓ、Ｃｐ、Ｃｒを含み構成される。入力信号（加算器２０からの加算信号）が、抵抗Ｒｓの一端、抵抗Ｒｒの一端、及び容量Ｃｐの一端に供給される。抵抗Ｒｒの他端と容量Ｃｒの一端との接続ノードから、電圧制御発振器４０の発振周波数を制御するための制御電圧が出力される。抵抗Ｒｓの他端は容量Ｃｓの一端に接続され、容量Ｃｓ、Ｃｐ、Ｃｒの他端は接地されている。

電圧制御発振器４０は、入力された制御電圧に応じた周波数の出力クロック信号ｆ_OUTを外部回路に出力するとともに、制御ユニット１０−ｉに出力する。

本実施形態におけるフラクショナルＮ−ＰＬＬ回路は、制御ユニット１０−ｉにおいて、可変分周器１１が分周数設定値ＤＣｉに応じた分周比で出力クロック信号ｆ_OUTを分周し分周クロック信号ＤＩＶｉを出力する。また、位相周波数比較器１２が参照クロック信号ｆ_REFと分周クロック信号ＤＩＶｉとを比較し比較結果に応じたパルス信号をチャージポンプ回路１３に出力し、チャージポンプ回路１３が、そのパルス信号に応じた出力信号ＣＰＯｉを出力する。この動作を配列（データパターン）が同様の分周数設定値ＤＣｉを用い、初期値を互いに異ならせて各制御ユニット１０−ｉにて行う。

そして、各制御ユニット１０−ｉからの出力信号ＣＰＯｉを加算器２０により加算した後、ローパスフィルタ３０により平滑して高周波成分を除去し、制御電圧として電圧制御発振器４０に供給する。電圧制御発振器４０は、制御電圧に応じた周波数の出力クロック信号ｆ_OUTを出力する。

このように本実施形態におけるフラクショナルＮ−ＰＬＬ回路では、分周数設定値ＤＣｉ（可変分周設定値）が分周クロック信号ＤＩＶｉのｎ周期で巡回するのであれば、ｎ個の制御ユニット１０−ｉが並列に配置される。初期値を互いに異ならせるようにして各制御ユニット１０−ｉに分周数設定値ＤＣｉ（可変分周設定値）を供給して、各制御ユニット１０−ｉが分周動作及び比較動作を行い、制御ユニット１０−ｉの各々から出力される出力信号ＣＰＯｉを加算することで平均化して出力クロック信号ｆ_OUTに係る発振制御を行う。

以上のように、ｎ個の制御ユニット１０−ｉを並列に配置して前述のように動作させることで、移動平均フィルタを形成し量子化ノイズを低減することができ、量子化ノイズに起因する出力クロック信号ｆ_OUTでのスプリアスの発生を抑制することができる。

なお、前述した説明では、制御ユニット１０−ｉ内にデータジェネレータ１４及び加算器１５を設け可変分周器１１に分周数設定値ＤＣｉを供給するようにしているが、本発明はこれに限定されるものではない。可変分周器１１に対して分周比を設定することが可能な分周比に係る設定情報を供給することができればよく、それを供給するための構成は任意である。例えば、データジェネレータ１４及び加算器１５は、制御ユニット１０−ｉの外部に設けるようにしても良い。また、例えば、データジェネレータ１４及び加算器１５を設けずに、制御ユニット１０−ｉの外部から可変分周器１１に分周数設定値ＤＣｉそのものを供給するようにしても良い。また、例えば、制御ユニット１０−ｉ内に加算器１５を設けるとともに、制御ユニット１０−ｉの外部から固定分周設定値Ｍ及び可変分周設定値を加算器１５に入力して可変分周器１１に分周数設定値ＤＣｉを供給するようにしても良い。

図４は、本実施形態におけるフラクショナルＮ−ＰＬＬ回路の具体的な構成例を示すブロック図である。図４には、設定される分数分周比の分母値が７である（分周器に対して与えられる分周比に係る設定情報が分周クロック信号の７周期で巡回される）フラクショナルＮ−ＰＬＬ回路を示している。

図４において、５０−１〜５０−７はΣΔ変調器（ΣΔｍｏｄ）、５１−２〜５１−７は遅延回路、５２−１〜５２−７は可変分周器（ＤＩＶ）、５３−１〜５３−７は位相周波数比較器（ＰＦＤ）、５４−１〜５４−７はチャージポンプ回路（ＣＰ）である。また、５５は加算器、５６はローパスフィルタ（ＬＰＦ）、５７は電圧制御発振器（ＶＣＯ）である。

添え字ｉ（ｉ＝１〜７）の値が同じΣΔ変調器５０−ｉ、遅延回路５１−ｉ、可変分周器５２−ｉ、位相周波数比較器５３−ｉ、及びチャージポンプ回路（ＣＰ）５４−ｉの組（但し、ｉ＝１においては遅延回路を有しない。）により図１に示した制御ユニット１０−ｉが構成される。

図４に示す可変分周器５２−１〜５２−７、位相周波数比較器５３−１〜５３−７、チャージポンプ回路５４−１〜５４−７は、図２に示した可変分周器１１、位相周波数比較器１２、チャージポンプ回路１３にそれぞれ対応するものであり、重複する説明は省略する。また、図４に示す加算器５５、ローパスフィルタ５６、電圧制御発振器５７は、図１に示した加算器２０、ローパスフィルタ３０、電圧制御発振器４０にそれぞれ対応するものであり、重複する説明は省略する。

ΣΔ変調器（ΔΣ変調器とも呼ばれる）５０−１〜５０−７には、分周比設定に係る分数設定情報ＦＮが入力されるとともに、可変分周器５２−１〜５２−７から出力される分周クロック信号ＤＩＶ１〜ＤＩＶ７が入力される。ΣΔ変調器５０−１〜５０−７は、入力される分周クロック信号ＤＩＶ１〜ＤＩＶ７をクロック信号として動作し、分数設定情報ＦＮに応じて図５に示すような変調出力を分周クロック信号ＤＩＶ１〜ＤＩＶ７に同期させて出力する。例えば、ΣΔ変調器５０−１〜５０−７として３次ＭＡＳＨ型のΣΔ変調器を用いた場合には、分母値が７である分数分周比を実現させるための変調出力は、すべて７周期で固有パターンを出力することができる。

図５は、ΣΔ変調器の出力の一例を示す図である。
図５（ａ）に示すパターンは、（２／７）を実現させるための出力パターンの一例であり、変調出力として｛−１，１，−３，３，−５，１，−１｝が繰り返し（巡回して）出力される。また、図５（ｂ）に示すパターンは、（４／７）を実現させるための出力パターンの一例であり、変調出力として｛−１，−３，１，−１，１，−３，３｝が繰り返し（巡回して）出力される。

図４に戻り、遅延回路５１−２〜５１−７には、ΣΔ変調器５０−２〜５０−７から出力される変調出力が入力されるとともに、可変分周器５２−２〜５２−７から出力される分周クロック信号ＤＩＶ２〜ＤＩＶ７が入力される。遅延回路５１−２〜５１−７は、入力される分周クロック信号ＤＩＶ１〜ＤＩＶ７をクロック信号として動作し、ΣΔ変調器５０−２〜５０−７からの変調出力を所定時間（所定周期数の期間）だけ遅延させて出力する。なお、遅延回路５１−２〜５１−７は、遅延時間（遅延させる周期数）が互いに異なるように構成されている。

遅延回路５１−２〜５１−７は、例えば分周クロック信号ＤＩＶ２〜ＤＩＶ７がクロック入力端子に供給されるフリップフロップ（ＦＦ）を用い、遅延させる周期数に応じた数のフリップフロップを縦続接続（カスケード接続）することにより構成される。図４に示す例では、遅延回路５１−２は、クロック入力端子に分周クロック信号ＤＩＶ２が供給される１つのフリップフロップで構成され、遅延回路５１−３は、クロック入力端子に分周クロック信号ＤＩＶ３が供給される２つのフリップフロップで構成される。同様にして、遅延回路５１−ｐ（ｐ＝２〜７）は、クロック入力端子に分周クロック信号ＤＩＶｐが供給される（ｐ−１）個のフリップフロップを縦続接続（カスケード接続）して構成される。

前述の構成によれば、例えばΣΔ変調器５０−１〜５０−７が分数設定情報ＦＮに応じて（２／７）を表す｛−１，１，−３，３，−５，１，−１｝を変調出力として出力する場合、可変分周器５２−１には｛−１，１，−３，３，−５，１，−１｝のデータパターンで分周比に係る分数成分としての値が供給される。また、可変分周器５２−２には１周期分遅延されることにより｛−１，−１，１，−３，３，−５，１｝のデータパターンで分周比に係る分数成分としての値が供給され、可変分周器５２−３には２周期分遅延されることにより｛１，−１，−１，１，−３，３，−５｝のデータパターンで分周比に係る分数成分としての値が供給される。可変分周器５２−４には３周期分遅延されることにより｛−５，１，−１，−１，１，−３，３｝のデータパターンで分周比に係る分数成分としての値が供給され、可変分周器５２−５には４周期分遅延されることにより｛３，−５，１，−１，−１，１，−３｝のデータパターンで分周比に係る分数成分としての値が供給される。可変分周器５２−６には５周期分遅延されることにより｛−３，３，−５，１，−１，−１，１｝のデータパターンで分周比に係る分数成分としての値が供給され、可変分周器５２−７には６周期分遅延されることにより｛１，−３，３，−５，１，−１，−１｝のデータパターンで分周比に係る分数成分としての値が供給される。このように、可変分周器５２−１〜５２−７には、同じように配列されたデータパターンであるが初期値を互いに異ならせて（固有の初期値で）、分周比に係る分数成分としての値が供給される。

なお、図４においては、分周比に係る分数成分に関して図示しているが、ΣΔ変調器５０−１〜５０−７の変調出力を可変分周設定値として、図２に示したように固定分周設定値Ｍと可変分周設定値とを加算した分周数設定値ＤＣｉが可変分周器１１に供給される。ここで固定分周設定値Ｍと可変分周設定値との加算処理は、遅延回路５１−２〜５１−７の前段側で行っても良いし、後段側で行っても良い。

図６及び図７は、本実施形態におけるフラクショナルＮ−ＰＬＬ回路の動作例を示すタイミングチャートである。図６及び図７においては、固定分周設定値Ｍが１０であり、可変分周設定値として｛−５，１，−１，−１，１，−３，３｝のデータパターン（２／７に相当）が供給される場合を一例として示しており、動作を開始してから十分時間が経過し動作が安定している状態とする。

図６及び図７において、ｆ_REFはフラクショナルＮ−ＰＬＬ回路に入力される参照クロック信号、ｆ_OUTはフラクショナルＮ−ＰＬＬ回路より出力される出力クロック信号である。また、ＤＣｉは制御ユニット１０−ｉ内の可変分周器１１に供給される分周数設定値、ＤＩＶｉは制御ユニット１０−ｉ内の可変分周器１１から出力される分周クロック信号、ＣＰＯｉは制御ユニット１０−ｉから出力される出力信号、ＣＰＯＳは出力信号ＣＰＯｉの総和である。

図６に示すように、分周クロック信号ＤＩＶｉの第１周期においては、制御ユニット１０−１内の可変分周器１１に対し可変分周設定値として−５が供給され、制御ユニット１０−２内の可変分周器１１に対し可変分周設定値として１が供給される。同様に、制御ユニット１０−３、１０−４、１０−５、１０−６、１０−７内の可変分周器１１に対し可変分周設定値として−１，−１，１，−３，３がそれぞれ供給される。すなわち、分周クロック信号ＤＩＶｉの第１周期においては、｛−５，１，−１，−１，１，−３，３｝のデータパターンの各値が可変分周設定値の初期値として各制御ユニット１０−１内の可変分周器１１に対して供給される。

その後、例えば制御ユニット１０−１では、分周数設定値（１０−５）に応じて出力クロック信号ｆ_OUTを分周して得られた分周クロック信号ＤＩＶ１により可変分周設定値として供給される値が次の１に切り替えられる。また、位相周波数比較器１２により分周クロック信号ＤＩＶ１と参照クロック信号ｆ_REFとの比較が行われ、その比較結果に応じて図７に示すようにチャージポンプ回路１３から出力信号ＣＰＯ１が出力される。

各制御ユニット１０−ｉでの前述のような動作に基づいて出力された出力信号ＣＰＯｉが加算され、その加算信号ＣＰＯＳがローパスフィルタを介して電圧制御発振器４０に制御電圧として供給され、発振出力である出力クロック信号ｆ_OUTに係る周波数制御が行われる。ここで、図７に示すように、参照クロック信号ｆ_REFの１周期分において加算信号ＣＰＯＳを積分すると、その値は０となる。

すなわち、設定される分数分周比の分母値が７である（分周比に係る設定情報が分周クロック信号の７周期で巡回される）場合には、図１２に示したようなフラクショナルＮ−ＰＬＬ回路では参照クロック信号ｆ_REFの７周期分の期間を費やして平均化される。それに対して、本実施形態におけるフラクショナルＮ−ＰＬＬ回路では、参照クロック信号ｆ_REFの１周期分の期間だけで平均化処理することができ、出力クロック信号ｆ_OUTでのスプリアスの発生を抑制することができる。

本実施形態によれば、フラクショナルＮ−ＰＬＬ回路において、分周数設定値ＤＣｉ（可変分周設定値）が分周クロック信号ＤＩＶｉのｎ周期で巡回するのであれば、ｎ個の制御ユニット１０−ｉが並列に配置する。そして、初期値を互いに異ならせるようにして各制御ユニット１０−ｉに分周数設定値ＤＣｉ（可変分周設定値）を供給して分周動作及び比較動作を行い、各制御ユニット１０−ｉから出力される出力信号ＣＰＯｉを加算して出力クロック信号ｆ_OUTに係る発振制御を行う。このように、ｎ個の制御ユニット１０−ｉを並列に配置して前述のように動作させることで、移動平均フィルタを形成し量子化ノイズを低減することができる。したがって、ローパスフィルタ３０における容量の容量値を増大させることなく、量子化ノイズに起因する出力クロック信号ｆ_OUTでのスプリアスの発生を抑制することができる。

本実施形態におけるフラクショナルＮ−ＰＬＬ回路によれば、発振出力における特定の周期での擾乱がなく、図８（ｂ）に示す従来のフラクショナルＮ−ＰＬＬ回路の出力信号のスペクトラムと比較して明らかなように、図８（ａ）に出力信号のスペクトラムの一例を示すようにスプリアスの発生を抑制することができ良好な発振出力を得ることができる。

図９は、本実施形態におけるフラクショナルＮ−ＰＬＬ回路の他の構成例を示すブロック図である。図９には、設定される分数分周比の分母値がｎ（ｎは自然数）であり、分周器より出力される分周クロック信号のｎ周期で、分周器に対して与えられる分周比に係る設定情報が巡回されるフラクショナルＮ−ＰＬＬ回路を一例として示している。なお、この図９において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。

前述した本実施形態におけるフラクショナルＮ−ＰＬＬ回路において、各制御ユニット１０−ｉからの出力信号ＣＰＯｉを加算した加算信号ＣＰＯＳは、例えば図７に示したように変化する。この加算信号ＣＰＯＳが、ローパスフィルタ３０を介して電圧制御発振器４０に制御電圧として供給される。このように、前述したフラクショナルＮ−ＰＬＬ回路では、各制御ユニット１０−ｉでの一回分の位相比較の結果により、加算信号ＣＰＯＳにおいて極性が正のパルス信号と負のパルス信号とが同時に発生し、それが制御電圧として電圧制御発振器４０に供給される。言い換えれば、ＰＬＬ回路において、一度の位相比較でアップ（ＵＰ）パルス信号とダウン（ＤＯＷＮ）パルス信号が同時に発生する。その結果、これらパルス信号により周波数制御される電圧制御発振器４０の発振出力に、アップパルス信号とダウンパルス信号の同時発生に起因するスプリアスが発生するおそれがある。

そこで、図９に示すフラクショナルＮ−ＰＬＬ回路は、加算器２０の出力端とローパスフィルタ３０の入力端との間に容量回路７０を設ける。容量回路７０は、加算器２０から出力された加算信号ＣＰＯＳ（加算信号ＣＰＯＳによる電荷）を一旦蓄積し、その後、ローパスフィルタ３０に供給する。

容量回路７０は、容量Ｃａ及びスイッチＳＷ７１、ＳＷ７２を有する。スイッチＳＷ７１は、一端が加算器２０の出力端に接続され、他端がスイッチＳＷ７２の一端に接続される。スイッチＳＷ７２は、他端がローパスフィルタ３０の入力端に接続される。スイッチＳＷ７１、ＳＷ７２は、参照クロック信号ｆ_REFと同じ周波数の制御信号ＣＴＬ１、ＣＴＬ２によりオン／オフ制御される。ただし、制御信号ＣＴＬ１、ＣＴＬ２は、位相がずらしてある。容量Ｃａは、一端がスイッチＳＷ７１の他端とスイッチＳＷ７２の一端との接続ノードＮＤに接続され、他端が接地されている。

容量回路７０は、制御信号ＣＴＬ１によりスイッチＳＷ７１をオンし、制御信号ＣＴＬ２によりスイッチＳＷ７２をオフした状態にして、加算器２０からの加算信号ＣＰＯＳ（加算信号ＣＰＯＳによる電荷）を容量Ｃａに蓄積する。これにより、容量回路７０内のノードＮＤの電位をＶＣ１とすると、電位ＶＣ１は図１０に示すように変化する。

そして、加算器２０からの加算信号ＣＰＯＳが０である（パルス信号が発生していない）タイミングで、言い換えれば電位ＶＣ１が変化せずレベルを維持しているときに、制御信号ＣＴＬ２によりスイッチＳＷ７２をオン状態（例えば、パルス状にオン）にする。これにより、加算器２０からの加算信号ＣＰＯＳに基づき生成されてローパスフィルタ３０に入力される信号、すなわちローパスフィルタ３０を介して電圧制御発振器４０に制御電圧として供給される信号は、図１０に示す信号ＶＣ２のようになる。

このように、加算器２０とローパスフィルタ３０との間に容量回路７０を設け、加算器２０からの加算信号ＣＰＯＳを容量回路７０で一旦蓄積し、その後、ローパスフィルタ３０に供給する。これにより、制御電圧として電圧制御発振器４０に供給される信号において、極性が正のパルス信号と負のパルス信号とが同時に発生することを防止し、正のパルス信号と負のパルス信号の同時発生に起因する出力クロック信号ｆ_OUTでのスプリアスの発生を抑制することができる。

なお、前述した説明では、本実施形態におけるフラクショナルＮ−ＰＬＬ回路の制御ユニット内のデータジェネレータ１４を、ΣΔ変調器と遅延回路とで構成する例を示したが、これに限定されるものではない。例えば、データジェネレータ１４は、シフトレジスタを用いて構成することも可能である。例えば図１１に示すような初期値を選択可能（設定可能）なフリップフロップ６１−１〜６１−７を縦続接続（カスケード接続）し、可変分周設定値として供給する値を各フリップフロップ６１−１〜６１−７の初期値に設定する。また、各フリップフロップ６１−１〜６１−７には分周クロック信号ＤＩＶＳが供給されており、分周クロック信号ＤＩＶＳに応じて次段のフリップフロップ６１−１〜６１−７に値が伝達され巡回される。そして、初期値アドレスＩＡＤに応じてセレクタ６２によりフリップフロップ６１−１〜６１−７の１つの出力を選択し可変分周設定値として出力するようにしても、データジェネレータ１４としての機能を実現することができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ 制御ユニット
１１ 可変分周器
１２ 位相周波数比較器
１３ チャージポンプ回路
１４ データジェネレータ
１５ 加算器
２０ 加算器
３０ ローパスフィルタ
４０ 電圧制御発振器
５０ ΣΔ変調器
５１ 遅延器
５２ 可変分周器
５３ 位相周波数比較器
５４ チャージポンプ回路
５５ 加算器
５６ ローパスフィルタ
５７ 電圧制御発振器
７０ 容量回路
ｆ_REF 参照クロック信号
ｆ_OUT 出力クロック信号

Claims (10)

1. 出力クロック信号を出力する電圧制御発振器と、
   基準クロック信号及び前記出力クロック信号が入力されるＮ個（Ｎは２以上の自然数）の制御回路部と、
   前記Ｎ個の制御回路部の各々から出力される出力信号を加算する加算器と、
   前記加算器の出力をフィルタ処理して前記電圧制御発振器に出力するローパスフィルタとを備え、
   前記制御回路部は、
   分周比に係る設定情報が供給され、当該設定情報に応じた分周比で前記出力クロック信号を分周して分周クロック信号を出力する可変分周器と、
   前記基準クロック信号と前記分周クロック信号とを比較する位相周波数比較器と、
   前記位相周波数比較器での比較結果に基づいて、前記出力信号を出力するチャージポンプ回路とを有し、
   前記分周比に係る設定情報は、当該設定情報が供給される前記可変分周器から出力される前記分周クロック信号に同期して所定の順序で巡回し供給され、平均分周比が小数を含むように前記可変分周器の分周比を各々のデータにより設定される分周比に当該分周クロック信号に同期して変動させるＮ個のデータであり、
   前記制御回路部の各々の前記可変分周器に対して同じＮ個のデータを有する前記設定情報が初期値を互いに異ならせて供給されることを特徴とする半導体装置。
2. 前記加算器の出力を蓄積して前記ローパスフィルタに供給する容量回路を備えることを特徴とする請求項１記載の半導体装置。
3. 前記分周比に係る設定情報を生成するデータ生成回路部を備えることを特徴とする請求項１又は２記載の半導体装置。
4. 前記データ生成回路部は、前記可変分周器における平均分周比の分数成分に係る可変分周設定値を生成するデータ生成器と、
   前記データ生成器により生成された可変分周設定値と、外部から入力され値が固定された固定分周設定値とを加算し、前記分周比に係る設定情報として出力する加算器とを有することを特徴とする請求項３記載の半導体装置。
5. 前記制御回路部の各々に前記データ生成回路部を配置して、前記データ生成回路部に前記分周比に係る設定情報のＮ個のデータを記憶させておき、外部から入力されるアドレスに応じて前記Ｎ個のデータから１つのデータを初期値に選択し前記分周比に係る設定情報を供給するとともに、前記制御回路部の各々に対して前記アドレスを互いに異ならせて入力されることを特徴とする請求項３記載の半導体装置。
6. 前記データ生成回路部は、初期値を同じくして前記分周比に係る設定情報を生成するデータ生成器と、
   前記データ生成器により生成された前記分周比に係る設定情報を前記分周クロック信号の所定の周期数分の期間遅延させ前記可変分周器に対して供給する遅延回路とを有し、
   前記遅延回路における遅延周期数は、前記制御回路部毎に互いに異なることを特徴とする請求項３記載の半導体装置。
7. 前記データ生成回路部は、ΣΔ変調器を有することを特徴とする請求項３記載の半導体装置。
8. 前記データ生成回路部は、シフトレジスタを有することを特徴とする請求項３記載の半導体装置。
9. 出力クロック信号を出力する電圧制御発振器と、
   基準クロック信号及び前記出力クロック信号が入力されるＮ個（Ｎは２以上の自然数）の制御回路部と、
   前記Ｎ個の制御回路部の各々から出力される出力信号を加算する加算器と、
   前記加算器の出力をフィルタ処理して前記電圧制御発振器に出力するローパスフィルタとを備え、
   前記制御回路部は、
   分周比に係る設定情報に応じた分周比で前記出力クロック信号を分周して分周クロック信号を出力する可変分周器と、
   前記基準クロック信号と前記分周クロック信号とを比較する位相周波数比較器と、
   前記位相周波数比較器での比較結果に基づいて、前記出力信号を出力するチャージポンプ回路と、
   外部から入力される前記分周比に係る設定情報を前記分周クロック信号の所定の周期数分の期間遅延させ前記可変分周器に供給する遅延回路とを有し、
   前記分周比に係る設定情報は、当該設定情報が供給される前記可変分周器から出力される前記分周クロック信号に同期して所定の順序で巡回し供給され、平均分周比が小数を含むように前記可変分周器の分周比を各々のデータにより設定される分周比に当該分周クロック信号に同期して変動させるＮ個のデータであり、
   前記遅延回路における遅延周期数は、前記制御回路部毎に互いに異なることを特徴とする半導体装置。
10. 前記加算器の出力を蓄積して前記ローパスフィルタに供給する容量回路を備えることを特徴とする請求項９記載の半導体装置。

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