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KR100819390B1 - 2개의 위상 동기 루프를 사용한 주파수 합성기 - Google Patents

2개의 위상 동기 루프를 사용한 주파수 합성기 Download PDF

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KR100819390B1
KR100819390B1 KR1020060091730A KR20060091730A KR100819390B1 KR 100819390 B1 KR100819390 B1 KR 100819390B1 KR 1020060091730 A KR1020060091730 A KR 1020060091730A KR 20060091730 A KR20060091730 A KR 20060091730A KR 100819390 B1 KR100819390 B1 KR 100819390B1
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KR
South Korea
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frequency
signal
output
output frequency
phase
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KR1020060091730A
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구이도
이정우
박준배
이경호
Original Assignee
지씨티 세미컨덕터 인코포레이티드
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Publication date
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Priority to TW096135570A priority patent/TWI423590B/zh
Priority to PCT/US2007/020450 priority patent/WO2008036389A2/en
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 합성기에 관한 발명으로서, 보다 구체적으로 2개의 위상 동기 루프를 사용하여 위상 잡음을 줄임과 동시에 채널 간격을 좁힐 수 있는 주파수 합성기에 관한 발명이다.
본 발명은 기준 주파수를 가진 신호를 출력하는 기준 주파수 발진기; 상기 기준 주파수를 가진 신호를 입력받아 제1 출력 주파수를 가진 신호를 출력하는 정수-N 위상 동기 루프; 상기 기준 주파수를 가진 신호를 입력받아 제2 출력 주파수를 가진 신호를 출력하는 분수-N 위상 동기 루프; 및 상기 제1 출력 주파수를 가진 신호 및 상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제2 출력 주파수의 합에 해당하는 주파수를 가진 신호를 출력하는 주파수 가산기를 포함하는 주파수 합성기를 제공한다.

Description

2개의 위상 동기 루프를 사용한 주파수 합성기{FREQUENCY SYNTHESIZER USING TWO PHASE LOCKED LOOP}
도 1은 종래기술에 의한 1개의 위상 동기 루프를 사용한 주파수 합성기를 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 의한 주파수 합성기를 나타내는 도면이다.
도 3은 도 2의 주파수 합성기에 채용된 정수-N 위상 동기 루프(30)의 일례를 나타내는 도면이다.
도 4는 도 2의 주파수 합성기에 채용된 분수-N 위상 동기 루프(40)의 일례를 나타내는 도면이다.
도 5는 도 2의 주파수 합성기에 채용된 주파수 가산기(50)의 예들을 나타내는 도면으로서, 도 5의 (a)는 필터를 이용한 주파수 가산기(50)를 나타내는 도면이고, 도 5의 (b)는 이미지 제거(image rejection)을 이용한 주파수 가산기(50)를 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 의한 주파수 합성기를 나타내는 도면이다.
*도면의 주요 부분에 부호의 설명*
11, 20: 기준 주파수 발진기 12, 31, 41: 위상 검출기
13, 32, 42: 저대역 통과 필터 14, 33, 43: 전압 제어 발진기
15, 34: 주파수 분주기 30: 정수-N 위상 동기 루프
40, 40': 분수-N 위상 동기 루프 44: 듀얼-모듈러스 프리스케링러
45: 시그마-델타 변조기 50, 50I, 50Q: 주파수 가산기
51, 53, 54: 믹서 52: 필터
55: 가산기 60I, 60Q: L 분주기
본 발명은 주파수 합성기에 관한 발명으로서, 보다 구체적으로 2개의 위상 동기 루프를 사용하여 위상 잡음(phase noise)을 줄임과 동시에 채널 간격(channel space)을 좁힐 수 있는 주파수 합성기에 관한 발명이다.
도 1은 종래기술에 의한 1개의 위상 동기 루프를 사용한 주파수 합성기를 나타내는 도면이다. 도 1을 참조하면, 주파수 합성기 즉 1개의 위상 동기 루프는 기준 주파수 발진기(11), 위상 검출기(phase detector, 12), 저대역 통과 필터(low pass filter, 13), 전압 제어 발진기(voltage controlled oscillator, 14) 및 주파수 분주기(frequency divier, 15)를 포함한다. 도면에 표현된 주파수 합성기는 이와 같은 구조를 가짐으로써, 합성된 주파수(Fout)는 기준 주파수 발진기(11)에서 출력되는 기준 주파수(reference frequency, Fref)의 N배가 된다. 이와 같이, 출력 주파수(Fout)가 기준 주파수(Fref)의 정수 배인 주파수 합성기를 정수-N(integer-N) 주파수 합성기라 한다.
그러나, 이러한 종래기술에 의한 주파수 합성기는 채널 간격을 줄이면 위상 잡음이 증가한다는 문제점이 있다. 여기에서 채널 간격이라 함은 주파수 합성기를 사용하여서 얻을 수 있는 여러 주파수들 사이의 간격을 의미한다. 도면에 표현된 정수-N 위상 동기 루프의 경우, 출력 주파수(Fout)가 기준 주파수(Fref)의 정수 배이므로, 즉 출력 주파수(Fout)가 기준 주파수(Fref) 단위로 증가 또는 감소할 수 있으므로, 채널 간격은 기준 주파수(Fref)와 동일하다. 따라서, 채널 간격을 줄이기 위해서는 즉 더욱 촘촘한 주파수들을 얻기 위해서는 기준 주파수(Fref)를 낮추어야 한다. 그런데, 위상 동기 루프의 안정성(stability)를 고려하면, 위상 동기 루프의 대역폭은 기준 주파수(Fref)의 1/10 이하인 것이 바람직하다. 따라서, 채널 간격을 줄이기 위해서는 기준 주파수(Fref)를 줄여야 하며, 기준 주파수(Fref)를 줄이면 대역폭 또한 줄어야 한다. 또한, VCO(14)의 위상 잡음에 대한 영향 등으로 인하여, 위상 동기 루프의 대역폭이 감소할수록 위상 작음이 증가한다. 결과적으로, 채널 간격을 줄이면 위상 잡음이 증가하게 된다.
일례로, 출력 주파수(Fout)가 2.0GHz 내지 2.1GHz의 범위 내에서 100KHz의 채널 간격을 가지며 가변될 필요가 있는 경우에, 기준 주파수(Fref)는 100KHz이여야 하고, N은 20000 내지 21000의 범위 내에서 가변될 수 있어야 한다. 또한, 위상 동기 루프의 대역폭은 10KHz 이하인 것이 바람직하다.
또한, 기존의 시그마-델타 변조 방식의 분수-N 주파수 합성기 역시 스퍼(spur)나 양자화 잡음(quantization noise)을 줄이기 위해서는 위상 동기 루프의 대역폭을 제한하여야 한다. 보다 구체적으로, 시스마-델타 주파수 합성기는 외부로부터 인가되는 기준 주파수가 수십 MHz 이상에서도 수 Hz 단위의 미세한 주파수 조정을 가능하게 하지만, 시그마-델타 주파수 변환기의 특성인 양자화 잡음으로 인하여 위상 동기 루프의 대역폭을 무조건 넓힐 수는 없으며, 일반적으로 기준 주파수의 1/1000 정도로 선택하게 된다. 따라서, 기준 주파수가 수십 MHz인 경우에 위상 동기 루프는 수십 KHz의 대역폭을 가지게 되며, 이는 위상 동기 루프의 위상 잡음을 증가시키는 요인이 된다.
또한, 시그마-델타 변조 방식의 분수-N 주파수 합성기의 위상 잡음은 동작 주파수가 증가할수록 증가한다. 따라서, 시그마-델타 주파수 합성기를 이용하여 수백 MHz 또는 수 GHz의 높은 주파수를 얻을 경우, 많은 위상 잡음이 발생하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 채널 간격과 위상 잡음과의 상관관계를 극복하여 좁은 채널 간격을 가짐에도 불구하고 낮은 위상 잡음 특성을 보유하는 주파수 합성기를 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 기준 주파수를 가진 신호를 출력하는 기준 주파수 발진기; 상기 기준 주파수를 가진 신호를 입력받아 제1 출력 주파수를 가진 신호를 출력하는 정수-N 위상 동기 루프; 상기 기준 주파수를 가진 신호를 입력받아 제2 출력 주파수를 가진 신호를 출력하는 분수-N 위상 동기 루프; 및 상기 제1 출력 주파수를 가진 신호 및 상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제2 출력 주파수의 합에 해당하는 주파수를 가진 신호를 출력하는 주파수 가산기를 포함하는 주파수 합성기를 제공한다.
본 발명의 제2 측면은 기준 주파수를 가진 신호를 출력하는 기준 주파수 발진기; 상기 기준 주파수를 가진 신호를 입력받아 제1 출력 주파수를 가진 신호를 출력하는 정수-N 위상 동기 루프; 상기 기준 주파수를 가진 신호를 입력받아 제2 출력 주파수를 가진 신호를 출력하는 분수-N 위상 동기 루프; 상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제2 출력 주파수의 1/L배(L은 2의 배수)에 해당하는 제3 주파수를 가진 동상 신호를 출력하는 제1 분주기; 상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제3 주파수를 가진 직교 신호를 출력하는 제2 분주기; 상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 동상 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제3 출력 주파수의 합에 해당하는 주파수를 가진 동상 신호를 출력하는 제1 주파수 가산기; 및 상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 직교 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제3 출력 주파수의 합에 해당하는 주파수를 가진 직교 신호를 출력 하는 제2 주파수 가산기를 포함하는 주파수 합성기를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 2는 본 발명의 제1 실시예에 의한 주파수 합성기를 나타내는 도면이다. 도 2를 참조하면, 주파수 합성기는 기준 주파수 발진기(20), 정수-N 위상 동기 루프(30), 분수-N(fractional-N) 위상 동기 루프(40) 및 주파수 가산기(frequency adder, 50)를 포함한다.
기준 주파수 발진기(20)는 정수-N 위상 동기 루프(30) 및 분수-N 위상 동기 루프(40)에 기준 주파수(Fref)를 가진 신호를 공급한다. 기준 주파수 발진기(20)는 일례로 수정 발진기(crystal oscillator)일 수 있다.
정수-N 위상 동기 루프(30)는 기준 주파수(Fref)를 가진 신호를 입력받아 기준 주파수(Fref)의 정수배에 해당하는 제1 출력 주파수(Fout1)를 가진 신호를 출력한다. 정수-N 위상 동기 루프(30)로서 직접 분주방식, 프리스케일러(prescaler) 방식 및 펄스 스웰로우(pulse swallow) 방식 등 다양한 방식의 정수-N 위상 동기 루프(30)가 사용될 수 있다.
분수-N 위상 동기 루프(40)는 기준 주파수(Fref)를 가진 신호를 입력받아 기준 주파수(Fref)의 분수배에 해당하는 제2 출력 주파수(Fout2)를 가진 신호를 출력한다. 분수-N 위상 동기 루프(40)로 전류 주입 방식 및 시그마-델타 변조 방식 등 다양한 방식의 분수-N 위상 동기 루프(40)가 사용될 수 있다.
주파수 가산기(50)는 정수-N 위상 동기 루프(30)의 출력 신호 및 분수-N 위상 동기 루프(40)의 출력 신호를 입력받아 제1 출력 주파수(Fout1) 및 제2 출력 주파수(Fout2)의 합에 해당하는 주파수 즉 출력 주파수(Fout)를 가진 신호를 출력한다.
최종 출력 신호 즉 출력 주파수(Fout)를 가진 신호의 위상 잡음은 제1 출력 주파수(Fout1)를 가진 신호의 위상 잡음과 제2 출력 주파수(Fout2)를 가진 신호의 위상 잡음의 합에 해당하므로 채널 간격을 줄이면서 위상 잡음을 최소화하기 위해서는 다음과 같은 설계 방식이 적용됨이 바람직하다. 첫째, 주파수 가산기(50)로 공급되는 고주파의 신호 발생을 위해 정수-N 위상 동기 루프(30)는 최대한 높은 주파수를 제공하도록 설계된다. 이때, 높은 주파수로 인한 위상 잡음의 열화는 넓은 대역폭으로 해결된다. 좁은 채널 간격을 위해 분수-N 위상 동기 루프(40)는 상대적으로 좁은 대역폭을 가지게 된다. 이때 생기는 위상 잡음의 열화는 제2 출력 주파수(Fout2)를 낮춤으로서 해결된다. 일반적으로 주파수가 절반이 되면, RMS(root mean square) 위상 잡음이 절반이 된다.
도 3은 도 2의 주파수 합성기에 채용된 정수-N 위상 동기 루프(30)의 일례를 나타내는 도면으로서, 직접 분주 방식의 정수-N 위상 동기 루프를 나타내는 도면이다. 도 3을 참조하면 정수-N 위상 동기 루프(30)는 위상 검출기(31), 저대역 통과 필터(32), 전압 제어 발진기(33) 및 주파수 분주기(34)를 포함한다.
위상 검출기(31)는 기준 주파수(Fref)를 가진 신호와 주파수 분주기(34)에서 출력되는 신호의 위상차에 대응하는 전압을 출력한다. 저대역 통과 필터(32)는 위상 검출기(31)에서 출력되는 전압의 고주파 성분을 제거한 전압을 출력한다. 전압 제어 발진기(33)는 저대역 통과 필터(32)에서 출력되는 전압에 대응하는 주파수 즉 제1 출력 주파수(Fout1)를 가진 신호를 출력한다. 주파수 분주기(34)는 제1 출력 주파수(Fout1)의 1/N배에 해당하는 주파수(Fout/N)를 가진 신호를 출력한다.
주파수 합성기는 이와 같은 구성요소를 가짐으로써, 입력되는 기준 주파수(Fref)의 N배의 주파수를 가진 제1 출력 주파수(Fout1)를 출력한다.
도 4는 도 2의 주파수 합성기에 채용된 분수-N 위상 동기 루프(40)의 일례를 나타내는 도면으로서, 시그마-델타 변조 방식의 분수-N 위상 동기 루프를 나타내는 도면이다. 도 4를 참조하면 분수-N 위상 동기 루프(40)는 위상 검출기(41), 저대역 통과 필터(42), 전압 제어 발진기(43), 듀얼-모듈러스 프리스케일러(dual-modulus prescaler, 44) 및 시그마-델타 변조기(45)를 포함한다.
위상 검출기(41)는 기준 주파수(Fref)를 가진 신호와 듀얼-모듈러스 프리스케일러(44)에서 출력되는 신호의 위상차에 대응하는 전압을 출력한다.
저대역 통과 필터(42)는 위상 검출기(41)에서 출력되는 전압의 고주파 성분 을 제거한 전압을 출력한다.
전압 제어 발진기(43)는 저대역 통과 필터(42)에서 출력되는 전압에 대응하는 주파수 즉 제2 출력 주파수(Fout2)를 가진 신호를 출력한다.
듀얼-모듈러스 프리스케일러(44)는 제2 출력 주파수(Fout2)를 M으로 나누는 동작을 L1회 수행하고, 제2 출력 주파수(Fout2)을 (M+1)로 나누는 동작을 L2회 수행한다. 듀얼-모듈러스 프리스케일러(44)가 제2 출력 주파수(Fout2)를 계속적으로 M으로 나누는 경우 제2 출력주파수(Fout2)는 Fref×M의 값을 가지고, 듀얼-모듈러스 프리스케일러(44)가 제2 출력 주파수(Fout2)를 계속적으로 (M+1)으로 나누는 경우 제2 출력주파수(Fout2)는 Fref×(M+1)의 값을 가지므로, 듀얼-모듈러스 프리스케일러(44)가 제2 출력 주파수(Fout2)를 M으로 나누는 동작을 L1회 수행하고, 제2 출력 주파수(Fout2)을 (M+1)로 나누는 동작을 L2회 수행하면, 제2 출력주파수(Fout2)는 Fref×M 과 Fref×(M+1) 사이의 값을 가지게 된다. 제2 출력 주파수(Fout2)는 듀얼-모듈러스 프리스케일러(44)가 제2 출력 주파수(Fout2)를 M으로 나누는 동작 및 제2 출력 주파수(Fout2)를 (M+1)으로 나누는 동작을 수행하는 비율(L1:L2)에 의하여 결정된다. 가령, 기준 주파수(Fref)가 10MHz이고 M이 10이라 가정하면, (L1, L2)를 (100, 0)으로 설정하면 제2 출력주파수(Fout2)는 100.0MHz가 되고, (L1, L2)를 (99, 1)로 설정하면 제2 출력주파수(Fout2)는 100.1MHz가 되고, (L1, L2)를 (98, 2)로 설정하면 제2 출력주파수(Fout2)는 100.2MHz가 되고, (L1, L2)를 (0, 100)로 설정하면 제2 출력주파수(Fout2)는 110.0MHz가 된다. 듀얼-모듈러스 프리스켈일러(44)는 출력 주파수에서 주기(L1+L2)적인 위상 오차가 발생하는 분수 스퍼(fractional spurs)라는 치명적이 약점이 존재한다.
시그마-델타 변조기(45)는 상술한 분수 스퍼를 제거하기 위하여, 의사적인 난수(pseudorandom number, b(t))를 발생시켜 이를 듀얼-모듈러스 프리스케일러(44)로 전달한다. 듀얼-모듈러스 프리스케일러(44)는 M 또는 (M+1) 중 어느 하나를 b(t)에 따라 선택하고, 따라서, 분수 스퍼가 감소된다.
도 5는 도 2의 주파수 합성기에 채용된 주파수 가산기(50)의 일례를 나타내는 도면으로서, 도 5의 (a)는 필터를 이용한 주파수 가산기(50)를 나타내는 도면이고, 도 5의 (b)는 이미지 제거(image rejection)를 이용한 주파수 가산기(50)를 나타내는 도면이다.
도 5의 (a)에서 주파수 가산기(50)는 믹서(51) 및 필터(52)를 포함한다. 믹서(51)는 제1 출력 주파수(Fout1)를 가진 신호 및 제2 출력 주파수(Fout2)를 가진 신호를 곱한 신호를 출력한다. 믹서(51)의 출력은 원하는 주파수인 (Fout1+Fout2)뿐만 아니라, 원하지 않는 주파수인 (Fout1-Fout2)도 포함되어 있다. 필터(52)는 믹서(51)에서 출력되는 주파수들 중에서 원하지 않는 주파수인 (Fout1-Fout2)을 제거하고, 원하는 주파수인(Fout1+Fout2) 즉 출력 주파수(Fout)를 출력한다.
도 5의 (b)에서 주파수 가산기(50)는 제1 믹서(53), 제2 믹서(54) 및 가산기(55)를 포함한다. 제1 믹서(53)는 제1 출력 주파수(Fout1)를 가진 동상(in-phase) 신호(Fout1(I))와 제2 출력 주파수(Fout2)를 가진 동상 신호(Fout2(I))를 곱한 신호를 출력한다. 제2 믹서(54)는 제1 출력 주파수(Fout1)를 가진 직 교(quadrature) 신호(Fout1(Q))와 제2 출력 주파수(Fout2)를 가진 직교 신호(Fout2(Q))를 곱한 신호를 출력한다. 가산기(55)는 제1 믹서(53)의 출력과 제2 믹서(54)의 출력의 합을 출력한다. 제1 믹서(53)의 출력의 이미지 성분과 제2 믹서(54)의 출력의 이미지 성분은 서로 그 크기가 동일하고, 그 위상은 반전되어 있다. 따라서, 가산기(55)에서 이미지 성분이 제거되어, 가산기(55)의 출력은 이미지 성분이 없이 순수히 (Fout1+Fout2) 즉 출력 주파수(Fout)만을 출력한다.
이하, 출력 주파수(Fout)가 2.0GHz 내지 2.1GHz의 범위 내에서 100KHz의 채널간격을 가지며 가변될 필요가 있는 경우를 예로 들어서, 본 발명에 의한 주파수 합성기의 장점들을 설명하도록 하겠다.
먼저, 기준 주파수(Fref)를 10MHz로 설정하고, N을 190 내지 200로 설정하고, M을 10으로 설정하고, L1을 0 내지 100, L2를 (100-L1)으로 설정하면, 2.0GHz 내지 2.1GHz의 범위 내에서 100KHz의 채널간격을 가지며 가변될 수 있는 출력 주파수(Fout)를 얻을 수 있음을 설명하겠다. 정수-N 위상 동기 루프(30)는 (Fref×N)에 해당하는 주파수를 가진 신호를 출력하므로, 1.90GHz에서 2.00GHz의 범위 내에서 10MHz 단위로 가변되는 제1 출력 주파수(Fout1)을 출력한다. 분수-N 위상 동기 루프(40)는 (Fref×M) 내지 (Fref×(M+1))의 범위내에서 Fref/(L1+L2)의 단위로 가변되는 제2 출력 주파수(Fout2)를 출력한다. 즉, 분수-N 위상 동기 루프(40)는 100MHz 내지 110MHz의 범위내에서 100KHz의 단위로 가변되는 제2 출력 주파수(Fout2)를 출력한다. 따라서, (Fout1+Fout2)에 해당하는 주파수(Fout)를 출력하 는 주파수 가산기(50)는 2.0GHz 내지 2.1GHz의 범위 내에서 100KHz의 단위로 가변되는 출력 주파수(Fout)를 가진 신호를 출력할 수 있다.
이 경우에서, 정수-N 위상 동기 루프(30)로 입력되는 기준 주파수(Fref)는 종래 기술에 비하여 100배나 높은 10MHz이므로, 정수-N 위상 동기 루프(30)의 대역폭은 종래 기술보다 100배 넓은 1MHz로 설정할 수 있다. 따라서, 정수-N 위상 동기 루프의 위상 잡음은 종래 기술보다 훨씬 더 감소될 수 있다. 비록 정수-N 위상 동기 루프(30)에서 출력되는 제1 출력 주파수(Fout1)는 10MHz의 채널 간격을 가지나, 분수-N 위상 동기 루프(40)에서 출력되는 제2 출력 주파수(Fout2)는 100KHz의 채널 간격을 가지므로, 주파수 합성기 출력 주파수(Fout)은 100KHz의 채널 간격을 가진다. 따라서, 본 발명의 실시예에 의한 주파수 합성기는 종래 기술과 비교하여, 낮은 위상 잡음을 가짐과 동시에 좁은 채널 간격을 가질 수 있다는 장점이 있다. 다만, 분수-N 위상 동기 루프(40)의 출력이 분수 스퍼에 의한 위상 잡음이 발생할 우려가 있으나, 이는 도 4에 표현된 시그마-델타 변조 방식의 분수-N 위상 동기 루프를 사용하면 많이 억제될 수 있다.
상술한 설명에서 충분히 예측될 수 있듯이, N, M, L1, L2가 가변(programmable)이여야만 좁은 채널 간격을 얻을 수 있음과 동시에 충분히 넓은 영역의 주파수를 얻을 수 있다. 따라서, N, M, L1, L2는 가변인 것이 바람직하다. 또한, 분수-N 주파수 합성기(40)는 미세 주파수 조절이 가능하므로, 분수-N 주파수 합성기(40)에서 출력되는 제2 출력 주파수(Fout2)의 채널 간격이 정수-N 주파수 합성기(30)에서 출력되는 제1 출력 주파수(Fout1)의 채널 간격보다 좁은 것이 바람직 하다. 또한, 정수-N 주파수 합성기(30)는 비교적 간단히 높은 주파수를 생성할 수 있으므로, 정수-N 주파수 합성기(30)에서 출력되는 제1 출력 주파수(Fout1)가 분수-N 주파수 합성기(40)에서 출력되는 제2 출력 주파수(Fout2)보다 높은 것이 바람직하다.
도 6은 본 발명의 제2 실시예에 의한 주파수 합성기를 나타내는 도면이다. 도 6을 참조하면, 주파수 합성기는 기준 주파수 발진기(20), 정수-N 위상 동기 루프(30), 분수-N 위상 동기 루프(40') 제1 L 분주기(60I), 제2 L 분주기(60Q), 제1 주파수 가산기(50I) 및 제2 주파수 가산기(50Q)를 포함한다.
기준 주파수 발진기(20) 및 정수-N 위상 동기 루프(30)는 도 2의 기준 주파수 발진기(20) 및 정수-N 위상 동기 루프(30)와 동일하므로, 이에 대한 상세한 설명은 설명의 편의상 생략한다.
분수-N 위상 동기 루프(40')는 기준 주파수(Fref)를 가진 신호를 입력받아 기준 주파수(Fref)의 분수배에 해당하는 제2 출력 주파수(Fout2')를 가진 신호를 출력한다. 분수-N 위상 동기 루프(40')로 전류 주입 방식 및 시그마-델타 변조 방식 등 다양한 방식의 분수-N 위상 동기 루프(40')가 사용될 수 있다. 도 6의 분수-N 위상 동기 루프(40')는 도 2의 분수-N 위상 동기 루프(40)에 비하여 L배 높은 주파수(Fout2')를 가진 신호를 출력하고, 이 주파수(Fout2')는 L 분주기(60I, 60Q)에 의하여 L배 만큼 낮아져 주파수 가산기(50I, 50Q)로 입력된다.
제1 L 분주기(60I) 및 제2 L 분주기(60Q)는 분수-N 위상 동기 루프(40')에서 출력되는 제2 출력 주파수(Fout2')의 1/L배에 해당하는 주파수(Fout3)를 가진 신호를 출력한다. 여기에서 L은 2, 4, 또는 6 등 2의 정수배에 해당하는 값을 가진다. 도면에서 Fout3의 뒤에 _I 또는 _Q를 붙인 이유는 위상차가 있음을 표시하기 위함이다. 즉, _I는 인페이즈(in-phase)의 신호임을 표시하고 있으며, _Q는 직교(quadrature) 신호임을 표시하고 있다. 따라서, 제1 L 분주기(60I)에서 출력되는 신호와 제2 L 분주기(60Q)에서 출력되는 신호는 서로 주파수는 동일하며, 위상이 90도 차이가 난다. 위상 차이는 한 주기의 시작 시점을 다르게 함으로써 얻어질 수 있다. 즉, 제2 L 분주기(60Q)의 한 주기의 시작 시점은 제1 L 분주기의 한 주기의 시작 시점보다 L/2만큼 늦어지면 된다.
제1 주파수 가산기(50I)는 정수-N 위상 동기 루프(30)의 출력 신호 및 제1 L 분주기(60I)의 출력 신호를 입력받아 제1 출력 주파수(Fout1) 및 제3 출력 주파수(Fout3)의 합에 해당하는 주파수 즉 출력 주파수(Fout)를 가진 신호를 출력한다. 제2 주파수 가산기(50Q)는 정수-N 위상 동기 루프(30)의 출력 신호 및 제2 L 분주기(60Q)의 출력 신호를 입력받아 제1 출력 주파수(Fout1) 및 제3 출력 주파수(Fout3)의 합에 해당하는 주파수 즉 출력 주파수(Fout)를 가진 신호를 출력한다. 제1 주파수 가산기(50I)에서 출력되는 신호와 제2 주파수 가산기(50Q)에서 출력되는 신호는 서로 90도의 위상 차가 있으므로, 도면부호 Fout의 뒤에 이를 나타내기 위한 _I와 _Q가 표시되어 있다. 제1 주파수 가산기(50I) 및 제2 주파수 가산기(50Q)는 일례로 도 5의 (a)와 같이 구성될 수 있다.
본 발명의 제2 실시예에 의한 주파수 합성기는 동시에 I 및 Q 신호를 생성할 수 있다는 장점이 있다.
본 발명에 의한 주파수 합성기는 채널 간격과 위상 잡음과의 상관관계를 극복하여 좁은 채널 간격을 가짐에도 불구하고 낮은 위상 잡음 특성을 가진다는 장점이 있다.
종래의 정수-N 주파수 합성기를 사용하여 높은 주파수와 좁은 채널 간격을 출력 주파수를 얻으려 하는 경우에는, 높은 동작 주파수에 의한 위상 잡음의 악화 및 좁은 대역폭에 의한 위상 잡음의 악화의 이중의 위상 잡음 악화가 발생하였다. 이러한 문제는 종래의 분수-N 주파수 합성기를 사용하여 높은 주파수와 좁은 채널 간격을 출력 주파수를 얻으려 하는 경우에도 역시 발생하였다. 그러나 본 발명에 의한 주파수 합성기에 있어서, 정수-N 위상 동기 루프는 넓은 대역폭을 가지므로 높은 동작 주파수에 의한 위상 잡음의 악화만이 발생하고, 분수-N 위상 동기 루프는 낮은 동작 주파수를 가지므로 좁은 대역폭에 의한 위상 잡음의 악화만이 발생한다. 따라서, 본 발명에 의한 주파수 합성기의 위상 잡음은 종래의 정수-N 주파수 합성기 및 종래의 분수-N 주파수 합성기보다 작은 값을 가질 수 있다.

Claims (12)

  1. 기준 주파수를 가진 신호를 출력하는 기준 주파수 발진기;
    상기 기준 주파수를 가진 신호를 입력받아 제1 출력 주파수를 가진 신호를 출력하는 정수-N 위상 동기 루프;
    상기 기준 주파수를 가진 신호를 입력받아 제2 출력 주파수를 가진 신호를 출력하는 분수-N 위상 동기 루프; 및
    상기 제1 출력 주파수를 가진 신호 및 상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제2 출력 주파수의 합에 해당하는 주파수를 가진 신호를 출력하는 주파수 가산기
    를 포함하는 주파수 합성기.
  2. 기준 주파수를 가진 신호를 출력하는 기준 주파수 발진기;
    상기 기준 주파수를 가진 신호를 입력받아 제1 출력 주파수를 가진 신호를 출력하는 정수-N 위상 동기 루프;
    상기 기준 주파수를 가진 신호를 입력받아 제2 출력 주파수를 가진 신호를 출력하는 분수-N 위상 동기 루프;
    상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제2 출력 주파수의 1/L배(L은 2의 배수)에 해당하는 제3 주파수를 가진 동상 신호를 출력하는 제1 분주기;
    상기 제2 출력 주파수를 가진 신호를 입력받아, 상기 제3 주파수를 가진 직교 신호를 출력하는 제2 분주기;
    상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 동상 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제3 출력 주파수의 합에 해당하는 주파수를 가진 동상 신호를 출력하는 제1 주파수 가산기; 및
    상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 직교 신호를 입력받아, 상기 제1 출력 주파수 및 상기 제3 출력 주파수의 합에 해당하는 주파수를 가진 직교 신호를 출력하는 제2 주파수 가산기
    를 포함하는 주파수 합성기.
  3. 제1 또는 제2 항에 있어서,
    상기 제2 출력 주파수는 상기 제1 출력 주파수보다 낮은 주파수 합성기.
  4. 제1 또는 제2 항에 있어서,
    상기 제2 출력 주파수의 채널 간격은 상기 제1 출력 주파수의 채널 간격보다 좁은 주파수 합성기.
  5. 제1 또는 제2 항에 있어서,
    상기 정수-N 위상 동기 루프는 위상 검출기, 저대역 통과 필터, 전압 제어 발진기 및 주파수 분주기를 구비하며,
    상기 위상 검출기는 상기 기준 주파수를 가진 신호와 상기 주파수 분주기에서 출력되는 신호의 위상차에 대응하는 전압을 출력하며,
    상기 저대역 통과 필터는 상기 위상 검출기에서 출력되는 전압의 고주파 성분을 제거한 전압을 출력하며,
    상기 전압 제어 발진기는 상기 저대역 통과 필터에서 출력되는 전압에 대응하는 주파수인 상기 제1 출력 주파수를 가진 신호를 출력하며,
    상기 주파수 분주기는 상기 제1 출력 주파수를 N(N은 정수)으로 나눈 주파수를 가진 신호를 출력하는 주파수 합성기.
  6. 제5 항에 있어서,
    상기 N은 가변인(programmable) 주파수 합성기.
  7. 제1 또는 제2 항에 있어서,
    상기 분수-N 위상 동기 루프는 시그마-델타 변조 방식의 분수-N 위상 동기 루프인 주파수 합성기.
  8. 제1 또는 제2 항에 있어서,
    상기 분수-N 위상 동기 루프는 위상 검출기, 저대역 통과 필터, 전압 제어 발진기, 듀얼-모듈러스 프리스케일러 및 시그마-델타 변조기를 구비하며,
    상기 위상 검출기는 상기 기준 주파수를 가진 신호와 상기 듀얼-모듈러스 프 리스케일러에서 출력되는 신호의 위상차에 대응하는 전압을 출력하며,
    상기 저대역 통과 필터는 상기 위상 검출기에서 출력되는 전압의 고주파 성분을 제거한 전압을 출력하며,
    상기 전압 제어 발진기는 상기 저대역 통과 필터에서 출력되는 전압에 대응하는 주파수인 상기 제2 출력 주파수를 가진 신호를 출력하며,
    상기 듀얼-모듈러스 프리스케일러는 상기 제2 출력 주파수를 M(M은 정수)으로 나누는 동작 및 제2 출력 주파수을 (M+1)로 나누는 동작을 소정 비율로 수행하여 얻어진 신호를 출력하되, 어느 순간에 상기 M 및 상기 (M+1) 중 어느 것을 선택할 것인가는 상기 시스마-델타 변조기에서 출력되는 의사적인 난수에 따라 결정되며,
    상기 시그마-델타 변조기는 상기 의사적인 난수를 생성하는 주파수 합성기.
  9. 제8 항에 있어서,
    상기 M 및 상기 소정 비율은 가변인(programmable) 주파수 합성기.
  10. 제1 항에 있어서,
    상기 주파수 가산기는
    상기 제1 출력 주파수를 가진 신호 및 상기 제2 출력 주파수를 가진 신호를 곱한 신호를 출력하는 믹서; 및
    상기 믹서에서 출력되는 신호 중 원하는 소정 대역의 신호만을 출력하는 필 터를 구비하는 주파수 합성기.
  11. 제1 항에 있어서,
    상기 제1 출력 주파수를 가진 신호는 상기 제1 출력 주파수를 가진 동상 신호 및 상기 제1 출력 주파수를 가진 직교 신호를 포함하며,
    상기 제2 출력 주파수를 가진 신호는 상기 제2 출력 주파수를 가진 동상 신호 및 상기 제2 출력 주파수를 가진 직교 신호를 포함하며,
    상기 주파수 가산기는
    상기 제1 출력 주파수를 가진 동상 신호 및 상기 제2 출력 주파수를 가진 동상 신호를 곱한 신호를 출력하는 제1 믹서;
    상기 제1 출력 주파수를 가진 직교 신호 및 상기 제2 출력 주파수를 가진 직교 신호를 곱한 신호를 출력하는 제2 믹서; 및
    상기 제1 믹서의 출력 신호 및 상기 제2 믹서의 출력 신호를 합한 신호를 출력하는 가산기를 구비하는 주파수 합성기.
  12. 제2 항에 있어서,
    상기 제1 주파수 가산기는 상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 동상 신호를 곱한 신호를 출력하는 제1 믹서; 및 상기 제1 믹서에서 출력되는 신호 중 원하는 소정 대역의 신호만을 출력하는 제1 필터를 구비하며,
    상기 제2 주파수 가산기는 상기 제1 출력 주파수를 가진 신호 및 상기 제3 출력 주파수를 가진 직교 신호를 곱한 신호를 출력하는 제2 믹서; 및 상기 제2 믹서에서 출력되는 신호 중 상기 소정 대역의 신호만을 출력하는 제2 필터를 구비하는 주파수 합성기.
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