JP5218337B2

JP5218337B2 - チャージポンプ回路及びそれを用いるｐｌｌ回路

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Description

本発明は、ＰＬＬ回路で好適に用いられるチャージポンプ回路及びそのＰＬＬ回路に関し、特にグリッチの補償に関する。

無線機などで使用されるＰＬＬ（Phase Locked Loop）シンセサイザは、たとえば図６で示すように構成されている。それによれば、局部発振器などで使用されるＶＣＯ（電圧制御発振器）１の発振周波数を制御するために、ＰＬＬＩＣ２に、前記ＶＣＯ１ならびに基準周波数の発振器３及びループフィルタ４が外付けされて構成されている。

前記ＶＣＯ１の発振信号は、ＰＬＬＩＣ２に入力され、プリスケーラ５によって予め定める分周比で分周され、さらに分周器６で分周されて位相比較器７に入力される。一方、前記発振器３からの発振信号は、ＰＬＬＩＣ２に入力され、分周器８で分周されて位相比較器７に入力される。３ステート型位相比較器として構成した場合には、位相比較器７は、ＶＣＯ１からの分周信号と発振器３からの分周信号との位相を比較し、位相差と同じ時間のパルス幅を持つエラー信号を、例えば位相差が正であればＵＰ信号として、負であればＤＯＷＮ信号として出力する。

チャージポンプ回路９は、例えばＵＰ信号が入力されると、その出力端子から所定電流値ＩＣＰをＵＰ信号のパルス幅と同じ時間だけ出力し、ＤＯＷＮ信号が入力されると、その出力端子から所定電流値ＩＣＰをＤＯＷＮ信号のパルス幅と同じ時間だけ吸入し、ＵＰ、ＤＯＷＮ信号が両方ともＯＦＦの状態である時には、その出力端子をハイインピーダンス状態とする。

チャージポンプ回路９から出力された電流パルスはループフィルタにより電圧に変換され、前記ＶＣＯ１のチューニング電圧を与える。図６のＰＬＬシンセサイザでは位相比較器７からの位相比較出力が零となるように、つまり発振器３の発振信号を分周器８で分周した信号と、ＶＣＯ１の発振信号を分周器６で分周した信号とが同期するように制御が行われる。分周器６の分周比Ｎを所望の値に設定することで、分周器８から出力される信号の発振周波数をｆ_ｒｅｆとした時、Ｎ×ｆ_ｒｅｆの周波数を持つ安定な発振信号をＶＣＯ１から出力させることができる。

このような、同じ絶対値の正或いは負の定電流を、ＵＰ及びＤＯＷＮ信号のパルス幅と同じ時間だけ、ある出力電圧範囲について、正確かつ高速に出力することが要求されるＰＬＬ用チャージポンプ回路９として、電流供給用と電流吸入用との定電流源の間に、直列接続された２個のスイッチから成り出力端子を持つ主出力側電流路と、同様の構成を持つ副出力側電流路とをそれぞれ設け、供給電流と吸入電流との流れる電流路をスイッチによってそれぞれ選択することで、入力信号により指定される時刻に、正或いは負の定電流を出力開始乃至停止させられる形式の回路が知られている。記述の簡単化のために、ここではこの種類のチャージポンプを、差動スイッチングチャージポンプ（以下、ＤＳＣＰ）と呼ぶ。

図７は、そのようなＤＳＣＰの典型的な従来技術であるチャージポンプ回路１１の回路図である。このチャージポンプ回路１１では、電源電圧ｖｄｃを発生する直流電源１２からの電源ライン１３，１４間に、ダイオード接続されたＰＭＯＳトランジスタｑ１と、定電流源ｉｃと、ダイオード接続されたＮＭＯＳトランジスタｑ２とが直列に接続されている。これらのＭＯＳトランジスタｑ１，ｑ２のゲートには、それぞれ同型同サイズのＭＯＳトランジスタｑ３，ｑ４のゲートが接続されてカレントミラー回路を構成する。ＮＭＯＳトランジスタｑ４のドレインには、ＮＭＯＳトランジスタｑ６のソースと、ＮＭＯＳトランジスタｑ８のソースとが接続されている。ＰＭＯＳトランジスタｑ３のドレインには、ＰＭＯＳトランジスタｑ５のソースと、ＰＭＯＳトランジスタｑ７のソースとが接続されている。トランジスタｑ３は前記電流供給用定電流源を構成し、トランジスタｑ４は前記電流吸入用定電流源を構成する。トランジスタｑ７，ｑ８のドレインは該チャージポンプ回路１１の出力端子１５に接続され、前記主出力側電流路を与える。トランジスタｑ６のドレインは正電源ライン１３に接続され、トランジスタｑ５のドレインは接地されており、前記副出力側電流路をそれぞれ与える。

前記位相比較器７からのＵＰ信号及びＤＯＷＮ信号が正論理で出力されている場合、トランジスタｑ７のゲートにはＵＰを反転したＵＰＢが、トランジスタｑ５のゲートにはＵＰが、トランジスタｑ８のゲートにはＤＯＷＮが、トランジスタｑ６のゲートにはＤＯＷＮを反転したＤＯＷＮＢが、それぞれ印加される。

上述のように構成されるチャージポンプ回路１１は、以下のように動作する。定電流源ｉｃの出力電流値をｉｃとすると、理想的にはトランジスタｑ３，ｑ４のドレイン電流もｉｃに等しくなる。ＵＰ信号が「１」に等しい時には、トランジスタｑ７がＯＮ、トランジスタｑ５がＯＦＦとなり、ＵＰ信号が「０」に等しい時には、トランジスタｑ５がＯＮ、トランジスタｑ７がＯＦＦとなり、ＤＯＷＮ信号が「１」に等しい時には、トランジスタｑ８がＯＮ、トランジスタｑ６がＯＦＦとなり、ＤＯＷＮ信号が「０」に等しい時には、トランジスタｑ６がＯＮ、トランジスタｑ８がＯＦＦとなる。

つまり、ＵＰ信号が「１」且つＤＯＷＮ信号が「０」である時には、トランジスタｑ３のドレイン電流は全て主出力側電流路へ流れ、チャージポンプ出力端子１５から電流値ｉｃの定電流が供給される。これに対して、ＵＰ信号が「０」且つＤＯＷＮ信号が「１」である時には、トランジスタｑ４のドレイン電流は全て主出力側電流路から流入し、チャージポンプ出力端子１５から電流値ｉｃの定電流が吸入される。これに対して、ＵＰ信号が「０」且つＤＯＷＮ信号が「０」である時には、トランジスタｑ４のドレイン電流は全て副出力側電流路から流入し、トランジスタｑ３のドレイン電流は全て副出力側電流路へ流れ、チャージポンプ出力端子１５はハイインピーダンス状態となる。

前述のように、主出力側電流路のトランジスタｑ７，ｑ８のドレインは前記出力端子１５を介してＰＬＬのループフィルタ４に接続されており、したがってトランジスタｑ７がＯＮ、かつトランジスタｑ５がＯＦＦとなった時にはループフィルタに対してチャージポンプ回路１１から電流が供給され、トランジスタｑ８がＯＮ、かつトランジスタｑ６がＯＦＦとなった時にはループフィルタからチャージポンプ回路１１が電流を吸入し、しかもそのチャージポンプ回路１１から供給される電流と、チャージポンプ回路１１に吸入される電流の値とは、両方とも前記定電流値ｉｃとなり、理想的には同一の値となる。

このように、ＰＬＬ用のチャージポンプ回路１１には、入力される位相差信号（ＵＰ、ＤＯＷＮ）に応じて、一定値（ｉｃ）の大きさの正或いは負の電流パルスを高速かつ正確に出力することが要求される。しかしながら、チャージポンプ回路１１から出力される電流パルスは、一般に所謂グリッチを伴う歪んだ波形となる。この電流パルス波形が歪む原因は以下のように説明される。

前記トランジスタｑ５〜ｑ８が理想的なスイッチ、すなわちＯＮ抵抗が０Ωであるとし、トランジスタｑ５，ｑ７のソース及びトランジスタｑ３のドレインが接続された節点ｐ１の電位をｖ１とし、トランジスタｑ６，ｑ８のソース及びトランジスタｑ４のドレインが接続された節点ｐ２の電位をｖ２とし、トランジスタｑ７，ｑ８のドレイン及び出力端子１５が接続された節点ｐａの電位をｖａとする。更にトランジスタｑ３，ｑ４は理想的な定電流源として振舞い、そのドレイン電流はドレイン−ソース間電圧に依らず一定であると仮定する。

先ずＤＯＷＮ信号が「０」である場合の、ソース電流のスイッチングについて考える。ＵＰ信号が「０」である時には、前述の通り、トランジスタｑ７がＯＦＦ、トランジスタｑ５がＯＮの状態となっており、従って電位ｖ１は接地電位（０Ｖ）に等しくなる。次に前記ＵＰ信号を「０」から１に切り替えると、前述の通り、トランジスタｑ７がＯＮ、トランジスタｑ５がＯＦＦの状態に切り替わり、従って電位ｖ１は接地電位から電位ｖａへと変化する。

ここで、トランジスタｑ３のドレイン−ソース間には寄生容量が存在するが、その容量値をＣ_ｄｓ３とすると、この寄生容量には、上述のＵＰ信号の切り替り前には、Ｖ_ｄｓ３＝ｖｄｃ−ｖ１の電圧が印加されており、Ｑ_ｄｓ３＝Ｃ_ｄｓ３×Ｖ_ｄｓ３の電荷が充電されている。それが、ＵＰ信号の状態変化に伴い、寄生容量には、 ΔＶ_ｄｓ３＝ｖａへの電圧変化が生じることになる。また同時に、前記寄生容量に充電される電荷量は、 ΔＱ_ｄｓ３＝Ｃ_ｄｓ３×ｖａだけ変化する。これは、通常、ｖａ＞０（Ｖ）であるので、ΔＱ_ｄｓ３だけの電荷が、ＵＰ信号が「０」から「１」に変化した時刻以降に、トランジスタｑ７及びチャージポンプ出力端子１５を通してループフィルタ４へ供給されることを意味する。

したがって、上記の電荷移動が起こっている期間中のチャージポンプのソース電流値は、定電流ｉｃに上記の電荷移動の速度が加算された値となる。これはチャージポンプの出力電流パルスの立ち上がりエッジ付近でパルス波形が理想的な矩形から歪んだものとなることを意味し、このような電流パルスの局所的な誤差をグリッチと呼ぶ。同様にしてＵＰ信号が「０」である場合の、シンク電流のスイッチングについて考察すると、チャージポンプ回路１１ではシンク電流パルスにもグリッチが現れることが分かる。

チャージポンプの出力電流パルスに上記のようなグリッチが生じると、ＰＬＬ発振出力の位相雑音特性が悪化するので、これを抑制することが望ましい。そこで、チャージポンプ出力電流パルス中のグリッチを抑制する手段として、特許文献１が提案されている。その従来技術によるチャージポンプ回路２１を、図８で示す。このチャージポンプ回路２１において、上述のチャージポンプ回路１１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。

このチャージポンプ回路２１では、トランジスタｑ５のドレインとトランジスタｑ６のドレインとが接続されて節点ｐｂとなっており、その電位をｖｂとする。注目すべきは、このチャージポンプ回路２１では、前記グリッチを補償するためのオペアンプ２２が付加されていることである。このオペアンプ２２は、負入力端子と出力端子とが前記節点ｐｂに接続され、正入力端子が前記節点ｐａに接続され、電圧フォロワとして動作し、前記電位ｖｂを電位ｖａと常に同じ電位に保つ。

このため、上述のようにＵＰ信号を切換えても、トランジスタｑ３のドレイン電位ｖ１は変化せず、したがって前述した該トランジスタｑ３のドレイン−ソース間寄生容量Ｃｄｓ３に充電された電荷の変化量ΔＱ_ｄｓ３は０となる。こうして、該トランジスタｑ３のドレイン電流値は常に前記定電流ｉｃに保たれ、チャージポンプ回路２１から出力されるソース電流パルスの波形も、グリッチの無い、最大電流値がｉｃの矩形波となる。

以上が、ＰＭＯＳトランジスタｑ５，ｑ７，ｑ３による該チャージポンプ回路２１の電流供給に関するグリッチ補償動作の説明であるが、ＮＭＯＳトランジスタｑ６，ｑ８，ｑ４による該チャージポンプ回路２１の電流吸入に関しても同様にしてグリッチ補償が行われる。

なお、上述した電流源トランジスタｑ３，ｑ４のドレイン−ソース間寄生容量から発生する誤差電流は、緩慢なグリッチの主たる生成要因となっている。ここで言う緩慢なグリッチとは、チャージポンプ回路の出力電流パルスの立ち上がりエッジ以後に、出力電流値が定常電流値（ｉｃ）へと移行する際に見られる、緩慢に減衰する誤差電流のことである。しかしながら、チャージポンプ回路の出力電流パルスに生じるグリッチとしては、この緩慢なグリッチ以外に、入力パルスの立上がり・立下りの瞬間に発生するスパイク状のグリッチも存在するが、このタイプのグリッチに関しては、図８の回路では補償を行うことはできず、また本発明においても、特に補償を行う対象とはしていない。

米国特許第５１０１１１７号明細書

上述の従来技術では、オペアンプ２２による電圧フォロワをＤＳＣＰに付加することで、グリッチが低減された一定の電流パルスを出力させることを可能としている。しかしながら、このような手法には以下のような短所が伴う。
ｉ．一般的にオペアンプの回路では、発振抑制のために、位相補償コンデンサが設けられており、この位相補償コンデンサの適切な容量値は、たとえば数十ｐＦにもなり、集積回路中に形成するために大きなダイ面積が必要とされ、ＰＬＬＩＣの製造コストを上昇させる一因となる。
ii．ＤＳＣＰのグリッチ補償回路で用いられているオペアンプは、その最大出力電流値がチャージポンプの出力電流値以上となっていることが望ましい。このため特に大きな出力電流値を持つＤＳＣＰに対しては、最大出力電流の大きな出力アンプを備えた、占有ダイ面積の大きなオペアンプによりグリッチ補償を行う必要がある。この点もＰＬＬＩＣの製造コストを上昇させる一因となる。
iii．一般的には、ＤＳＣＰに付加されたグリッチ補償回路中のオペアンプは、常時動作状態にある。このため、ＤＳＣＰの消費電力量は、グリッチ補償回路を付加することにより、オペアンプの消費電力×使用時間だけ増大する。したがって、ＰＬＬＩＣの消費電力量もこれにより増加する。

本発明の目的は、低コストかつ省エネルギーなＤＳＣＰ用グリッチ補償回路を有するチャージポンプ回路及びそれを用いるＰＬＬ回路を提供することである。

本発明のチャージポンプ回路は、電流供給用の定電流源と、電流吸入用の定電流源と、第１及び第２のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、該第１及び第２のスイッチ素子の接続点が第１の出力端子となる主出力側電流路と、第３及び第４のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、該第３及び第４のスイッチ素子の接続点が第２の出力端子となる副出力側電流路と、グリッチ補償回路とを備え、前記グリッチ補償回路は、前記第１の出力端子の電位、又は前記第１の出力端子に接続されたループフィルタ中の指定された節点の電位と、前記第２の出力端子の電位とを比較するコンパレータと、外部から任意に指定される第１の時点における前記コンパレータの出力を第１の出力値として記憶し、前記第１の出力値に従って、充電又は放電の命令を出力し、前記第１の時点以降における前記コンパレータの出力と前記第１の出力値とを逐次比較し、それらが同一の値ではなくなった第２の時点で、充放電の停止命令を発行するラッチ回路と、前記第２の出力端子と接地点との間に接続されるコンデンサと、前記ラッチ回路の出力に応答して、前記コンデンサを充放電させる充放電器とを含むことを特徴とする。

上記の構成によれば、電流供給用の定電流源と、電流吸入用の定電流源と、第１及び第２のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、それら２つのスイッチ素子の接続点が第１の出力端子となる主出力側電流路と、前記主出力側電流路と並列となり、第３及び第４のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、それら２つのスイッチ素子の接続点が第２の出力端子となる副出力側電流路とを備え、位相比較器などの外部からの駆動信号に応答して前記第１〜第４のスイッチ素子によって、供給電流と吸入電流との流れる電流路をそれぞれ選択することで、正或いは負の定電流を第１の出力端子から出力開始乃至停止させられるようにして構成される差動スイッチング方式のチャージポンプ回路において、前記第１の出力端子の電位、又は前記第１の出力端子に接続されたループフィルタ中の指定された節点の電位と、前記第２の出力端子の電位との電位差に起因して、前記定電流源の寄生容量の充放電に伴い発生する緩慢なグリッチを補償するにあたって、前記電位差を解消する従来のボルテージホロワのオペアンプに代えて、コンパレータと、ラッチ回路と、コンデンサと、充放電器とを用いて、新規なグリッチ補償回路を構成する。

詳しくは、コンパレータは、電位の比較を行い、論理出力信号をラッチ回路に与える。ラッチ回路にタイミング入力信号を与えることで、グリッチ補償動作が開始され、ラッチ回路はその時点での前記コンパレータ出力に応じて、充放電器に充電或いは放電動作を指示して、前記コンデンサを充放電させ、前記第２の出力端子の電位を第１の出力端子の電位、又はループフィルタ中の指定された節点の電位に近付ける。具体的には、ラッチ回路は、前記タイミング入力信号により指定される第１の時点における前記コンパレータの出力を第１の出力値として記憶し、前記第１の出力値に従って、充放電器に充電又は放電の命令を出力し、前記第１の時点以降における前記コンパレータの出力と前記第１の出力値とを逐次比較し、それらが同一の値ではなくなった第２の時点で、充放電の停止命令を発行する。

前記タイミング入力を適切な時間間隔で繰り返し与えることにより、グリッチ補償動作が離散的に繰り返し行われることになり、前記第２の出力端子の電位と、前記第１の出力端子の電位或いは前記ループフィルタ中の指定された節点の電位とを、ある誤差範囲内で、常に一致させ、グリッチの低減を実現することができる。

したがって、コンデンサはオペアンプに内蔵される前記発振（位相）補償コンデンサに比べて極めて小容量にでき、論理回路から成るラッチ回路と合わせて、ダイ面積を縮小し、集積回路の製造コストを抑えることができる。また、コンデンサを充放電する充放電器は、オペアンプの出力段よりも小さなダイ面積で実現可能であり、しかもオペアンプはホロワ動作で常時電流を消費するのに対して、充放電器はＰＬＬのロック状態では充放電動作を行う必要が殆ど無くなるので、消費電力を大幅に削減することができる。

また、本発明のチャージポンプ回路では、前記グリッチ補償回路において、前記充放電器は、指定された正電圧を与える電源ラインと前記第２の出力端子との間に相互に並列に接続される複数の充電用スイッチと、接地ラインと前記第２の出力端子との間に相互に並列に接続される複数の放電用スイッチとを備え、前記充放電器が、前記複数の充電用スイッチおよび放電用スイッチの内、少なくとも一部を、前記ラッチ回路から出力される充放電命令に従って制御するのか、又は開放状態とするのかを選択する回路を備えることを特徴とする。

上記の構成によれば、前記グリッチ補償回路において、前記充放電器を構成する充電用スイッチと放電用スイッチとを、前記第２の出力端子の電位のスルーレート調整用として、それぞれ並列にＮ個（Ｎは２以上の固定された整数）のスイッチから構成し、その内Ａ個（ＡはＡ＜Ｎを満たす０以上の整数で可変）を常に開放状態とし、前記スルーレートを上昇させるときにはＡを減少させ、前記スルーレートを低下させるときにはＡを増加させる。

したがって、前記差動スイッチング方式のチャージポンプ回路において、その出力電流値が切換えられるようになっている場合にも、チャージポンプ出力電圧の変動速度の増減に応じて、前記スルーレートを増減させ、適切な速度でグリッチ補償を行うことができる。

さらにまた、本発明のチャージポンプ回路では、前記グリッチ補償回路は、前記コンパレータの入力端子の一方又は両方に対して、それぞれ指定された別の入力信号を与えるか、又は前記の電位を与えるかを選択するための回路と、前記コンパレータの出力を取り出す出力端子とをさらに備え、前記コンデンサの充放電が停止されている前記第２の時点以降の期間中に、前記コンパレータを他の目的に利用できるようにしたことを特徴とする。

上記の構成によれば、前記グリッチ補償回路において、コンパレータの出力は後段のラッチ回路で取込まれない限りは、その変化は任意である。これを利用して、前記コンパレータの入力端子の一方又は両方に対して、それぞれ指定された別の入力信号を与えるか、又は前記の電位を与えるかを選択するための回路を設けて、前記第１の出力端子及び／又は第２の出力端子から切離し、別途の入力に切換える一方、前記コンパレータの出力を取出す出力端子を設け、前記コンデンサの充放電が停止されている前記第２の時点以降の期間中に、前記コンパレータを他の目的に利用できるようにする。

したがって、同じ集積回路内において、他の目的のためにコンパレータを必要としているブロックがあれば、前記グリッチ補償回路で使用されているコンパレータを、そのアイドル期間に転用し、前記他の目的のためのコンパレータを削除し、ダイ面積を節約し、低コスト化を図ることができる。

また、本発明のＰＬＬ回路は、前記のチャージポンプ回路を用いることを特徴とする。

上記の構成によれば、高速に動作し、常に正確な一定値の電流を出力することが要求されるＰＬＬ回路のチャージポンプ回路として、上記のチャージポンプ回路は、グリッチによるＰＬＬの性能悪化を抑え、好適である。

本発明のチャージポンプ回路及びそれを用いるＰＬＬ回路は、以上のように、電流供給用の定電流源と、電流吸入用の定電流源と、第１及び第２のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、それら２つのスイッチ素子の接続点が第１の出力端子となる主出力側電流路と、前記主出力側電流路と並列となり、第３及び第４のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、それら２つのスイッチ素子の接続点が第２の出力端子となる副出力側電流路とを備え、位相比較器などの外部からの駆動信号に応答して、前記第１〜第４のスイッチ素子によって、供給電流と吸入電流との流れる電流路をそれぞれ選択することで、正或いは負の定電流を第１の出力端子から出力開始乃至停止させられるようにして構成される差動スイッチング方式のチャージポンプ回路において、前記第１の出力端子の電位、又は前記ループフィルタ中の指定された節点の電位と、前記第２の出力端子の電位との電位差に起因して、前記定電流源の寄生容量の充放電に伴い発生する緩慢なグリッチを補償するにあたって、前記電位差を解消する従来のボルテージホロワのオペアンプに代えて、コンパレータと、ラッチ回路と、コンデンサと、充放電器とを用いて、新規なグリッチ補償回路を構成する。

それゆえ、前記オペアンプと異なり、コンパレータはダイ上で大きな面積を占める位相補償容量を必要としないため、集積回路の製造コストを抑制することができる。

また、従来のチャージポンプ回路の内で特に大きい出力電流を持つものについては、前記オペアンプを大電流出力可能なものとする必要があり、これによりダイ上での回路面積の増加、消費電力の増加という不利益が生じていた。これに対して本発明では小面積の前記充放電器及び前記ラッチ回路を用いて大出力電流のチャージポンプに対するグリッチ補償を行うことが可能となっている。

さらにまた、従来のチャージポンプ回路ではグリッチ補償用オペアンプを連続的に運用していたのに対して、本発明ではコンパレータを間歇的に動作させることで同様の効果を得ることが可能となっている。これにより消費電力量を抑制することができる。

本発明の第１の実施形態に係るチャージポンプ回路の回路図である。第１の実施形態に係るチャージポンプ回路のシミュレーション結果を示すグラフである。図２のシミュレーションで観測したチャージポンプ回路からの出力電流波形の一部を拡大して示すグラフである。本発明の第２の実施形態に係るチャージポンプ回路の回路図である。本発明の第３の実施形態に係るチャージポンプ回路の回路図である。ＰＬＬ回路の一構成例を示すブロック図である。典型的な従来技術のチャージポンプ回路の回路図である。他の従来技術によるチャージポンプ回路の回路図である。

（実施の形態１）
図１は、本発明の第１の実施形態に係るチャージポンプ回路３１の回路図である。

このチャージポンプ回路３１は、図６で示すＰＬＬＩＣ２内のチャージポンプ回路９として使用され、前述の図８で示すチャージポンプ回路２１と同様の構成を持つ。またチャージポンプ回路としての動作も同様であり、その説明を省略する。

注目すべきは、本実施の形態のチャージポンプ回路３１では、新規なグリッチ補償回路３６が設けられていることである。このグリッチ補償回路３６は、前述のオペアンプ２２に代えて、コンパレータ３７及び論理回路から成るラッチ回路３８と、ＭＯＳトランジスタＱ９，Ｑ１０から成る充放電器と、コンデンサＣ１とを備えて構成される。ＰＭＯＳトランジスタＱ９のソースが正電源ライン３３に、ドレインが節点ＰＢに、ＮＭＯＳトランジスタＱ１０のソースが負電源ライン３４に、ドレインが節点ＰＢに、コンデンサＣ１の一端が節点ＰＢに、コンデンサＣ１の他端が負電源ライン３４に、それぞれ接続されている。そして、ラッチ回路３８が、トランジスタＱ９，Ｑ１０をＯＮ／ＯＦＦさせることで、コンデンサＣ１の持つ荷電量を調整し、節点ＰＢの電位ＶＢを増減させることが可能となっている。

上述のように構成されるチャージポンプ回路３１において、コンパレータ３７は、チャージポンプ出力端子３５の電位ＶＡと、節点ＰＢの電位ＶＢとを比較し、たとえばＶＡ＞ＶＢであれば論理値「０」を出力し、ＶＢ＞ＶＡであれば論理値「１」を出力する。チャージポンプ出力端子３５には、ＰＬＬのループフィルタ４が、節点ＶＢにはコンデンサＣ１が接続されており、電位ＶＡ，ＶＢの変動速度はコンパレータ３７の動作速度に比べて充分遅いものとなる。

そして、このコンデンサＣ１の充電を行うためのＰＭＯＳトランジスタＱ９と、放電を行うためのＮＭＯＳトランジスタＱ１０とが、前記コンパレータ３７の出力に応答して、ラッチ回路３８によって制御される。図１には図示されていない外部制御論理回路から、入力端子３９にラッチパルス信号ＬＡＴが印加される。ラッチ回路３８は、前記ラッチパルス信号が、例えば「０」から「１」に変化した時刻Ｔ１から充放電制御動作を開始する。

具体的には、ラッチ回路３８は、端子ＩＮから入力されるコンパレータ３７の出力ＣＯの時刻Ｔ１における値ＣＯ（Ｔ１）をレジスタに記録する。次にラッチ回路３８は、ＣＯ（Ｔ１）＝０、つまりＶＡ＞ＶＢとなっている場合には、ＰＧ出力を「０」、ＮＧ出力を「０」とする。これによって、前記ＰＧ出力がゲートに入力されているＰＭＯＳトランジスタＱ９がＯＮし、前記ＮＧ出力がゲートに入力されているＮＭＯＳトランジスタＱ１０がＯＦＦし、コンデンサＣ１の充電が開始される。これに対して、ＣＯ（Ｔ１）＝１、つまりＶＡ＜ＶＢとなっている場合には、ラッチ回路３８は、ＰＧ出力を「１」、ＮＧ出力を「１」に切換える。これによって、ＰＭＯＳトランジスタＱ９がＯＦＦし、ＮＭＯＳトランジスタＱ１０がＯＮし、コンデンサＣ１の放電が開始される。

通常は、コンデンサＣ１の容量値と、トランジスタＱ９，Ｑ１０のサイズとを調整し、前述のように電位ＶＢの変動速度が電位ＶＡのそれよりも充分速くなるように設定しておく。この時、時刻Ｔ１よりも後のある時刻Ｔ２において、充電の場合にはＶＡ＞ＶＢの状態からＶＡ＜ＶＢの状態への遷移が起こり、これを受けて時刻Ｔ２よりも後のある時刻Ｔ３においてコンパレータ３７の出力値が「０」から「１」に、放電の場合にはＶＡ＜ＶＢの状態からＶＡ＞ＶＢの状態への遷移が起こり、これを受けて同様に時刻Ｔ３においてコンパレータ３７の出力値が「１」から「０」に変化する。

そこで、ラッチ回路３８は、コンパレータ３７の出力値がＣＯ（Ｔ１）を反転した値と一致するようになると、時刻Ｔ３より後のある時刻Ｔ４において、ＰＧ出力を「１」、ＮＧ出力を「０」に切り替え、コンデンサＣ１の充放電を停止させる。その後は、次のラッチパルス信号ＬＡＴが印加されるまでラッチ回路３８は充放電の停止状態を保持し、電位ＶＡが変化しない限りは、時刻Ｔ４以降はＶＡとＶＢとがほぼ等しい状態が保たれる。そして、図８の従来技術で述べたように、電位ＶＡと電位ＶＢとが等しい状態でチャージポンプ３１回路から電流を出力した時には、理想的には前述した緩慢なグリッチは生じない。したがって、このような新規なグリッチ補償回路３６によって、グリッチの低減されたチャージポンプ出力電流パルスが得られることが理解される。

なお上述の説明において、Ｔ３−Ｔ２はコンパレータ３７の応答時間に相当し、Ｔ４−Ｔ３はラッチ回路３８のコンパレータ出力に対する応答時間とトランジスタＱ９，Ｑ１０の応答時間とを加算したものに相当する。実際にＶＡ＝ＶＢとなった時刻Ｔ２と、コンデンサＣ１の充放電が停止される時刻Ｔ４は有限の時間だけ異なっているため、この間に継続される充放電動作により、ＶＡ（Ｔ４）≠ＶＢ（Ｔ４）となり誤差が生じる。また、コンパレータ３７は、一般に零ではない入力オフセット電圧を持つため、無限に速い応答時間を仮定した場合においても誤差が生じる。

このような２つの誤差要因に対処し、ＶＡ（Ｔ４）−ＶＢ（Ｔ４）の値を０に近付けるように改良することは可能であるが、前述の緩慢なグリッチは電位ＶＡとＶＢとの差が充分小さな時には殆ど生じないため、特にそのような誤差の補正回路は、追加しなくても通常問題とはならない。

図２は、図１に示した本発明の第１の実施形態を現実の集積回路として実現した回路例のシミュレーション結果を示すグラフである。このシミュレーションでは、チャージポンプ回路３１に、５０ｎｓｅｃ周期で２０ｎｓｅｃのパルス幅のＵＰ信号と、５０ｎｓｅｃ周期で１０ｎｓｅｃのパルス幅のＤＯＷＮ信号を入力している。更にＤＯＷＮ信号にはＵＰ信号に対して３０ｎｓｅｃの遅延を持たせている。これはＰＬＬがアンロック状態にある場合を想定した入力信号となっている。チャージポンプ回路３１の定電流源の電流値ＩＣは、４０μＡに設定されている。またラッチ回路３８の端子ＬＡＴには、５００ｎｓｅｃ周期、１０ｎｓｅｃ幅のラッチパルス信号ＬＡＴが与えられている。図２には、上から電位ＶＡ及び電位ＶＢ、ラッチパルス、コンパレータ３７からの出力論理値ＣＯの過渡応答が、シミュレーション開始後１．０〜４．０μｓｅｃの期間についてそれぞれ示されており、横軸は時間、縦軸は電圧を表している。

図２を参照して分かるように、チャージポンプ回路３１の出力電圧を示す電位ＶＡは約６．７ｍＶ／μｓｅｃの速さで増加している。これはＵＰ信号パルス幅が、ＤＯＷＮ信号パルス幅よりも１０ｎｓｅｃだけ長いために、時間平均するとループフィルタ４中のコンデンサに対する充電電荷量が放電電荷量を上回ることに因る。またチャージポンプ回路３１から５０ｎｓｅｃ周期で電流パルスが出力されているために、電位ＶＡは５０ｎｓｅｃ周期で微小に振動している。

一方、グリッチ補償回路３６が停止状態にあり、トランジスタＱ９，Ｑ１０がＯＦＦとなっている期間、たとえば３．１〜３．５μｓｅｃの期間Ｗ１について見ると、電位ＶＢは５０ｎｓｅｃ周期の微小な振動を繰り返しながら減少している。これは、節点ＰＢからの出力電流をスイッチングしているＰＭＯＳトランジスタＱ５に入力されるＵＰＢ信号のパルス幅よりも、ＮＭＯＳトランジスタＱ６に入力されるＤＯＷＮＢ信号のそれが１０ｎｓｅｃだけ長くなっているために、時間平均すると充電電荷量よりも放電電荷量の方が大きくなり、コンデンサＣ１の持つ電荷が減少し、電圧が低下していることを示している。

したがって、上述のパルス幅のＵＰ，ＤＯＷＮ信号を与えた時にグリッチ補償動作を行わずに放置し続けると、電位ＶＡの増加と電位ＶＢの減少とによって、ＶＡ−ＶＢの誤差が増大し、チャージポンプ回路３１の出力に顕著なグリッチが生じる。図２のシミュレーションでは、ＵＰ，ＤＯＷＮ信号の周期の１０倍、すなわち５００ｎｓｅｃ周期で、前記ラッチ回路３８へのラッチパルスを発生させ、グリッチ補償を行っている。これによって電位ＶＢが、５００ｎｓｅｃ毎にＶＢ＞ＶＡとなるまで急速に増加させられており、その結果、｜ＶＡ−ＶＢ｜は常に５ｍＶ以下に保たれている。

このグリッチ補償動作について、たとえば時刻ｔ１で示す前記３．５００μｓｅｃからの補償動作に関して、時間を追って詳細に説明する。先ず３．５００μｓｅｃ（ｔ１）の時点において、ラッチパルス信号ＬＡＴが入力され、グリッチ補償動作の開始が指示されている。これによって、時刻ｔ１におけるコンパレータ３７の出力論理値ＣＯがラッチ回路３８に記憶される。時刻ｔ１において電位ＶＡは約４２３ｍＶ、電位ＶＢは４２０ｍＶとなっており、ＶＡ＞ＶＢが成り立つことから、ＣＯ（ｔ１）＝０となっている。またＣＯ（ｔ１）の値が０であることから、ラッチ回路３８は、ＰＧ出力を「０」、ＮＧ出力を「０」として、コンデンサＣ１の充電を開始する。

コンデンサＣ１の充電が行われている間は、電位ＶＢが増加し続け、３．５３４μｓｅｃの時点（ｔ２）で、電位ＶＡとＶＢとは等しくなっている。コンパレータ３７は有限の速度で動作し、零ではない入力オフセット電圧を持つので、時刻ｔ２の時点ではその出力値が変化せず、３．５４５μｓｅｃの時刻ｔ３に「０」から「１」へ出力論理値ＣＯを反転させている。ラッチ回路３８は、コンパレータ３７の出力論理値ＣＯがＣＯ（ｔ１）と異なる値へ変化したことを検出し、３．５４６μｓｅｃの時点（ｔ４）にＰＧ出力を「１」、ＮＧ出力を「０」として、コンデンサＣ１の充放電を停止させている。時刻ｔ４以降は、ラッチ回路３８は次のラッチパルスが入力されるまで充放電停止状態を保ち続け、この間、既述したように時間平均するとコンデンサＣ１からの放電電荷量が、充電電荷量を上回るため、電位ＶＢは緩慢に減少していく。このため３．７２７μｓｅｃの時点（ｔ５）で再びＶＡ＜ＶＢからＶＡ＞ＶＢへ状態が遷移し、コンパレータ３７の出力論理値ＣＯが「１」から「０」に反転している。

図３は、図２と同じシミュレーションで観測したチャージポンプ回路３１からの出力電流波形を、３．４４〜３．５５μｓｅｃの期間について示したものである。縦軸がチャージポンプの出力電流値を、横軸が時間を表す。出力電流値は正の値がソース電流に、負の値がシンク電流に対応する。５０ｎｓｅｃ周期で２０ｎｓｅｃのパルス幅を持つソース電流パルスと、同じ周期で１０ｎｓｅｃのパルス幅を持つシンク電流パルスとが出力され、シンク電流パルスはソース電流パルスに対して３０ｎｓｅｃ遅れて出力されている。ソース電流のパルスエッジにスパイク状グリッチが認められるが、緩慢なグリッチは殆ど生じておらず、４０μＡのソース電流パルスと−４０μＡのシンク電流パルスとが、ほぼ正確な大きさとパルス幅で出力されている。

以上のように本実施形態によるグリッチ補償回路３６を用いることで、ＤＳＣＰ回路の出力電流パルス中のグリッチを低減することができる。そして、このグリッチ補償回路３６の構成ブロックの一つであるコンパレータ３７は、一般的にオペアンプ回路中で用いられる位相補償用コンデンサを必要としないため、コンデンサを形成するためのダイ面積を省き、オペアンプ２２よりも小面積の回路として実装することができる。

更に従来のチャージポンプ回路２１の内で特に大きな出力電流を持つものについては、グリッチ補償用オペアンプ２２の出力段を強力なもの、即ち大きなダイ面積を占める回路として構成する必要がある。これに対してグリッチ補償回路３６中のコンパレータ３７は、出力のファンアウトが１以上であれば動作可能であるため、その出力バッファを高速且つ小面積なものとすることができる。

また、グリッチ補償回路３６にはコンパレータ３７の他にラッチ回路３８と充放電用スイッチングトランジスタＱ９，Ｑ１０とコンデンサＣ１とが含まれる。コンデンサＣ１は一般の外付け部品として構成されるが、ラッチ回路３８は仕様上許容される最小サイズのトランジスタを用いた小規模の高速論理回路として実装することが可能であり、このためコンパレータ３７に比べてその占有ダイ面積はごく小さなものとなる。また、通常、トランジスタＱ９，Ｑ１０を小さなダイ面積の素子としても、充分な大きさの充放電電流をコンデンサＣ１に与え、グリッチ補償回路３６を問題なく動作させることができる。

以上に述べた理由から、グリッチ補償回路３６全体が占めるダイ面積を、図８に示したオペアンプ２２を用いたグリッチ補償回路２１のそれよりも小さなものとし、従来よりも低コストで集積回路上に実装することができる。

一般的に、ＰＬＬ回路はロックした状態で利用され、この時チャージポンプ回路から出力される電荷量は時間平均した時にほぼ零となる。ＰＬＬから狭帯域変調信号を出力させている場合でも同様であり、チャージポンプ回路の出力電圧は緩慢にしか変化しない。ＰＬＬがロック状態にある時の、図８に示したオペアンプ２２を用いた従来のグリッチ補償回路の消費電力量を考えると、オペアンプ２２は常時ＯＮ状態となっており、またオペランプ２２はチャージポンプ回路２１からの電流出力に逐次応答し、常にある程度の電流がオペアンプ２２から出力されることになるため、オペアンプ２２の静止状態での消費電力以上の電力が単位時間当りに消費されていることになる。

一方、図１のチャージポンプ回路３１を用いたＰＬＬがロック状態にある時には、ループフィルタ４とコンデンサＣ１とに対して出力される電荷量が上述のように時間平均した時にほぼ零となるため、電位ＶＡとＶＢとはほぼ一定値に保たれるようになる。グリッチ補償回路３６は、ラッチパルス信号ＬＡＴで指定される時間間隔で電位ＶＢがＶＡと等しくなるように補正する動作を繰り返すが、ロック状態では理想的には補正動作を行う必要が殆ど無くなる。したがってロック状態にある時には、グリッチ補償回路３６の補償機能が損なわれない範囲で、補正動作を行う時間間隔を長くすることができる。ロック状態において単位時間当りのグリッチ補償回路３６の動作時間を短く、即ち停止時間を長くすることで、コンデンサＣ１に対する無駄な充放電を省き、グリッチ補償回路３６の単位時間当りの消費電力を低減することができる。特にラッチパルス信号ＬＡＴのパルス間隔を充分長くできる場合には、グリッチ補償回路３６が停止状態の時に、コンパレータ３７を待機状態として省エネルギー化を図ることができる。

以上に述べた理由から、本発明によるチャージポンプ回路３１を用いたＰＬＬでは、特にロック状態において単位時間当りの消費電力を、従来の図８に示したチャージポンプ回路２１を用いたＰＬＬに比べて、大幅に削減することができる。

ＰＬＬが非ロック状態にある時には電位ＶＡが時間により顕著に変動するため、コンデンサＣ１の充放電による電位ＶＢの補正の速度が充分速くない場合には、過渡的に、｜ＶＡ−ＶＢ｜が増大し、グリッチが生じることになる。ただし、ＰＬＬは通常ロック状態で使用されるため、時間が経過すると非ロック状態から定常状態、即ちロック状態への移行が起こり、電位ＶＢの補正速度が遅い場合でも、｜ＶＡ−ＶＢ｜は零に向かって収束していく。このため、仕様によっては、非ロック状態におけるグリッチの発生を特に抑制する必要は無く、電位ＶＢの補正速度を遅く設定しても問題とはならない。

一方、電位ＶＡの変動速度はチャージポンプ回路３１の出力電流値とループフィルタ４との特性に依存する。電位ＶＢの補正速度は、コンデンサＣ１の容量値Ｃｂと充放電用トランジスタＱ９，Ｑ１０のサイズとに依存し、電位ＶＢが希望する速度で電位ＶＡの変動を追従できるように、これらを適切な値に設定すればよい。

（実施の形態２）
図４は、本発明の第２の実施形態に係るＤＳＣＰであるチャージポンプ回路４１の回路図である。このチャージポンプ回路４１は、前述のチャージポンプ回路３１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本実施の形態のチャージポンプ回路４１におけるグリッチ補償回路４６では、コンデンサＣ１の充電用のＰＭＯＳトランジスタＱ９に対して同じＰＭＯＳトランジスタＱ１１が、放電用のＮＭＯＳトランジスタＱ１０に対して同じＮＭＯＳトランジスタＱ１２がそれぞれ並列に接続され、さらにそれらのＭＯＳトランジスタＱ１１，Ｑ１２のゲートにはスイッチＳ１，Ｓ２がそれぞれ接続されており、対応するＭＯＳトランジスタＱ９，Ｑ１０と同じ入力をゲートに与えるか、それぞれハイレベル及びローレベルの電源ライン３３，３４に接続して、ＯＦＦ状態にするかを選択できるようになっていることである。これらのスイッチＳ１，Ｓ２は、図４に示されていない外部制御回路によって切換え制御され、ＭＯＳトランジスタＱ９，Ｑ１１；Ｑ１０，Ｑ１２が同サイズのトランジスタであるとすると、グリッチ補償期間中の電位ＶＢのスルーレートを、トランジスタＱ９，Ｑ１０を充放電に用いて、ある値Ｓ_ＶＢとするか、トランジスタＱ９，Ｑ１０及びＱ１１，Ｑ１２の両方を用いて、２Ｓ_ＶＢとするかを選択することを可能とする。

ここで、出力電流値ＩＣを段階的に切り替えられるようになっているＤＳＣＰについて本発明を適用しグリッチ補償を行うことを考える。前述のように電位ＶＡの変動速度、及び誤差｜ＶＡ−ＶＢ｜は、チャージポンプ回路の出力電流値に比例して増大する。このため、ある定数に固定されたループフィルタ４及びコンデンサＣ１が用いられているＰＬＬでは、チャージポンプ回路の出力電流値の増加に合わせて、コンデンサＣ１に対する充放電の電流値も増加させ、電位ＶＢの補正速度を速めることが、特に非ロック状態においてチャージポンプ出力中のグリッチを抑制する必要がある場合に求められる。

そこでこの図４の構成のグリッチ補償回路４６を用いることで、例えばチャージポンプ回路４１の出力電流値がＩＣ或いは２ＩＣに変更できるようになっている場合に、それに合わせて電位ＶＢの補正速度をＳ_ＶＢ或いは２Ｓ_ＶＢに切替え、適切な速度でグリッチ補償を行うことができるようになる。なお、図４のチャージポンプ回路４１では、電位ＶＢのスルーレートを２段階に切替えられる回路例を示したが、３段階以上に切替え段数を拡張することも容易である。

（実施の形態３）
図５は、本発明の第３の実施形態に係るＤＳＣＰであるチャージポンプ回路５１の回路図である。このチャージポンプ回路５１は、前述のチャージポンプ回路３１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、本実施の形態のチャージポンプ回路５１におけるグリッチ補償回路５６は、所定の基準電位ＶＴＨを与える直流電源５２と、コンパレータ３７の非反転入力端に、節点ＰＢ或いは前記直流電源５２の＋端子を選択して接続するスイッチ５３と、前記コンパレータ３７の出力に接続される出力端子５４とを備えて構成されることである。

上述したように、特にＰＬＬがロック状態にある時には、前記外部制御回路がラッチ回路３８に印加するラッチパルス信号ＬＡＴの周期を長くしても、問題なくグリッチ補償動作を行うことができる。そこで本実施形態では、前記周期が長い場合、すなわちグリッチ補償回路５６が充放電を停止させているアイドル状態が長い場合には、この期間を利用して、コンパレータ３７を他の目的に転用できるようにしている。具体的には、図５の構成では、該チャージポンプ回路５１の出力電圧ＶＡと基準電圧ＶＴＨを比較する必要がある場合に、これをグリッチ補償回路５６のコンパレータ３７の転用により行っている。前記スイッチ５３の切換えは、前記外部制御回路からの制御信号により行われる。

グリッチ補償回路５６がアイドル期間に入った時点で、スイッチ５３を切換えて、コンパレータ３７の非反転入力端に基準電圧ＶＴＨが入力されるようにし、その後コンパレータの出力論理値ＣＯを、出力端子５４から適切な論理回路によって読取ることで、チャージポンプ回路５１の出力電圧ＶＡと基準電圧ＶＴＨとの比較を行うことができる。その後、次回のグリッチ補償動作が始まる前に、再びスイッチ５３を切換えて、コンパレータ３７の非反転入力端子に電位ＶＢが入力されるようにする。このような手順をラッチパルス信号ＬＡＴの周期で繰返すことで、グリッチ補償動作と、チャージポンプ回路５１の出力電圧レベルの判定とを、１個のコンパレータ３７を用いて行うことができる。なお図５に示した以外に、コンパレータ３７の反転入力端子にもスイッチを設けて入力信号を切換えられるようにしたり、３個以上の信号を切換えて入力できるようにするといった、様々な応用例が考えられる。

このように構成することで、ＰＬＬ回路が搭載されているチップ内において、他の目的のためにコンパレータを必要としているブロックがあれば、グリッチ補償回路５６で使用されているコンパレータ３７のアイドル期間を利用して、時分割で該コンパレータ３７に異なった入力信号を与え、その比較結果を適時参照することで、前記他の目的のためのコンパレータを削除し、ダイ面積を節約し、低コスト化を図ることができる。

なお上述した第１、第２、第３の実施形態では、コンパレータの入力端子にチャージポンプ出力端子３５の電位ＶＡと節点ＰＢの電位ＶＢとが与えられているが、ＰＬＬで用いられるループフィルタ４の形式によっては、ループフィルタ４内の適切な節点の電位ＶＬＰと、節点ＰＢの電位ＶＢとをコンパレータに入力するように構成してもよい。

１ＶＣＯ
２ＰＬＬＩＣ
３発振器
４ループフィルタ
５プリスケーラ
６，８分周器
７位相比較器
９，３１，４１，５１チャージポンプ回路
３２，５２直流電源
３３，３４電源ライン
３５出力端子
３６，４６，５６グリッチ補償回路
３７コンパレータ
３８ラッチ回路
３９入力端子
５３スイッチ
５４出力端子
Ｃ１コンデンサ
Ｑ１〜Ｑ１２ＭＯＳトランジスタ
Ｓ１，Ｓ２スイッチ

Claims

電流供給用の定電流源と、
電流吸入用の定電流源と、
第１及び第２のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、該第１及び第２のスイッチ素子の接続点が第１の出力端子となる主出力側電流路と、
第３及び第４のスイッチ素子が直列に前記２つの定電流源の間に設けられて成り、該第３及び第４のスイッチ素子の接続点が第２の出力端子となる副出力側電流路と、
グリッチ補償回路とを備え、
前記グリッチ補償回路は、
前記第１の出力端子の電位、又は前記第１の出力端子に接続されたループフィルタ中の指定された節点の電位と、前記第２の出力端子の電位とを比較するコンパレータと、
外部から任意に指定される第１の時点における前記コンパレータの出力を第１の出力値として記憶し、前記第１の出力値に従って、充電又は放電の命令を出力し、前記第１の時点以降における前記コンパレータの出力と前記第１の出力値とを逐次比較し、それらが同一の値ではなくなった第２の時点で、充放電の停止命令を発行するラッチ回路と、
前記第２の出力端子と接地点との間に接続されるコンデンサと、
前記ラッチ回路の出力に応答して、前記コンデンサを充放電させる充放電器とを含むことを特徴とするチャージポンプ回路。
前記グリッチ補償回路において、
前記充放電器は、指定された正電圧を与える電源ラインと前記第２の出力端子との間に相互に並列に接続される複数の充電用スイッチと、接地ラインと前記第２の出力端子との間に相互に並列に接続される複数の放電用スイッチとを備え、
前記充放電器が、前記複数の充電用スイッチおよび放電用スイッチの内、少なくとも一部を、前記ラッチ回路から出力される充放電命令に従って制御するのか、又は開放状態とするのかを選択する回路を備えることを特徴とする請求項１記載のチャージポンプ回路。
前記グリッチ補償回路は、
前記コンパレータの入力端子の一方又は両方に対して、それぞれ指定された別の入力信号を与えるか、又は前記請求項１に記載の電位を与えるかを選択するための回路と、前記コンパレータの出力を取り出す出力端子とをさらに備え、前記コンデンサの充放電が停止されている前記第２の時点以降の期間中に、前記コンパレータを他の目的に利用できるようにしたことを特徴とする請求項１又は２記載のチャージポンプ回路。
前記請求項１〜３のいずれか１項に記載のチャージポンプ回路を用いることを特徴とするＰＬＬ回路。