JP3664059B2 - 電気光学装置の駆動方法、駆動回路及び電気光学装置並びに電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、階調表示が可能な電気光学装置、その駆動回路および駆動方法ならびに電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や壁掛けテレビなどに広く用いられている。
【０００３】
ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、前記スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、前記画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、前記スイッチング素子をオフ状態としても、前記液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することになる。このため、階調表示することが可能となるのである。
【０００４】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。さらに、これらのＤ／Ａ変換回路、オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。
【０００６】
さらに、上述した従来の電気光学装置にあっては、一定の時間間隔毎にすべての画素に対して上記画像信号を与える必要がある。すなわち、一定時間間隔毎に、走査線駆動回路によってすべての走査線を順次選択するとともに、これらの各選択期間のすべてにおいて、階調に応じた電圧の画像信号をすべてのデータ線に対して供給する必要があったのである。このため、消費電力が大きくなってしまうという問題も生じていた。また、かかる問題は、高精細化を図るべく、画像信号の供給対象となる画素の個数を増やした場合に特に顕著に現れる。一方、従来より、消費電力を低減するための様々な技術が提供されてはいるものの、一定時間間隔毎にすべての画素に対して画像信号を与えなければならないという点に変わりはなく、低消費電力化には限界があるのが現状であった。
【０００７】
本発明は、上述した事情に鑑みてなされたものであり、高品質・高精細な階調表示が可能で、かつ、少ない消費電力で駆動可能な電気光学装置およびその駆動方法ならびにこの電気光学装置を用いた電子機器を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本件第１の発明は、ｋ（ｋは自然数）ビットのメモリと対向電極に対向する画素電極とを各々が有する複数の画素を備え、ｋビットの階調データに応じた階調表示を行なう電気光学装置の駆動方法であって、所定の周期にてレベルの反転を繰り返す交流化駆動信号を前記対向電極に印加する一方、前記画素のメモリに階調データを書き込み、前記メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成し、前記交流化駆動信号および当該交流化駆動信号のレベルを反転したレベルを有する反転駆動信号を、前記パルス信号のレベルに応じて選択して前記画素電極に印加することを特徴としている。
【０００９】
この第１の発明によれば、階調データに応じた時間密度で画素がオン状態またはオフ状態とされ、この結果、実効値制御による階調表示が行われることとなる。つまり、各画素をオン状態またはオフ状態にすることのみにより階調表示を実現することができるから、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられる結果、高品質かつ高精細な階調表示が可能となる。
【００１０】
さらに、第１の発明によれば、各画素がメモリを備え、前記メモリに記憶された階調データに応じた時間密度で各画素をオン状態またはオフ状態とするようになっているため、一定時間間隔毎（例えば１フィールド毎）にすべての画素に対して階調データを与える必要がない。すなわち、階調データの内容に変更がある画素に対してのみ階調データの書き込みを行うことにより階調表示を実現することができる。従って、一定時間間隔毎にすべての画素に対して階調データを与えるようにした電気光学装置と比較して、消費電力を著しく低く抑えることができるという利点がある。
【００１１】
なお、本発明において、１フィールドとは、従来において、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する期間という意味合いで用いている。従って、ノンインターレース方式などにおける１フレームも、本発明にいう１フィールドに相当する点に留意されたい。
【００１２】
ここで、上記第１の発明においては、前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されるようにしてもよい。さらに、前記階調データに応じて、前記階調信号の対応するビットの階調信号を選択し、選択された各階調信号の選択期間を合成することにより前記パルス信号を生成し、前記パルス信号に応じて、画素をオン状態にする電圧または画素をオフ状態にする電圧のいずれかを前記画素電極に印加する構成としてもよい。こうすることにより、２⁰，２¹，２²，・・・２^k-1の時間密度を有するパルス信号はもちろんのこと、階調データに応じて各階調信号の選択期間を合成することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００１３】
また、上記第１の発明においては、前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されるようにしてもよい。さらに、前記ｋビットの階調データと前記階調信号のｋビットのカウンタ値とを比較し、比較結果に応じて前記パルス信号を生成し、前記パルス信号に応じて、画素をオン状態にする電圧または画素をオフ状態にする電圧のいずれかを前記画素電極に印加する構成としてもよい。こうすることにより、ｋビットのカウンタ値各々の時間密度を、電気光学材料の階調特性に合わせて任意に設定し、階調データとこのカウンタ値を比較することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００１４】
なお、上記第１の発明においては、前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなるようにしてもよい。こうすることにより、例えば、印加される実効電圧がある一定値を超えることにより透過率が低下する特性を有する電気光学材料を用いた場合であっても、上記所定の値をとる期間の時間密度を適当に選定することにより、所望の透過率を確実に得ることができるという利点がある。
【００１５】
ここで、上記第１の発明においては、前記パルス信号に応じて画素をオフ状態にする場合、前記交流化駆動信号を選択して前記画素電極に印加する一方、画素をオン状態にする場合、前記反転駆動信号を選択して前記画素電極に印加することが望ましい。こうすることにより、画素に印加される電圧の極性を所定周期で反転させることができる。すなわち、電気光学材料に対して直流成分が印加されるのを防ぐことができるから、電気光学材料の劣化を防止することができるという利点がある。
【００１７】
さらに、かかる交流化駆動を行う場合、前記所定周期は、各フィールドの周期とは異なるようにしてもよい。こうすれば、画素に印加される電圧の極性の反転周期を、フリッカの発生が最も抑えられる周期に任意に設定することができる。
【００１８】
さらに、上記第１の発明においては、前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ前記階調データを書き込むことが望ましい。こうすれば、階調データに変更がない画素に対しては何ら階調データの書込処理を行う必要がないので、一定時間間隔毎にすべての画素に対して階調データを与える構成を採る従来の電気光学装置と比較して、駆動に要する電力を大幅に低減することができる。
【００１９】
また、上記課題を解決するため、本件第２の発明は、各々がｋ（ｋは自然数）本の列選択線を含む複数の列選択線群と、複数の行選択線と、前記列選択線群と前記行選択線との各交差に対応して設けられるとともにｋビットのメモリおよび画素電極を各々が有する複数の画素と、前記各画素の画素電極に対向する対向電極とを備え、前記各画素は、メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成し、当該パルス信号のレベルに応じて前記画素電極にオン状態またはオフ状態の電圧を印加する電気光学装置の駆動回路であって、前記階調データの書き込み対象となる画素に対応する行選択線に対して選択信号を供給する行選択線駆動回路と、前記行選択線に選択信号が供給されている間に、前記階調データの書き込み対象となる画素に対応した列選択線群を構成する各列選択線に対して、前記階調データの各ビットに対応する信号を供給する列選択線駆動回路と、前記交流化駆動信号を生成して前記対向電極および前記各画素に出力する電圧生成回路とを具備し、所定の周期にてレベルの反転を繰り返す交流化駆動信号が前記対向電極に印加され、前記交流化信号および当該交流化信号のレベルを反転したレベルを有する反転駆動信号が前記パルス信号のレベルに応じて選択されて前記画素電極に印加されることを特徴としている。
【００２０】
かかる構成によれば、階調データをデジタルデータとして扱うことによって階調表示が実現されるようになっているので、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられる結果、駆動対象となる電気光学装置に高品質かつ高精細な階調表示を行わせることが可能となる。
【００２１】
なお、上記駆動回路に、前記階調信号を生成する階調信号生成回路を有するようにしてもよい。こうすることにより、周辺回路の簡素化並びに低コスト化が実現できる。
【００２２】
ここで、上記第２の発明においては、前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されるようにしてもよい。こうすることにより、２⁰，２¹，２²，・・・２^k-1の時間密度を有するパルス信号はもちろんのこと、階調データに応じて各階調信号の選択期間を合成することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００２３】
また、上記第２の発明においては、前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されるようにしてもよい。こうすることにより、ｋビットのカウンタ値各々の時間密度を、電気光学材料の階調特性に合わせて任意に設定し、階調データとこのカウンタ値を比較することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００２４】
なお、上記第２の発明においては、前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなるようにしてもよい。こうすることにより、例えば、印加される実効電圧がある一定値を超えることにより透過率が低下する特性を有する電気光学材料を用いた場合であっても、上記所定の値をとる期間の時間密度を適当に選定することにより、所望の透過率を確実に得ることができるという利点がある。
【００２５】
さらに、上記第２の発明においては、前記行選択線駆動回路や列選択線駆動回路は、前記画素が形成される所定の基板に形成されるようにしてもよい。こうすることにより、周辺回路の簡素化並びに低コスト化が実現できる。
【００２６】
ここで、上記第２の発明においては、前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ階調データを書き込む書込回路を設けることが望ましい。こうすれば、例えば一定時間間隔毎にすべての画素に対して階調データを与える必要がなくなるので、一定時間間隔毎にすべての画素に対して階調データを与えていた従来の電気光学装置の駆動回路と比較して、駆動に要する電力を大幅に低減することができるという利点がある。
【００２７】
さらに、上記第２の発明においては、前記画素のメモリに記憶された階調データを読み出す読出回路を設けた構成とすることも望ましい。こうすれば、階調データ等の供給元であるコントローラ（上位装置）に、各画素に与えられた階調データを記憶するためのメモリを設ける必要がなくなる。
【００２８】
また、上記課題を解決するため、本件第３の発明は、複数の画素を備え、ｋビットの階調データに応じた階調表示を行なう電気光学装置であって、各々がｋ本の列選択線を含む複数の列選択線群と、複数の行選択線と、所定の周期にてレベルの反転を繰り返す交流化駆動信号が印加される対向電極と、前記列選択線群と前記行選択線との各交差に対応して設けられ、前記対向電極に対向する画素電極と、前記ｋビットの階調データを記憶するメモリと、前記メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成するパルス幅制御回路と、前記交流化駆動信号および当該交流化駆動信号のレベルを反転したレベルを有する反転駆動信号を前記パルス信号のレベルに応じて選択して前記画素電極に印加するスイッチング回路とを有する複数の画素と、前記階調データの書き込み対象となる画素に対応する行選択線に対して選択信号を供給する行選択線駆動回路と、前記行選択線に選択信号が供給されている間に、前記階調データの書き込み対象となる画素に対応した列選択線群を構成する各列選択線に対して、前記階調データの各ビットに対応する信号を供給する列選択線駆動回路とを具備することを特徴としている。
【００２９】
この第３の発明によれば、階調データに応じた時間密度で画素がオン状態またはオフ状態とされ、この結果、実効値制御による階調表示が行われることとなる。つまり、各画素をオン状態またはオフ状態にすることのみにより階調表示を実現することができるから、素子特性や配線抵抗などの不均一性に起因する表示ムラが抑えられる結果、高品質かつ高精細な階調表示が可能となる。
【００３０】
さらに、第３の発明によれば、各画素がメモリを備え、前記メモリに記憶された階調データに応じた時間密度で各画素をオン状態またはオフ状態とするようになっているため、一定時間間隔毎（例えば１フィールド毎）にすべての画素に対して階調データを与える必要がない。すなわち、階調データの内容に変更がある画素に対してのみ階調データの書き込みを行うことにより階調表示を実現することができる。従って、一定時間間隔毎にすべての画素に対して階調データを与えるようにした電気光学装置と比較して、消費電力を著しく低く抑えることができるという利点がある。
【００３１】
かかる効果は、前記メモリが、前記選択信号によって導通状態となるスイッチング素子と、前記スイッチング素子が導通状態となると、対応する列選択線に供給される前記階調データを書き込み、前記スイッチング素子が非導通状態となると、書き込まれた階調データを保持する互いに一方のインバータの出力が他方のインバータの入力となっている２つのインバータとを具備するいわゆるスタティックメモリを用いることにより、特に顕著となる。
【００３２】
さらに、上記電気光学装置に、前記階調信号を生成する階調信号生成回路を有するようにしてもよい。こうすることにより、周辺回路の簡素化並びに低コスト化が実現できる。
【００３３】
ここで、上記第３の発明において、前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されるようにしてもよい。さらに、前記パルス幅制御回路は、前記階調データに応じて、前記階調信号の対応するビットの階調信号を選択し、選択された各階調信号の選択期間を合成することにより前記パルス信号を生成する構成としてもよい。こうすることにより、２⁰，２¹，２²，・・・２^k-1の時間密度を有するパルス信号はもちろんのこと、階調データに応じて各階調信号の選択期間を合成することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００３４】
また、上記第３の発明において、前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されるようにしてもよい。さらに、前記パルス幅制御回路は、前記ｋビットの階調データと前記階調信号のｋビットのカウンタ値とを比較し、比較結果に応じて前記パルス信号を生成する構成としてもよい。こうすることにより、ｋビットのカウンタ値各々の時間密度を、電気光学材料の階調特性に合わせて任意に設定し、階調データとこのカウンタ値を比較することにより、ｋビットの任意の時間密度を有するパルス信号を生成することができ、このパルス信号の時間密度に応じて画素がオン状態またはオフ状態とされ、実効値制御による階調表示が実現されるようになる。
【００３５】
なお、上記第３の発明においては、前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなるようにしてもよい。こうすることにより、例えば、印加される実効電圧がある一定値を超えることにより透過率が低下する特性を有する電気光学材料を用いた場合であっても、上記所定の値をとる期間の時間密度を適当に選定することにより、所望の透過率を確実に得ることができるという利点がある。
【００３６】
さらに、上記第３の発明においては、前記行選択線駆動回路や列選択線駆動回路は、前記画素が形成される所定の基板に形成されるようにしてもよい。こうすることにより、周辺回路の簡素化並びに低コスト化が実現できる。
【００３７】
ここで、上記第３の発明においては、前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ階調データを書き込む書込回路を設けることが望ましい。こうすれば、例えば一定時間間隔毎にすべての画素に対して階調データを与える必要がなくなるので、一定時間間隔毎にすべての画素に対して階調データを与えていた従来の電気光学装置と比較して、駆動に要する電力を大幅に低減することができるという利点がある。
【００３８】
さらに、上記第３の発明においては、前記画素のメモリに記憶された階調データを読み出す読出回路を設けた構成とすることも望ましい。こうすれば、階調データ等の供給元であるコントローラ（上位装置）に、各画素に与えられた階調データを記憶するためのメモリを設ける必要がなくなる。
【００３９】
ここで、前記メモリおよび画素駆動回路はスイッチング素子を有し、前記メモリおよび画素駆動回路のうちの少なくとも一方が有する前記スイッチング素子は絶縁基板上に形成された薄膜トランジスタからなる構成としてもよい。絶縁基板に石英ガラス等を用いれば、透過型の電気光学装置を得ることができる。
【００４０】
また、前記メモリおよび画素駆動回路はスイッチング素子を有し、前記メモリおよび画素駆動回路のうちの少なくとも一方が有する前記スイッチング素子は半導体基板上に形成されるようにしてもよい。半導体基板の電子移動度は高いので、半導体基板に形成されるメモリや、画素駆動回路のスイッチング素子などについて、高速応答性とともに小サイズ化を図ることが可能となる。
【００４１】
また、上記画素電極に反射性を持たせるようにして、いわゆる反射型表示を行うようにすれば、電気光学装置に光源を設ける必要がなくなるので、消費電力をより低減することができるという利点がある。さらに、こうした場合には、前記メモリおよび画素駆動回路のうちの少なくとも一方を、前記画素電極に対して観察側とは反対側に設けることが望ましい。こうすることにより、各画素電極間にメモリまたは画素駆動回路を設ける必要がないから、各画素電極間において光が遮られることがない。この結果、各画素の開口率を向上させることができるという利点がある。
【００４２】
また、上記課題を解決するため、本件第４の発明に係る電子機器にあっては、上記電気光学装置自体を単体で製造または販売するほか、上記電気光学装置を表示装置として備えた電子機器として製造または販売するという態様によっても実施することができる。かかる電子機器によれば、上述したのと同様の理由により、低消費電力による駆動が可能であり、また、高品質かつ高精細な階調表示が可能となる。
【００４３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。
【００４４】
Ａ：本発明に係る電気光学装置の動作原理
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。
【００４５】
一般に、電気光学装置として液晶を用いた液晶装置において、液晶に印加される実効電圧値と相対透過率（反射型液晶装置の場合には反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図４に示すような関係にある。なお、相対透過（反射）率とは、透過（または反射）光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図４に示すように、液晶の透過率は、液晶層に対する印加電圧が閾値ＶＴＨ１より小さい場合には０％であるが、印加電圧が閾値ＶＴＨ１以上であり、かつ、飽和電圧ＶＴＨ２以下である場合には、印加電圧に対して非線形に増加する。そして、印加電圧が飽和電圧ＶＴＨ２以上である場合、液晶の透過率は印加電圧によらず一定値を維持する。
【００４６】
さて、液晶の透過率を０％と１００％との間の中間的な透過率にするためには、図４に示す電圧／透過率特性において電圧ＶＴＨ１と電圧ＶＴＨ２との間にある前記透過率に対応した実効電圧を液晶層に印加する必要がある。
【００４７】
従来の技術の下では、このような中間階調を得るための電圧がＤ／Ａ変換回路やオペアンプなどのアナログ回路によって生成され、画素電極に印加されていた。しかし、このような駆動方法によって画素電極に印加される電圧は、アナログ回路の特性や各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００４８】
そこで、本実施形態に係る電気光学装置では、次のような方法により画素の駆動を行う。
【００４９】
まず、１フィールド（１ｆ）を複数のサブフィールドに分割し、各サブフィールド単位で液晶層に対する電圧印加を行う。そして、各サブフィールドでは、液晶層に対して電圧ＶＨまたはＶＬ（＝０Ｖ）のいずれかのみを印加する。ここで、電圧ＶＨは、１フィールドにわたって液晶層に対して前記電圧ＶＨが印加されることにより、前記１フィールドにおいて液晶層に与えられる実効電圧値が図４に示す電圧Ｖ７以上となるように選定されている。
【００５０】
さらに、１フィールド内において電圧ＶＨが印加される時間と電圧ＶＬ（＝０Ｖ）が印加される時間との比率が階調データに応じた比率となるように、電圧ＶＨの印加を行うサブフィールドおよび電圧ＶＬの印加を行うサブフィールドを階調データに応じて決定する。このようにすることで、階調データに応じた実効電圧が液晶層に印加され、透過率０％と透過率１００％の間の中間的な階調での表示が可能となるのである。なお、各サブフィールドの具体的な時間長については後述する。
【００５１】
また、以下に示す各実施形態においては、３ビットの階調データＤ０，Ｄ１，Ｄ２に従って８階調での表示を行う場合を例に説明を進めるが、本発明を適用できるのはかかる場合に限られるものではないことはいうまでもない。
【００５２】
Ｂ：第１実施形態
Ｂ−１：第１実施形態の構成
図１は、本実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、素子基板と対向基板とが、互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟持される構成となっている。また、この電気光学装置では、素子基板として半導体基板が用いられており、この素子基板に形成されたＭＯＳ型トランジスタによって、各画素における表示を制御する画素回路及び画素回路を制御する周辺駆動回路などが形成されている。図１には、この素子基板に形成された回路の構成が示されている。
【００５３】
図１に示すように、素子基板上における表示領域１０ａには、複数本の行選択線１１がＸ（行）方向に沿って延在して形成され、複数本の列選択線１２がＹ（列）方向に沿って延在して形成されている。そして、画素１３は、行選択線１１と列選択線１２との各交差に対応して設けられて、マトリクス状に配列している。本実施形態では、説明の便宜上、行選択線１１の総本数をｍ本とし、列選択線１２の総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。なお、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されるように図示したが、実際には図１の列選択線１２は複数本の列選択線からなる（詳細は後述する）。
【００５４】
また、この電気光学装置は、動作制御回路２０、Ｙアドレスバッファ２１０、Ｙアドレスデコーダ２１１、Ｘアドレスバッファ２２０、Ｘアドレスデコーダ２２１、サンプル・ホールド回路２２２、階調信号生成回路２３、入力回路２４０および出力回路２４１を具備している。
【００５５】
動作制御回路２０は、図示しない上位装置から供給されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥに基づいて、動作モードに対応した内部制御信号を生成する。
【００５６】
動作制御回路２０の具体的な構成は図１に示す通りである。かかる構成の下、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＬレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに入力回路２４０に対してＨレベルのイネーブル信号が供給される。そしてこの結果、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２を各画素１３に対して書き込む書込モードに移行する。ここで、書込モード移行時に動作する回路全体が、特許請求の範囲における「書込回路」に相当するものとなる。
【００５７】
一方、チップイネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥがＬレベルとなり、ライトイネーブル信号／ＷＥがＨレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに出力回路２４１に対してＨレベルのイネーブル信号が供給される。そしてこの結果、各画素１３に書き込まれたデータを読み出し、読み出したデータを入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して外部に出力する読出モードに移行する。ここで、読出モード移行時に動作する回路全体が、特許請求の範囲における「読出回路」に相当するものとなる。
【００５８】
入力回路２４０および出力回路２４１は、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に接続されている。入力回路２４０は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して入力される階調データＤ０〜Ｄ２をサンプル・ホールド回路２２２に出力する。これらの各階調データＤ０〜Ｄ２は、ＨレベルまたはＬレベルのデジタルデータである。また、出力回路２４１は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、サンプル・ホールド回路２２２によって画素１３から読み出された階調データＤ０〜Ｄ２を入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に出力する。
【００５９】
Ｙアドレスバッファ２１０には、図示しない上位装置からＹアドレス信号Ａｙ０〜Ａｙｉが供給される。このＹアドレスバッファ２１０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＹアドレス信号Ａｙ０〜ＡｙｉをＹアドレスデコーダ２１１に出力する。
【００６０】
Ｙアドレスデコーダ２１１は、入力端子がＹアドレスバッファ２１０の各出力端子に接続されており、出力端子が各行選択線１１の一端（図１においては左側の一端）に接続されている。このＹアドレスデコーダ２１１は、Ｙアドレスバッファ２１０から出力されるＹアドレス信号Ａｙ０〜Ａｙｉをデコードし、接続された複数の行選択線１１のうちの１本の行選択線１１に対して択一的にＨレベルのＹ選択信号を出力する。これにより、Ｙアドレス信号Ａｙ０〜Ａｙｉに応じた行選択線１１が択一的に選択されることとなる。
【００６１】
一方、Ｘアドレスバッファ２２０には、図示しない上位装置からＸアドレス信号Ａｘ０〜Ａｘｊが供給される。このＸアドレスバッファ２２０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＸアドレス信号Ａｘ０〜ＡｘｊをＸアドレスデコーダ２２１に出力する。Ｘアドレスデコーダ２２１は、入力端子がＸアドレスバッファ２２０の各出力端子に接続されており、出力端子がサンプル・ホールド回路２２２の各入力端子に接続されている。このＸアドレスデコーダ２２１は、Ｘアドレスバッファ２２０から出力されるＸアドレス信号Ａｘ０〜ＡｘｊをデコードしてＸ選択信号を生成する。このＸ選択信号は、複数の列選択線１２のうち、Ｘアドレス信号Ａｘ０〜Ａｘｊに応じた列選択線１２を択一的に選択するための信号である。
【００６２】
サンプル・ホールド回路２２２は、Ｘアドレスデコーダ２２１によって出力されたＸ選択信号によって特定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０，Ｄ１およびＤ２を出力する。
【００６３】
このような構成により、書込モードにおいては、上記Ｙアドレスデコーダ２１１によって生成されたＹ選択信号が出力される行選択線１１と、Ｘアドレスデコーダ２２１によって生成されたＸ選択信号によって特定される列選択線１２との交差に対応した画素１３に対して、入力回路２４０から出力された階調データＤ０，Ｄ１およびＤ２が与えられることとなる。
【００６４】
本実施形態においては、この階調データＤ０〜Ｄ２と階調信号Ｐ０〜Ｐ２とに応じた時間密度で、画素１３をオン状態とする電圧または画素１３をオフ状態とする電圧を、前記画素１３に印加するようになっている（詳細は後述）。階調信号生成回路２３は、この階調信号Ｐ０，Ｐ１およびＰ２を生成して出力するための回路である。各階調信号Ｐ０，Ｐ１およびＰ２は、１フィールド毎に所定の時間長だけＨレベルとなる。詳述すると、以下の通りである。
【００６５】
本実施形態においては、１フィールド（１ｆ）を３つのサブフィールドＳｆ１〜Ｓｆ３に分割し、各サブフィールド単位で画素１３をオン状態またはオフ状態とすることにより８階調による表示を行う。ここで、各サブフィールドの具体的な時間長について説明する（図６（ａ）参照）。
【００６６】
まず、サブフィールドＳｆ１は、１フィールド（１ｆ）内のサブフィールドＳｆ１において液晶層に電圧ＶＨを印加することにより、前記１フィールド（１ｆ）において液晶層に与えられる実効電圧値が、２²（＝４）の階調に相当する透過率５７．１％に対応した、電圧Ｖ４（図４参照）となる時間長に設定されている。具体的には、実効電圧値は、電圧瞬時値の２乗を１周期（１フィールド（１ｆ））にわたって平均化した平方根で求められるから、サブフィールドＳｆ１は、１フィールド（１ｆ）に対して（Ｖ４／ＶＨ）²となる時間長に設定されている。
【００６７】
また、サブフィールドＳｆ２は、１フィールド（１ｆ）内のサブフィールドＳｆ２において液晶層に電圧ＶＨを印加することにより、前記１フィールド（１ｆ）において液晶層に与えられる実効電圧値が、２⁰（＝１）の階調に相当する透過率１４．３％に対応した、電圧Ｖ１（図４参照）となる時間長に設定されている。同様に、サブフィールドＳｆ３は、１フィールド（１ｆ）内のサブフィールドＳｆ３において液晶層に電圧ＶＨを印加することにより、前記１フィールド（１ｆ）において液晶層に与えられる実効電圧値が、２¹（＝２）の階調に相当する透過率２８．６％に対応した、電圧Ｖ２となる時間長に設定されている。
【００６８】
以上が各サブフィールドの具体的な時間長である。このように、本実施形態においては、各サブフィールドの時間長が、２⁰，２¹または２²の階調表示を行うための実効電圧を、画素の液晶層に与え得るだけの時間長に設定されている。
【００６９】
ここで、本実施形態においては、３ビットの階調データに従って８階調での表示を行う場合を例に説明を進めたが、本発明を適用できるのはかかる場合に限られるものではなく、例えばｋ（ｋ＝１，２，３，・・・の自然数）ビットの階調データに従って２^k階調での表示を行う場合には、ｋ個のサブフィールドを設け、各サブフィールドの時間長が、２⁰，２¹，２²，・・・２^k-1の階調表示を行うための実効電圧を、画素の液晶層に与え得るだけの時間長に設定されればよいことはいうまでもない。
【００７０】
さて、階調信号生成回路２３によって生成される階調信号Ｐ０〜Ｐ２の各々は、１フィールド（１ｆ）を分割した上記複数のサブフィールドのうちのいずれかにおいてＨレベルとなる。具体的には、図６（ａ）に示すように、階調信号Ｐ０は、サブフィールドＳｆ２においてのみＨレベルとなる信号である。階調信号Ｐ１は、サブフィールドＳｆ３においてのみＨレベルとなる信号である。階調信号Ｐ２は、サブフィールドＳｆ１においてのみＨレベルとなる信号である。
【００７１】
次に、図２は、本実施形態に係る電気光学装置の画素１３の具体的な構成を示す回路図である。同図に示すように、画素１３の画素回路は、メモリセル１３０ａ、１３０ｂおよび１３０ｃ、階調制御回路１３８、インバータ１３３、トランスミッションゲート１３４ａおよび１３４ｂ、画素電極１３５、対向電極１３６ならびに液晶１３７により構成されている。なお、以下では、メモリセル１３０ａ、１３０ｂおよび１３０ｃのうちのいずれかを特定する必要がない場合には、単にメモリセル１３０と記す。また、他の各部の符号についても同様とする。
【００７２】
ここで、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されているように図示したが、より詳細には、図２に示すように、各列選択線１２は、列選択線１２０、１２１および１２２からなる。そして、これらの各列選択線１２０、１２１および１２２に対して各階調データＤ０，Ｄ１およびＤ２がそれぞれ供給されるようになっている。
【００７３】
図２に示すように、メモリセル１３０は、階調データのビット数に応じた数（本実施形態においては３個）だけ設けられている。そして、メモリセル１３０ａには列選択線１２０が接続されて階調データＤ０が供給され、メモリセル１３０ｂには列選択線１２１が接続されて階調データＤ１が供給され、メモリセル１３０ｃには列選択線１２２が接続されて階調データＤ２が供給されるようになっている。一方、各メモリセル１３０ａ、１３０ｂおよび１３０ｃは、Ｙ選択信号が供給される行選択線１１にも接続されている。
【００７４】
図３は、各メモリセル１３０の具体的な構成を例示する図である。同図に示すように、このメモリセル１３０は、インバータ１３０１および１３０２、ならびにトランジスタ１３０３および１３０４からなるスタティックメモリ（ＳＲＡＭ）構成となっている。
【００７５】
図３に示すように、インバータ１３０１および１３０２は、一方の出力端が他方の入力端に接続されたフリップフロップ構成であり、１ビットのメモリを構成している。一方、トランジスタ１３０３および１３０４はこの１ビットのメモリに対して書き込みまたは読み出しを行うときにオン状態とされるＮチャネルトランジスタである。各トランジスタ１３０３および１３０４のドレインは、インバータ１３０２および１３０１の各入力端子に接続され、各々のゲートは、Ｙ選択信号が供給される行選択線１１に接続されている。
【００７６】
ところで、図２においては、図面が煩雑になるのを防ぐため、１個のメモリセル１３０に対して１本の列選択線１２０、１２１または１２２が接続されるように図示したが、実際には、図３に示すように、各列選択線１２０、１２１および１２２は２本の配線１２ａおよび１２ｂからなる。すなわち、１個のメモリセル１３０に対して２本の列選択線１２ａおよび１２ｂが配線されているのである。そして、列選択線１２ａにはトランジスタ１３０３のソースが接続され、列選択線１２ｂにはトランジスタ１３０４のソースが接続されている。ここで、列選択線１２ａには階調データＤ０，Ｄ１およびＤ２のいずれか（図３においては「Ｄ」と表記されている）が供給され、列選択線１２ｂには、列選択線１２ａに供給される階調データをレベル反転したデータ（図３においては「／Ｄ」と表記されている）が供給されるようになっている。
【００７７】
各メモリセル１３０はこのような構成であり、行選択線１１にＨレベルのＹ選択信号が出力されることによりトランジスタ１３０３および１３０４がオン状態となる。この状態で、各階調データおよびそのレベルを反転したデータが列選択線１２ａおよび１２ｂに供給されると、前記階調データはインバータ１３０１および１３０２により構成されるメモリに記憶されることとなる。記憶されたデータは、Ｙ選択信号がＬレベルとなり、トランジスタ１３０３および１３０４がオフ状態となっても保持される。なお、以下では、インバータ１３０１の出力をＱ出力とし、インバータ１３０２の出力を／Ｑ出力として説明を進める。
【００７８】
再び図２において、各画素１３における各メモリセル１３０のＱ出力と、階調信号生成回路２３から出力された階調信号Ｐ０，Ｐ１，Ｐ２とは階調制御回路１３８に入力される。階調制御回路１３８は、これらの入力信号に対して演算処理を行うことにより、１フィールド（１ｆ）内で、各メモリセルに書き込まれた階調データＤ０〜Ｄ２に応じた時間密度を有するパルス信号ＰＷを生成して出力する。具体的には、階調制御回路１３８は、各メモリセル１３０に対応した数のＡＮＤゲート１３１ａ、１３１ｂおよび１３１ｃを備えている。これらの各ＡＮＤゲートの２つの入力端のうちの一方の入力端には、上記メモリセル１３０のＱ出力が入力されるようになっている。また、各ＡＮＤゲート１３１の他方の入力端は、階調信号生成回路２３によって生成された階調信号Ｐ０，Ｐ１，Ｐ２が供給される配線に接続され、双方の入力信号の論理積が演算されるようになっている。各ＡＮＤゲート１３１ａ〜１３１ｃの出力信号はＯＲゲート１３２に入力され、入力信号の論理和が演算されるようになっている。詳細は後述するが、かかる構成により、階調制御回路１３８からは、階調データＤ０〜Ｄ２に応じた時間密度を有するパルス信号ＰＷが出力されることとなる。なお、本明細書において、時間密度とは、１フィールドの時間長に対する、画素をオン状態（またはオフ状態）とする時間長の割合（密度）をいう。
【００７９】
一方、トランスミッションゲート１３４ａおよび１３４ｂの出力端は、画素電極１３５に接続されている。そして、この画素電極１３５と対向電極１３６との間に液晶１３７が挟まれて液晶層が形成されている。ここで、対向電極１３６は、素子基板に形成された画素電極１３５と対向するように対向基板に一面に形成される透明電極である。この対向電極１３６には、図示しない電圧生成回路から交流化駆動信号ＦＲが供給される。この交流化駆動信号ＦＲは、ＶＨからＶＬへ、ＶＬからＶＨへ、という具合に、１フィールド（１ｆ）毎にレベル反転を繰り返す信号である（図７参照）。なお、説明の便宜上、この交流化駆動信号ＦＲのレベルに関しては、ＶＨを単にＨレベルと呼び、ＶＬを単にＬレベルと呼ぶ場合がある。
【００８０】
さて、上記階調制御回路１３８から出力されたパルス信号ＰＷは、トランスミッションゲート１３４ａのＰチャネルトランジスタとトランスミッションゲート１３４ｂのＮチャネルトランジスタのゲートに供給される。さらに、パルス信号ＰＷは、インバータ１３３によってレベル反転された後、トランスミッションゲート１３４ａのＮチャネルトランジスタとトランスミッションゲート１３４ｂのＰチャネルトランジスタのゲートに供給される。各トランスミッションゲート１３４ａおよび１３４ｂは、ＰチャネルトランジスタにＬレベルのゲート信号が与えられ、ＮチャネルトランジスタにＨレベルのゲート信号が与えられることによりオン状態となるゲートである。従って、トランスミッションゲート１３４ａと１３４ｂは、パルス信号ＰＷのレベルに応じて、一方がオン状態、他方がオフ状態となる。また、トランスミッションゲート１３４ａの入力端は、上述した交流化駆動信号ＦＲが供給される配線に接続される一方、トランスミッションゲート１３４ｂの入力端は、信号／ＦＲが供給される配線に接続されている。ここで、信号／ＦＲは、上記交流化駆動信号ＦＲをレベル反転した信号である。つまり、交流化駆動信号ＦＲがＨレベル（＝ＶＨ）のときには信号／ＦＲはＬレベル（＝ＶＬ）となり、交流化駆動信号ＦＲがＬレベル（＝ＶＬ）のときには信号／ＦＲはＨレベル（＝ＶＨ）となる。
【００８１】
このような構成において、階調制御回路１３８からＨレベルのパルス信号ＰＷが供給された場合には、トランスミッションゲート１３４ａはオフ状態となり、トランスミッションゲート１３４ｂはオン状態となる。従って、画素電極１３５には、トランスミッションゲート１３４ｂを介して信号／ＦＲが印加される。この結果、画素電極１３５に印加される電圧と対向電極１３６に印加される電圧の差電圧であるＶＨが、前記画素１３の液晶層に印加されるため、この画素１３はオン状態となる。これに対し、階調制御回路１３８からＬレベルのパルス信号ＰＷが供給された場合、トランスミッションゲート１３４ａはオン状態となり、トランスミッションゲート１３４ｂはオフ状態となる。従って、画素電極１３５には交流化駆動信号ＦＲが印加され、この結果、前記画素１３の液晶層に印加される電圧はＶＬ（＝０Ｖ）となる。そしてこの結果、前記画素１３はオフ状態となるのである。
【００８２】
なお、図２においては、階調制御回路１３８を３つのＡＮＤゲートと１つのＯＲゲートにより構成した場合を例示したが、この階調制御回路１３８の構成はこれに限られるものでないことは言うまでもない。要は、階調データＤ０〜Ｄ２と、周期的にレベル変化を繰り返す複数の階調信号とから、前記階調データに応じた時間密度を有するパルス信号ＰＷを生成できる回路であればよいのである。
【００８３】
Ｂ−２：第１実施形態の動作
次に、本実施形態に係る電気光学装置の動作について説明する。
まず、書込モードにおいて画素１３内のメモリに階調データを書き込み、階調表示を行う場合の動作について説明する。なお、ここでは、説明の便宜上、１つの画素に対して階調データＤ０〜Ｄ２が与えられる場合の動作について説明する。
【００８４】
まず、図示しない上位装置から、Ｌレベルのチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが与えられると書込モードとなり、電気光学装置内の各部は、画素１３に対して階調データを書き込むための動作を行う。
【００８５】
Ｙアドレスデコーダ２１１は、Ｙアドレスバッファ２１０を介して受け取ったＹアドレス信号Ａｙ０〜Ａｙｉをデコードし、前記Ｙアドレス信号Ａｙ０〜Ａｙｉによって特定される行選択線１１に対してＨレベルのＹ選択信号を出力する。一方、Ｘアドレスデコーダ２２１は、Ｘアドレスバッファ２２０を介して受け取ったＸアドレス信号Ａｘ０〜Ａｘｊをデコードし、Ｘ選択信号を生成して出力する。
【００８６】
入力回路２４０は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２を、サンプル・ホールド回路２２２に出力する。サンプル・ホールド回路２２２は、Ｘアドレスデコーダ２２１からのＸ選択信号によって指定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０〜Ｄ２を出力する。
【００８７】
ここで、データ書き込みの対象となる画素１３内に設けられたメモリセル１３０内のトランジスタ１３０３および１３０４（図３参照）は、ＨレベルのＹ選択信号によってオン状態となり、サンプル・ホールド回路２２２から出力された階調データＤ０〜Ｄ２の各々は、前記画素１３内の各メモリセル１３０ａ、１３０ｂおよび１３０ｃに書き込まれる。
【００８８】
こうして各メモリセル１３０に階調データＤ０〜Ｄ２が書き込まれると、階調制御回路１３８は、前記階調データＤ０〜Ｄ２および階調信号Ｐ０〜Ｐ２に応じてＨレベルまたはＬレベルとなるパルス信号ＰＷを生成して出力する。そして、このパルス信号ＰＷがＨレベルとなる期間においては画素をオン状態とする電圧が前記画素の液晶層に印加される一方、パルス信号ＰＷがＬレベルとなる期間においては、画素をオフ状態にする電圧が前記画素の液晶層に対して印加される。詳述すると、以下の通りである。
【００８９】
図５は、階調データＤ０〜Ｄ２および階調信号Ｐ０〜Ｐ２と、画素１３内の階調制御回路１３８から出力されるパルス信号ＰＷとの関係を示す真理値表であり、図６（ｂ）は、階調データＤ０〜Ｄ２に応じて、画素１３内の階調制御回路１３８から出力されるパルス信号ＰＷの波形を示すタイミングチャートである。
【００９０】
まず、階調データＤ０〜Ｄ２が全てＬレベルである場合、図５および図６（ｂ）に示すように、パルス信号ＰＷは全てのサブフィールドにわたってＬレベルとなる。
【００９１】
次に、階調データが（ＬＬＨ）である場合（すなわち、階調データＤ２およびＤ１がＬレベルであり、階調データＤ０がＨレベルである場合をいう。以下においても、同様の態様で表記するものとする）、図５の真理値表に示すように、階調信号Ｐ０がＨレベルとなる場合にのみパルス信号ＰＷがＨレベルとなり、それ以外の場合にはパルス信号ＰＷはＬレベルとなる。ここで、階調信号Ｐ０は、サブフィールドＳｆ２においてＨレベルとなる（図６（ａ）参照）から、図６（ｂ）に示すように、パルス信号ＰＷは、サブフィールドＳｆ２においてのみＨレベルとなる。
【００９２】
次に、階調データが（ＬＨＬ）である場合、図５の真理値表に示すように、階調信号Ｐ１がＨレベルとなる場合にのみパルス信号ＰＷがＨレベルとなり、それ以外の場合にはパルス信号ＰＷはＬレベルとなる。ここで、階調信号Ｐ１は、サブフィールドＳｆ３においてＨレベルとなる（図６（ａ）参照）から、図６（ｂ）に示すように、パルス信号ＰＷは、サブフィールドＳｆ３においてのみＨレベルとなる。さらに、階調データが（ＬＨＨ）である場合には、図５の真理値表に示すように、階調信号Ｐ０およびＰ１のいずれかがＨレベルとなる場合にパルス信号ＰＷがＨレベルとなる。ここで、階調信号Ｐ０は、図６（ａ）に示すように、サブフィールドＳｆ２においてＨレベルとなり、階調信号Ｐ１は、サブフィールドＳｆ３においてＨレベルとなる。つまり、階調データが（ＬＨＨ）である場合、図６（ｂ）に示すように、パルス信号ＰＷは、サブフィールドＳｆ２およびＳｆ３においてＨレベルとなるのである。
【００９３】
その他の階調データが与えられた場合も同様である。すなわち、画素１３内の各メモリセル１３０に書き込まれた階調データに応じて、パルス信号ＰＷがＨレベル（またはＬレベル）となるサブフィールドが決定されることとなる。このように、階調制御回路１３８は、各メモリセル１３０に記憶された階調データＤ０〜Ｄ２と階調信号Ｐ０〜Ｐ１との演算処理を行うことにより、１フィールドにおいて前記階調データＤ０〜Ｄ２に応じた時間密度を有するパルス信号ＰＷを生成する役割を担っている。
【００９４】
次に、これらの階調データＤ０〜Ｄ２が与えられた場合に、画素１３の画素電極１３５に印加される電圧について検討する。図７は、画素１３内の各メモリセル１３０に書き込まれた階調データＤ０〜Ｄ２と、前記階調データＤ０〜Ｄ２に応じてこの画素１３の画素電極１３５に印加される電圧Ｖとの関係を示すタイミングチャートである。なお、図７においては、各階調データに応じて画素電極１３５に印加される電圧Ｖの上側に、図６（ｂ）に示したパルス信号ＰＷの波形が併せて図示されている。
【００９５】
まず、階調データが（ＬＬＬ）である場合、パルス信号ＰＷは全てのサブフィールドにわたってＬレベルとなる。この場合、全てのサブフィールドにわたって図２に示したトランスミッションゲート１３４ａがオン状態となるため、前記画素１３の画素電極１３５には、交流化駆動信号ＦＲが印加される。一方、前記画素電極１３５と液晶１３７を挟んで対向する対向電極１３６には、交流化駆動信号ＦＲが印加されているから、前記画素の液晶層に印加される電圧は全てのサブフィールドにわたってＶＬ（＝０Ｖ）となる。この結果、前記画素１３は、すべてのサブフィールドにわたってオフ状態となるから、この場合の液晶の透過率は、階調データ（ＬＬＬ）に対応して０％となる。
【００９６】
次に、階調データが（ＬＬＨ）である場合、パルス信号ＰＷはサブフィールドＳｆ２においてＨレベルとなり、その他のサブフィールドにおいてはＬレベルとなる。この場合、サブフィールドＳｆ２においてはトランスミッションゲート１３４ｂがオン状態となるため、画素電極１３５には交流化駆動信号ＦＲをレベル反転した信号／ＦＲが印加される。一方、サブフィールドＳｆ１およびＳｆ３においてはトランスミッションゲート１３４ａがオン状態となるため、画素電極１３５には交流化駆動信号ＦＲが印加される。従って、サブフィールドＳｆ２においては画素１３の液晶層に対して電圧ＶＨが印加されて画素１３はオン状態となり、サブフィールドＳｆ１およびＳｆ３においては前記液晶層に対してＶＬ（＝０Ｖ）が印加されて画素１３はオフ状態となる。この結果、１フィールドにおいて画素１３の液晶層に印加される実効電圧値は、図４に示したＶ１となるから、前記画素１３の透過率は、階調データ（ＬＬＨ）に応じて１４．３％となる。
【００９７】
次に、階調データが（ＬＨＨ）である場合、パルス信号ＰＷはサブフィールドＳｆ２およびＳｆ３においてＨレベルとなる一方、サブフィールドＳｆ１においてはＬレベルとなる。従って、サブフィールドＳｆ２およびＳｆ３においては前記画素１３の液晶層に電圧ＶＨが印加されてオン状態となる。一方、サブフィールドＳｆ１においては前記画素１３の液晶層に印加される電圧はＶＬ（＝０Ｖ）となるため、前記画素１３はオフ状態となる。この結果、１フィールドにおいて画素１３の液晶層に印加される実効電圧値は、図４に示したＶ３となるから、前記画素１３の透過率は、階調データ（ＬＨＨ）に応じて４２．９％となる。
【００９８】
その他の階調データが与えられた場合も同様である。すなわち、パルス信号ＰＷがＨレベルとなるサブフィールドにおいては、交流化駆動信号ＦＲと反転レベルの信号／ＦＲが画素電極１３５に印加される結果、画素１３がオン状態なる。これに対し、パルス信号ＰＷがＬレベルとなるサブフィールドにおいては、交流化駆動信号ＦＲが画素電極１３５に印加される結果、画素１３がオフ状態となる。そしてこの結果、１フィールドにおいて、階調データに応じた実効電圧が前記画素１３の液晶層に印加され、前記階調データに応じた透過率が得られる。つまり、各メモリセル１３０に記憶された階調データに応じた時間密度で、画素をオン状態とする電圧または画素をオフ状態とする電圧が、前記画素の液晶層に印加されるのである。このように、本実施形態においては、図２に示す階調制御回路１３８が特許請求の範囲における「パルス幅制御回路」に相当し、この出力信号であるパルス信号ＰＷによりオン・オフが制御されるトランスミッションゲート１３４ａならびに１３４ｂが特許請求の範囲における「スイッチング回路」に相当し、また、これらを併せたものが特許請求の範囲における「画素駆動回路」に相当するものとなる。もっとも、画素駆動回路は、階調データに応じた時間密度を有するパルス信号を生成するとともに、このパルス信号に応じて画素をオン状態にする電圧またはオフ状態にする電圧を各画素に印加することができる回路であればよく、本実施形態に示した構成に限られるものでないことはもちろんである。
【００９９】
ところで、上述したように、交流化駆動電圧ＦＲは１フィールド毎にレベル反転を繰り返す信号である。従って、図７に示すように、あるフィールドにおいて画素１３の液晶層に印加される電圧と、前記フィールドの前後のフィールドにおいて画素１３の液晶層に印加される電圧とは極性が逆となる。すなわち、液晶層に印加される電圧の極性は、周期的に反転するようになっているから、液晶に対して直流成分が印加されるのを回避することができる。この結果、液晶の劣化を抑えることができるという利点がある。
【０１００】
本実施形態によれば、１フィールドが複数のサブフィールドに分割され、各サブフィールド単位で各画素１３の液晶層に対して画素をオン状態とする電圧ＶＨまたはオフ状態とする電圧ＶＬ（＝０Ｖ）の電圧が印加され、１フィールドにおける実効電圧値が制御される。すなわち、デジタル値を扱う回路によって駆動回路を構成すれば良いから、駆動回路などの周辺回路においては、高精度のＤ／Ａ変換回路やオペアンプなどのような、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡略化されるので、装置全体のコストを低く抑えることができるという利点がある。さらに、液晶層に印加される電圧は２値的であることから、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。このため、本実施形態に係る電気光学装置によれば、高品位かつ高精細な階調表示が可能となる。
【０１０１】
さらに、本実施形態によれば、各メモリセルに記憶された階調データＤ０〜Ｄ２に応じた時間密度で画素１３がオン状態またはオフ状態とされるようになっているから、階調データに変更がない画素１３に対しては、階調データの書き換えを行う必要がない。つまり、階調データに変更がある画素１３に対してのみ階調データの書き込みを行うことにより階調表示を行うことができる。従って、例えば１フィールド毎にすべての画素に対して階調データの書き込みを行う方法を採った場合と比較して、消費電力を著しく低く抑えることができるという利点がある。特に、静止画像を表示する場合や画像の変化が少ない動画像を表示する場合には、画素に対して階調データの書き込みを行う回数を著しく少なくすることができるから、上記効果はより顕著となる。
【０１０２】
なお、上記実施形態においては、書込モードにおける動作を説明したが、図１に示した構成によれば、読出モードにおいて画素１３内のメモリに書き込まれた階調データを読み出すことも可能である。すなわち、図示しない上位装置から、Ｌレベルのチップイネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥ、ならびにＨレベルのライトイネーブル信号／ＷＥが与えられると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに出力回路２４１に対してＨレベルのイネーブル信号が供給される。そして、アドレス信号Ａｙ０〜Ａｙｉと、Ｘアドレス信号Ａｘ０〜Ａｘｊによって特定される画素のメモリから階調データが読み出されて、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置に出力されるのである。かかる構成とすれば、上位装置側に各画素の階調データを記憶するためのメモリを備える必要がなくなるという効果が得られる。
【０１０３】
Ｃ：第２実施形態
次に、本発明の第２実施形態に係る電気光学装置について説明する。なお、本実施形態に係る電気光学装置は、階調信号Ｐ０〜Ｐ２の態様と画素の構成を除いて、図１に示した上記第１実施形態に係る電気光学装置と同様の構成となっている。従って、以下では、上記第１実施形態と異なる部分についてのみ説明する。
【０１０４】
本実施形態においては、１フィールドを７つのサブフィールドに分割し、各サブフィールド単位で画素をオン状態またはオフ状態とすることにより、３ビットの階調データＤ０〜Ｄ２に応じた８階調による表示を実現するようになっている。画素への具体的な電圧印加の態様およびサブフィールドＳｆ１〜Ｓｆ７の時間長は、以下の通りである。
【０１０５】
例えば、ある画素に対して階調データ（ＬＬＨ）が与えられた場合、すなわち、前記画素の透過率を１４．３％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１においては前記画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ２〜Ｓｆ７においては前記液晶層に対して電圧ＶＬ（＝０Ｖ）を印加する。ここで、実効電圧値は、電圧瞬時値の２乗を１周期（１フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳｆ１を、１フィールド（１ｆ）に対して（Ｖ１／ＶＨ）²となる期間に設定すれば、上記の電圧印加によって１フィールド（１ｆ）に液晶層に印加される実効電圧値はＶ１となる。
【０１０６】
また、例えば、ある画素に対して階調データ（ＬＨＬ）が与えられた場合、すなわち、前記画素の透過率を２８．６％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ２においては前記画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ３〜Ｓｆ７においては前記液晶層に対して電圧ＶＬを印加する。ここで、サブフィールドＳｆ１〜Ｓｆ２を、１フィールド（１ｆ）に対して（Ｖ２／ＶＨ）²となる期間に設定すれば、上記電圧印加によって１フィールド（１ｆ）に前記液晶層に印加される実効電圧値はＶ２となる。上述したように、サブフィールドＳｆ１は、（Ｖ１／ＶＨ）²となる期間に設定されているから、サブフィールドＳｆ２については、（Ｖ２／ＶＨ）²−（Ｖ１／ＶＨ）²となる期間に設定すればよい。
【０１０７】
同様に、例えば、ある画素に対して階調データ（ＬＨＨ）が与えられた場合、すなわち、前記画素の透過率を４２．９％とする階調表示を行う場合、１フィールド（１ｆ）のうち、サブフィールドＳｆ１〜Ｓｆ３では前記画素の液晶層に対して電圧ＶＨを印加する一方、他のサブフィールドＳｆ４〜Ｓｆ７では液晶層に対して電圧ＶＬを印加する。このため、サブフィールドＳｆ１〜Ｓｆ３を、１フィールド（１ｆ）に対して（Ｖ３／ＶＨ）²となる期間に設定すれば、上記電圧印加によって前記液晶層に印加される実効電圧値はＶ３となる。ここで、サブフィールドＳｆ１〜Ｓｆ２は、上述したように（Ｖ２／ＶＨ）²となる期間に設定されているので、サブフィールドＳｆ３については、（Ｖ３／ＶＨ）²−（Ｖ２／ＶＨ）²となる期間に設定すればよいことが判る。
【０１０８】
以下、同様にして、他のサブフィールドＳｆ４〜Ｓｆ６の期間がそれぞれ決定される。また、サブフィールドＳｆ７については、最終的に、１フィールドからサブフィールドＳｆ１〜Ｓｆ６を除いた期間に設定される。ただし、上述したように、各サブフィールドＳｆ１〜Ｓｆ７の合計の時間長として、１フィールド（１ｆ）に対して（Ｖ７／ＶＨ）²以上の時間長が確保される必要がある。もっとも、サブフィールドＳｆ１〜Ｓｆ７の合計の時間長が、１フィールドに対して（Ｖ７／ＶＨ）²となる時間長よりも長くなったとしても、すなわち、液晶層に印加される実効電圧値が図４におけるＶ７を越えたとしても、飽和性であるがゆえに透過率は１００％となる。
【０１０９】
このように、本実施形態においては、１フィールドにおいて液晶層に印加する電圧の態様が上記第１実施形態におけるものと異なっているため、階調信号生成回路２３によって出力される階調信号Ｐ０，Ｐ１およびＰ２は、上記第１実施形態における階調信号とは異なるものとなっている。
【０１１０】
図１０（ａ）は、本実施形態における階調信号Ｐ０〜Ｐ２の波形を示すタイミングチャートである。同図に示すように、各階調信号は、１フィールド内の各サブフィールド単位で、ＨレベルまたはＬレベルのいずれかとなるように設定されている。本実施形態においては、図１０（ａ）に示すように、階調信号Ｐ０〜Ｐ２として、「１」〜「７」までをカウントする３ビットカウンタの出力信号を用いる。すなわち、階調信号Ｐ０，Ｐ１およびＰ２は、サブフィールドＳｆ１においては、それぞれＨレベル、Ｌレベル、Ｌレベルとなってカウンタ値「１」を示し、サブフィールドＳｆ２においては、それぞれＬレベル、Ｈレベル、Ｌレベルとなってカウンタ値「２」を示し、サブフィールドＳｆ３においては、それぞれＨレベル、Ｈレベル、Ｌレベルとなってカウンタ値「３」を示すといった具合である。
【０１１１】
次に、図８は、本実施形態に係る電気光学装置の画素１３ａの具体的な構成を示す回路図である。ここで、図８に示すメモリセル１３０は、上記第１実施形態において図３に示したものと同様のものである。ただし、このメモリセル１３０内のインバータ１３０２の出力（／Ｑ出力）が後段の階調制御回路１３８に供給される点で、上記第１実施形態と異なっている。
【０１１２】
図８に示すように、階調制御回路１３８ａは、メモリ１３０ｂの／Ｑ出力、および階調信号Ｐ１が入力されるＯＲゲートと、メモリ１３０ｃの／Ｑ出力および階調信号Ｐ２が入力されるＯＲゲートと、３個のＡＮＤゲートおよび最終出力のＯＲゲートとから構成される比較回路である。そしてさらに、階調制御回路１３８ａの出力信号が入力信号として与えられるインバータ１３３を備えている。以下では、図８に示すインバータ１３３の出力信号をパルス信号ＰＷと呼ぶ。
【０１１３】
かかる構成により、階調信号生成回路２３から供給される階調信号Ｐ０〜Ｐ２と、各メモリセル１３０に書き込まれた階調データＤ０〜Ｄ２を比較し、階調信号Ｐ０〜Ｐ２のカウンタ値が階調データＤ０〜Ｄ２の値以下である場合にはＨレベルのパルス信号ＰＷが出力され、階調信号Ｐ０〜Ｐ２のカウンタ値が階調データＤ０〜Ｄ２の値より大きくなる場合にはＬレベルのパルス信号ＰＷが出力される。そしてこの結果、階調データＤ０〜Ｄ２に応じた時間密度を有するパルス信号ＰＷが得られるのである。なお、階調制御回路１３８ａおよびインバータ１３３は、階調データＤ０〜Ｄ２に応じた時間密度を有するパルス信号ＰＷを出力できるものであればよく、図８に示した構成に限られるものでないことはもちろんである。
【０１１４】
次に、図９に示す真理値表、および図１０（ｂ）に示すタイミングチャートを参照して、階調データＤ０〜Ｄ２および階調信号Ｐ０〜Ｐ２と、パルス信号ＰＷとの関係について説明する。
【０１１５】
図９および図１０（ｂ）に示すように、画素１３ａ内の各メモリセル１３０に階調データ（ＬＬＬ）が書き込まれた場合には、すべてのサブフィールドにおいてパルス信号ＰＷはＬレベルとなる。つまり、この場合、前記階調データに対応する値は「０」である。一方、図１０（ａ）に示すように、比較対象である階調信号のカウンタ値が「０」以下となる場合はない。この結果、図９および図１０（ｂ）に示すように、パルス信号ＰＷはすべてのサブフィールドにおいてＬレベルとなる。
【０１１６】
次に、画素１３ａ内の各メモリセル１３０に階調データ（ＬＬＨ）が書き込まれた場合、階調信号のカウンタ値が、前記階調データ（ＬＬＨ）に対応する値「１」以下である場合にパルス信号ＰＷがＨレベルとなる一方、カウンタ値が値「１」よりも大きい場合にはパルス信号ＰＷがＬレベルとなる。ここで、図１０（ａ）に示すように、階調信号のカウンタ値が「１」以下となるのは、サブフィールドＳｆ１においてのみである。従って、パルス信号ＰＷは、図９および図１０（ｂ）に示すように、サブフィールドＳｆ１においてのみＨレベルとなり、その他のサブフィールドＳｆ２〜Ｓｆ７（すなわち、階調信号のカウンタ値が値「１」よりも大きくなるサブフィールド）においてはＬレベルとなる。
【０１１７】
次に、値「２」に対応する階調データ（ＬＨＬ）がメモリセル１３０に書き込まれた場合を想定する。図１０（ａ）に示すように、階調信号のカウンタ値が前記値「２」以下となるのは、サブフィールドＳｆ１およびＳｆ２においてのみである。従って、この場合、図９および図１０（ｂ）に示すように、パルス信号ＰＷはサブフィールドＳｆ１およびＳｆ２においてＨレベルとなる一方、その他のサブフィールドＳｆ３〜Ｓｆ７（すなわち、階調信号のカウンタ値が階調データの値「２」よりも大きくなるサブフィールド）においてはＬレベルとなる。他の階調データが与えられた場合も同様である。このように、本実施形態においては、与えられた階調データの値と階調信号のカウンタ値とが比較され、パルス信号ＰＷのレベルがこの比較結果に応じたものとなる。換言すれば、上記比較結果に応じて、パルス信号ＰＷがＨレベルとなるサブフィールド、およびＬレベルとなるサブフィールドが決定されるのである。
【０１１８】
次に、図１１を参照して、上記のような波形を有するパルス信号ＰＷが出力されることにより、各画素１３ａの画素電極１３５に対して印加される電圧Ｖについて説明する。なお、図１１においては、図７と同様、各階調データに応じて画素電極１３５に印加される電圧Ｖの上側に、前記階調データに応じたパルス信号ＰＷ（図１０（ｂ）に示したもの）が併記されている。
【０１１９】
まず、階調データが（ＬＬＬ）である場合、パルス信号ＰＷは、すべてのサブフィールドにわたってＬレベルとなる。従って、前記画素１３ａの画素電極１３５には、すべてのサブフィールドにわたって交流化駆動信号ＦＲが印加される。この結果、前記画素１３ａは、すべてのサブフィールドにわたってオフ状態となるから、透過率は階調データ（ＬＬＬ）に応じて０％となる。
【０１２０】
次に、階調データが（ＬＬＨ）である場合、パルス信号ＰＷは、サブフィールドＳｆ１においてＨレベルとなり、その他のサブフィールドＳｆ２〜Ｓｆ７においてＬレベルとなる。従って、サブフィールドＳｆ１においては、前記画素１３ａの画素電極１３５には交流化駆動信号ＦＲをレベル反転した信号／ＦＲが印加されて前記画素１３ａはオン状態となる一方、サブフィールドＳｆ２〜Ｓｆ７においては、前記画素１３ａの画素電極１３５には交流化駆動信号ＦＲが印加されて前記画素１３ａはオフ状態となる。ここで、サブフィールドＳｆ１は、１フィールド（１ｆ）に対して（Ｖ１／ＶＨ）²となる時間長に設定されているから、前記１フィールドにおいて画素１３ａの液晶層に印加される実効電圧値は図４に示したＶ１となる。従って、前記画素１３ａの透過率は、階調データ（ＬＬＨ）に応じて１４．３％となる。
【０１２１】
さらに、階調データが（ＬＨＬ）である場合、パルス信号ＰＷは、サブフィールドＳｆ１およびＳｆ２においてＨレベルとなり、その他のサブフィールドＳｆ３〜Ｓｆ７においてはＬレベルとなる。従って、サブフィールドＳｆ１〜Ｓｆ２においては画素１３ａの液晶層に電圧ＶＨが印加されてオン状態となる一方、サブフィールドＳｆ３〜Ｓｆ７においては前記画素１３ａの液晶層に電圧ＶＬ（＝０Ｖ）が印加されてオフ状態となる。ここで、サブフィールドＳｆ１〜Ｓｆ２は、１フィールド（１ｆ）に対して（Ｖ２／ＶＨ）²となる時間長に設定されているから、前記１フィールド（１ｆ）において画素１３ａの液晶層に印加される実効電圧値は図４に示したＶ２となる。従って、前記画素１３ａの透過率は、階調データ（ＬＨＬ）に応じて２８．６％となる。
【０１２２】
その他の階調データが与えられた場合も同様である。すなわち、パルス信号ＰＷがＨレベルとなるサブフィールドにおいては、画素電極１３５に対して信号／ＦＲが印加されて、前記画素１３ａはオン状態となる一方、パルス信号ＰＷがＬレベルとなるサブフィールドにおいては、画素電極１３５に対して交流化駆動信号ＦＲが印加されて、前記画素１３ａはオフ状態となる。そしてこの結果、前記画素１３ａの液晶層には、階調データに応じた実効電圧が与えられ、階調データに応じた透過率が得られるのである。
【０１２３】
本実施形態によれば、上記第１実施形態と同様の効果のほか、以下の効果を得ることができる。
【０１２４】
上記第１実施形態においては、構成が簡易であるという利点はあるものの、各サブフィールドの時間長に対して所定の重み付けがなされているため、その重み付けの仕方に応じて液晶層に印加し得る実効電圧（またはその刻み幅）が決まってしまう。ここで、液晶には様々な電圧／透過率特性を有するものが存在するから、使用する液晶によっては、所望の透過率に対応した実効電圧を液晶層に印加できない場合が生じ得るのである。つまり、上記第１実施形態に係る方法を用いた場合、様々な電圧／透過率特性を有する液晶に柔軟に対応するのが困難であるという問題が生じ得る。
【０１２５】
これに対し、本実施形態によれば、各サブフィールドの時間長を、用いる液晶の電圧／透過率特性に応じて任意に設定することができる。すなわち、所望の透過率に応じた実効電圧を液晶層に印加し得るように、各サブフィールドの時間長を、使用する液晶の電圧／透過率特性に応じて任意に設定することができるのである。このように、本実施形態によれば、上記第１実施形態に係る方法と比較して、様々な電圧／透過率特性を有する液晶に対して柔軟に対応することができるという利点がある。
【０１２６】
ここで、本実施形態においては、階調信号生成回路２３において生成される各階調信号のレベル反転の周期を変更することにより、各サブフィールドの時間長を変更することができる。この結果、各サブフィールドの時間長を、用いる液晶の電圧／透過率特性および所望の透過率に対応するように調整することが極めて容易であるという利点がある。
【０１２７】
Ｄ：第３実施形態
次に、本発明の第３実施形態に係る電気光学装置について説明する。
【０１２８】
本実施形態に係る電気光学装置は、階調信号の態様および画素の構成を除いて、上記各実施形態に係る電気光学装置と同様の構成となっている。従って、上記各実施形態に係る電気光学装置と共通する部分についてはその説明を省略する。
【０１２９】
本実施形態においては、１フィールドを８個のサブフィールドＳｆ０〜Ｓｆ７に分割し、各サブフィールド単位で画素１３ｂをオン状態またはオフ状態とすることにより８階調による表示を実現するようになっている。ただし、１フィールドを分割した８個のサブフィールドＳｆ０〜Ｓｆ７のうち、最初のサブフィールドＳｆ０においては、階調データとは無関係に画素１３ｂをオフ状態とするようになっている。
【０１３０】
なお、サブフィールドＳｆ０は、１フィールド（１ｆ）に対して１−（Ｖ７／ＶＨ）²となる期間に設定されている必要があり、このため、サブフィールドＳｆ７は１フィールド（１ｆ）に対して（Ｖ７／ＶＨ）²−（Ｖ６／ＶＨ）²となる期間に設定されることになる（詳細は後述する）。
【０１３１】
その他のサブフィールドＳｆ１〜Ｓｆ６においては、上記第２実施形態と同様の態様により画素１３ｂがオン状態またはオフ状態とされる。
【０１３２】
また、本実施形態において用いられる階調信号Ｐ０〜Ｐ２は、サブフィールドＳｆ１〜Ｓｆ７においては上記第２実施形態における階調信号Ｐ０〜Ｐ２と同様の態様となるが、サブフィールドＳｆ０においては、図１４（ａ）に示すように、すべての階調信号Ｐ０，Ｐ１およびＰ２がＬレベルとなる。
【０１３３】
次に、図１２は、本実施形態に係る電気光学装置の画素１３ｂの具体的な構成を示す回路図である。同図に示すように、本実施形態における画素１３ｂは、一部を除いて図８に示した上記第２実施形態における画素１３ａと同様の画素回路構成となっている。具体的には、本実施形態における画素１３ｂは、上記第２実施形態における画素１３ａ内の各部の他、階調信号Ｐ０，Ｐ１およびＰ２が入力信号として与えられるＮＯＲゲート１３９ａと、このＮＯＲゲート１３９ａの出力信号、および階調制御回路１３８ａの出力信号が入力信号として与えられるＮＯＲゲート１３９ｂとを備えている。なお、以下では、図１２に示すＮＯＲゲート１３９ｂの出力信号をパルス信号ＰＷと呼ぶ。
【０１３４】
図１３は、階調データＤ０〜Ｄ２および階調信号Ｐ０〜Ｐ２と、画素１３ｂ内のＮＯＲゲート１３９ｂから出力されるパルス信号ＰＷとの関係を示す真理値表であり、図１４（ｂ）は、各階調データＤ０〜Ｄ２に応じたパルス信号ＰＷの波形を示すタイミングチャートである。上述したように、階調信号Ｐ０〜Ｐ２は、サブフィールドＳｆ０においてＬレベルとなる。この場合、図１２に示した画素１３ｂ内のＮＯＲゲート１３９ａからはＨレベルの信号が出力され、この信号がＮＯＲゲート１３９ｂに入力される。この結果、図１３および図１４（ｂ）に示すようにパルス信号ＰＷは階調データに関わらずＬレベルとなるのである。なお、図１３および図１４（ｂ）に示すように、サブフィールドＳｆ０以外のサブフィールドＳｆ１〜Ｓｆ７におけるパルス信号ＰＷのレベルは、前掲図１０（ｂ）に示したパルス信号ＰＷのレベルと同様となる。
【０１３５】
次に、図１５を参照して、上記のような波形を有するパルス信号ＰＷがＮＯＲゲート１３９ｂから出力されることにより、各画素１３ｂの画素電極１３５に対して印加される電圧について説明する。
【０１３６】
例えば、階調データが（ＬＬＨ）である場合、パルス信号ＰＷは、サブフィールドＳｆ１においてＨレベルとなり、その他のサブフィールドＳｆ０およびＳｆ２〜Ｓｆ７においてＬレベルとなる。従って、この場合、サブフィールドＳｆ１においてのみ画素１３ｂがオン状態となるから、前記画素１３ｂの透過率は、階調データ（ＬＬＨ）に応じて１４．３％となる。
【０１３７】
次に、階調データが（ＨＨＨ）である場合、パルス信号ＰＷは、サブフィールドＳｆ０においてＬレベルとなる一方、その他のサブフィールドＳｆ１〜Ｓｆ７においてＨレベルとなる。従って、サブフィールドＳｆ０においては画素１３ｂはオフ状態となり、その他のサブフィールドＳｆ１〜Ｓｆ７においては画素１３ｂはオン状態となる。この結果、階調データ（ＨＨＨ）に応じた透過率が得られるのである。
【０１３８】
本実施形態によれば、上記各実施形態と同様の効果を得ることができるほか、階調データとは無関係に画素１３ｂをオフ状態にするサブフィールドを設けたことにより、以下に示す効果を得ることができる。
【０１３９】
図４には液晶の電圧／透過率特性の一例を示したが、すべての液晶がこのような特性を有するものではない。すなわち、液晶によっては、例えば図１６に示すような電圧／透過率特性を有するものもある。すなわち、この液晶は、閾値ＶＴＨ２以上の電圧が印加されると、印加電圧に応じて透過率が減少してしまうのである。
【０１４０】
ところで、上記第２実施形態に係る電気光学装置において、階調データ（ＨＨＨ）が与えられ、すべてのサブフィールドにおいて１３ａをオン状態にする電圧を前記画素１３ａに印加したとすると、１フィールドにおいて液晶層に与えられる実効電圧値が上記電圧ＶＴＨ２以上となることも考えられる。ここで、上記図４に示す電圧／透過率特性を有する液晶を用いている場合には、ＶＴＨ２以上の実効電圧が与えられた場合であっても階調データ（ＨＨＨ）に応じて透過率１００％を得ることができるため、特に問題は生じない。しかしながら、図１６に示した電圧／透過率特性を有する液晶を用いている場合には、ＶＴＨ２以上の実効電圧が与えられると、透過率が階調データ（ＨＨＨ）に応じて１００％となるべきであるにもかかわらず、実際にはそれよりも低い透過率となってしまうのである。この結果、表示画像のコントラストが低くなってしまうという問題が生じる。
【０１４１】
これに対し、本実施形態においては、階調データに関わらず画素１３ｂをオフ状態にするサブフィールドＳｆ０を設けている。従って、サブフィールドＳｆ０以外のサブフィールドＳｆ１〜Ｓｆ７にわたって画素１３ｂをオン状態にした場合に前記画素１３ｂの液晶層に対して実効電圧ＶＴＨ２が与えられるように、サブフィールドＳｆ０の時間長を選定すれば、上述した問題は生ずることなく、階調データ（ＨＨＨ）に応じて透過率１００％が得られるのである。この結果、表示画像のコントラストを高くすることができるという利点がある。ここで、各サブフィールドＳｆ０〜Ｓｆ７の時間長は、階調信号生成回路２３において生成される各階調信号の周期を調整することにより、容易に変更することができる。
【０１４２】
なお、本実施形態においては、各フィールドのうちの最初のサブフィールドＳｆ０において画素１３ｂをオフ状態とすることとしたが、かかるサブフィールドＳｆ０は、必ずしも各フィールドのうちの最初の期間である必要はない。また、かかるサブフィールドは、１フィールド内に１つの期間に限られるものではなく、例えば、１フィールド内の複数の区間（すなわち、各サブフィールドＳｆ１〜Ｓｆ７の間の区間）で、階調データとは無関係に画素をオフ状態にするようにしてもよい。
【０１４３】
Ｅ：変形例
以上この発明の一実施形態について説明したが、上記実施形態はあくまでも例示であり、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。
【０１４４】
＜変形例１＞
上記実施形態においては、交流化駆動信号ＦＲのレベル反転のタイミングを、フィールドの切り換わりタイミングと同期させるようにしたが、必ずしもこうする必要はない。すなわち、交流化駆動信号ＦＲの切り換わりタイミングは、フィールドの切り換わりタイミングと全く無関係であってもよい。従って、交流化駆動信号ＦＲのレベル反転の周期を、フリッカの発生が最も少なくなる周期に設定することもできる。例えば、１サブフィールド毎に交流化駆動信号ＦＲをレベル反転させたり、１フィールド内の複数のサブフィールド毎に交流化駆動信号ＦＲをレベル反転させたり、またはフィールドおよびサブフィールドの周期とは全く異なる周期で交流化駆動信号ＦＲをレベル反転させたりすることもできる。このようにＦＲをレベル反転させることによって、液晶層へ印加する電圧の極性反転周期を短くできるので、フリッカ発生を抑えることができる。なお、ＦＲを１フィールドより短い期間でレベル反転させても、液晶１３７に印加される電圧の極性が反転されるだけであるために、１フィールド内での液晶への実効電圧は先の各実施形態と実質的に同じである。
【０１４５】
＜変形例２＞
上記実施形態においては、対向電極１３６に対して１フィールド毎にレベル反転を繰り返す交流化駆動信号ＦＲを印加するとともに、画素１３をオン状態にする場合には画素電極１３５に対して交流化駆動信号ＦＲの反転レベルの信号／ＦＲを印加し、画素１３をオフ状態にする場合には画素電極１３５に対して交流化駆動信号ＦＲを印加することにより、液晶層に対して電圧ＶＨまたはＶＬを印加するようにした。しかしながら、液晶層に対して電圧ＶＨまたはＶＬを印加するための方法は、これに限られるものではなく、例えば以下のようにしてもよい。
【０１４６】
本変形例においては、対向電極１３６に対して一定の電圧Ｖｃを印加する一方、画素電極１３５に対して電圧Ｖ１、ＶｃまたはＶ２のうちのいずれかを印加することにより画素１３をオン状態またはオフ状態とする。ここで、電圧Ｖ１は、電圧Ｖｃと比較して電圧ＶＨだけ高い電圧であり、電圧Ｖ２は、電圧Ｖｃと比較して電圧ＶＨだけ低い電圧である。
【０１４７】
本変形例においては、図２（または図８、図１２）に示したトランスミッションゲート１３４ａの入力端に電圧Ｖｃが供給される一方、トランスミッションゲート１３４ｂの入力端には、交流化駆動信号ＦＲのレベルに応じて、電圧Ｖ１またはＶ２のうちのいずれかが供給されるようになっている。具体的には、交流化駆動信号ＦＲがＨレベルの場合には電圧Ｖ１が、Ｌレベルの場合には電圧Ｖ２が、それぞれトランスミッションゲート１３４ｂの入力端に供給されるようになっている。
【０１４８】
以下、図１７を参照して、本変形例において画素電極１３５に印加される電圧Ｖについて説明する。なお、図１７においては、上記第１実施形態に係る電気光学装置に本変形例を適用した場合に、画素電極１３５に対して印加される電圧を例示している。
【０１４９】
（１）画素１３をオフ状態にする場合
画素１３をオフ状態にすべきサブフィールド、すなわち、上述したパルス信号ＰＷがＬレベルとなるサブフィールドにおいては、トランスミッションゲート１３４ａがオン状態となる結果、画素電極１３５に対して電圧Ｖｃが印加される。ここで、対向電極１３６には電圧Ｖｃが印加されているから、前記画素１３の液晶層に印加される電圧はＶＬ（＝０Ｖ）となり、画素１３はオフ状態となる。
【０１５０】
（２）画素１３をオン状態にする場合
画素１３をオン状態にすべきサブフィールド、すなわち、上述したパルス信号ＰＷがＨレベルとなるサブフィールドにおいては、トランスミッションゲート１３４ｂがオン状態となる結果、交流化駆動信号ＦＲのレベルに応じて、電圧Ｖ１またはＶ２のいずれかが画素電極１３５に印加される。なお、図１７においては、交流化駆動信号ＦＲが、１フィールド毎にレベル反転を繰り返す場合を想定している。
【０１５１】
具体的には、画素１３をオン状態にする場合に、交流化駆動信号ＦＲがＨレベルであれば、画素電極１３５に対して上記電圧Ｖ１が印加される。この結果、前記画素１３の液晶層には、電圧Ｖ１と電圧Ｖｃとの差電圧である電圧ＶＨが印加されるから、画素１３はオン状態となる。一方、画素１３をオン状態にする場合に、交流化駆動信号ＦＲがＬレベルであれば、画素電極１３５に対して上記電圧Ｖ２が印加される。この結果、前記画素１３の液晶層には、電圧Ｖ２と電圧Ｖｃとの差電圧である電圧ＶＨが印加されるから、画素１３はオン状態となる。ここで、交流化駆動信号ＦＲがＨレベルとなるフィールドにおいて液晶層に印加される電圧と、交流化駆動信号ＦＲがＬレベルとなるフィールドにおいて液晶層に印加される電圧とは、絶対値が等しく、かつその極性が逆となるのである。
【０１５２】
このように、本変形例に係る方法を採用した場合にも、上記各実施形態と同様、液晶に対して直流成分が印加されるのを回避することができる結果、液晶の劣化を防止することができる。なお、本変形例においても、上記変形例１と同様、交流化駆動信号ＦＲのレベル反転のタイミングを、フィールドまたはサブフィールドの切り換わりタイミングと同期させなくてもよいのはもちろんである。
【０１５３】
Ｆ：液晶装置の全体構成
次に、上記実施形態や応用形態に係る電気光学装置の構造について、図１８および図１９を参照して説明する。ここで、図１８は、電気光学装置１００の構成を示す平面図であり、図１９は、図１８におけるＡ−Ａ’線の断面図である。
【０１５４】
これらの図に示されるように、電気光学装置１００は、画素１３などが形成された素子基板１０と、対向電極１３６などが形成された対向基板１４とが、互いにシール材１５によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１３７が挟持された構造となっている。なお、実際には、シール材１５には切欠部分があって、ここを介して液晶１３７が封入された後、封止材により封止されるが、これらの図においては省略されている。
【０１５５】
ここで、素子基板１０を上述したように半導体基板とした場合、基板は不透明である。このため、画素１３内の画素電極１３５は、アルミニウムなどの反射性金属により形成されて、電気光学装置１００は、反射型として用いられることになる。これに対して、対向基板１４は、ガラスなどから構成されるので透明である。もちろん、素子基板１０をガラス等の透明な絶縁基板で構成しても構わない。このような絶縁基板を用いた場合、画素電極１３５を反射性金属により形成すれば反射型表示、それ以外の材質により形成すれば透過型表示とすることができる。また、画素電極１３５を反射性金属により形成した場合には、上述した画素１３を構成する各回路、すなわちメモリセル１３０、階調制御回路１３８ならびにトランスミッションゲート１３４ａおよび１３４ｂ等を、上記画素電極１３５に対して観察側とは反対側に設ける構成とすることが望ましい。こうすれば、各画素電極間にこれらの回路を形成するための領域を設けることが不要となるため、各画素の開口率を向上させることができるという効果が得られる。
【０１５６】
さて、素子基板１０において、シール材１５の内側かつ表示領域１０ａの外側領域には、遮光膜１６が設けられている。この遮光膜１６が形成される領域内のうち、例えば、領域２０ａにはＹアドレスバッファ２１０およびＹアドレスデコーダ２１１等が形成され、また、領域２１ａにはＸアドレスバッファ２２０、Ｘアドレスデコーダ２２１およびサンプル・ホールド回路２２２等が形成される。すなわち、遮光膜１６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１６には、対向電極１３６とともに、交流化駆動信号ＦＲが印加される構成となっている。このため、遮光膜１６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１３の電圧無印加状態と同じ表示状態となる。
【０１５７】
また、素子基板１０において、領域２１ａの外側であって、シール材１５を隔てた領域２２には、複数の接続端子が形成されて、外部からの制御信号（例えば、上記動作制御回路２０に供給される各信号）や階調データ、電源等を入力する構成となっている。
【０１５８】
一方、対向基板１４の対向電極１３６は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０における遮光膜１６および接続端子と電気的な導通が図られている。すなわち、交流化駆動信号ＦＲは、素子基板１０に設けられた接続端子を介して、遮光膜１６に、さらに、導通材を介して対向電極１３６に、それぞれ印加される構成となっている。
【０１５９】
ほかに、対向基板１４には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１４側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０および対向基板１４の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１４の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１３７として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１６０】
また、実施形態においては、電気光学装置を構成する素子基板１０を半導体基板としたため、ここに、各画素１３内のメモリセルまたは各ゲート等や、周辺回路の構成素子等を、ＭＯＳ型ＦＥＴで形成するのが好ましいが、本発明は、これに限られない。例えば、素子基板１０を、ガラスや石英などの非晶質基板とし、ここに半導体薄膜を堆積して薄膜トランジスタ（ＴＦＴ）を形成する構成としても良い。このようにＴＦＴを用いると、素子基板１０として透明基板を用いることができる。
【０１６１】
なお、液晶としては、ＴＮ型のほか、１８０度以上のねじれ配向を有するＳＴＮ（Super Twisted Nematic）型や、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いることもできる。
【０１６２】
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。さらに、対向基板１４に対向電極１３６を配置するのでなく、素子基板１０上に、画素電極１３５と対向電極１３６とを、互いに間隔を置いて櫛歯状に配置する構成としても良い。この構成では、液晶分子が水平配向して、電極間による横方向の電界に応じて液晶分子の配向方向が変化することになる。このように、本発明の駆動方法に適合するものであれば、液晶や配向方式として、種々のものを用いることが可能である。
【０１６３】
くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、デジタルマイクロミラーデバイス（ＤＭＤ）、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う装置などの種々の電気光学装置に適用可能である。この場合、電気光学材料としては、ＥＬ、ミラーデバイス、ガス、蛍光体などとなる。なお、電気光学材料としてＥＬを用いる場合、素子基板１０においてＥＬが画素電極１３５と透明導電膜の対向電極１３６との間に介在することになるので、図１８および１９に示した対向基板１４は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。
【０１６４】
Ｇ：電子機器
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１６５】
（１）プロジェクタ
まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図２０は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１６６】
さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１６７】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１６８】
なお、本実施形態においては、反射型の電気光学装置を用いたが、透過型表示の電気光学装置を用いたプロジェクタとしても構わない。
【０１６９】
（２）モバイル型コンピュータ
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２１は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。
【０１７０】
なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１３５において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１７１】
（３）携帯電話機
さらに、上記電気光学装置を、携帯電話機に適用した例について説明する。図２２は、この携帯電話機の構成を示す斜視図である。図において、携帯電話機１４００は、複数の操作ボタン１４０２のほか、受話口１４０４、送話口１４０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置１００が反射直視型として用いられることになるので、画素電極１３５に凹凸が形成される構成が望ましい。
【０１７２】
なお、電子機器としては、図２０〜図２２を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した実施形態やその変形例に係る電気光学装置が適用可能なのは言うまでもない。
【０１７３】
【発明の効果】
以上説明したように、本発明によれば、画素をオン状態およびオフ状態のいずれかにすることにより、高品位な階調表示が可能となる。また、本発明によれば、各画素がメモリを備え、前記メモリに記憶された階調データと、階調信号生成回路によって生成された階調信号とを演算処理した結果に応じて、各画素をオン状態またはオフ状態とするようになっているため、階調データの内容に変更がある画素に対してのみ階調データの書き込みを行えばよい。従って、消費電力を低く抑えることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る電気光学装置の全体構成を示すブロック図である。
【図２】 同電気光学装置の画素の構成を示す回路図である。
【図３】 同電気光学装置のメモリセルの構成を示す回路図である。
【図４】 液晶の電圧／透過率特性の一例を示す図である。
【図５】 同電気光学装置の画素の動作を示す真理値表である。
【図６】 （ａ）は、同電気光学装置の階調信号の波形を示すタイミングチャートであり、（ｂ）は、同電気光学装置における画素内のパルス信号ＰＷの波形を示すタイミングチャートである。
【図７】 同電気光学装置において各画素の画素電極に印加される電圧を示すタイミングチャートである。
【図８】 本発明の第２実施形態に係る電気光学装置の画素の構成を示す回路図である。
【図９】 同電気光学装置の画素の動作を示す真理値表である。
【図１０】 （ａ）は、同電気光学装置の階調信号の波形を示すタイミングチャートであり、（ｂ）は、同電気光学装置における画素内のパルス信号ＰＷの波形を示すタイミングチャートである。
【図１１】 同電気光学装置において各画素の画素電極に印加される電圧を示すタイミングチャートである。
【図１２】 本発明の第３実施形態に係る電気光学装置の画素の構成を示す回路図である。
【図１３】 同電気光学装置の画素の動作を示す真理値表である。
【図１４】 （ａ）は、同電気光学装置の階調信号の波形を示すタイミングチャートであり、（ｂ）は、同電気光学装置における画素内のパルス信号ＰＷの波形を示すタイミングチャートである。
【図１５】 同電気光学装置において各画素の画素電極に印加される電圧を示すタイミングチャートである。
【図１６】 液晶の電圧／透過率特性の他の一例を示す図である。
【図１７】 本発明の変形例に係る電気光学装置において各画素の画素電極に印加される電圧を示すタイミングチャートである。
【図１８】 本発明に係る電気光学装置の構造を示す平面図である。
【図１９】 同電気光学装置の構造を示す断面図である。
【図２０】 同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２１】 同電気光学装置を適用した電子機器の一例たるモバイル型コンピュータの構成を示す斜視図である。
【図２２】 同電気光学装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【符号の説明】
１０・・・・・・素子基板
１０ａ・・・・・・表示領域
１１・・・・・・行選択線
１２，１２ａ，１２ｂ，１２０，１２１，１２２・・・・・・列選択線
１３，１３ａ，１３ｂ・・・・・・画素
１３０ａ，１３０ｂ，１３０ｃ・・・・・・メモリセル
１３３・・・・・・インバータ
１３４ａ，１３４ｂ・・・・・・トランスミッションゲート
１３５・・・・・・画素電極
１３６・・・・・・対向電極
１３７・・・・・・液晶
１３８，１３８ａ・・・・・・階調制御回路
１４・・・・・・対向基板
１５・・・・・・シール材
２０・・・・・・動作制御回路
２１０・・・・・・Ｙアドレスバッファ
２１１・・・・・・Ｙアドレスデコーダ
２２０・・・・・・Ｘアドレスバッファ
２２１・・・・・・Ｘアドレスデコーダ
２２２・・・・・・サンプル・ホールド回路
２３・・・・・・階調信号生成回路
２４０・・・・・・入力回路
２４１・・・・・・出力回路

Claims (35)

1. ｋ（ｋは自然数）ビットのメモリと対向電極に対向する画素電極とを各々が有する複数の画素を備え、ｋビットの階調データに応じた階調表示を行なう電気光学装置の駆動方法であって、
   所定の周期にてレベルの反転を繰り返す交流化駆動信号を前記対向電極に印加する一方、
   前記画素のメモリに階調データを書き込み、
   前記メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成し、
   前記交流化駆動信号および当該交流化駆動信号のレベルを反転したレベルを有する反転駆動信号を、前記パルス信号のレベルに応じて選択して前記画素電極に印加する
   ことを特徴とする電気光学装置の駆動方法。
2. 前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されることを特徴とする請求項１記載の電気光学装置の駆動方法。
3. 前記階調データに応じて、前記階調信号の対応するビットの階調信号を選択し、選択された各階調信号の選択期間を合成することにより前記パルス信号を生成することを特徴とする請求項１または２に記載の電気光学装置の駆動方法。
4. 前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されることを特徴とする請求項１に記載の電気光学装置の駆動方法。
5. 前記ｋビットの階調データと前記階調信号のｋビットのカウンタ値とを比較し、比較結果に応じて前記パルス信号を生成することを特徴とする請求項１または４に記載の電気光学装置の駆動方法。
6. 前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなることを特徴とする請求項１から５の何れかに記載の電気光学装置の駆動方法。
7. 前記パルス信号に応じて画素をオフ状態にする場合、前記交流化駆動信号を選択して前記画素電極に印加する一方、画素をオン状態にする場合、前記反転駆動信号を選択して前記画素電極に印加することを特徴とする請求項１から６の何れかに記載の電気光学装置の駆動方法。
8. 前記所定の周期は、各フィールドの周期とは異なることを特徴とする請求項１から７の何れかに記載の電気光学装置の駆動方法。
9. 前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ前記階調データを書き込むことを特徴とする請求項１から８の何れかに記載の電気光学装置の駆動方法。
10. 各々がｋ（ｋは自然数）本の列選択線を含む複数の列選択線群と、複数の行選択線と、前記列選択線群と前記行選択線との各交差に対応して設けられるとともにｋビットのメモリおよび画素電極を各々が有する複数の画素と、前記各画素の画素電極に対向する対向電極とを備え、前記各画素は、メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成し、当該パルス信号のレベルに応じて前記画素電極にオン状態またはオフ状態の電圧を印加する電気光学装置の駆動回路であって、
    前記階調データの書き込み対象となる画素に対応する行選択線に対して選択信号を供給する行選択線駆動回路と、
    前記行選択線に選択信号が供給されている間に、前記階調データの書き込み対象となる画素に対応した列選択線群を構成する各列選択線に対して、前記階調データの各ビットに対応する信号を供給する列選択線駆動回路と、
    前記交流化駆動信号を生成して前記対向電極および前記各画素に出力する電圧生成回路と
    を具備し、
    所定の周期にてレベルの反転を繰り返す交流化駆動信号が前記対向電極に印加され、前記交流化信号および当該交流化信号のレベルを反転したレベルを有する反転駆動信号が前記パルス信号のレベルに応じて選択されて前記画素電極に印加される
    ことを特徴とする電気光学装置の駆動回路。
11. 前記階調信号を生成する階調信号生成回路を有することを特徴とする請求項１０に記載の電気光学装置の駆動回路。
12. 前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されることを特徴とする請求項１０または１１に記載の電気光学装置の駆動回路。
13. 前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されることを特徴とする請求項１０または１１に記載の電気光学装置の駆動回路。
14. 前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなることを特徴とする請求項１０から１３の何れかに記載の電気光学装置の駆動回路。
15. 前記行選択線駆動回路は、前記画素が形成される所定の基板に形成されることを特徴とする請求項１０から１４の何れかに記載の電気光学装置の駆動回路。
16. 前記列選択線駆動回路は、前記画素が形成される所定の基板に形成されることを特徴とする請求項１０から１５の何れかに記載の電気光学装置の駆動回路。
17. 前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ階調データを書き込む書込回路を具備することを特徴とする請求項１０から１６の何れかに記載の電気光学装置の駆動回路。
18. 前記画素のメモリに記憶された階調データを読み出す読出回路を具備することを特徴とする請求項１０から１７の何れかに記載の電気光学装置の駆動回路。
19. 複数の画素を備え、ｋビットの階調データに応じた階調表示を行なう電気光学装置であって、
    各々がｋ本の列選択線を含む複数の列選択線群と、
    複数の行選択線と、
    所定の周期にてレベルの反転を繰り返す交流化駆動信号が印加される対向電極と、
    前記列選択線群と前記行選択線との各交差に対応して設けられ、前記対向電極に対向する画素電極と、前記ｋビットの階調データを記憶するメモリと、前記メモリに書き込まれた階調データとｋビットの階調信号とから、前記階調データに応じた時間密度を有するパルス信号を生成するパルス幅制御回路と、前記交流化駆動信号および当該交流化駆動信号のレベルを反転したレベルを有する反転駆動信号を前記パルス信号のレベルに応じて選択して前記画素電極に印加するスイッチング回路とを有する複数の画素と、
    前記階調データの書き込み対象となる画素に対応する行選択線に対して選択信号を供給する行選択線駆動回路と、
    前記行選択線に選択信号が供給されている間に、前記階調データの書き込み対象となる画素に対応した列選択線群を構成する各列選択線に対して、前記階調データの各ビットに対応する信号を供給する列選択線駆動回路と
    を具備することを特徴とする電気光学装置。
20. 前記メモリは、
    前記選択信号によって導通状態となるスイッチング素子と、
    前記スイッチング素子が導通状態になると、対応する列選択線に供給される前記階調データを書き込み、前期スイッチング素子が非導通状態になると、書き込まれた階調データを保持する互いに一方のインバータの出力が他方のインバータの入力となっている２つのインバータと
    を具備することを特徴とする請求項１９に記載の電気光学装置。
21. 前記階調信号を生成する階調信号生成回路を有することを特徴とする請求項１９または２０に記載の電気光学装置。
22. 前記ｋビットの階調信号は、各ビットの選択期間がそれぞれ２⁰，２¹，２²，・・・２^k-1の階調表示を可能とする時間密度に設定されることを特徴とする請求項１９から２１の何れかに記載の電気光学装置。
23. 前記パルス幅制御回路は、前記階調データに応じて、前記階調信号の対応するビットの階調信号を選択し、選択された各階調信号の選択期間を合成することにより前記パルス信号を生成することを特徴とする請求項１９から２３の何れかに記載の電気光学装置。
24. 前記ｋビットの階調信号は、ｋビットのカウンタの出力信号であり、前記出力信号が示すカウンタ値の各々が維持される期間は、ｋビットの階調表示を可能とする時間密度に設定されることを特徴とする請求項１９から２１の何れかに記載の電気光学装置。
25. 前記パルス幅制御回路は、前記ｋビットの階調データと前記階調信号のｋビットのカウンタ値とを比較し、比較結果に応じて前記パルス信号を生成することを特徴とする請求項１９、２０、２１または２４に記載の電気光学装置。
26. 前記階調信号が所定の値をとる期間は、前記階調データの値にかかわらず前記画素がオフとなることを特徴とする請求項１９から２５の何れかに記載の電気光学装置。
27. 前記行選択線駆動回路は、前記画素が形成される所定の基板に形成されることを特徴とする請求項１９から２６の何れかに記載の電気光学装置。
28. 前記列選択線駆動回路は、前記画素が形成される所定の基板に形成されることを特徴とする請求項１９から２７の何れかに記載の電気光学装置。
29. 前記複数の画素のうち、前記メモリに記憶された階調データを変更すべき画素のメモリに対してのみ階調データを書き込む書込回路を具備することを特徴とする請求項１９から２８の何れかに記載の電気光学装置。
30. 前記画素のメモリに記憶された階調データを読み出す読出回路を具備することを特徴とする請求項１９から２９の何れかに記載の電気光学装置。
31. 前記メモリおよび画素駆動回路はスイッチング素子を有し、前記メモリおよび画素駆動回路のうちの少なくとも一方が有する前記スイッチング素子は絶縁基板上に形成された薄膜トランジスタからなることを特徴とする請求項１９から３０の何れかに記載の電気光学装置。
32. 前記メモリおよび画素駆動回路はスイッチング素子を有し、前記メモリおよび画素駆動回路のうちの少なくとも一方が有する前記スイッチング素子は半導体基板上に形成されることを特徴とする請求項１９から３０の何れかに記載の電気光学装置。
33. 前記画素電極は反射性を有することを特徴とする請求項１９から３２の何れかに記載の電気光学装置。
34. 前記メモリおよび画素駆動回路のうちの少なくとも一方を、前記画素電極に対して観察側とは反対側に設けることを特徴とする請求項１９から３３の何れかに記載の電気光学装置。
35. 請求項１９から３４の何れかに記載の電気光学装置を備えることを特徴とする電子機器。

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