JP3724301B2 - 電気光学装置の駆動方法、その駆動回路、電気光学装置および電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、時間軸における変調により階調表示を行う電気光学装置の駆動方法、その駆動回路、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器や液晶テレビなどの表示部に広く用いられている。ここで、従来の電気光学装置は、例えば、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に充填された電気光学材料たる液晶とから構成される。そして、このような構成において、ある１本の走査線を選択すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介し画素電極に対して、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化する。このため、画素毎に濃度が変化するので、階調表示することが可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、各走査線を順次選択するとともに、第２に、選択された走査線と交差する画素に、当該画素の階調に応じた電圧を有する画像信号を、対応するデータ線に印加する構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、データ線に印加される画像信号は、画素の階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなどが必要となるので、装置全体のコスト高を招致してしまう。さらに、これらのＤ／Ａ変換回路・オペアンプなどの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難となり、特に高精細な表示を行う場合に顕著となるという問題がある。また、Ｄ／Ａ変換回路やオペアンプ等による消費電力の増加等の問題もある。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、高品質・高精細な階調表示や低消費電力化が可能な電気光学装置、その駆動方法、その駆動回路、さらには、この電気光学装置を用いた電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本件の第１発明は、複数の走査線と複数のデータ線との各交差に対応して配設された画素の階調を、前記画素のオン状態とオフ状態とによって制御する電気光学装置の駆動方法であって、１フィールドを複数のサブフィールドに分割し、前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、そのうち、特定のビットに対応するサブフィールドの期間については当該特定のビットの重みに対応する期間よりも長い期間に設定する一方、前記特定のビットに対応しないサブフィールドの期間については、それに対応するビットの重みにしたがった期間に設定し、各サブフィールドにあっては、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードを選択して、画素の各々を、当該サブフィールドのうち、当該ビットの重みに対応する期間だけ、当該ビットの値にしたがってオン状態（またはオフ状態）とする一方、当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードを選択して、画素の各々を、当該サブフィールドにわたって、当該ビットの値にしたがってオン状態（またはオフ状態）とすることを特徴とする。
【０００７】
この第１の発明によれば、１フィールドにおいて、画素のオン（またはオフ）の期間が、当該画素の階調を示す階調データの各ビットの値に応じてパルス幅変調される結果、実効値制御による階調表示が行われることになる。この際、各サブフィールドにおいては、画素のオン（またはオフ）を指示するだけであるので、そのオンオフを指示する信号は、ＬレベルまたはＨレベルしか取り得ないビットデータで済む結果、アナログ信号の処理回路が不要となる。したがって、第１の発明によれば、Ｄ／Ａ変換回路やオペアンプなどが不要となる上に、これらの回路特性や、各種の配線抵抗などの不均一性に起因する表示ムラを抑えることが可能となる。また、低消費電力化も可能となる。
【０００８】
さらに、第１の発明にあって、第１のモードの場合には、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードが選択されて、画素の各々が、当該サブフィールドのうち、当該ビットの重みに対応する期間だけ、当該ビットの対応値にしたがってオン状態（またはオフ状態）となるので、当該サブフィールドでの書き込み回数は２回になるが、その書き込みについては短時間で行う必要がなくなる。このため、書き込みに伴うビットデータの転送レートを低く抑えることが可能となる。
【０００９】
なお、本発明において、１フィールドとは、水平走査信号および垂直走査信号に同期して水平走査および垂直走査することにより、１枚のラスタ画像を形成するのに要する期間という意味である。したがって、ノンインターレース方式などにおける１フレームも、本発明にいう１フィールドに相当する。
【００１０】
さて、第１の発明では、階調データにおける各ビットの重みに応じた期間だけ、対応する画素がオン状態（またはオフ状態）となるので、最上位ビットの重みに応じた期間が非常に長くなる一方、最下位ビットの重みに応じた期間が非常に短くなる。そこで、第１の発明における特定のビットには、少なくとも、前記階調データの最下位ビットが含まれることとして、最下位ビットに対応するサブフィールドでは、第１のモードを選択する方法が望ましい。
【００１１】
また、第１の発明において第１のモードでは、１サブフィールドにおいて、画素に対するオン（またはオフ）の指示を、当該ビットの重みに応じた期間を挟んで２回行う必要がある。この際、すべての走査線を選択する前に、当該ビットの重みに応じた期間が経過してしまう場合がある。そこで、このような場合、前記第１のモードが選択されるサブフィールドでは、前記走査線を所定本数毎にブロック化し、当該サブフィールド内において、前記各ブロックを所定の順番で選択するとともに、選択ブロック内において、当該ブロックに属する走査線を順次選択して、選択した走査線に係る画素を、当該ビットの重みに応じた期間、当該ビットの値にしたがってオン状態（またはオフ状態）とした後、当該ブロックに属する走査線を再び順次選択して、選択した走査線に係る画素をオフ状態（またはオン状態）とする方法が望ましい。この方法によれば、第１のモードが選択されるサブフィールドにおいて、画素に対するオン（またはオフ）の指示を、１当該ビットの重みに応じた期間を挟んで２回行う際に、すべての走査線を選択する前に、当該ビットの重みに応じた期間が経過してしまう場合であっても、画素に対するオン（またはオフ）の指示を、当該走査線の重複を避けて、なおかつ、データの転送レートを高めることなく行うことが可能となる。
【００１２】
次に本件第２の発明は、複数の走査線と複数のデータ線との各交差に対応して配設された画素の階調を前記画素のオン状態とオフ状態とによって制御する電気光学装置の駆動回路であって、１フィールドを複数のサブフィールドに分割し、前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、そのうち、特定のビットに対応するサブフィールドの期間については当該特定のビットの重みに対応する期間よりも長い期間に設定する一方、前記特定のビットに対応しないサブフィールドの期間については、それに対応するビットの重みにしたがった期間に設定し、各サブフィールドについて、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードで駆動を行う一方、当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードで駆動を行い、（i）前記第１のモードの場合、前記走査線の各々を、当該サブフィールドに対応するビットの重みに対応する期間を置いて２回、所定の順番で選択する一方、前記第２のモードの場合、前記走査線の各々を順次選択する走査線駆動回路と、（ii）前記第１のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に係る画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するとともに、再び同じ走査線が選択されたとき、当該画素をオフ状態とするビットデータを供給する一方、前記第２のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に係る画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するデータ線駆動回路とを具備することを特徴とする。
【００１３】
この第２の発明においても、上記第１の発明と同様な理由により、不均一性に起因する表示ムラを抑えて高品質かつ高精細な階調表示が可能になるとともに、第２のモードを選択することによって、１サブフィールドにおけるデータの転送レートを低減することも可能となる。
【００１４】
加えて、本件の第３発明は、複数の走査線と複数のデータ線との各交差に対応して配設される画素を備え、１フィールドを複数のサブフィールドに分割し、
前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、そのうち、特定のビットに対応するサブフィールドの期間については当該特定のビットの重みに対応する期間よりも長い期間に設定する一方、前記特定のビットに対応しないサブフィールドについては、それに対応するビットの重みにしたがった期間に設定し、各サブフィールドについて、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードで駆動を行う一方、当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードで駆動を行い、（i）前記第１のモードの場合、前記走査線の各々を、当該サブフィールドに対応するビットの重みに対応する期間を置いて２回、所定の順番で選択する一方、前記第２のモードの場合、前記走査線の各々を順次選択する走査線駆動回路と、（ii）前記第１のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に係る画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するとともに、再び同じ走査線が選択されたとき、当該画素をオフ状態とするビットデータを供給する一方、前記第２のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に係る画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するデータ線駆動回路とを具備することを特徴とする電気光学装置である。
【００１５】
ここで、第３の発明において、画素電極と対向電極の間に介在される電気光学材料に直流成分が印加されると、当該電気光学材料が劣化する場合があるので、画素電極と電気光学材料を介在して対向する対向電極に印加される電圧レベルを所定の期間毎に反転させるとともに、この反転に応じて、前記ビットデータの電圧を、前記対向電極に印加される電圧レベルを基準として反転させる構成や、前記画素電極と電気光学材料を介在して対向する対向電極に印加される電圧レベルを一定とするとともに、前記ビットデータの電圧を、前記対向電極に印加される電圧レベルを基準として、所定の期間毎に反転させる構成などが望ましい。
【００１６】
さらに、上記目的を達成するために、本件第４の発明は、上記電気光学装置を備えているので、不均一性に起因する表示ムラを抑えて高品質かつ高精細な階調表示が可能になるとともに、第２のモードを選択することによって、１サブフィールドにおけるデータの転送レートを低減することも可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。この実施形態に係る電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、後述するように素子基板と対向基板とが、互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が挟持される構成となっている。また、本実施形態に係る電気光学装置では、素子基板において画素を駆動するＴＦＴ（Thin Film Transistor：薄膜トランジスタ）とともに、周辺駆動回路などが形成されたものである。
【００１８】
＜電気的な構成＞
図１は、この電気光学装置１００の電気的な構成を示すブロック図である。図において、（ｄｃｂａ）は、画素の濃度を４ビットで指示する階調データであって、ＬＳＢを“ａ”とし、３ＳＢを“ｂ”とし、２ＳＢを“ｃ”とし、ＭＳＢを“ｄ”として、一般的に表記したものである。すなわち、本実施形態に係る電気光学装置１００は、１６階調表示を行うものである。なお、この階調データ（ｄｃｂａ）は、図示せぬ上位装置から、垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して、画素毎に対応して供給される。
【００１９】
次に、制御回路２００は、垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫ、階調データ（ｄｃｂａ）にしたがって、次に説明する各種の信号を生成するものである。
【００２０】
まず、第１に、信号Ｌｃｏｍは、本実施形態では図１０に示されるように１フィールド１ｆ（１フレーム）毎にレベル反転する信号であり、後述するように対向基板の対向電極に印加される。なお、スタートパルスＳｆｐは、１フィールドを６分割したサブフィールドｓｆ０〜ｓｆ５の開始を規定するパルス信号であるが、制御回路２００の内部処理、例えばサブフィールド番号（現時点におけるサブフォールドがどのサブフィールドを示す番号）の認識処理等に用いられるため、外部からは見えない。
【００２１】
第２に、ラッチパルスＬＰは、図１０に示されるように、サブフィールドｓｆ０〜ｓｆ５の各水平走査期間の最初に、それぞれ出力されるパルス信号である。なお、説明の便宜上、ラッチパルスＬＰの出力周期を１Ｈ（すなわち１水平走査期間）と表記し、また、第ｎ番目の１水平走査期間をＨｎと表記する。例えば、「２４０Ｈ」とは、ラッチパルスＬＰの出力周期の２４０倍に相当する２４０水平走査期間を意味する一方、Ｈ２４０とは、第２４０番目の１水平走査期間を意味する。
【００２２】
第３に、クロック信号ＣＬＹは、後述する走査線駆動回路１３０においてデータ転送に用いられる信号である。第４に、データＤｙは、サブフィールドｓｆ０〜ｓｆ５の各水平走査期間において選択すべき走査線を、クロック信号ＣＬＹに同期して示すシリアルデータである。なお、その詳細については後述する。第５に、クロック信号ＣＬＸは、いわゆるドットクロックを規定する信号であり、後述するデータ駆動回路１４０においてデータ転送に用いられる信号である。第６に、ビットデータＤｓは、各サブフィールドにおいて各画素に印加される２値的なデータ信号であり、選択された走査線に位置する画素への階調データの各ビットａ、ｂ、ｃ、ｄおよびビットｈ（後述する）のうち、現状のサブフィールドに対応するものが、その１水平走査期間前に、クロック信号ＣＬＸに同期して供給される。すなわち、ビットデータＤｓは、シリアルデータとして供給される。なお、その詳細については後述する。
【００２３】
一方、素子基板上における表示領域１０１ａには、複数本の走査線１１２が、図１においてＸ（行）方向に延在して形成され、また、複数本のデータ線１１４が、Ｙ（列）方向に沿って延在して形成されている。そして、走査線１１２とデータ線１１４との各交差には、後述する画素１１０が設けられて、マトリクス状に配列している。ここで、説明の便宜上、本実施形態では、走査線１１２の総本数を２４０本とし、データ線１１４の総本数３２０本として、２４０行×３２０列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。
【００２４】
次に、走査線駆動回路１３０は、２４０本の走査線１１２の各々に、それぞれ走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０を供給して、１Ｈの期間においていずれか１本の走査線１１２を選択するものであり、また、データ線駆動回路１４０は、選択された走査線１１２に係る１行分の画素１１０に対し、３２０本のデータ線１１４を介して、それぞれデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０を供給するものである。なお、走査線駆動回路１３０およびデータ線駆動回路１４０の詳細については後述するものとする。
【００２５】
ところで、走査線駆動回路１３０や、データ線駆動回路１４０、制御回路２００などは、図示しない単一の電源回路を電源として動作する。したがって、これらの回路各部から出力される信号のＨレベルおよびＬレベルは、この電源回路の高位側電圧Ｖｄｄおよび低位側電圧Ｖｓｓ（＝ＧＮＤ）と一致している。
【００２６】
なお、ＴＦＴ１１６のゲート電圧振幅は、すなわち、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０の電圧振幅は、例えば後述する図２（ａ）に示すような画素構成の場合、データ線１１４に印加されるデータ信号の電圧振幅（Ｖｄｄ−Ｖｓｓ）よりも高める必要が生じるときがでてくるので、そのときには、走査線駆動回路１３０の最終段（図３において第２のラッチ回路１３３０の後段）に電圧振幅を大きくするためのレベルシフタが、各走査線１１２に対応して設けられる（図示省略）。ただし、図２（ｂ）に示すような画素構成を用いて、各画素を電源電圧ＶｄｄまたはＶｓｓの２値によってデジタル駆動する場合には、このようなレベルシフタは不要となり、バッファを介して走査信号を出力すれば済む。
【００２７】
＜画素の構成＞
次に、画素１１０の詳細構成について説明する。図２（ａ）は、この電気光学装置における１個分の画素１１０の一例を示す回路図である。なお、この図では、一般化して説明するために、図１において上から数えてｉ（ｉは、１≦ｉ≦２４０を満たす整数）番目の走査線１１２と、左から数えてｊ（ｊは、１≦ｊ≦３２０を満たす整数）番目のデータ線１１４との交差に対応する画素１１０を示している。
【００２８】
この図に示されるように、スイッチング素子の一例たるＴＦＴ１１６のゲートが走査線１１２に、そのソースがデータ線１１４に、そのドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟持されて液晶層が形成された構成となっている。ここで、対向電極１０８は、後述するように、実際にはすべての画素電極１１８と対向するように対向基板の一面に形成された共通電極である。なお、対向電極１０８には、本実施形態に係る電気光学装置においては、前述したように信号Ｌｃｏｍが印加されて、１フィールド毎にレベル反転する構成となっている。また、ＴＦＴ１１６のドレイン（画素電極１１８）と容量電極との間には、蓄積容量１１９が液晶層とは並列に形成されて、液晶層に蓄積される電荷が急激にリークするのを防止している。ここで、容量電極としては専用の容量線を用いることが好ましく、そこには対向電極１０８と同じく信号Ｌｃｏｍが印加される。
【００２９】
さて、図２（ａ）に示される構成では、ＴＦＴ１１６として一方のＮチャネル型のみが用いられているために、ＴＦＴの寄生容量による液晶への印加電圧降下を防ぐためのオフセット電圧が必要となるが、図２（ｂ）に示されるように、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとを相補的に組み合わせた構成とすれば、オフセット電圧の影響をキャンセルすることができる。ただし、この相補型構成では、走査信号として互いに排他的レベルを供給する必要が生じるため、１行分の画素１１０に対して走査線１１２ａ、１１２ｂの２本が必要となり、構成的には若干不利である。
【００３０】
＜理論的前提＞
ここで、走査線駆動回路１３０およびデータ線駆動回路１４０について詳述する前に、本実施形態に係る電気光学装置による階調表示の理論的前提について簡単に説明することとする。
【００３１】
一般に、電気光学材料として液晶を用いた液晶装置において、画素を構成する液晶層に印加される電圧実効値（印加する電圧を一定として、オン電圧のパルス幅を変化させた場合）と相対透過率（または反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図５に示されるような関係にある。すなわち、液晶層に印加される電圧実効値がＡ（Ｖ）からＢ（Ｖ）までの範囲内において、透過率が変化する関係となっている。なお、相対透過率とは、透過光量（または反射光量）の最低値および最高値を、それぞれ０％および１００％として正規化したものである。
【００３２】
ここで、説明の便宜上、透過率０％を指示する階調データを（００００）とし、以降、透過率が高くなる方向に、順番に階調データを（０００１）、（００１０）、（００１１）、……、（１１１１）とすると、従来では、これらの階調データに対応するアナログ電圧が、データ線１１４を介して液晶層に印加される構成となっていた。このため、「従来の技術」の欄で説明したように、アナログ電圧は、Ｄ／Ａ変換回路やオペアンプなどのアナログ回路の特性や、各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、この影響が画素同士でみて不均一となり易いので、高品質かつ高精細な階調表示が困難であった。
【００３３】
そこでまず、次のような第１の構成を想定する。詳細には、データ線に印加する信号を２値的なビットデータＤｓとするとともに、このビットデータＤｓを用いて、１フィールドの期間において液晶層に印加される電圧実効値をパルス幅制御するという第１の構成を想定する。すなわち、この第１の構成では、液晶層に印加される瞬間的な電圧が、ビットデータＤｓにしたがって２値化されるとともに、１フィールドの期間にわたって液晶層に印加される電圧実効値が、階調データにしたがって制御される。
【００３４】
ここで、図６（ａ）に示されるように、１フィールドを６つのサブフィールドｓｆ０〜ｓｆ５に分割し、このうち、サブフィールドｓｆ２、ｓｆ３、ｓｆ４、ｓｆ５の各期間を、それぞれ階調データの各ビットａ、ｂ、ｃ、ｄの重みに対応させて、１：２：４：８の比に設定する。
【００３５】
この際、サブフィールドｓｆ２、ｓｆ３、ｓｆ４、ｓｆ５においては、各画素に対し、当該画素に対応する階調データの各ビットａ、ｂ、ｃ、ｄの値に応じたビットデータＤｓをデータ信号として供給して、書き込みを行うものとする。
【００３６】
一方、ビットｈは、階調データが（００００）のときのみ「０」であり、それ以外のときでは「１」となるものである。そして、サブフィールドｓｆ０にあっては、ビットｈの値に応じたビットデータＤｓをデータ信号として供給するものとする。さらに、サブフィールドｓｆ１にあっては、階調データにかかわらず、液晶層に電圧を印加しないことを指示するビットデータＤｓを、データ信号として供給するものとする。ここで、サブフィールドｓｆ０、ｓｆ１の各期間は、この期間に印加される電圧実効値が、図５におけるＡ（Ｖ）に相当する電圧となるようにそれぞれ設定される。
【００３７】
そして、対向電極１０８に印加される信号ＬｃｏｍがＬレベルである場合において、ある画素の階調データに対応するビットａ、ｂ、ｃ、ｄまたはｈが「１」のとき、それに対応するビットデータＤｓをＨレベルとする一方、ビットａ、ｂ、ｃ、ｄまたはｈが「０」のとき、それに対応するビットデータＤｓをＬレベルとする。反対に、信号ＬｃｏｍがＨレベルである場合において、ある画素の階調データに対応するビットａ、ｂ、ｃ、ｄまたはｈが「１」のとき、それに対応するビットデータＤｓをＬレベルとする一方、ビットａ、ｂ、ｃ、ｄまたはｈが「０」のとき、それに対応するビットデータＤｓをＬレベルとする。
【００３８】
このような第１の構成において、ある画素の液晶層に印加される電圧Ｄｏｔは、図６（ａ）に示されるようなものとなる。すなわち、階調データが（００００）以外であれば、ビットｈの重みに応じた電圧の印加によって、図５においてＡ（Ｖ）に相当する電圧がオフセットされるとともに、このオフセットされた電圧Ａ（Ｖ）に、階調データの重みに対応した電圧が加算されることになる。このため、（００００）の階調データに対しては、実質的にゼロの電圧実効値が対応するとともに、（００００）を除く１５個の階調データに対しては、Ａ（Ｖ）からＢ（Ｖ）までの範囲で、それぞれ異なる電圧実効値を１対１に対応するので、各階調データに対応した階調表示を行うことが可能となる。
【００３９】
なお、Ａ（Ｖ）に相当する電圧は、液晶材料や、基板間隙、温度などのパラメータによって変化するので、実際には、サブフィールドｓｆ０、ｓｆ１の各期間は、これらのパラメータを考慮して設定される。また、ビットｈについては、例えば各ビットａ、ｂ、ｃ、ｄの論理和を求めることで容易に生成可能である。
【００４０】
ところで、各サブフィールドにおいては、すべての画素の液晶層に対し、データ信号としてのビットデータＤｓを書き込む必要がある。このためには、各サブフィールドにおいて、走査線を１本ずつ順次選択するとともに、選択した走査線に位置する画素に対し、データ線を介してデータ信号（ビットデータＤｓ）を供給しなければならない。
【００４１】
しかしながら、第１の構成において、サブフィールドｓｆ２〜ｓｆ５は、ビットａ、ｂ、ｃ、ｄの重みに対応した期間に設定されるため、特にＬＳＢたるビットａに対応するサブフィールドｓｆ２、および、３ＳＢたるビットｂに対応するサブフィールドｓｆ３の各期間は非常に短い。具体的には、サブフィールドｓｆ２の期間は、ＭＳＢに対応するサブフィールドｓｆ５に比べて１／８しかなく、同様に、サブフィールドｓｆ３の期間は、サブフィールドｓｆ５に比べて１／４しかない。このため、第１の構成では、期間の短いサブフィールドｓｆ２、ｓｆ３においても、書き込みを完了しなければならないので、データの転送レートが極めて高くなってしまう、という問題が想定される。
【００４２】
そこで、本実施形態に係る電気光学装置では、図６（ｂ）に示されるように、第１に、比較的短い期間のサブフィールドｓｆ２、ｓｆ３については、第１のモードで駆動する構成する一方、比較的長い期間のサブフィールドｓｆ０、ｓｆ４、ｓｆ５については、従来の駆動方式に相当する第２のモードで駆動する構成となっている。詳細には、サブフィールドｓｆ２、ｓｆ３については、同図に示されるように期間を拡大するとともに、拡大した期間内において、対応するビットの重みに対応する期間だけオンさせる構成となっている。
【００４３】
ここで、説明の便宜上、サブフィールドｓｆ０、ｓｆ１、ｓｆ２、ｓｆ３、ｓｆ４、ｓｆ５の期間を、それぞれ２４０Ｈ、２４０Ｈ、４８０Ｈ、４８０Ｈ、２４０Ｈ、４８０Ｈに相当する期間に設定し、さらに、サブフィールドｓｆ２においてオンさせる期間をビットａの重みに対応して６０Ｈに相当する期間とし、同様に、サブフィールドｓｆ３においてオンさせる期間を、ビットｂの重みに対応して１２０Ｈに相当する期間とする。
【００４４】
また、本実施形態にあっては、サブフィールドｓｆ２、ｓｆ３において、ビットａ、ｂの値に応じたビットデータＤｓをデータ信号として供給して液晶層に印加し、そのビットの重みに対応する期間が経過した後、当該液晶層に印加する電圧をゼロとして、当該画素をオフさせる必要がある。すなわち、サブフィールドｓｆ２、ｓｆ３では、１本の走査線について着目した場合、２回選択する必要がある。
【００４５】
しかしながら、走査線１１２の本数は「２４０」であるので、サブフィールドｓｆ２にあっては、すべての走査線１１２を選択する前に、ビットａの重みに対応する６０Ｈの期間が経過してしまう。同様に、サブフィールドｓｆ３にあっては、すべての走査線１１２を選択する前に、ビットｂの重みに対応する１２０Ｈの期間が経過してしまう。そこで、本実施形態に係る電気光学装置にあっては、第２に、サブフィールドｓｆ２では、図７に示されるように、また、サブフィールドｓｆ３では図８に示されるように、それぞれ走査線を選択する構成となっている。
【００４６】
すなわち、サブフィールドｓｆ２では、図７に示されるような走査信号Ｇ１〜Ｇ２４０を供給して、第１に、走査線１１２を上から数えて１本目から６０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、１本目から６０本目まで順番に選択して、オフの書き込みを行い、第２に、走査線１１２を上から数えて６１本目から１２０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、６１本目から１２０本目まで順番に選択して、オフの書き込みを行い、第３に、走査線１１２を上から数え１２１本目から１８０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、１２１本目から１８０本目まで順番に選択して、オフの書き込みを行い、第４に、走査線１１２を上から数え１８１本目から２４０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、１８１本目から２４０本目まで順番に選択して、オフの書き込みを行う構成となっている。
【００４７】
また、サブフィールドｓｆ３では、図８に示されるような走査信号Ｇ１〜Ｇ２４０を供給して、第１に、走査線１１２を上から数えて１本目から１２０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、１本目から１２０本目まで順番に選択して、オフの書き込みを行い、第２に、走査線１１２を上から数えて１２１本目から２４０本目まで順番に選択して、ビットａに対応する書き込みを行った後、再び、１２１本目から２４０本目まで順番に選択して、オフの書き込みを行う構成となっている。
【００４８】
また、サブフィールドｓｆ０、ｓｆ１、ｓｆ４またはｓｆ５では、図９に示されるような走査信号Ｇ１〜Ｇ２４０を供給して、走査線１１２を上から数えて１本目から２４０本目まで順番に選択して、それぞれ、ビットｈ、オフに相当するビット、ビットｃ、または、ビットｄに対応する書き込みを行う構成となっている。
【００４９】
なお、図７、図８および図９において、Ｄｏｔ１〜Ｄｏｔ２４０とは、上から数えて１本目〜２４０本目に位置する画素において書き込まれる電圧を一般的に示したものである。
【００５０】
このように本実施形態にあって、サブフィールドｓｆ２、ｓｆ３の第１のモードと、サブフィールドｓｆ０、ｓｆ１、ｓｆ４、ｓｆ５の第２のモードとでは、１サブフィールドにおける駆動方式が相違しているので、さらに、第１のモードにおけるサブフィールドｓｆ２と、ｓｆ３とでは、走査線１１２を選択する順番が相違しているので、走査線駆動回路１３０は、次のような構成を採用して、任意の水平走査期間において任意の走査線を１本選択することが可能な構成となっている。
【００５１】
＜走査線駆動回路＞
そこで、本実施形態で採用される走査線駆動回路１３０について説明する。図３は、走査線駆動回路の構成を示すブロック図である。
【００５２】
この図に示されるように、走査線駆動回路１３０は、Ｙシフトレジスタ１３１０と、第１のラッチ回路１３２０と、第２のラッチ回路１３３０とから構成されている。このうち、Ｙシフトレジスタ１３１０は、各水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＹにしたがって転送し、ラッチ信号Ｔ１、Ｔ２、Ｔ３、…、Ｔ２４０として順次供給するものである。次に、第１のラッチ回路１３２０は、データＤｙを、ラッチ信号Ｔ１、Ｔ２、Ｔ３、…、Ｔ２４０の立ち下がりにおいて順次ラッチするものである。そして、第２のラッチ回路１３３０は、第１のラッチ回路１３２０によりラッチされた２４０個のデータＤｙの各々を、次の水平走査期間に対応するラッチパルスＬＰの立ち下がりにおいて一斉にラッチするとともに、走査線１１２の各々に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０として供給するものである。図では、データＤｙは一系列で伝送されるようになっているが、データＤｙを複数系列並列に伝送し、Ｙシフトレジスタ１３１０からのラッチ信号によって、複数系列のデータＤｙを複数の第１のラッチ回路１３２０に同時にラッチさせて、Ｙシフトレジスタ１３１０の段数を少なく構成してもよい。
【００５３】
すなわち、この走査線駆動回路１３０は、ある１水平走査期間において、データＤｙを走査線１１２の本数に相当する２４０個順次ラッチした後、ラッチした２４０個のデータＤｙの各々を、次の水平走査期間において、それぞれ対応する走査線１１２に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０として一斉に供給する構成となっている。
【００５４】
このため、制御回路２００は、ある１水平走査期間において、ある走査線１１２を選択する場合、その前の水平走査期間においては、その走査線１１２を選択するデータＤｙであって、他の走査線１１２については非選択とするデータＤｙを、クロック信号ＣＬＹに同期してシリアルに供給する構成となっている。ここで、データＤｙのＨレベルは、走査線１１２の選択に対応し、Ｌレベルが非選択に対応しているとすると、例えば図７に示されるように、サブフィールドｓｆ２の水平走査期間Ｈ３６１においては、上から数えて１８１本目の走査線を選択する必要があるため、制御回路２００は、その１水平走査期間だけ前の水平走査期間Ｈ３６０においては、その１８１本目の走査線１１２に対応するデータＤｙのみをＨレベルとし、他の走査線１１２に対応するデータＤｙについてはＬレベルとする。
【００５５】
＜データ線駆動回路＞
次に、データ線駆動回路１４０の詳細構成について図４を参照して説明する。この図に示されるように、データ線駆動回路１４０は、供給される信号が相違する以外、走査線駆動回路１３０と同一構成である。すなわち、データ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、第１のラッチ回路１４２０と、第２のラッチ回路１４３０とから構成される点において走査線駆動回路１３０と共通している。このうち、Ｘシフトレジスタ１４１０は、各水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ３２０として順次供給するものである。次に、第１のラッチ回路１４２０は、ビットデータＤｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ３２０の立ち下がりにおいて順次ラッチするものである。そして、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によりラッチされたビットデータＤｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチするとともに、データ線１１４の各々にデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として供給するものである。図では、ビットデータＤｓは一系列で伝送されるようになっているが、ビットデータＤｓを複数系列並列に伝送し、Ｘシフトレジスタ１４１０からのラッチ信号によって、複数系列のビットデータＤｓを複数の第１のラッチ回路１４２０に同時にラッチさせて、Ｘシフトレジスタ１４１０の段数を少なく構成してもよい。
【００５６】
すなわち、このデータ線駆動回路１４０は、ある１水平走査期間において、ビットデータＤｓをデータ線１１４の本数に相当する３２０個順次ラッチした後、ラッチした３２０個のビットデータＤｓの各々を、次の水平走査期間において、それぞれ対応するデータ線１１４にデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として一斉に供給する構成となっている。
【００５７】
このため、制御回路２００は、ある１水平走査期間において、ある走査線１１２を選択する場合、その前の水平走査期間においては、その走査線１１２に係る１行分の画素１１０に対応するビットデータＤｓを、クロック信号ＣＬＸに対応してシリアルに供給する構成となっている。
【００５８】
さらに、制御回路２００は、ビットデータＤｓを、サブフィールドｓｆ０ではビットｈに対応させ、サブフィールドｓｆ１では画素をオフさせるビットに対応させ、サブフィールドｓｆ２ではビットａに対応させ、サブフィールドｓｆ３ではビットｂに対応させ、サブフィールドｓｆ４ではビットｃに対応させ、サブフィールドｓｆ５ではビットｄに対応させて出力する。
【００５９】
ここで、対向電極１０８に印加される信号Ｌｃｏｍは、１フィールド毎にレベル反転されるので、この電位を考慮して、ビットデータＤｓのレベルを設定する必要がある。すなわち、制御回路２００は、信号ＬｃｏｍをＬレベルとするフィールドでは、画素の階調データ（ｄｃｂａ）のうち、サブフィールドおよび選択走査線に対応するビット（またはビットｈ）を、そのまま正転してＨレベルをビットデータＤｓとして出力する一方、信号ＬｃｏｍをＨレベルとするフィールドでは、画素の階調データ（ｄｃｂａ）のうち、対応するビット（またはビットｈ）をレベル反転してビットデータＤｓとして出力することとなる。なお、ここでいう正転とは、ビットの値が「１」であればＨレベルを出力する一方、ビットの値が「０」であればＬレベルを出力することを言う。また、反転とは、ビットの値が「１」であればＬレベルを出力する一方、ビットの値が「０」であればＨレベルを出力することを言う。
【００６０】
なお、制御回路２００は、データＤｙおよびビットデータＤｓを出力するために、１フィールドにおいて、いずれのサブフィールドであるか、さらに、１サブフィールドにおいて、いずれの水平走査期間であるか、をそれぞれ認識する必要がある。これらについては、スタートパルスＳｆｐ、または、ラッチパルスＬＰをカウントして、これらのカウント結果を参照することで認識可能である。
【００６１】
＜動作＞
次に、本実施形態に係る電気光学装置の動作について説明する。図１０および図１１は、この電気光学装置の動作を説明するためのタイミングチャートである。信号Ｌｃｏｍは、図１０に示されるように、１フィールド（１ｆ）毎にレベル反転して、対向電極１０８に印加される。ここで、信号ＬｃｏｍがＬレベルである１フィールド（１ｆ）について、サブフィールドｓｆ０〜ｓｆ５の順番で説明する。
【００６２】
＜サブフィールドｓｆ０＞
まず、サブフィールドｓｆ０の最初にラッチパルス信号ＬＰが供給されると、走査線駆動回路１３０（図１および図３参照）では、クロック信号ＣＬＹにしたがった転送によって、ラッチ信号Ｔ１、Ｔ２、Ｔ３、…、Ｔ２４０が、図１１に示されるように、第０番目の水平走査期間Ｈ０にわたって順次出力される。なお、ラッチ号Ｔ１、Ｔ２、Ｔ３、…、Ｔ２４０は、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有している。
【００６３】
ここで、サブフィールドｓｆ０において、１番目の１水平走査期間Ｈ１で選択すべきは、上から数えて１本目の走査線１１２である。このため、制御回路２００は、ラッチ信号Ｔ１の立ち下がりにおいてだけＨレベルとなるデータＤｙを出力する一方、図３における第１のラッチ回路１３２０は、ラッチ信号Ｔ１の立ち下がりにおいて、ＨレベルのデータＤｙをラッチし、以降、ラッチ信号Ｔ２、Ｔ３、…、Ｔ２４０の各立ち下がりにおいて、ＬレベルのデータＤｙをラッチする。
【００６４】
これにより、第１のラッチ回路１３２０は、上から数えて１本目の走査線１１２のみを選択し、他の走査線１１２については選択しない旨を示すデータＤｙを、０番目の水平走査期間において順次ラッチすることになる。なお、制御回路２００は、第１のラッチ回路１３２０によるラッチのタイミングに合わせて、データＤｙを出力することはいうまでもない。
【００６５】
一方、データ線駆動回路１４０（図１および図４参照）において、サブフィールドｓｆ０の最初にラッチパルス信号ＬＰが供給されると、クロック信号ＣＬＸにしたがった転送によって、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ３２０が、図１１に示されるように、０番目の１水平走査期間Ｈ０にわたって順次出力される。なお、ラッチ号Ｓ１、Ｓ２、Ｓ３、…、Ｓ３２０は、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。
【００６６】
この際、図４における第１のラッチ回路１４２０は、ラッチ信号Ｓ１の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０へのビットデータＤｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０へのビットデータＤｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えて３２０本目のデータ線１１４との交差に対応する画素１１０へのビットデータＤｓをラッチする。なお、このサブフィールドｓｆ０において出力されるビットデータＤｓは、ビットｈの値に対応したものである。
【００６７】
これにより、データ線駆動回路１４０においては、第１のラッチ回路１４２０が、上から数えて１本目の走査線１１２に係る画素１行分のビットデータＤｓを順次ラッチすることになる。なお、制御回路２００は、各画素の階調データ（ｄｃｂａ）を判断してビットｈを生成するとともに、第１のラッチ回路１４２０によるラッチのタイミングに合わせて出力することはいうまでもない。また、ここでは、信号ＬｃｏｍがＬレベルの場合を想定しているので、ビットｈとビットデータＤｓとは正転の関係にある。
【００６８】
次に、ラッチパルスＬＰが再度出力された後、立ち下がって１番目の水平走査期間Ｈ１に至ると、走査線駆動回路１３０の第２のラッチ回路１３３０は、順次ラッチされたデータＤｙを、当該立ち下がりタイミングにおいて、対応する走査線１１２に、それぞれ走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０として一斉に印加する。この際、走査信号Ｇ１のみがＨレベルとなるので、上から数えて１本目の走査線１１２のみが選択されて、当該走査線１１２に係る画素１１０のＴＦＴ１１６がすべてオンとなる。
【００６９】
さらに、これらの走査信号の出力と並行して、走査線駆動回路１３０では、第１のラッチ回路１３２０が、上から数えて２本目の走査線１１２のみを選択するためのデータＤｙを、同様に順次ラッチする。
【００７０】
一方、データ線駆動回路１４０において、再出力に係るラッチパルスＬＰが立ち下がると、第２のラッチ回路１４３０が、当該立ち下がりタイミングにて、順次ラッチされたビットデータＤｓを、対応するデータ線１１４に、それぞれデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として一斉に供給する。このため、上から数えて１行目の画素１１０においては、データ信号ｄ１、ｄ２、ｄ３、…、ｄｎの書き込みが一斉に行われることとなる。
【００７１】
また、この書き込みと並行して、データ線駆動回路１４０においては、第１のラッチ回路１４２０が、上から数えて２本目の走査線１１２に係る画素１行分のビットデータであって、階調データ（ｄｃｂａ）から生成されたビットｈの値に対応するビットデータＤｓを順次ラッチする。
【００７２】
そして、サブフィールドｓｆ０においては、以降同様な動作が、第２４０番目の水平走査期間Ｈ２４０において、上から数えて２４０本目の走査線１１２にＨレベルとなる走査信号Ｇ２４０が出力されるまで繰り返される。すなわち、ある走査線１１２に係る画素１行分にデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０の書き込みが行われる水平走査期間では、走査線駆動回路１３０にあっては、その次の水平走査期間で選択すべき走査線１１２を示すデータＤｙが順次ラッチされる一方、データ線駆動回路１４０にあっては、当該走査線に係る画素１１０の１行分のビットデータＤｓが順次ラッチされることとなる。
【００７３】
＜サブフィールドｓｆ１＞
続いて、サブフィールドｓｆ１は、サブフィールドｓｆ０と同様な書き込みが行われる。ただし、このサブフィールドｓｆ１におけるビットデータＤｓは、階調データ（ｄｃｂａ）にかかわらず、画素の液晶層に印加される電圧をゼロ（オフ）とするビットである。ここで、対向電極１０８に印加される信号ＬｃｏｍはＬレベルであるから、制御回路２００は、ＬレベルのビットデータＤｓを出力する。
【００７４】
したがって、サブフィールドｓｆ１にあっては、図９に示されるように、水平走査期間Ｈ１にて、上から数えて１番目の走査線１１２が選択されて、当該選択走査線１１２に係る全画素１１０にＬレベルのデータ信号（ビットデータＤｓ）が書き込まれ、次に、水平走査期間Ｈ２にて、２番目の走査線１１２が選択されて、当該選択走査線１１２に係る全画素１１０に対してＬレベルのデータ信号が書き込まれる。そして、以降、水平走査期間Ｈ２４０にて、２４０番目の走査線１１２が選択されて、当該選択走査線１１２に係る全画素１１０にＬレベルのデータ信号が書き込まれるまで、同様な動作が１水平走査期間毎に繰り返し行われることになる。
【００７５】
＜サブフィールドｓｆ２＞
次に、第１のモードのうち、サブフィールドｓｆ２の動作について説明する。上述したように、サブフィールドｓｆ２におけるビットデータＤｓは、階調データ（ｄｃｂａ）のうち、ビットａの値に対応したものである。ここで、対向電極１０８に印加される信号ＬｃｏｍはＬレベルであるため、サブフィールドｓｆ２において、制御回路２００は、１回目の選択では、ビットａの値が「１」であればＨレベルとなり、ビットａの値が「０」であればＬレベルとなるビットデータＤｓを出力し、２回目の選択では、ビットａの値にかかわらずＬレベルのビットデータＤｓを出力する。
【００７６】
したがって、サブフィールドｓｆ２にあっては、図７に示されるような書き込みが行われることになる。すなわち、第１に、上から数えて１本目〜６０本目の走査線１１２に係る画素１１０に対し、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過すればオフにされ、第２に、６１本目〜１２０本目の走査線１１２に係る画素１１０に対し、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過すればオフにされ、第３に、１２１本目〜１８０本目の走査線１１２に係る画素１１０に対し、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過すればオフにされ、第４に、１８１本目〜２４０本目の走査線１１２に係る画素１１０に対し、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過すればオフにされる。
【００７７】
詳細には、水平走査期間Ｈ１にて、１番目の走査線１１２が選択され、当該選択走査線１１２に係る画素１１０に、ビットａの値にしたがったビットデータＤｓが、対応するデータ線１１４を介しデータ信号として書き込まれ、次に、水平走査期間Ｈ２にて、２番目の走査線１１２が選択され、当該選択走査線１１２にに係る画素１１０に対し同様にビットデータＤｓがデータ信号として書き込まれる。以降、水平走査期間Ｈ６０にて、上から数えて６０番目の走査線１１２が選択されて、当該選択走査線１１２に係る画素１１０に対し、ビットａの値にしたがったビットデータＤｓが書き込まれるまで、同様な動作が１水平走査期間毎に繰り返し行われる。
【００７８】
そして、次の水平走査期間Ｈ６１にて、１番目の走査線１１２が再び選択され、当該選択走査線１１２に位置する１行分の画素１１０にＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされ、次に、水平走査期間Ｈ６２にて、上から数えて２番目の走査線１１２が再び選択され、当該選択走査線１１２に係る１行分の画素１１０に対し同様にＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされる。以降、水平走査期間Ｈ１２０にて、６０番目の走査線１１２が再び選択されて、当該選択走査線１１２に係る１行分の画素１１０に対し、ＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされるまで、同様な動作が１水平走査期間毎に繰り返し行われる。
【００７９】
これにより、上から数えて１本目〜６０本目の走査線に対応する各画素について、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過すればオフにされることとなる。
【００８０】
そして、同様な動作が、上から数えて６１本目〜１２０本目、１２１本目〜１８０本目、１８１本目〜２４０本目の各走査線に対応する各画素について、それぞれ水平走査期間Ｈ１２１〜Ｈ２４０、Ｈ２４１〜Ｈ３６０、Ｈ３６１〜Ｈ４８０にわたって行われて、ビットａにしたがったビットデータＤｓが書き込まれた後、ビットａの重みに対応する６０Ｈの期間が経過してオフにされることとなる。
【００８１】
このようなサブフィールドｓｆ２における選択は、見方を変えれば、まず、上から数えて１本目〜６０本目の走査線１１２からなる第１ブロックを選択して、このブロックに属する１本目〜６０本目の走査線１１２を順次選択し、選択走査線に係る画素を、ビットａの重みに応じた期間、当該ビットａの値にしたがった書き込みを行った後、これらの走査線１１２を再び順次選択して、画素をオフさせ、次に、上から数えて６１本目〜１２０本目の走査線１１２からなる第２ブロックを選択して、このブロックに属する６１本目〜１２０本目の走査線１１２を順次選択し、選択走査線に係る画素に対して、ビットａの重みに応じた期間、当該ビットａの値にしたがった書き込みを行った後、これらの走査線を再び順次選択して、画素をオフさせ、続いて、上から数えて１２１本目〜１８０本目の走査線１１２からなる第３ブロックを選択して、このブロックに属する１２１本目〜１８０本目の走査線１１２を順次選択し、選択走査線に係る画素を、ビットａの重みに応じた期間、当該ビットａの値にしたがった書き込みを行った後、これらの走査線１１２を再び順次選択して、画素をオフさせ、そして、上から数えて１８１本目〜２４０本目の走査線１１２からなる第４ブロックを選択して、このブロックに属する１８１本目〜２４０本目の走査線１１２を順次選択し、選択走査線に係る画素に対して、ビットａの重みに応じた期間、当該ビットａの値にしたがった書き込みを行った後、これらの走査線を再び順次選択して、画素をオフさせたもの、ということができる。
【００８２】
＜サブフィールドｓｆ３＞
続いて、第１のモードのうち、サブフィールドｓｆ３の動作について説明する。上述したように、サブフィールドｓｆ３におけるビットデータＤｓは、階調データ（ｄｃｂａ）のうち、ビットｂの値に対応したものである。ここで、対向電極１０８に印加される信号ＬｃｏｍはＬレベルであるため、サブフィールドｓｆ３において、制御回路２００は、１回目の選択では、ビットｂの値が「１」であればＨレベルとなり、ビットｂの値が「０」であればＬレベルとなるビットデータＤｓを出力し、２回目の選択では、ＬレベルのビットデータＤｓを出力する。
【００８３】
したがって、サブフィールドｓｆ３にあっては、図８に示されるような書き込みが行われることになる。すなわち、まず、上から数えて１本目〜１２０本目の走査線１１２に係る画素１１０に対し、ビットｂにしたがったビットデータＤｓが書き込まれた後、ビットｂの重みに対応する１２０Ｈの期間が経過すればオフにされ、次に、１２１本目〜２４０本目の走査線１１２に係る画素１１０に対し、ビットｂにしたがったビットデータＤｓが書き込まれた後、ビットｂの重みに対応する１２０Ｈの期間が経過すればオフにされる。
【００８４】
詳細には、水平走査期間Ｈ１にて、１番目の走査線１１２が選択され、当該選択走査線１１２に係る画素１１０に、ビットｂの値にしたがったビットデータＤｓが、対応するデータ線１１４を介しデータ信号として書き込まれ、次に、水平走査期間Ｈ２にて、２番目の走査線１１２が選択され、当該選択走査線１１２にに係る画素１１０に対し同様にビットデータＤｓがデータ信号として書き込まれる。以降、水平走査期間Ｈ１２０にて、上から数えて１２０番目の走査線１１２が選択されて、当該選択走査線１１２に係る画素１１０に対し、ビットｂの値にしたがったビットデータＤｓが書き込まれるまで、同様な動作が１水平走査期間毎に繰り返し行われる。
【００８５】
そして、次の水平走査期間Ｈ１２１にて、１番目の走査線１１２が再び選択され、当該選択走査線１１２に位置する１行分の画素１１０にＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされ、次に、水平走査期間Ｈ１２２にて、上から数えて２番目の走査線１１２が再び選択され、当該選択走査線１１２に係る１行分の画素１１０に対し同様にＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされる。以降、水平走査期間Ｈ２４０にて、１２０番目の走査線１１２が再び選択されて、当該選択走査線１１２に係る１行分の画素１１０に対し、ＬレベルのビットデータＤｓが書き込まれて、当該１行分の画素がオフにされるまで、同様な動作が１水平走査期間毎に繰り返し行われる。
【００８６】
これにより、上から数えて１本目〜１２０本目の走査線に対応する各画素について、ビットｂにしたがったビットデータＤｓが書き込まれた後、ビットｂの重みに対応する１２０Ｈの期間が経過すればオフにされることとなる。
【００８７】
そして、同様な動作が、上から数えて１２１本目〜２４０本目の各走査線に対応する各画素について、水平走査期間Ｈ２４１〜Ｈ４８０にわたって行われて、ビットｂにしたがったビットデータＤｓが書き込まれた後、ビットｂの重みに対応する１２０Ｈの期間が経過してオフにされることとなる。
【００８８】
このようなサブフィールドｓｆ３における選択は、見方を変えれば、まず、上から数えて１本目〜１２０本目の走査線１１２からなるブロックを選択して、このブロックに属する１本目〜１２０本目の走査線１１２を順次選択し、選択走査線に係る画素を、ビットｂの重みに応じた期間、当該ビットｂの値にしたがった書き込みを行った後、これらの走査線１１２を再び順次選択して、画素をオフさせ、次に、上から数えて１２１本目〜２４０本目の走査線１１２からなるブロックを選択して、このブロックに属する１２１本目〜２４０本目の走査線１１２を順次選択し、選択走査線に係る画素に対して、ビットｂの重みに応じた期間、当該ビットｂの値にしたがった書き込みを行った後、これらの走査線を再び順次選択して、画素をオフさせたもの、ということができる。
【００８９】
＜サブフィールドｓｆ４、ｓｆ５＞
そして、サブフィールドｓｆ４に至ると、再びサブフィールドｓｆ１と同様な書き込みが行われる。ただし、サブフィールドｓｆ４、ｓｆ５におけるビットデータＤｓは、階調データ（ｄｃｂａ）のうち、それぞれビットｃ、ｄの値に対応したものである。ここで、対向電極１０８に印加される信号ＬｃｏｍはＬレベルである。このため、サブフィールドｓｆ４において、制御回路２００は、ビットｃの値が「１」であればＨレベルとなり、ビットｃの値が「０」であればＬレベルとなるビットデータＤｓを出力する。同様に、サブフィールドｓｆ５において、制御回路２００は、ビットｄの値が「１」であればＨレベルとなり、ビットｄの値が「０」であればＬレベルとなるビットデータＤｓを出力する。
【００９０】
したがって、サブフィールドｓｆ４、ｓｆ５にあっては、図９に示されるような書き込みが行われることになる。このような書き込みは、サブフィールドｓｆ０、ｓｆ１と同様なので、詳細についての説明は別段要しないであろう。なお、必要に応じて走査信号とデータ信号の電位の切り替りタイミングを少しずらす場合もある。
【００９１】
＜信号ＬｃｏｍがＨレベルであるフィールド＞
このようにサブフィールドｓｆ０〜ｓｆ５において書き込みが終了すると、今度は、信号ＬｃｏｍがＨレベルとなるフィールドとなっても、各サブフィールドにおいて同様な動作が繰り返される。ただし、階調データの各ビットａ、ｂ、ｃ、ｄおよびビットｈと、それに対応するビットデータＤｓとは互いに反転の関係となる。
【００９２】
＜画素電極への印加波形＞
次に、このような動作が行われることによって、画素１１０における液晶層への印加電圧について検討する。図１２は、対向電極１０８に印加される信号Ｌｃｏｍの波形と、画素１１０における画素電極１１８への印加波形とを、階調データ毎にサブフィールド単位で示すタイミングチャートである。
【００９３】
まず、信号ＬｃｏｍがＬレベルである１フィールド（１ｆ）の場合について説明する。
【００９４】
この場合に、例えば、ある画素１１０への階調データ（ｄｃｂａ）が（００００）であるとき、当該画素の画素電極１１８には、対向電極１０８に印加される信号Ｌｃｏｍと同一電位のＬレベルが１フィールド（１ｆ）にわたって印加される。したがって、当該液晶層に印加される電圧実効値は実質的にゼロとなるので、当該画素における透過率は、階調データ（００００）に対応して０％となる。
【００９５】
次に、ある画素１１０への階調データ（ｄｃｂａ）が例えば（０１０１）であるとき、当該画素の画素電極１１８には、サブフィールドｓｆ０においてビットｈの「１」に対応してＨレベルが印加され、サブフィールドｓｆ１において信号Ｌｃｏｍと同電位のＬレベルが印加され、サブフィールドｓｆ２のうち、６０Ｈに相当する期間においてビットａの「１」に対応してＨレベルが印加される一方、他の期間においてはＬレベルが印加され、サブフィールドｓｆ３のうち、１２０Ｈに相当する期間においてビットｂの「０」に対応してＬレベルが印加され、他の期間においてもＬレベルが印加され、サブフィールドｓｆ４においてビットｃの「１」に対応してＨレベルが印加され、サブフィールドｓｆ５においてビットｄの「０」に対応してＬレベルが印加される。
【００９６】
結局、階調データが（０１０１）である画素の液晶層には、サブフィールドｓｆ０、ｓｆ１において、図５においてＡ（Ｖ）に相当する電圧が印加され、さらに、サブフィールドｓｆ２〜ｓｆ５において、当該階調データの各ビットの値にその重みをそれぞれ乗じた期間３００Ｈ（＝６０Ｈ＋２４０Ｈ）だけ、Ｈレベルに相当する電圧が印加される結果、当該画素の濃度は、これらの電圧を加算した電圧実効値に対応した透過率となる。
【００９７】
同様に、ある画素１１０への階調データ（ｄｃｂａ）が例えば（１０１０）であるとき、当該画素の画素電極１１８には、サブフィールドｓｆ０においてビットｈの「１」に対応してＨレベルが印加され、サブフィールドｓｆ１において信号Ｌｃｏｍと同電位のＬレベルが印加され、サブフィールドｓｆ２のうち、６０Ｈに相当する期間においてビットａの「０」に対応してＬレベルが印加され、他の期間においてもＬレベルが印加され、サブフィールドｓｆ３のうち、１２０Ｈに相当する期間においてビットｂの「１」に対応してＨレベルが印加される一方、他の期間においてＬレベルが印加され、サブフィールドｓｆ４においてビットｃの「０」に対応してＬレベルが印加され、サブフィールドｓｆ５においてビットｄの「１」に対応してＨレベルが印加される。
【００９８】
結局、階調データが（１０１０）である画素の液晶層には、サブフィールドｓｆ０、ｓｆ１において、図５においてＡ（Ｖ）に相当する電圧が印加され、さらに、サブフィールドｓｆ２〜ｓｆ５において、当該階調データの各ビットの値にその重みをそれぞれ乗じた６００Ｈの期間（＝１２０Ｈ＋４８０Ｈ）だけ、Ｈレベルに相当する電圧が印加される結果、当該画素の濃度は、これらの電圧を加算した電圧実効値に対応した透過率となる。
【００９９】
一方、信号ＬｃｏｍがＨレベルである１フィールド（１ｆ）において、ビットデータＤｓは、階調データの各ビットａ、ｂ、ｃ、ｄおよびビットｈと反転の関係になるので、信号ＬｃｏｍがＬレベルであるフィールドとは、反転レベルの電圧が画素電極１１８に印加される。このため、ＨレベルとＬレベルとの中間値を電圧の基準としてみた場合、信号ＬｃｏｍがＬレベルのフィールドにおいて液晶層に印加される電圧と、信号ＬｃｏｍがＨレベルのフィールドにおいて液晶層に印加される電圧値とは、互いに極性を反転したものであって、かつ、その絶対値は等しいものとなる。したがって、液晶層に直流成分が印加される事態が回避されて、液晶１０５の劣化が防止されることになる。
【０１００】
このように本実施形態に係る電気光学装置によれば、データ線１１４に供給されるデータ信号ｄ１〜ｄ３２０が、ＨレベルまたはＬレベルのみであって、２値的であるため、駆動回路などの周辺回路において高精度のＤ／Ａ変換回路やオペアンプなどのような、アナログ信号を処理するための回路が不要となる上、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。さらに、本実施形態に係る電気光学装置によれば、サブフィールドｓｆ２の期間が拡大されるとともに、その拡大期間のうち、ビットａの重みに対応する期間だけ、ビットａの値にしたがったビットデータＤｓが書き込まれるので、データの転送レートを低く抑えることができる。同様に、サブフィールドｓｆ３の期間が拡大されるとともに、その拡大期間のうち、ビットｂの重みに対応する期間だけ、ビットｂの値にしたがったビットデータＤｓが書き込まれるので、データの転送レートを低く抑えることができる。
【０１０１】
この点について具体的に言えば、ビットａの重みに対応する期間は、６０Ｈに相当する期間しかないので、この期間のうちに２４０本の走査線１１２をすべて選択することはできない。これに対して本実施形態では、サブフィールドｓｆ２の期間を４８０Ｈに相当する期間に拡大して、この拡大期間のうち、ビットａの重みに対応する６０Ｈの期間だけ、ビットａの値にしたがったビットデータＤｓを書き込む構成となっているので、データ転送レートを高める必要はなくなることになる。同様に、ビットｂの重みに対応する期間は、１２０Ｈに相当する期間しかないので、この期間のうちに２４０本の走査線１１２をすべて選択することはできないが、サブフィールドｓｆ３の期間を４８０Ｈに相当する期間に拡大して、この拡大期間のうち、ビットａの重みに対応する１２０Ｈの期間だけ、ビットａの値にしたがったビットデータＤｓを書き込む構成となっているので、データ転送レートを高める必要はなくなることになる。
【０１０２】
＜応用形態：その１＞
上述した実施形態では、交流駆動を実現するために、対向電極１０８に印加される信号Ｌｃｏｍを１フィールド毎にレベル反転するとともに、これに応じて、階調データの各ビットａ、ｂ、ｃ、ｄまたはビットｈの値を正転・反転してビットデータＤｓとして出力する構成となっていた。が、このような交流駆動は、次のような応用形態でも可能である。
【０１０３】
図１３は、本発明の応用形態に係る電気光学装置において、対向電極１０８に印加される信号Ｌｃｏｍの波形と、画素１１０における画素電極１１８への印加波形とを、当該画素の階調データ毎に示すタイミングチャートである。
【０１０４】
この図に示されるように、この応用形態に係る電気光学装置は、対向電極１０８に印加される信号Ｌｃｏｍを、フィールドによらず電圧Ｖｃで一定とする。さらに、ビットデータＤｓを、階調データの各ビットａ、ｂ、ｃ、ｄまたはビットｈの値に対して正転として固定するが、ビットデータＤｓのＬレベルを電圧Ｖｃで一定とする一方、ビットデータのＨレベルを、電圧Ｖｃを基準として対称な電圧Ｖ＋またはＶ−として、フィールド毎に反転する構成となっている。
【０１０５】
この構成において、画素１１０における液晶層への印加電圧について検討すると、例えば、ある画素１１０への階調データ（ｄｃｂａ）が（００００）であるとき、当該画素の画素電極１１８には、対向電極１０８に印加される信号Ｌｃｏｍと同一電位のＶｃが印加されるので、電圧実効値は実質的にゼロとなる。
【０１０６】
また、ある画素の階調データ（ｄｃｂａ）が例えば（００１１）であるとき、当該画素の画素電極１１８には、サブフィールドｓｆ０においてビットｈの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加され、サブフィールドｓｆ１において信号Ｌｃｏｍと同一の電圧Ｖｃが印加され、サブフィールドｓｆ２のうち、６０Ｈに相当する期間においてビットａの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加される一方、他の期間において電圧Ｖｃが印加され、サブフィールドｓｆ３のうち、１２０Ｈに相当する期間においてビットｂの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加される一方、他の期間において電圧Ｖｃが印加され、サブフィールドｓｆ４においてビットｃの「０」に対応してＬレベルに相当する電圧Ｖｃが印加され、サブフィールドｓｆ５においてビットｄの「０」に対応してＬレベルに相当する電圧Ｖｃが印加される。そして、次の１フィールド（１ｆ）にあっては、サブフィールドｓｆ０、ｓｆ２、ｓｆ３において、電圧Ｖ＋に替わって電圧Ｖ−がＨレベルとして印加され、それ以外の期間では、Ｌレベルとして対向電極１０８と同一電位のＶｃが印加される。
【０１０７】
同様に、ある画素の階調データ（ｄｃｂａ）が例えば（１１００）であるとき、当該画素の画素電極１１８には、サブフィールドｓｆ０においてビットｈの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加され、サブフィールドｓｆ１において信号Ｌｃｏｍと同一の電圧Ｖｃが印加され、サブフィールドｓｆ２のうち、６０Ｈに相当する期間においてビットａの「０」に対応してＬレベルに相当する電圧Ｖｃが印加され、他の期間においても電圧Ｖｃが印加され、サブフィールドｓｆ３のうち、１２０Ｈに相当する期間においてビットｂの「０」に対応してＬレベルに相当する電圧Ｖｃが印加され、他の期間においても電圧Ｖｃが印加され、サブフィールドｓｆ４においてビットｃの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加され、サブフィールドｓｆ５においてビットｄの「１」に対応してＨレベルに相当する電圧Ｖ＋が印加される。そして、次の１フィールド（１ｆ）にあっては、サブフィールドｓｆ０、ｓｆ４、ｓｆ５において、電圧Ｖ＋に替わって電圧Ｖ−がＨレベルとして印加され、それ以外の期間では、Ｌレベルとして対向電極１０８と同一電位のＶｃが印加される。
【０１０８】
ここで、電圧Ｖ＋と電圧Ｖｃとの差（電圧Ｖ−と電圧Ｖｃとの差）が、上述した実施形態において電圧Ｖｄｄと電圧Ｖｓｓとの差に等しければ、電圧実効値に対応した透過率となるので、この応用形態に係る電気光学装置においても、交流駆動による階調表示が可能となる。なお、他の階調データについては、別段説明を要しないであろう。
【０１０９】
なお、この応用形態または上述した実施形態に係る電気光学装置にあっては、信号Ｌｃｏｍの反転周期、または、ビットデータＤｓのＨレベルに対応する電圧の反転周期を１フィールドとしたが、本発明はこれに限られず、例えば２フィールド以上の長周期や、１水平走査期間あるいは２水平走査期間等の短周期でレベル反転する構成としても良い。
【０１１０】
＜応用形態：その２＞
また、画素１１０の構成については、図２（ａ）や、同図（ｂ）に示されるものに限られず、種々のものが適用可能である。例えば、図１４に示されるようなものが適用可能である。
【０１１１】
この図において、データ線１１４ａには、正転のデータ信号ｄｊ（ビットデータＤｓ）が供給される一方、データ線１１４ｂには、反転のデータ信号／ｄｊが供給される。そして、データ線１１４ａ、１１４ｂと走査線１１２との交差において、データ線１１４ａを介して供給されたデータ信号ｄｊは、ＴＦＴ１１６ａを介してインバータ１２１の入力端に供給される一方、データ線１１４ｂを介して供給された反転データ信号／ｄｊは、ＴＦＴ１１６ｂを介してインバータ１２２の入力端に供給される構成となっている。
【０１１２】
さらに、インバータ１２１、１２２にあっては、お互いに一方の出力端が他方の入力端に接続された構成となっており、このうち、インバータ１２１の出力信号（インバータ１２２の入力信号）は、オフ信号Ｖｏｆｆを画素電極１１８に供給するトランスミッションゲート１２３の制御信号となっている一方、インバータ１２２の出力信号（インバータ１２１の入力信号）は、オン信号Ｖｏｎを画素電極１１８に供給するトランスミッションゲート１２４の制御信号となっている。なお、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆが供給される信号線は、それぞれ各画素１１０にわたって共通である。
【０１１３】
ここで、上述した実施形態のように、信号Ｌｃｏｍを所定期間毎にレベル反転する場合、オン信号Ｖｏｎは、信号Ｌｃｏｍとは反転レベルの信号となる一方、オフ信号Ｖｏｆｆは、信号Ｌｃｏｍとは同一レベルの信号となる。
【０１１４】
この構成において、データ信号ｄｊとしてＨレベル（反転レベル信号／ｄｊとしてＬレベル）が供給されると、画素電極１１８には、対向電極１０８に印加される信号Ｌｃｏｍと反転レベルのオン信号Ｖｏｎが印加される一方、データ信号ｄｊとしてＬレベル（反転レベル信号／ｄｊとしてＨレベル）が供給されると、画素電極１１８には、対向電極１０８に印加される信号Ｌｃｏｍと同一レベルのオフ信号Ｖｏｆｆが印加されることとなる。したがって、この場合、制御回路２００は、実施形態のように信号Ｌｃｏｍのレベルに応じて、階調データの各ビットａ、ｂ、ｃ、ｄおよびビットｈを、正転・反転してビットデータＤｓとして出力する必要がなくなり、ビットそのものを出力すれば良いことになる。
【０１１５】
また、上述した応用形態（その１）のように、信号Ｌｃｏｍを電圧Ｖｃで一定とする場合、オン信号Ｖｏｎは、所定の周期毎（例えば、１フィールド毎に）に、電圧Ｖ＋またはＶ−を交互にレベル反転する一方、オフ信号Ｖｏｆｆは、信号Ｌｃｏｍと同一レベル（電圧Ｖｃ）で一定の信号となる。
【０１１６】
この構成において、データ信号ｄｊとしてＨレベル（反転レベル信号／ｄｊとしてＬレベル）が供給されると、画素電極１１８には、Ｖ＋またはＶ−のいずれかの電圧が印加される一方、データ信号ｄｊとしてＬレベル（反転レベル信号／ｄｊとしてＨレベル）が供給されると、画素電極１１８には、対向電極１０８に印加される信号Ｌｃｏｍと同一レベルのオフ信号Ｖｏｆｆが印加されることとなる。したがって、この構成でも、階調データの各ビットａ、ｂ、ｃ、ｄおよびビットｈからビットデータＤｓを出力する際に、信号Ｌｃｏｍのレベルに応じて正転・反転する必要がなくなることになる。
【０１１７】
また、画素１１０については、図１４に示される構成のほか、図１５に示される構成としても良い。図１５に示される画素１１０は、ＴＦＴ１１６およびキャパシタＣ１からなる一種のＤＲＡＭを備えている。すなわち、ＴＦＴ１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインがキャパシタＣ１の一端に接続されている。
【０１１８】
そして、ＴＦＴ１１６のドレインは、信号ＶＨおよび信号ＶＬが供給される信号線の間で、直列接続されたＰチャネル型ＴＦＴ（Ｔｂ１）およびＮチャネル型ＴＦＴ（Ｔｂ２）のゲートにそれぞれ接続されるとともに、その出力が、画素電極１１８に接続されている。したがって、ＴＦＴ（Ｔｂ１、Ｔｂ２）は、信号ＶＨまたは信号ＶＬを選択して、画素電極１１８に供給するアナログマルチプレクサとして機能する。なお、信号ＶＨおよび信号ＶＬが供給される信号線は、それぞれ各画素１１０にわたって共通である。
【０１１９】
ここで、上述した応用形態（その１）のように、信号Ｌｃｏｍを電圧Ｖｃで一定とする場合、信号ＶＨは、所定周期毎（例えば、１フィールド毎に）上述した電圧Ｖ＋またはＶ−で交互にレベル反転する一方、信号ＶＬは、信号ＶＨが電圧Ｖ＋をとるときに電圧Ｖｃとなり、信号ＶＨが電圧Ｖｃをとるときに電圧Ｖ−となる。
【０１２０】
また、ビットデータＤｓは、信号ＶＨが電圧Ｖ＋をとるとき（信号ＶＬが電圧Ｖｃをとるとき）、階調データの各ビットａ、ｂ、ｃ、ｄまたはビットｈを反転させたものとなる一方、信号ＶＨが電圧Ｖｃをとるとき（信号ＶＬが電圧Ｖ−をとるとき）、階調データの各ビットａ、ｂ、ｃ、ｄまたはビットｈを正転させたものとなる。
【０１２１】
この構成にあって、ある１フィールドにおいて信号ＶＨが電圧Ｖ＋をとるとき（信号ＶＬが電圧Ｖｃをとるとき）に、データ信号としてＨレベルが供給されると、ＴＦＴ（Ｔａ１）がオフし、ＴＦＴ（Ｔｂ２）がオンするので、画素電極１１８には、信号ＶＬが供給される結果、対向電極１０８に印加される信号Ｌｃｏｍと同一レベルの電圧Ｖｃが印加される一方、データ信号としてＬレベルが供給されると、ＴＦＴ（Ｔａ１）がオンし、ＴＦＴ（Ｔｂ２）がオフするので、画素電極１１８には、信号ＶＨが供給される結果、対向電極１０８に印加される信号Ｌｃｏｍを正極側に反転した電圧Ｖ＋が印加されることになる。
【０１２２】
また、この構成にあって、他の１フィールドにおいて信号ＶＨが電圧Ｖｃをとるとき（信号ＶＬが電圧Ｖ−をとるとき）に、データ信号としてＬレベルが供給されると、ＴＦＴ（Ｔｂ２）がオフし、ＴＦＴ（Ｔｂ１）がオンするので、画素電極１１８には、信号ＶＨが供給される結果、対向電極１０８に印加される信号Ｌｃｏｍと同一レベルの電圧Ｖｃが印加される一方、データ信号としてＨレベルが供給されると、ＴＦＴ（Ｔｂ２）がオンし、ＴＦＴ（Ｔｂ１）がオフするので、画素電極１１８には、信号ＶＬが供給される結果、対向電極１０８に印加される信号Ｌｃｏｍとは負極側に反転した電圧Ｖ−が印加されることになる。
【０１２３】
＜電気光学装置の全体構成＞
次に、上述した実施形態に係る電気光学装置の全体構成について図１６および図１７を参照して説明する。ここで、図１６は、電気光学装置１００の構成を示す斜視図であり、図１７は、図１６におけるＣ−Ｃ’線の断面図である。
【０１２４】
これらの図に示されるように、電気光学装置１００は、画素電極１１８等が形成されたガラスや、半導体、石英などからなる素子基板１０２と、対向電極１０８等が形成されたガラスなどの透明な対向基板１０４とが、スペーサ１０７の混入されたシール材１０９によって一定の間隙を保って、互いに電極形成面が対向して貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が封入された構造となっている。なお、シール材１０７は、対向基板１０４の周縁に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【０１２５】
ここで、素子基板１０２の対向面であって、シール材１０９の外側一辺においては、上述したデータ線駆動回路１４０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０３が形成されて、制御回路２００からの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１３０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１３０を片側１個だけに形成する構成でも良い。
【０１２６】
一方、対向基板１０４における対向電極１０８は、貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０２における接続端子１０３と電気的な導通している。すなわち、信号Ｌｃｏｍは、素子基板１０２に設けられた接続端子１０３を介して、蓄積容量１０９の一端に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。
【０１２７】
ほかに、対向基板１０４には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合、例えば後述するプロジェクタのライトバルブとして用いる場合、カラーフィルタは形成されない。
【０１２８】
さらに、素子基板１０２および対向基板１０４の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における液晶分子の配向方向が規定されている。さらに、配向方向に応じた偏光子（図示省略）が、透過型であれば、素子基板１０２および対向基板１０４の外側（観察側）に、また、反射型であれば対向基板１０２の外側のみに、それぞれが設けられる。ただし、液晶１０５として、高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１２９】
＜その他＞
なお、上述した実施形態や応用形態では、階調数を「１６」としたが、例えば、８階調として階調数を低めても良いし、６４階調表示、２５６階調、…のように階調数を高めても良い。
【０１３０】
また、実施形態や応用形態では、素子基板１０２にＴＦＴ１１６が形成された構成となっていたが、本発明は、これに限られない。例えば、素子基板１０２を半導体基板とするとともに、ここに、ＴＦＴ１１６に替えてＭＯＳ型トランジスタを形成しても良い。さらに、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤなどの絶縁性基板からなる素子基板１０２にシリコン単結晶膜を形成して、ここに各種素子を作り込んでも良い。特に、画素１１０を、図１４や図１５に示されるように構成する場合には、１画素あたりの素子数が多く、複雑化するので、このような技術は有効といえる。ただし、このような構成では、素子基板１０２に透過性を持たせることができないので、画素電極１０８をアルミニウムで形成して、あるいは、別途反射層を設けるなどして、反射型として用いられることになる。
【０１３１】
さらに、上述した実施形態や応用形態では、液晶としてＴＮ型を用いたが、１８０度以上のねじれ配向を有するＳＴＮ（Super Twisted Nematic）型や、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。
【０１３２】
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。さらに、対向基板１０４に対向電極１０８を配置するのでなく、素子基板１０２上に、画素電極と対向電極とを、互いに間隔を置いて櫛歯状に配置する構成としても良い。この構成では、液晶分子が水平配向して、電極間による横方向の電界に応じて液晶分子の配向方向が変化することになる。このように、本発明の駆動方法に適合するものであれば、液晶や配向方式として、種々のものを用いることが可能である。
【０１３３】
くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、デジタルマイクロミラーデバイス（ＤＭＤ）、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う装置などの種々の電気光学装置に適用可能である。この場合、電気光学材料としては、ＥＬ、ミラーデバイス、ガス、蛍光体などとなる。なお、電気光学材料としてＥＬを用いる場合、素子基板１０２においてＥＬが画素電極１０８と透明導電膜の対向電極１０８との間に介在することになるので、対向基板１０２は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。
【０１３４】
＜電子機器＞
次に、上述した電気光学装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図１８に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのメモリや、光ディスク装置などのストレージユニット、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力するものである。また、表示情報処理回路１００２は、上述した制御回路２００のほか、周知のガンマ補正回路や、クランプ回路などの各種処理回路を含んだものであり、入力された表示情報からデジタル信号を順次生成して、クロック信号とともに駆動回路１００４に出力するものである。駆動回路１００４は、電気光学装置１００を駆動するものであり、上述した走査線駆動回路１３０や、データ線駆動回路１４０のほか、製造後の検査に用いる検査回路などを含んだものである。電源回路１０１０は、上述の各回路に所定の電源を供給するものである。
【０１３５】
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【０１３６】
＜その１：プロジェクタ＞
まず、上記電気光学装置１００をライトバルブとして用いたプロジェクタについて説明する。図１９は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した電気光学装置１００と同様であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【０１３７】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ２１１４を介して、スクリーン２１２０にカラー画像が投射されることとなる。
【０１３８】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。
【０１３９】
＜その２：モバイル型コンピュータ＞
次に、上記電気光学装置１００を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２０は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ２２００は、キーボード２２０２を備えた本体部２２０４と、表示部として用いられる電気光学装置１００とを備えている。なお、この電気光学装置１００の背面には、視認性を高めるためのバックライトが設けられる。
【０１４０】
＜その３：携帯電話＞
さらに、上記電気光学装置１００を、携帯電話に適用した例について説明する。図２１は、この携帯電話の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した電気光学装置１００を備えるものである。なお、この電気光学装置１００の背面にも、視認性を高めるためのバックライトが設けられる。
【０１４１】
なお、電子機器としては、図１８〜図２１を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
【０１４２】
【発明の効果】
以上説明したように本発明によれば、回路特性や、各種の配線抵抗などの不均一性に起因する表示ムラが抑えられ、また、各サブフィールドにおいて走査線のすべてを順番に選択する必要がなく、重みの基準時が到来している走査線のみを選択すれば足りるので、１サブフィールドにおけるデータの転送レートを低減することが可能となる。また、低消費電力化も可能になる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る電気光学装置の電気的な構成を示すブロック図である。
【図２】 （ａ）および（ｂ）は、それぞれ同電気光学装置における画素の構成の一例を示す回路図である。
【図３】 同電気光学装置における走査線駆動回路の構成を示すブロック図である。
【図４】 同電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図５】 同電気光学装置において液晶層に印加される電圧実効値と透過率との関係を示す図である。
【図６】 （ａ）は、同電気光学装置の前提となった第１の構成において、階調データの各ビットとサブフィールドにわたって液晶層に印加される電圧との関係を示す図であり、（ｂ）は、同電気光学装置において、階調データの各ビットとサブフィールドにわたって液晶層に印加される電圧との関係を示す図である。
【図７】 同電気光学装置のサブフィールドｓｆ２において、各走査線に供給される走査信号と、その走査線に位置する画素の液晶層に印加される電圧との関係を示す図である。
【図８】 同電気光学装置のサブフィールドｓｆ３において、各走査線に供給される走査信号と、その走査線に位置する画素の液晶層に印加される電圧との関係を示す図である。
【図９】 同電気光学装置のサブフィールドｓｆ０、ｓｆ１、ｓｆ４またはｓｆ５において、各走査線に供給される走査信号と、その走査線に位置する画素の液晶層に印加される電圧との関係を示す図である。
【図１０】 同電気光学装置の動作を説明するためのタイミングチャートである。
【図１１】 同電気光学装置の動作を説明するためのタイミングチャートである。
【図１２】 同電気光学装置において対向基板に印加される電圧、および、画素電極に印加される電圧を、階調データ毎にサブフィールド単位で示すタイミングチャートである。
【図１３】 本発明の応用形態に係る電気光学装置において対向基板に印加される電圧、および、画素電極に印加される電圧を、階調データ毎にサブフィールド単位で示すタイミングチャートである。
【図１４】 本発明に適用可能な画素の構成の一例を示す回路図である。
【図１５】 本発明に適用可能な画素の構成の一例を示す回路図である。
【図１６】 本発明の実施形態に係る電気光学装置の構造を示す斜視図である。
【図１７】 同電気光学装置の構造を示す断面図である。
【図１８】 同電気光学装置を適用した電子機器の電気的な構成を示すブロック図である。
【図１９】同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２０】 同電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２１】 同電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００…電気光学装置
１０２…素子基板
１０４…対向基板
１０５…液晶
１０８…対向電極
１１０…画素
１１２…走査線
１１４…データ線
１１６…ＴＦＴ
１１８…画素電極
１３０…走査線駆動回路
１４０…データ線駆動回路
２００…制御回路
２１００…プロジェクタ
２２００…パソコン
２３００…携帯電話

Claims (6)

1. 複数の走査線と複数のデータ線との各交差に対応して配設された画素の階調を、前記画素のオン状態とオフ状態とによって制御する電気光学装置の駆動方法であって、
   １フィールドを複数のサブフィールドに分割し、
   前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、
   そのうち、特定のビットに対応するサブフィールドの期間については所定の期間に設定する一方、前記特定のビットに対応しないサブフィールドの期間については、それに対応するビットの重みにしたがった期間に設定し、
   各サブフィールドにあっては、
   当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードを選択して、画素の各々を、当該サブフィールドのうち、当該ビットの重みに対応する期間だけ、当該ビットの値にしたがってオン状態（またはオフ状態）とする一方、
   当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードを選択して、画素の各々を、当該サブフィールドにわたって、当該ビットの値にしたがってオン状態（またはオフ状態）とし、
   前記第１のモードが選択されるサブフィールドでは、
   前記走査線を所定本数毎にブロック化し、当該サブフィールド内において、前記各ブロックを所定の順番で選択するとともに、
   選択されたブロック内において、当該ブロックに属する走査線を順次選択して、選択した走査線に対応する画素を、当該ビットの重みに応じた期間、当該ビットの値にしたがってオン状態（またはオフ状態）とした後、
   当該ブロックに属する走査線を再び順次選択して、選択した走査線に対応する画素をオフ状態とする
   ことを特徴とする電気光学装置の駆動方法。
2. 複数の走査線と複数のデータ線との各交差に対応して配設された画素の階調を制御する電気光学装置の駆動回路であって、
   １フィールドを複数のサブフィールドに分割し、
   前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、
   そのうち、特定のビットに対応するサブフィールドについては所定の期間に設定する一方、前記特定のビットに対応しないサブフィールドについては、それに対応するビットの重みにしたがった期間に設定し、
   各サブフィールドについて、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードで駆動を行う一方、当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードで駆動を行い、
   （i）前記第１のモードの場合、サブフィールド内において、前記走査線を所定本数毎にブロック化し、前記各ブロックを所定の順番で選択するとともに、
   選択されたブロック内において、当該ブロックに属する走査線を順次選択し、当該サブフィールドに対応するビットの重みに対応する期間が経過した後、当該ブロックに属する走査線を再び順次選択する一方、
   前記第２のモードの場合、前記走査線の各々を順次選択する走査線駆動回路と、
   （ii）前記第１のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に対応する画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するとともに、再び同じ走査線が選択されたとき、当該画素をオフ状態とするビットデータを供給する一方、
   前記第２のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に対応する画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するデータ線駆動回路と
   を具備することを特徴とする電気光学装置の駆動回路。
3. 複数の走査線と複数のデータ線との各交差に対応して配設される画素を備え、
   １フィールドを複数のサブフィールドに分割し、
   前記画素の階調を指示する階調データの各ビットに、互いに異なるサブフィールドを対応させ、
   そのうち、特定のビットに対応するサブフィールドの期間については所定の期間に設定する一方、前記特定のビットに対応しないサブフィールドの期間については、それに対応するビットの重みにしたがった期間に設定し、
   各サブフィールドについて、当該サブフィールドに対応するビットが前記特定のビットであれば、第１のモードで駆動を行う一方、当該サブフィールドに対応するビットが特定のビットでなければ、第２のモードで駆動を行い、
   （i）前記第１のモードの場合、サブフィールド内において、前記走査線を所定本数毎にブロック化し、前記各ブロックを所定の順番で選択するとともに、
   選択されたブロック内において、当該ブロックに属する走査線を順次選択し、当該サブフィールドに対応するビットの重みに対応する期間が経過した後、当該ブロックに属する走査線を再び順次選択する一方、
   前記第２のモードの場合、前記走査線の各々を順次選択する走査線駆動回路と、
   （ii）前記第１のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に対応する画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するとともに、再び同じ走査線が選択されたとき、当該画素をオフ状態とするビットデータを供給する一方、
   前記第２のモードの場合に、前記走査線駆動回路によって走査線が選択されたとき、当該走査線に対応する画素に対して、当該ビットの値に応じたビットデータを、対応するデータ線を介して供給するデータ線駆動回路と
   を具備することを特徴とする電気光学装置。
4. 前記画素は画素電極と当該画素電極に対向する対向電極とを備え、前記対向電極に印加される電圧レベルを所定の期間毎に所定のレベルに対して反転させるとともに、この反転に応じて、前記ビットデータの電圧を、前記対向電極に印加される電圧レベルを基準として反転させる
   ことを特徴とする請求項３に記載の電気光学装置。
5. 前記画素は画素電極と当該画素電極に対向する対向電極とを備え、前記対向電極に印加される電圧レベルを一定とするとともに、前記ビットデータの電圧を、前記対向電極に印加される電圧レベルを基準として、所定の期間毎に反転させる
   ことを特徴とする請求項３に記載の電気光学装置。
6. 請求項３乃至５にいずれか記載の電気光学装置を備える
   ことを特徴とする電子機器。

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