JP4276637B2 - 電気光学装置、および電子機器 - Google Patents

Description

本発明は、高品位な階調表示を低消費電力で可能とする電気光学装置、および電子機器に関する。

一般に、電気光学装置とは、電気光学材料の電気光学変化を用いて、表示等を行うものである。このような電気光学装置のうち、例えば、電気光学材料として液晶を用いた液晶装置は、次のような構成となっている。すなわち、液晶装置は、マトリクス状に配列した画素電極や、この画素電極に接続されたスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に挟持された電気光学材料としての液晶とから構成されている。

このような構成において、スイッチング素子を導通状態にして、画素電極に、階調に応じた電圧信号を印加すると、当該画素電極および対向電極により液晶を挟持してなる液晶容量に、当該電圧信号に応じた電荷が蓄積される。そして、電荷蓄積後、当該スイッチング素子をオフ状態にしても、当該液晶容量における電荷の蓄積は、液晶容量自身などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、液晶の配向状態が変化するので、画素毎に濃度が変化することになって、所定の階調表示が可能になる。

ところが、画素電極に印加される電圧信号は、階調に対応する電圧、すなわちアナログ信号であるので、各種の素子特性や配線抵抗などの不均一性に起因して、表示ムラが発生しやすい、という欠点がある。

そこで、このような欠点を解消するため、近年では、１フィールド（フレーム）を、階調データのビットに応じて分割するとともに、各サブフィールドの期間を、それぞれビットの重みに対応して設定し、サブフィールド毎に、そのサブフィールドに対応するビットにしたがって、画素電極にオン電圧またはオフ電圧を印加させることによって、１フィールドを１周期としてみた場合に、液晶容量に印加される電圧実効値を、各サブフィールドでのオン電圧またはオフ電圧の印加に応じた値に制御して階調表示を行う、という技術が提案されている。このような方法によれば、配線に供給される信号が、画素のオンまたはオフのいずれかを指示する２値的な信号で済むので、各種の素子特性や配線抵抗などの不均一性に起因する問題を解消することができる。

しかしながら、このような方法では、画素のオンまたはオフを指示する信号を、１フィールドを複数に分割したサブフィールド毎に供給しなければならない。すなわち、画素のオンまたはオフを指示する信号を、サブフィールドに分割しない構成よりも、高い頻度で供給する必要があり、このため、消費電力が増加する、という問題があった。

本発明は、上述した事情に鑑みてなされたものであり、その目的は、各種の素子特性や配線抵抗などの不均一性に起因する表示ムラの発生を抑えた高品位な表示を、低い消費電力で可能とする電気光学装置、その階調表示方法および電子機器を提供することにある。

上記目的を達成するため、行方向および列方向にわたってマトリクス状に配設された複数の単位回路を備え、１フィールドを、階調データのビット数（Ｎ）に応じたサブフィールドに分割するとともに、サブフィールド毎に、前記階調データのうち対応するビットにしたがって、前記単位回路の各々をオン表示またはオフ表示させる電気光学装置であって、書込制御信号を単位回路に供給するために行方向に設けられた第１信号線と、前記各ビットの階調データを供給するため、列方向に延在し、かつ、Ｎ本の第２信号線と、含み、前記単位回路の各々は、Ｎ個の容量素子と、前記第１信号線と前記第２信号線との交差に応じて設けられ、前記書込制御信号に基づき前記階調データの各ビットを前記容量素子の各々に記憶させるスイッチング素子と、からなるメモリと、該メモリに記憶された前記階調データの各ビットをラッチするラッチ回路と、前記Ｎ個の容量素子と前記ラッチ回路との間に設けられ、Ｎ個の第２スイッチング素子からなるセレクタと、前記Ｎ個の第２スイッチング素子のいずれか一つを前記サブフィールドに応じて選択するため、行方向に延在し、かつ、Ｎ本の第３信号線と、を有し、前記第２スイッチング素子の各々と、前記第２スイッチング素子の各々に対応する前記第３信号線とが交差する位置は、前記第３信号線の前記行方向に順次ずれていることを特徴とする。

また、上記の電気光学装置であって、行方向に延在し、かつ、オン表示に対応する電圧が印加された第４信号線と、行方向に延在し、かつ、オフ表示に対応する電圧が印加された第５信号線と、前記セレクタにより選択された容量素子から読み出したビットにしたがって、前記第４信号線または前記第５信号線を選択するオンオフ選択スイッチと、前記オンオフ選択スイッチにより選択された電圧が印加される画素電極とをさらに有することを特徴とする。

また、上記の電気光学装置であって、前記オンオフ選択スイッチは、ｐチャネル型トランジスタとｎチャネル型トランジスタとにより構成された相補型回路であり、前記オンオフ選択スイッチにより選択された前記電圧はコンタクトホールを介して前記画素電極に印加されることを特徴とする。

また、上記の電気光学装置であって、前記ラッチ回路は、前記セレクタの出力にその入力端子が接続された第１インバータと、該第１インバータの出力端子にその入力端子が接続されるともに、前記オンオフ選択スイッチの制御端子にその出力端子が接続された第２インバータと、前記第１インバータの入力端子と前記第２インバータの出力端子の間に接続された第３スイッチング素子と、該第３スイッチング素子を制御するスイッチング制御信号を供給するため、行方向に延在する第６信号線とを有することを特徴とする。

また、上記の電気光学装置であって、前記第１インバータ及び前記第２インバータは、高電位側電位を有する第１電源線と、低電位側電位を有する第２電源線との間において、ｐチャネル型トランジスタとｎチャネルトランジスタとが直列接続された相補型回路であり、前記第１電源線と前記第２電源線とは、行方向に延在していることを特徴とする。

また、上記の電気光学装置であって、前記第１電源線、前記第２電源線、前記第１インバータ、及び前記第２インバータは、前記第４信号線と前記第５信号線との間に形成されていることを特徴とする。

さらに、電子機器として、上記電気光学装置を備えると、表示ムラの発生を抑えた高品位な表示が、低い消費電力で可能となる。

以下、本発明の実施の形態について図面を参照して説明する。

＜１：第１実施形態＞
はじめに、本発明の第１実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定のカラー表示を行う透過型の液晶表示装置である。

＜１−１：全体構成＞
まず、この電気光学装置の全体構成について、図１（ａ）および図１（ｂ）を参照して説明する。ここで、図１（ａ）は、この電気光学装置の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ´線の断面図である。

これらの図に示されるように、電気光学装置１００は、各種素子や画素電極１１８等が形成された素子基板１０１と、対向電極１０８等が設けられた対向基板１０２とが、スペーサ１０３を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばＴＮ（Twisted Nematic）型の液晶１０５が封入された構成となっている。

なお、素子基板１０１には、本実施形態では、ガラスや、半導体、石英などが用いられるが、不透明な基板を用いても良い。ただし、素子基板１０１に、不透明な基板を用いる場合には、透過型ではなく反射型として用いる必要がある。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。

次に、素子基板１０１の対向面であって、シール材１０４の外側一辺に位置する領域１５０ａには、階調データを列方向に供給するための回路が後述するように形成されている。さらに、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路から各種信号を入力する構成となっている。

また、この一辺に隣接する２辺に位置する領域１３０ａには、それぞれ書込制御信号や、サブフィールドを特定するための信号など出力する回路が形成されて、行方向の両側から画素に供給する構成となっている。なお、行方向に供給される各種信号の遅延が問題にならないのであれば、これらの信号を出力する回路を片側１個の領域１３０ａのみに形成する構成でも良い。また、残りの一辺には、２個の領域１３０ａに形成される回路において共用される配線（図示省略）などが設けられる。

一方、対向基板１０２に設けられる対向電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所に設けられた銀ペースト等などの導通材によって、素子基板１０１に形成された実装端子１０７と電気的に接続されて、電圧ＬＣcomが印加される構成となっている。

ほかに、対向基板１０２には、特に図示はしないが、画素電極１１８と対向する領域に、必要に応じて着色層（カラーフィルタ）が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合、対向基板１０２に着色層を形成する必要はない。また、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極１１８と対向する領域以外の部分には遮光膜が設けられている（図示省略）。

また、素子基板１０１および対向基板１０２の対向面には、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜が設けられる一方、その各背面側には配向方向に沿った方向に吸収軸が設定された偏光子がそれぞれ設けられる。これにより、液晶容量（画素電極１１８と対向電極１０８との間において液晶１０５を挟持してなる容量）に印加される電圧実効値がゼロであれば、透過率が最大になる一方、電圧実効値が大きくなるにつれて、透過率が徐々に減少して、ついには透過率が最小になる（ノーマリーホワイトモード）。

なお、配向膜や偏光子などについては、本件とは直接関係しないので、その図示については省略することにする。また、図１（ｂ）においては、対向電極１０８や、画素電極１１８、実装端子１０７などには厚みを持たせているが、これは、位置関係を示すための便宜的な措置であり、実際には、基板の厚みに対して無視できるほどに薄い。

＜１−２：電気的構成＞
次に、本実施形態に係る電気光学装置の電気的な構成について説明する。図２は、この電気的な構成を示すブロック図である。

この図に示されるように、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画素１２０が、Ｘ（行）方向およびＹ（列）方向にわたって、マトリクス状に配列している。これのうち、列方向において相隣接するＲ、Ｇ、Ｂの画素（サブ画素と呼ぶ場合もある）１２０の３個が略正方形状の１ドット（画素と呼ぶ場合もある）を構成している。なお、この電気光学装置の解像度は、説明の便宜上、縦ｍドット×横ｎドットとする。また、この電気光学装置にあって、ひとつの色の画素１２０は、６ビットの階調データにしたがって６４（＝２⁶）階調の表示を行うものとする。したがって、この電気光学装置では、１ドットについてみれば、２６万色（＝２^6×3）のカラー表示が行われることになる。

さて、画素１２０の各々は、行方向および列方向に形成されている種々の信号線の交差部分に対応して、それぞれ設けられている。そこで次に、これらの信号線に供給される各種信号について説明する。

まず、行方向に延在する信号線に供給される信号について説明する。

第１に、書込制御信号ＧＷＲＴ１、ＧＷＲＴ２、…、ＧＷＲＴｍは、垂直走査期間の最初に供給される転送開始パルスＹspを、行毎に設けられるシフトレジスタ（ＳＲ）１３０によって、図６に示されるように、クロック信号Ｙclkの立ち下がりおよび立ち上がりで順次シフトしたものである。

第２に、サブフィールド選択信号ＧＳＥＬ１〜ＧＳＥＬ６は、現時点におけるサブフィールドを示すデータｓｆｃを、デコーダ（ｓｆ−Ｄ）１３２によってデコードしたものであって、図７に示されるように、当該時点におけるサブフィールドに応じて、いずれか１つのみが排他的にＨレベルになるものである。そして、サブフィールド選択信号ＧＳＥＬ１〜ＧＳＥＬ６は、本実施形態では、各行について共通に供給されている。

ここで、サブフィールドとは、図７に示されるように、１フィールド（フレーム）を、階調データのビット数である「６」つに分割するとともに、該階調データのビット重みに対応した期間に設定したものである。すなわち、サブフィールドｓｆ６、ｓｆ４、ｓｆ３、ｓｆ２、ｓｆ２およびｓｆ１は、それぞれ階調データの最上位ビット、２位ビット、３位ビット、４位ビット、５位ビットおよび最下位ビットに対応するものである。

したがって、現時点におけるサブフィールドが、例えば階調データの３位ビットに対応するサブフィールドｓｆ３であれば、サブフィールド選択信号ＧＳＥＬ３のみがＨレベルになり、他のサブフィールド選択信号ＧＳＥＬ１、ＧＳＥＬ２およびＧＳＥＬ４〜ＧＳＥＬ６はＬレベルになる。

第３に、スイッチング制御信号ＧＦＢは、各行について共通に供給される信号であり、例えば図７に示されるように、サブフィールドｓｆ１〜ｓｆ６の先頭タイミングにおいてのみＬレベルになるものである。

第４に、定電位信号ＳＴＧは、後述する保持素子Ｃ１〜Ｃ６（図３参照）の共通接地線に供給される信号であり、時間的に一定の電位の信号である。

第５に、オフ表示信号Ｖwtは、この信号が画素１２０における画素電極１１８に印加されると、該画素１２０がオフ表示になる、という時間的に一定電位の電圧の信号である。上述したように、本実施形態では、ある画素において液晶容量に印加される電圧実効値がゼロであれば、該画素は最大透過率のオフ表示になるので、オフ表示信号Ｖwtの電圧は、対向電極１０８に印加される電圧ＬＣcomと略等しい関係にある。

第６に、ＶddおよびＶssは、それぞれ電源の高位側電位Ｖddおよび低位側電位Ｖssであり、後述する画素１２０におけるインバータの電源電位として用いられるため、各行について共通に供給される。

第７に、オン表示信号Ｖbkは、この信号が画素１２０における画素電極１１８に印加されると、該画素１２０が最小透過率のオン表示になる電圧の信号である。このオン表示信号Ｖbkは、オフ表示信号Ｖwtに対して互いに電圧差が等しく、かつ、オフ表示信号Ｖwtによりも高位側（正極側）のオン表示信号Ｖbk(+)および低位側（負極側）のオン表示信号Ｖbk(-)を、図７に示されるように１フィールドの開始タイミングにおいて、１フィールド毎に交互に、図２におけるＶbkセレクタ１３４によって選択したものである。すなわち、Ｖbkセレクタ１３４は、１フィールド毎にレベル反転する信号ＦＬＤにしたがって、高位側のオン表示信号Ｖbk(+)、または、低位側のオン表示信号Ｖbk(-)のいずれかを選択して、オン表示信号Ｖbkとして出力するものである。

続いて、列方向に延在する信号線に供給される信号について説明する。画素１２０に対し、列方向には、階調データのビットＤＴ１〜ＤＴ６が供給されるので、このための構成について詳述することにする。

まず、図２において、シフトレジスタ（ＳＲ）１５０は、１ドットを構成する３列毎に設けられ、水平走査期間の最初に供給される転送開始パルスＸspを、クロック信号Ｘclkの立ち下がりおよび立ち上がりで順次シフトして、サンプリング信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎとして出力するものである。ここで、サンプリング信号Ｘｓ１、Ｘｓ２、…、Ｘｓｎは、図６に示されるように、互いにパルス幅が重複しないように出力される。

さて、シフトレジスタ１５０の出力側には、ＲＧＢの各々に対応するスイッチ１５２が設けられている。そして、一般的にサンプリング信号Ｘｓｊ（ｊは、１≦ｊ≦ｎを満たす整数）がＨレベルになると、対応する３個のスイッチ１５２がオンして、それぞれ階調データＤＲ、ＤＧ、ＤＢをサンプリングする構成となっている。ここで、階調データＤＲ、ＤＧ、ＤＢは、それぞれＲ、Ｇ、Ｂの画素１２０の濃度を指示する６ビットのデータであって、外部から所定のタイミングで順次供給されるものである。

次に、スイッチ１５２の出力側には、第１ラッチ回路（Ｌ）１５４が設けられている。この第１ラッチ回路１５４は、それに対応するスイッチ１５２によってサンプリングされた階調データをラッチするものである。さらに、第１ラッチ回路１５４の出力側には、各列に対応してスイッチ１５６が設けられて、第１ラッチ回路１５２によってラッチされた階調データを、ラッチパルスＬＰにしたがって一斉にサンプリングする。

そして、スイッチ１５６によってサンプリングされた階調データは、各列に対応して設けられる第２ラッチ回路（Ｌ）１５８によりラッチされて、このラッチされた階調データのビットＤＴ１〜ＤＴ６が、画素１２０に対して列方向に供給される構成となっている。

＜１−２−１：画素構成＞
次に、画素１２０の詳細について説明する。ここで、図３は、ｉ行ｊ列に位置するドットのうち、ある１つの色に対応する画素の構成を示す回路図である。なお、ｉ、ｊは、ＲＧＢの画素１２０により構成されるドットの位置を、ｍ行ｎ列のマトリクスにおいて一般的に表記するためのものであり、ｉは、１≦ｉ≦ｍを満たす整数であり、ｊは、１≦ｊ≦ｎを満たす整数である。

さて、画素１２０には、ｉ行に対応する書込制御信号ＧＷＲＴｉが供給される信号線と、ｊ列目のドットのうち、着目した１つの色に対応する階調データのビットＤＴ１〜ＤＴ６が供給される信号線との交差部分に、第１転送スイッチと保持素子とからなるメモリ（ＤＲＡＭ）が、それぞれ設けられる。

詳細には、書込制御信号ＧＷＲＴｉが供給される信号線と、階調データのビットＤＴ１が供給される信号線との交差部分には、第１転送スイッチとしてのｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）１２１１が設けられ、そのゲートが、書込制御信号ＧＷＲＴｉが供給される信号線に接続され、そのソースが、階調データのビットＤＴ１が供給される信号線に接続され、さらに、そのドレインが、保持素子Ｃ１の一端に接続されている。同様に、書込制御信号ＧＷＲＴｉが供給される信号線と、階調データのビットＤＴ２〜ＤＴ６が供給される信号線との交差部分には、ＴＦＴ１２１２〜１２１６が設けられ、それらのゲートが、書込制御信号ＧＷＲＴｉが供給される信号線にそれぞれ接続され、それらのソースが、階調データのビットＤＴ２〜ＤＴ６が供給される信号線にそれぞれ接続され、さらに、そのドレインが、保持素子Ｃ２〜Ｃ６の一端にそれぞれ接続されている。なお、保持素子Ｃ１〜Ｃ６の他端は、定電位信号ＳＴＧが印加される接地線に共通接続されている。

すなわち、書込制御信号ＧＷＲＴｉがＨレベルになると、ＴＦＴ１２１１〜１２１６がオンして、それぞれ階調データのビットＤＴ１〜ＤＴ６に対応した電荷（電圧）が、それぞれ保持素子Ｃ１〜Ｃ６に充電される構成となっている。したがって、書込制御信号ＧＷＲＴｉがＬレベルになって、ＴＦＴ１２１１〜１２１６がオフしても、保持素子Ｃ１〜Ｃ６の一端には、ビットＤＴ１〜ＤＴ６に対応する電圧が保持され続けるので、一種のメモリとして機能することになる。

次に、保持素子Ｃ１の一端は、サブフィールド選択信号ＧＳＥＬ１がＨレベルになるとオンするスイッチとしてのｎチャネル型ＴＦＴ１２２１を介して、ノードＡに接続されている。同様に、保持素子Ｃ２〜Ｃ６の一端は、それぞれサブフィールド選択信号ＧＳＥＬ２〜ＧＳＥＬ６がＨレベルになるとオンするＴＦＴ１２２２〜１２２６を介して、ノードＡに共通接続されている。

したがって、ＴＦＴ１２１１〜１２１６は、現時点におけるサブフィールドに対応するものだけがオンするので、保持素子Ｃ１〜Ｃ６のうち、該サブフィールドに対応するビットを保持するもの１つのみを、選択するセレクタ１２２０として機能することになる。

さて、ノードＡは、インバータ１２４１の入力端に接続され、さらに、その出力端は、インバータ１２４３の入力端に接続されている。そして、インバータ１２４３の出力端は、スイッチング制御信号ＧＦＢがＨレベルになるとオンする再書込禁止スイッチとしてのｎチャネル型ＴＦＴ１２３０を介して、ノードＡにフィードバックされている。

ここで、スイッチング制御信号ＧＦＢは、上述したように、サブフィールドｓｆ５〜ｓｆ１の先頭タイミングにおいてのみＬレベルになり、それ以外の期間ではＨレベルになる信号である。したがって、サブフィールドｓｆ６〜ｓｆ１の先頭タイミングでは、ＴＦＴ１２３０がオフするので、インバータ１２４３の出力は、それ以前における出力内容と競合することなく確定し、その直後、ＴＦＴ１２３０がオンするので、インバータ１２４１→インバータ１２４３→ＴＦＴ１２３０という閉ループによってラッチ回路が形成される結果、ノードＡにおける論理レベルは、インバータ１２４３により確定した状態に保持されることになる。

さらに、ノードＡにおいて保持された論理レベルの電圧は、ＴＦＴ１２１１〜１２１６のうち、オンしているものを介して、保持素子に再充電される。すなわち、サブフィールドｓｆ６〜ｓｆ１の先頭タイミングにおいて、保持素子Ｃ１〜Ｃ６のいずかから、セレクタ１２２０を介して読み出されたメモリの内容は、その直後におけるＴＦＴ１２３０のオンによって保持された出力状態に、再ライトされることになる。

一方、インバータ１２４１の出力端は、また、相補型スイッチ（トランスミッションゲート）１２５１を構成するｎチャネル型ＴＦＴのゲート、および、相補型スイッチ１２５３を構成するｐチャネル型ＴＦＴのゲートにそれぞれ接続されている。さらに、インバータ１２４３の出力端は、相補型スイッチ１２５１を構成するｐチャネル型ＴＦＴのゲート、および、相補型スイッチ１２５３を構成するｎチャネル型ＴＦＴのゲートにそれぞれ接続されている。

ここで、相補型スイッチ１２５１の入力端は、オフ表示信号Ｖwtが供給される信号線に接続され、相補型スイッチ１２５３の入力端は、オン表示信号Ｖbkが供給される信号線に接続される一方、相補型スイッチ１２５１、１２５３の出力端は、画素電極１１８に共通接続されている。これにより、ノードＡがＬレベルであれば、相補型スイッチ１２５１のみがオンするので、画素電極１１８にはオフ表示信号Ｖwtが印加される一方、ノードＡがＨレベルであれば、相補型スイッチ１２５３のみがオンするので、画素電極１１８にはオン表示信号Ｖbkが印加されることになる。

なお、画素電極１１８は、ＩＴＯ（Indium Tin Oxide：インジウム錫酸化物）などの透明薄膜金属などからなる。また、上述したように画素電極１１８と、電圧ＬＣcomが印加される対向電極１０８との間には、電気光学物質たる液晶１０５が挟持されて、これにより液晶容量が形成されている。

＜１−２−２：実際の画素構成＞
続いて、上述した画素１２０の実際的な構成について説明する。ここで、図４は、素子基板１０１の対向面にあって画素１２０の構成を示す平面図であり、図５は、図４に示される構成の等価回路を示す図である。

まず、図４において、最下層は、例えばＴＦＴの半導体層である。また、第２層は、例えばアルミニウムなどの導電層であり、ＴＦＴのゲート電極と、Ｘ方向に延在して形成される信号線とに大別される。すなわち、最下層の半導体層と、第２層の導電層とが交差する部分が、ＴＦＴのチャネル領域となる。続いて、第３層は、例えばアルミニウム層であり、ＴＦＴのソース、ドレインに接続するための配線と、列方向に延在して形成される信号線とに大別される。なお、互いに異なる層からなる配線同士の接続、または、ＴＦＴのソース／ドレインと配線との接続は、図４において「×」印で示されるコンタクトホールを介して行われる。

また、各メモリを構成する保持素子Ｃ１〜Ｃ６は、それぞれＴＦＴ１２１１〜１２１６の半導体層のうち、ドレイン領域を、定電位信号ＳＴＧが供給される信号線と交差する部分下方において拡大して、低抵抗化するとともに、その表面を二酸化珪素などの絶縁膜で覆うことにより形成されている。すなわち、保持素子Ｃ１〜Ｃ６は、ＴＦＴ１２１１〜１２１６の半導体層におけるドレイン領域の低抵抗化部分を一端の電極とし、定電位信号ＳＴＧが供給される信号線を他端の電極として、両電極の間において該絶縁膜を挟持した構成となっている。

ここで、本実施形態に係る電気光学装置は、上述したように透過型の液晶表示装置であるので、図４において、配線や半導体層が形成されていない部分が、光の透過領域として機能することになる。なお、図４において、配線層のうち、最上層に位置する画素電極１１８については、説明の便宜上、図示を省略しているが、相補型スイッチ１２５１、１２５３において共通な出力配線に設けられるコンタクトホール１２６０を介して接続される構成となっている。また、図３におけるインバータ１２４１、１２４３は、実際には、図４または図５に示されるように、電源の高位側電位Ｖddと低位側電位Ｖssとの間において、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを直列接続した相補型の構成となっている。

なお、画素１２０におけるＴＦＴは、図１における領域１３０ａや、領域１５０ａに形成される回路の構成素子と共通のプロセスで形成される。このように形成すると、周辺回路を別基板上に形成して外付けするタイプの電気光学装置と比較して、装置全体の小型化や低コスト化を図る上で有利となる。

＜１−３：動作＞
次に、上述した構成に係る電気光学装置の動作について説明する。この電気光学装置は、画素１２０のメモリに階調データのビットを書き込む動作と、メモリに記憶されたビットに応じて画素電極１１８にオン表示信号Ｖbkまたはオフ表示信号Ｖwtの電圧を印加するとともに、メモリに再ライトする動作とに大別される。ここで、両動作は、後述するように同期していても構わないが、必ずしも同期する必要はなく、各々独立しても実行可能である。そこで以下、両動作を分けて説明することにする。

＜１−３−１：書込動作＞
まず、画素１２０におけるメモリの各々に、対応する階調データのビットをそれぞれ書き込む書込動作について説明する。図６は、この書込動作を説明するためのタイミングチャートである。

この図に示されるように、垂直走査期間の最初に供給される転送開始パルスＹspが、シフトレジスタ１３０（図２参照）により、クロック信号Ｙclkの立ち上がりおよび立ち下がりにしたがってシフトされて、水平走査期間１Ｈ毎に、排他的にＨレベルになる書込制御信号ＧＷＲＴ１、ＧＷＲＴ２、…、ＧＷＲＴｍとして出力される。なお、書込制御信号ＧＷＲＴ１、ＧＷＲＴ２、…、ＧＷＲＴｍのいずれかがＨレベルになる期間において、スイッチング制御信号ＧＦＢは、強制的にＬレベルにされる（図示省略）。

ここで、１行目の書込制御信号ＧＷＲＴ１がＨレベルになる期間について着目すると、該期間に先んじて、１行１列、１行２列、…、１行ｎ列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが順番に供給される。このうち、１行１列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが供給されるタイミングにおいて、シフトレジスタ１５０から出力されるサンプリング信号Ｘｓ１がＨレベルになると、１列目のドットに対応する３個のスイッチ１５２のオンにより、当該階調データが、同じく１列目のドットに対応する３個の第１ラッチ回路１５４にそれぞれラッチされる。

次に、１行２列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが供給されるタイミングにおいて、サンプリング信号Ｘｓ２がＨレベルになると、２列目のドットに対応する３個のスイッチ１５２のオンにより、当該階調データが、同じく２列目のドットに対応する３個の第１ラッチ回路１５４にそれぞれラッチされ、以下同様にして、１行ｎ列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが、ｎ列目のドットに対応する３個の第１ラッチ回路１５４にそれぞれラッチされる。これにより、１行目に位置するｎ個のドットに対応する階調データが、それぞれ１列目、２列目、…、ｎ列目に対応する第１ラッチ回路１５４に、ＲＧＢの色毎にそれぞれラッチされることになる。

続いて、ラッチパルスＬＰが出力されると、それぞれ１列目、２列目、…、ｎ列目に対応する第１ラッチ回路１５４にそれぞれラッチされた階調データが、スイッチ１５６のオンにより、それぞれに対応する第２ラッチ回路１５８に、一斉にラッチされて、ＲＧＢの色毎に、ビットＤＴ１〜ＤＴ６として出力されることになる。

そして、この出力タイミングに一致して、書込制御信号ＧＲＴＷ１がＨレベルになるので、１行目に位置する画素１２０にあっては、ＴＦＴ１２１１〜１２１６がオンする結果、保持素子Ｃ１〜Ｃ６には、それぞれビットＤＴ１〜ＤＴ６に応じた電荷（電圧）が充電されることになる。以下同様な動作が、２行目、３行目、…、ｍ行目に位置する画素１２０に対して線順次的に行われる。これにより、すべての画素１２０における保持素子Ｃ１〜Ｃ６には、それぞれ該画素に対応する階調データのビットＤＴ１〜ＤＴ６に応じた電荷が充電されて、各メモリに、ビットＤＴ１〜ＤＴ６がそれぞれ書き込まれることになる。

＜１−３−２：表示リフレッシュ動作＞
次に、上述した書込動作によって画素１２０の各メモリにそれぞれ保持されたビットＤＴ１〜ＤＴ６のうち、現時点におけるサブフィールドに対応するビットを読み出して、該ビットに応じた電圧を画素電極１１８に印加するとともに、該ビットを、読み出したメモリに再ライトする表示リフレッシュ動作について説明する。図７は、この表示リフレッシュ動作を説明するためのタイミングチャートである。

まず、１フィールドのうち、最初のサブフィールドｓｆ６では、サブフィールド選択信号ＧＳＥＬ６のみがＨレベルになる。このため、各画素１２０のセレクタ１２２０においては、ＴＦＴ１２１６（図３参照）のみがオンするので、ノードＡは、保持素子Ｃ６の一端に保持された電圧と略等しくなる。

ここで、サブフィールドｓｆ６の先頭タイミングでは、スイッチング制御信号ＧＦＢがＬレベルになるので、インバータ１２４３の出力は、以前における出力状態とは無関係に、ノードＡと同一の論理レベルになる。また、画素電極１１８には、ノードＡがＬレベルであれば、相補型スイッチ１２５１のオンによりオフ表示信号Ｖwtの電圧が印加される一方、ノードＡがＨレベルであれば、相補型スイッチ１２５３のオンによりオン表示信号Ｖbkの電圧が印加されることになる。

この後、一定の時間が経過して、スイッチング制御信号ＧＦＢがＨレベルになると、インバータ１２４３の出力が、ノードＡたるインバータ１２４１の入力にフィードバックされるので、ノードＡの論理レベルは、インバータ１２４３により確定した出力状態に保持されることになる。すなわち、インバータ１２４３の出力は、ノードＡの論理レベルをラッチしたものとなる。そして、ラッチされた論理レベルは、ＴＦＴ１２１６を介して保持素子Ｃ６に再充電される一方、引き続き画素電極１１８には、ラッチされた論理レベルに応じてオフ表示信号Ｖwtまたはオン表示信号Ｖbkの電圧が印加されることになる。

続いて、１フィールドのうち、２番目のサブフィールドｓｆ５では、サブフィールド選択信号ＧＳＥＬ５のみがＨレベルになるので、各画素１２０のセレクタ１２２０においては、ＴＦＴ１２１５のみがオンする結果、ノードＡは、保持素子Ｃ５の一端に保持された電圧と略等しくなる。以降の動作はサブフィールドｓｆ６における動作と全く同一であり、画素電極１１８には、保持素子Ｃ５の一端電圧、すなわちビットＤＴ５に応じた論理レベルに応じてオフ表示信号Ｖwtまたはオン表示信号Ｖbkの電圧が印加されるとともに、保持素子Ｃ５の再充電が行われることになる。

以降同様な動作がサブフィールドｓｆ４、ｓｆ３、ｓｆ２およびｓｆ１において、すべての画素１２０にて一斉に行われる。すなわち、サブフィールドｓｆ４〜ｓｆ１において、各画素１２０の画素電極１１８には、保持素子Ｃ４〜Ｃ１の一端電圧、すなわちビットＤＴ４〜ＤＴ１に応じた論理レベルに応じてオフ表示信号Ｖwtまたはオン表示信号Ｖbkの電圧が印加されるとともに、保持素子Ｃ４〜Ｃ１の再充電が行われることになる。

したがって、ある１つの画素１２０の液晶容量に印加される電圧実効値は、１フィールドを１周期としてみれば、サブフィールドｓｆ６〜ｓｆ１毎に印加されるオン表示信号Ｖbkの電圧を時間的に累算した値になるので、当該値に応じた階調表示が行われることになる。

例えば、ある画素１２０の保持素子Ｃ６〜Ｃ１の一端に保持された電圧が、図７に示されるように、それぞれＨ、Ｈ、Ｌ、Ｌ、Ｈ、Ｌレベルであれば、画素電極１１８には、同図においてＰｉｘで示されるように、サブフィールドｓｆ６、ｓｆ５にわたってオン表示信号Ｖbkが印加され、続くサブフィールドｓｆ４、ｓｆ３にわたってオフ表示信号Ｖwtが印加され、さらに、サブフィールドｓｆ２においてオン表示信号Ｖbkが印加された後、サブフィールドｓｆ１においてオフ表示信号Ｖwtが印加されるので、当該液晶容量には６ビットの階調データ（１１００１０）に対応する電圧実効値が印加される結果、当該値に対応する階調表示が行われることになる。さらに、次の１フィールドでは、オン表示信号Ｖbkとして選択される電圧が、Ｖbkセレクタ１３４（図２参照）によって、オフ表示信号Ｖwtの電位を基準として極性反転したものとされるので、画素１２０の液晶容量は、２フィールドにて交流駆動されることになる。なお、図７において、画素電極１１８に印加される電圧Ｐｉｘについてのハッチングは、オン表示信号Ｖbkの電圧印加期間を示している。

ところで、セレクタ１２２０におけるＴＦＴ１２１１〜１２１６のオン直後にあっては、ラッチ回路の閉ループに位置するＴＦＴ１２３０がオフであるので、保持素子Ｃ１〜Ｃ６の一端における電位は、インバータ１２４１への入力に際するチャージシュアリングにより、図７に示されるように、若干降下（上昇）する。ただし、直後に、ＴＦＴ１２３０がオンすることにより、インバータ１２４３の出力（ノードＡ）の論理レベルに再充電されるので、元のレベルに戻ることになる。

＜１−４：第１実施形態のまとめ＞
このように、第１実施形態に係る電気光学装置によれば、サブフィールドｓｆ６〜ｓｆ１毎に、各画素１２０におけるメモリに記憶されたビットＤＴ１〜ＤＴ６に応じてオフ表示信号Ｖwtまたはオン表示信号Ｖbkの電圧が画素電極１１８に印加され、これにより、１フィールドにわたって液晶容量に印加される電圧実効値が制御されて、階調表示が行われることになる。このため、サブフィールド毎に、画素１２０のオンまたはオフを指示するビット信号を供給しないで済む。さらに、画素１２０における各メモリは、転送スイッチとしてＴＦＴと保持素子との組からなるＤＲＡＭの構成であるが、１フィールド毎に、対応するサブフィールドにおいて、画素電極１１８に印加する電圧の選択動作とともに、再ライト（リフレッシュ）が行われる。したがって、静止画を表示する場合には、最初に、当該静止画に対応する階調データを、各画素１２０におけるメモリに書き込んでしまえば、以降、書込動作を行う必要がなくなるので、書き込みに伴う電力消費を抑えることが可能となる。

なお、第１実施形態では、各行に供給されるオン表示信号Ｖbkを共通とする構成であったが、この構成では、書込極性が、すべての画素１２０において同一になるので、いわゆるフリッカが発生する可能性がある。したがって、実際には、Ｖbkセレクタ１３４を、奇数行用と偶数行用とに分けるとともに、両者が互いに反対極性のオン表示信号Ｖbkを出力する構成や、行毎にＶbkセレクタを備える構成が望ましい、と考える。

＜２：第２実施形態＞
さて、上述した第１実施形態にあっては、書込動作において、一般的にｉ行に対応する書込制御信号ＧＷＲＴｉがＨレベルになると、ｉ行に位置する画素１２０におけるすべてのＴＦＴ１２１１〜１２１６がオンになる。すなわち、書込制御信号ＧＷＲＴｉがＨレベルになると、表示内容を変更する必要のない画素１２０のＴＦＴ１２１１〜１２１６についてもオンしてしまうので、この意味において、無駄な書込動作が発生する。

また、上述した第１実施形態では、表示リフレッシュ動作が、サブフィールドｓｆ６〜ｓｆ１毎に、各画素１２０において一斉に行われるので、同時にスイッチングする素子が非常に多くなる。このため、消費電力のピーク値が大きくなるので、第１実施形態に係る電気光学装置では、電源回路の駆動負荷が増大して消費電力が大きくなる傾向にある。

そこで、メモリ内容を変更する必要があるドットに対してのみ階調データを選択的に供給するとともに、電源回路の複雑化を防止した第２実施形態について説明することにする。なお、この第２実施形態に係る電気光学装置の全体構成については、図１に示される第１実施形態と同様であるので、その説明を省略して、電気的な構成から説明することにする。

＜２−１：電気的構成＞
図８は、本発明の第２実施形態に係る電気光学装置の電気的な構成を示すブロック図である。なお、この第２実施形態については、図２に示される第１実施形態との相違点を中心にして説明し、共通点については説明を省略することにする。

さて、第２実施形態にあって、階調データＤＲ、ＤＧ、ＤＢは、第１実施形態のように、すべての画素１２０について順番に供給されるのではなく、表示内容を変更すべきドットに対応する階調データのみが、行アドレスｙＡＤおよび列アドレスｘＡＤで特定されて供給される構成となっている。

このため、図８に示されるように、行アドレスデコーダ（ｙＡｄ−Ｄ）１４０が、ドットの１行毎に設けられる一方、列アドレスデコーダ（ｘＡｄ−Ｄ）１６０が、ドットの１列毎に設けられている。このうち、一般的にｉ行に対応する行アドレスデコーダ１４０は、行アドレスｙＡＤが当該ｉ行を示すものであれば、Ｈレベルになる書込制御信号ＧＷＲＴｉを出力するものである。すなわち、第２実施形態において、書込制御信号ＧＷＲＴｉは、ｉ行に対応するシフトレジスタ１３０から出力されるのではなく、ｉ行に対応する行アドレスデコーダ１４０から出力される構成となっている。

一方、本実施形態において、デコーダ（ｓｆ−Ｄ）１３２およびＶbkセレクタ１３４は、それぞれ行毎に設けられている。このうち、一般的にｉ行に対応するデコーダ１３２は、スイッチ１４２によってサンプリングされたデータｓｆｃをデコードして、サブフィールドに対応するサブフィールド選択信号ＧＳＥＬ１〜ＧＳＥＬ６を当該行に出力する。

また、ｉ行に対応するＶbkセレクタ１３４は、スイッチ１４４によってサンプリングされた信号ＦＬＤの論理レベルにしたがって、オン表示信号Ｖbkを選択する。詳細には、ｉ行に対応するＶbkセレクタ１３４は、サンプリングされた信号ＦＬＤがＨレベルであれば、高位側のオン表示信号Ｖbk(+)または低位側のオン表示信号Ｖbk(-)の一方を選択し、サンプリングされた信号ＦＬＤがＬレベルであれば、他方を選択する。ただし、当該ｉ行に隣接する（ｉ−１）行および（ｉ＋１）行に対応するＶbkセレクタ１３４は、サンプリングされた信号ＦＬＤがＨレベルであれば、高位側のオン表示信号Ｖbk(+)または低位側のオン表示信号Ｖbk(-)の他方を選択し、サンプリングされた信号ＦＬＤがＬレベルであれば、一方を選択する。すなわち、相隣接する行に対応するＶbkセレクタ１３４において選択されるオン表示信号Ｖbkの極性は、互いに反転した関係となるように設定されている。

なお、スイッチ１４２、１４４は、ともにｉ行に対応するシフトレジスタ１３０による転送信号ＹｓｉがＨレベルになるとオンするものであって、前者のスイッチ１４２は、現時点におけるサブフィールドを示すデータｓｆｃをサンプリングする一方、後者のスイッチ１４４は、オン表示信号を選択する際の基準となる信号ＦＬＤをサンプリングするものである。

また、この第２実施形態にあっては、行毎に、ＡＮＤゲート１４６が設けられる。ここで、一般的にｉ行に対応するＡＮＤゲート１４６は、同じくｉ行に対応するシフトレジスタ１３０による転送信号Ｙｓｉと制御信号ＦＢとの論理積信号を、スイッチング制御信号ＧＦＢとして当該ｉ行に出力するものである。ここで、制御信号ＦＢは、図１１に示されるように、シフトレジスタ１３０による転送信号Ｙｓ１、Ｙｓ２、…、Ｙｓｍの出力期間であって、クロック信号Ｙclkの立ち上がりおよび立ち下がり時において一瞬Ｌレベルになる信号である。

次に、一般的にドットのｊ列に対応する列アドレスデコーダ１６０は、列アドレスｘＡＤが当該ｊ列を示すものであれば、Ｈレベルになるサンプリング信号Ｘｓｊを出力するものである。すなわち、第２実施形態において、サンプリング信号Ｘｓｊは、第１実施形態のようにシフトレジスタ１５０（図２参照）から出力されるのではなく、ｊ列に対応する列アドレスデコーダ１６０から出力される構成となっている。

また、本実施形態にあっては、ドットの列毎に、フリップフロップ（ＦＦ）１６２が設けられる。ここで、一般的にｊ列に対応するフリップフロップ１６２により出力される信号ｆｆｊは、同じくｊ列に対応して出力されるサンプリング信号Ｘｓｊをセットしたものであって、リセット信号ＲＳＴによりＬレベルにリセットしたものである。

さらに、本実施形態にあっては、ドットの列毎に、ＡＮＤゲート１６４が設けられる。ここで、一般的にｊ列に対応するＡＮＤゲート１６４は、同じくｊ列に対応して出力される信号ｆｆｊと制御信号ＴＲＳとの論理積信号を出力するものであり、本実施形態では、該論理積信号がＨレベルであるときに、ｊ列目のドットに対応して設けられる３個のスイッチ１５６がオンする構成となっている。

一方、ｊ列に対応して出力される信号ｆｆｊは、制御信号ＴＲＳがＨレベルであるときにオンするスイッチ１６６によってサンプリングされ、さらに、スイッチ１６６によってサンプリングされた信号ｆｆｊが、第３ラッチ回路（Ｌ）１６８によりラッチされて、このラッチされた信号が、書込許可信号ＤＴＷｊとして、ｊ列目のドットに供給される構成となっている。すなわち、本実施形態にあっては、書込許可信号ＤＴＷｊが、ＲＧＢの画素１２０の３列毎に（ドットの列毎に）供給される構成となっている。

＜２−１−１：画素構成＞
次に、第２実施形態における画素１２０の詳細について説明する。ここで、図９は、ｉ行ｊ列に位置するドットのうち、Ｒ（赤）に対応する画素１２０の構成を示す回路図である。

この図に示されるように、本実施形態におけるＲの画素１２０には、第１実施形態と同様に、ｉ行に対応する書込制御信号ＧＷＲＴｉが供給される信号線と、ｊ列目のドットのうち、Ｒに対応する階調データＤＲのビットＤＴ１〜ＤＴ６が供給される信号線との交差部分に、第１転送スイッチと保持素子とからなるメモリ（ＤＲＡＭ）が、それぞれ設けられる。

ただし、本実施形態において、書込制御信号ＧＷＲＴｉが供給される信号線と、書込許可信号ＤＴＷｊが供給される信号線との交差部分には、第２転送スイッチとしてのｎチャネル型ＴＦＴ１２７０が設けられている。ここで、ＴＦＴ１２７０のゲートは、書込制御信号ＧＷＲＴｉが供給される信号線に接続され、そのソースは、書込許可信号ＤＴＷｊが供給される信号線に接続され、そのドレインは、第１転送スイッチとしてのｎチャネル型ＴＦＴ１２８１〜１２８６の共通ゲートになっている。

さらに、ＴＦＴ１２８１のソースは、階調データのビットＤＴ１が供給される信号線に接続され、さらに、そのドレインが、保持素子Ｃ１の一端に接続されている。同様に、ＴＦＴ１２８２〜１２８６のソースは、階調データのビットＤＴ２〜ＤＴ６が供給される信号線にそれぞれ接続され、さらに、そのドレインが、保持素子Ｃ２〜Ｃ６の一端にそれぞれ接続されている。すなわち、本実施形態においては、ＴＦＴ１２８１〜１２８６と保持素子Ｃ１〜Ｃ６との各組により、ビットＤＴ１〜ＤＴ６を保持するメモリが構成されている。

なお、ＴＦＴ１２７０のドレイン、すなわち、ＴＦＴ１２８１〜１２８６の共通ゲートは、ｉ行ｊ列のドットを構成するＲＧＢの３個の画素１２０において共通である（図８参照）。また、その他については、図３に示される第１実施形態の画素１２０と同一構成である。

さて、図９に示される画素１２０において、書込制御信号ＧＷＲＴｉがＨレベルになると、ＴＦＴ１２７０がオンして、書込許可信号ＤＴＷｊが、ＴＦＴ１２８１〜１２８６のゲートに転送される。この際、書込制御信号ＧＷＲＴｉがＨレベルであっても、書込許可信号ＤＴＷｊがＬレベルであれば、ＴＦＴ１２８１〜１２８６はオフであるので、保持素子Ｃ１〜Ｃ６に、ビットＤＴ１〜ＤＴ６に対応する電荷が充電されることはない。換言すれば、本実施形態における画素１２０にあっては、書込制御信号ＧＷＲＴｉおよび書込許可信号ＤＴＷｊがともにＨレベルになったときに限って、ｉ行ｊ列のドットを構成するＲＧＢの３個の画素１２０において、当該ドットに対応する各色の階調データＤＲ、ＤＧ、ＤＢ（の各ビット）が書き込まれることになる。

＜２−２：動作＞
次に、第２実施形態に係る電気光学装置の動作について説明する。この電気光学装置についても、第１実施形態と同様に、画素１２０のメモリに階調データのビットを書き込む動作と、メモリに記憶されたビットに応じた電圧を画素電極１１８に印加するとともに、該ビットをメモリに再ライトする動作とに大別されて、両動作は、各々独立して実行可能である。そこで第１実施形態と同様に、両動作を分けて説明することにする。

＜２−２−１：書込動作＞
まず、各画素１２０におけるメモリの各々に、階調データのビットをそれぞれ書き込む書込動作について説明する。図１０は、この書込動作を説明するためのタイミングチャートである。

この図に示されるように、行アドレスｙＡＤを共通とする階調データＤＲ、ＤＧ、ＤＢが、列アドレスｘＡＤに同期して供給された後に、当該行アドレスｙＡＤが供給される構成となっている。この際、ある行に対応する行アドレスｙＡＤが供給される期間においては、一定の空白期間の後に、列アドレスｘＡＤが供給される。さらに、この空白期間は前半期間・後半期間に分割されるとともに、この前半期間において、制御信号ＴＲＳがＨレベルになる一方、この後半期間において、リセット信号ＲＳＴがＨレベルになる。

このような空白期間において、リセット信号ＲＳＴがＨレベルになると、ドットの列毎に設けられるフリップフロップ１６２の出力信号ｆｆ１、ｆｆ２、…、ｆｆｎが、すべてＬレベルにリセットされる。この後、図１０に示されるように、例えば１３行１列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが、１列目を示す「Ｘ００１」の列アドレスｘＡＤに同期して供給されると、１列目に対応する列アドレスデコーダ１６０（図８参照）が、その列アドレスｘＡＤをデコードする結果、その供給期間においてのみサンプリング信号Ｘｓ１がＨレベルになる。これにより、ドットの１列目に対応するフリップフロップ１６２の出力信号ｆｆ１はＨレベルになる一方、１列目のドットに対応する３個の第１ラッチ回路１５４は、当該階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチすることになる。

続いて、１３行２列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが、２列目を示す「Ｘ００２」の列アドレスｘＡＤに同期して供給されると、同様にして、その供給期間においてのみサンプリング信号Ｘｓ２がＨレベルとなり、これにより、２列目に対応するフリップフロップ１６２の出力信号ｆｆ２はＨレベルになる一方、２列目のドットに対応する３個の第１ラッチ回路１５４は、当該階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチすることになる。

以下同様に、１３行３列、１３行４列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが、それぞれ「Ｘ００３」、「Ｘ００４」の列アドレスｘＡＤに同期して供給されると、その供給期間においてサンプリング信号Ｘｓ３、Ｘｓ４がそれぞれＨレベルになる結果、それぞれ信号ｆｆ３、ｆｆ４がＨレベルになる一方、３列目のドットに対応する３個の第１ラッチ回路１５４は、１３行３列の階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチし、４列目のドットに対応する３個の第１ラッチ回路１５４は、１３行４列の階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチすることになる。ここで、１３行目に位置するドットのうち、表示内容が変更されるドットがほかに存在しなければ、空白期間に至るとともに、１３行目を示す「Ｙ０１３」の行アドレスｙＡＤが供給されることになる。

次に、空白期間の前半期間においては、制御信号ＴＲＳがＨレベルになる。この際、フリップフロップ１６２の出力信号ｆｆ１、ｆｆ２、…、ｆｆｎのうち、Ｈレベルになっているのは、ｆｆ１〜ｆｆ４だけである。このため、スイッチ１６６のオンによってラッチされる書込許可信号ＤＴＷ１、ＤＴＷ２、…、ＤＴｗｎのうち、Ｈレベルになるのは、ＤＴＷ１〜ＤＴＷ４のみであり、他はＬレベルになる。なお、この際、１列目〜４列目のドットに対応するＡＮＤゲート１６４のみがオンになるので、１３行１列〜１３行４列の階調データＤＲ、ＤＧ、ＤＢ（の各ビットＤＴ１〜ＤＴ６）が、それぞれドットの１列〜４列に、ＲＧＢの色毎に供給される。

一方、１３行目に対応する行アドレスデコーダ１４０が、１３行目を示す「Ｙ０１３」の行アドレスｙＡＤをデコードする結果、その供給期間において書込許可信号ＧＷＲＴ１３のみがＨレベルになる。

したがって、書込制御信号ＧＷＲＴ１３がＨレベルになることにより、メモリ内容が書き換えられるドットは、１３行１列〜１３行４列のドットのみであり、他のドットについてのメモリ内容は書き換えられないことになる。なおこの際、ドットの５列〜ｎ列にあっては、以前にラッチされた階調データが継続して画素１２０に供給されることになるが、書込許可信号ＤＴＷ５〜ＤＴＷｎはＬレベルであるので、第１実施形態とは異なり、記憶されたメモリ内容が変更されることはない。

続いて、空白期間の後半期間においては、制御信号ＴＲＳがＬレベルになるので、すべてのスイッチ１６４、１６６がオフになる一方、リセット信号ＲＳＴがＨレベルになるので、フリップフロップ１６２の出力信号ｆｆ１、ｆｆ２、…、ｆｆｎが、再びすべてＬレベルにリセットされる。この後、例えば図１０に示されるように、５８行３列、５８行４列のドットに対応する階調データＤＲ、ＤＧ、ＤＢが、それぞれ「Ｘ００３」、「Ｘ００４」の列アドレスｘＡＤに同期して供給されると、その供給期間においてサンプリング信号Ｘｓ３、Ｘｓ４がそれぞれＨレベルになる結果、それぞれ信号ｆｆ３、ｆｆ４がＨレベルになる一方、３列目のドットに対応する３個の第１ラッチ回路１５４は、５８行３列の階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチし、４列目のドットに対応する３個の第１ラッチ回路１５４は、５８行４列の階調データＤＲ、ＤＧ、ＤＢをそれぞれラッチすることになる。ここで、５８行目に位置するドットのうち、ほかに表示内容が変更されるドットが存在しなければ、空白期間に至るとともに、５８行目を示す「Ｙ０５８」の行アドレスｙＡＤが供給される。

そして、空白期間の前半期間においては、制御信号ＴＲＳがＨレベルになるが、この際、信号ｆｆ３、ｆｆ４だけがＨレベルであるので、書込許可信号ＤＴＷ３、ＤＴＷ４のみがＨレベルになる一方、３列目、４列目のドットに対応するＡＮＤゲート１６４のみがオンになるので、５８行３列、５８行４列の階調データＤＲ、ＤＧ、ＤＢ（の各ビットＤＴ１〜ＤＴ６）が、それぞれドットの３列、４列に、ＲＧＢの色毎に供給される。一方、５８行目に対応する行アドレスデコーダ１４０が、５８行目を示す「Ｙ０５８」の行アドレスｙＡＤをデコードする結果、その供給期間において書込許可信号ＧＷＲＴ５８のみがＨレベルになる。

したがって、書込制御信号ＧＷＲＴ５８がＨレベルになることにより、メモリ内容が書き換えられるドットは、５８行３列、５８行４列のドットのみであり、他のドットについてのメモリ内容は書き換えられないことになる。以降同様な動作が、列アドレスｙＡＤおよび行アドレスｙＡＤで特定されたドットに対してのみ行われることになる。

＜２−２−２：表示リフレッシュ動作＞
次に、上述した書込動作によって画素１２０の各メモリにそれぞれ保持されたビットＤＴ１〜ＤＴ６のうち、現時点におけるサブフィールドに対応するビットを読み出して、該ビットに応じた電圧を画素電極１１８に印加するとともに、該ビットを、読み出したメモリに再ライトする表示リフレッシュ動作について説明する。図１１は、この表示リフレッシュ動作を説明するためのタイミングチャートである。

この図に示されるように、１フィールドのうち、最初のサブフィールドｓｆ６においては、転送開始パルスＹspが、シフトレジスタ１３０（図８参照）により、クロック信号Ｙclkにしたがってシフトされて、転送信号Ｙｓ１、Ｙｓ２、…、Ｙｓｍとして、互いのパルス幅が重複しないように出力される。なお、転送開始パルスＹspおよびクロック信号Ｙclkは、第１実施形態にあっては、それぞれ書込動作の際に用いられたが、本実施形態にあっては、表示リフレッシュ動作に用いられている。このため、転送開始パルスＹspおよびクロック信号Ｙclkは、第１実施形態と第２実施形態とでは、その性格が異なっている点に留意されたい。

さて、転送信号Ｙｓ１がＨレベルになると、図８において１行目に対応するスイッチ１４２がオンになるので、データｓｆｃがサンプリングされて、同じく１行目に対応するデコーダ１３２によってデコードされる。この時点では、サブフィールドｓｆ６であるので、１行目に対応するデコーダ１３２は、サブフィールド選択信号ＧＳＥＬ６をＨレベルにする。

また、転送信号Ｙｓ１がＨレベルになると、図８において１行目に対応するスイッチ１４４がオンになるので、信号ＦＬＤがサンプリングされて、同じく１行目に対応するＶbkセレクタ１３４において選択の基準とされる。なお、１行目に対応するＶbkセレクタ１３４は、サンプリングされた信号ＦＬＤによって、低位側のオン表示信号Ｖbk(-)を選択するものとする。

さらに、制御信号ＦＢは、クロック信号Ｙclkの立ち下がり直後においてＬレベルになるので、１行目に対応するＡＮＤゲート１４６は閉じる。このため、１行目に対応するスイッチング制御信号ＧＦＢは、Ｌレベルになる。

よって、転送信号Ｙｓ１がＨレベルになって、かつ、制御信号ＦＢがＬレベルである期間において、１行目に位置する画素１２０では、図９に示される保持素子Ｃ６の一端における論理レベルに応じてオン表示信号Ｖbkまたはオフ表示信号Ｖwtの電圧が、画素電極１１８に印加されることになる。この直後に、制御信号ＦＢがＨレベルになると、１行目に対応するＡＮＤゲート１４６が開くため、１行目に対応するスイッチング制御信号ＧＦＢがＨレベルになる結果、１行目に位置する画素１２０では、ＴＦＴ１２３０がオンする。このため、ノードＡの論理レベルがラッチされるとともに、保持素子Ｃ６に再充電されることになる。

次に、転送信号Ｙｓ２がＨレベルになると、２行目に対応するスイッチ１４２がオンになるので、データｓｆｃがサンプリングされて、同じく２行目に対応するデコーダ１３２によってデコードされる。これにより、２行目に対応するデコーダ１３２は、サブフィールド選択信号ＧＳＥＬ６をＨレベルにする。

また、転送信号Ｙｓ２がＨレベルになると、２行目に対応するスイッチ１４４がオンになるので、信号ＦＬＤがサンプリングされて、同じく２行目に対応するＶbkセレクタ１３４において選択の基準とされる。ここで、２行目に対応するＶbkセレクタ１３４は、１行目に対応するＶbkセレクタ１３４とは、信号ＦＬＤの論理レベルに対応する選択の基準が反対であるので、サンプリングされた信号ＦＬＤによって、高位側のオン表示信号Ｖbk(+)を選択する。

さらに、制御信号ＦＢは、クロック信号Ｙclkの立ち上がり直後においてもＬレベルになるので、２行目に対応するＡＮＤゲート１４６は閉じる。このため、２行目に対応するスイッチング制御信号ＧＦＢは、Ｌレベルになる。

よって、転送信号Ｙｓ２がＨレベルになって、かつ、制御信号ＦＢがＬレベルである期間において、２行目に位置する画素１２０では、保持素子Ｃ６の一端における論理レベルに応じてオン表示信号Ｖbkまたはオフ表示信号Ｖwtの電圧が、画素電極１１８に印加されることになる。この直後に、制御信号ＦＢがＨレベルになると、２行目に対応するＡＮＤゲート１４６が開くため、２行目に対応するスイッチング制御信号ＧＦＢがＨレベルになる結果、２行目に位置する画素１２０では、ＴＦＴ１２３０がオンする。このため、ノードＡの論理レベルがラッチされるとともに、保持素子Ｃ６に再充電されることになる。

そして、以降同様に、転送信号Ｙｓ３、Ｙｓ４、…、Ｙｓｍが、順次排他的にＨレベルなる毎に、３、４、…、ｍ行目に位置する画素１２０において、保持素子Ｃ６の一端における論理レベルに応じた電圧が画素電極１１８に印加される動作と、該保持素子Ｃ６の再充電とが、線順次的に行われることになる。

続いて、サブフィールドｓｆ５に至って、転送信号Ｙｓ１、Ｙｓ２、…、Ｙｓｍが順次Ｈレベルになる毎に、同様に、１、２、…、ｍ行目に位置する画素１２０において、保持素子Ｃ５の一端における論理レベルに応じた電圧が画素電極１１８に印加される動作と、該保持素子Ｃ５の再充電とが線順次的に行われる。

さらに、サブフィールドｓｆ４〜ｓｆ１においても、同様に、保持素子Ｃ４〜Ｃ１の一端における論理レベルに応じた電圧が画素電極１１８に印加される動作と、該保持素子Ｃ４〜Ｃ１の再充電とが線順次的に行われる。

＜２−３：第２実施形態のまとめ＞
このように第２実施形態では、第１実施形態と同様に、ある１つの画素１２０の液晶容量に印加される電圧実効値は、１フィールドを１周期としてみれば、サブフィールドｓｆ６〜ｓｆ１毎に印加されるオン表示信号Ｖbkの電圧を時間的に累算した値になるので、当該値に応じた階調表示が行われることになる。

ただし、第２実施形態では、保持素子Ｃ６〜Ｃ１の一端における論理レベルに応じた電圧が画素電極１１８に印加される動作と、保持素子Ｃ６〜Ｃ１の再充電とが第１実施形態のように一斉に（面順次的に）ではなく、線順次的に行われる。したがって、これらの動作に伴って同時にスイッチングする素子数は、第１実施形態と比較して減少するので（注：第１および第２実施形態において、単位時間当たりにスイッチングする素子数については互いに同一である）、消費電力のピーク値が下がる結果、電源回路の複雑化を防止することが可能となる。ただし、第１実施形態と比較すると、デコーダ１３２およびＶbkセレクタ１３４が行毎に設けられるので、線順次的動作のための構成が複雑化する。

なお、上述した第２実施形態は、書込動作と表示リフレッシュ動作とをそれぞれ独立に実行する構成としたが、両者を同期させて実行しても良い。ここで、書込動作と表示リフレッシュ動作と同期して実行する場合、書込動作において制御信号をＨレベルにするタイミングと、表示リフレッシュ動作において制御信号ＦＢをＬレベルにするタイミングとを一致させれば良い。このような構成を採用すると、ビットＤＴ１〜ＤＴ６の書き込み時には、ＴＦＴ１２３０（図９参照）がオフであるので、ビット化けの発生が防止される。

＜３：応用、変形＞
次に、上述した第１および第２実施形態にあっては、種々の応用・変形が可能である。例えば、画素１２０におけるセレクタ１２２０や、液晶容量を交流駆動するための構成については、次のように変形可能である。

＜３−１：セレクタの別例＞
まず、第１および第２実施形態にあっては、現時点におけるサブフィールドを示すデータｓｆｃは、デコーダ１３２によってデコードされて、サブフィールド選択信号ＧＳＥＬ１〜ＧＳＥＬ６として、画素１２０に供給される構成となっていたが、データｓｆｃを、画素１２０に対して行方向に供給して、各画素１２０においてデコードする構成としても良い。

この構成では、セレクタ１２２０において、保持素子Ｃ１〜Ｃ６の一端とノードＡとの間をそれぞれ結ぶ経路のうち、データｓｆｃで示されるサブフィールドに対応する経路のみがオンするように、データｓｆｃの各ビットに応じてオンオフするスイッチング素子（例えばＴＦＴ）を配設すれば良い。例えば、データｓｆｃの各ビットとサブフィールドｓｆ１〜ｓｆ６との対応が、図１２の下方に示される関係にある場合には、セレクタ１２２０を同図に示される構成とすれば良い。

この図に示される構成において、例えばデータｓｆｃの最上位ビット（ＭＳＢ）、次位ビット（２ＳＢ）、最下ビット（ＬＳＢ）が、それぞれＬ、Ｈ、Ｈレベルであって、サブフィールドｓｆ４を示す場合には、保持素子Ｃ４の一端とノードＡとの経路のみがオンして、保持素子Ｃ４の一端における論理レベルにしたがったオン表示信号Ｖbkまたはオフ表示信号Ｖwtの電圧が画素電極１１８に印加されることになる。

このような構成では、セレクタ１２２０によって選択される保持素子の一端と、ラッチ回路の入出力端たるノードＡとの間における経路長が、図３に示した構成と比較して短くなるので、当該経路において寄生する容量を減少させることができる。このため、図１２に示されるセレクタ１２２０によれば、階調データのビットを保持素子のいずれかからラッチ回路に転送する際に、チャージシュアリングで失われる電荷量を抑えることができるので、その分、ビットの転送を、より確実にすることが可能になる。

なお、図１２は、このようなセレクタ１２２０を第１実施形態に適用した場合の構成であるが、第２実施形態にも適用可能である。第２実施形態に適用する場合には、ｉ行のシフトレジスタ１３０による転送信号Ｙｓｉにしたがってサンプリングされたデータｓｆｃを、ｉ行の画素１２０に供給すれば良い。

＜３−２：交流駆動のための別例＞
また、第１および第２実施形態にあっては、高位側のオン表示信号Ｖbk(+)、または、低位側のオン表示信号Ｖbk(-)のいずれかを、Ｖbkセレクタ１３４により信号ＦＬＤにしたがって選択することにより、液晶容量の交流駆動を行う構成となっていたが、信号ＦＬＤ（の反転信号）を直接画素１２０に供給して、これにしたがって、オン表示信号を選択する構成としても良い。

詳細には、信号ＦＬＤの反転信号、高位側のオン表示信号Ｖbk(+)、および、低位側のオン表示信号Ｖbk(-)を、画素１２０に対して行方向に共通に供給するとともに、図３における相補型スイッチ１２５１を、図１３に示されるように、相補型スイッチ１２５５に置き換えた構成とすれば良い。ここで、相補型スイッチ１２５５は、高位側のオン表示信号Ｖbk(+)および低位側のオン表示信号Ｖbk(-)の間において、インバータ１２４１の出力をゲートとする第１のｐチャネル型ＴＦＴと、信号ＦＬＤの反転信号をゲートとする第２のｐチャネル型ＴＦＴと、同じく信号ＦＬＤの反転信号をゲートとする第１のｎチャネル型ＴＦＴと、インバータ１２４３の出力をゲートとする第２のｎチャネル型ＴＦＴとを直接接続してなり、第２のｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴの共通出力端を、画素電極１１８に接続したものである。

この構成によれば、画素電極１１８には、ノードＡがＬレベルであれば、相補型スイッチ１２５１がオンすることによって、オフ表示信号Ｖwtが印加される一方、ノードＡがＨレベルであって、信号ＦＬＤの反転信号がＬレベルであれば、相補型スイッチ１２５５により選択された高位側のオン表示信号Ｖbk(+)が印加され、また、ノードＡがＨレベルであって、信号ＦＬＤの反転信号がＨレベルであれば、相補型スイッチ１２５５により選択された低位側のオン表示信号Ｖbk(-)が印加されることになる。

なお、図１３は、このような相補型スイッチ１２５５を、第１実施形態に適用した場合の構成であるが、第２実施形態にも適用可能である。第２実施形態に適用する場合には、ｉ行のシフトレジスタ１３０による転送信号Ｙｓｉにしたがってサンプリングされた信号ＦＬＤの反転信号が、ｉ行の画素１２０に供給されることになる。

さらに、これに隣接する（ｉ−１）行および（ｉ＋１）行に、それぞれ転送信号Ｙｓ（ｉ−１）、Ｙｓ（ｉ＋１）にしたがってサンプリングされた、信号ＦＬＤの正転信号を供給する構成にすると、相隣接する行同士の書込極性が互いに反転の関係になるので、フリッカを防止することもできる。

＜３−３：その他＞
なお、上述した第１および第２実施形態にあっては、１色当たり６ビットの階調データを用いた６４階調表示を、ＲＧＢの各々について行うことによって２６万色のカラー表示を可能とするものであったが、本発明はこれに限られない。例えば、ビット数を多くして、より多階調のカラー表示を行うとしても良いし、また、階調データのビット数をＲＧＢの色毎に異ならせても良いし、さらに、単なる白黒の階調表示であっても良い。

くわえて、実施形態にあっては、透過型としたが、反射型としても良いし、両者を併用した半透過・半反射型としても良い。

上述した実施形態にあっては、液晶容量の書込極性を、１フィールド毎に反転して交流駆動したが、本発明は、これに限られず、例えば、２フィールド以上の周期で反転駆動する構成としても良いし、サブフィールド単位で反転駆動する構成としても良い。また、上述した実施形態にあっては、液晶容量の電圧無印加状態において最大透過率となるノーマリーホワイトモードとして説明したが、同状態において最小透過率となるノーマリーブラックモードとしても良い。

さらに、実施形態にあって、素子基板１０１には、ガラス基板を用いたが、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤや、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。また、素子基板１０１として、シリコン基板などを用いるとともに、ここに各種の素子を形成しても良い。このような場合には、スイッチング素子として、高速な電界効果型トランジスタを用いることができるので、ＴＦＴよりも高速動作が容易となる。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、反射型として用いる必要がある。

さらに、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲストホスト）型などの液晶を用いても良い。

また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。

くわえて、電気光学装置としては、液晶表示装置のほかに、エレクトロルミネッセンス（ＥＬ）や、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う種々の電気光学装置に適用可能である。この際、電気光学物質としては、ＥＬ、ミラーデバイス、ガス、蛍光体などになる。なお、電気光学物質としてＥＬを用いる場合、素子基板１０１においてＥＬが画素電極１１８と透明導電膜の対向電極との間に介在することになるので、液晶表示装置としてみれば必要であった対向基板１０２が不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置のすべてに適用可能である。

＜４：電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。

＜４−１：プロジェクタ＞
まず、上述した電気光学装置１００をライトバルブとして用いたプロジェクタについて説明する。図１４は、このプロジェクタの構成を示す平面図である。

この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態に係る電気光学装置１００と基本的には同様であるが、ＲＧＢの３画素で１ドットを構成するのではなく、１画素で原色の１ドットを構成したものとなる。すなわち、ライトバルブ１００ＲはＲの画像データＤＲで、ライトバルブ１００ＧはＧの画像データＤＧで、ライトバルブ１００ＢはＢの画像データＤＢで、それぞれ駆動されて、ＲＧＢの各原色画像を生成する光変調器として機能するものである。

また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ２１１４を介して、スクリーン２１２０に投射されることになる。

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、ＲＧＢの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。

＜４−２：モバイル型コンピュータ＞
次に、上述した電気光学装置１００を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１５は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ２２００は、キーボード２２０２を備えた本体部２２０４と、表示部として用いられる電気光学装置１００とを備えている。なお、電気光学装置１００として液晶表示装置が用いられる場合、背面には、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。

＜４−３：携帯電話＞
さらに、上述した電気光学装置１００を、携帯電話の表示部に適用した例について説明する。図１６は、この携帯電話の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した電気光学装置１００を備えるものである。なお、電気光学装置１００として液晶表示装置が用いられる場合、上述したパーソナルコンピュータと同様に、背面には、暗所での視認性を確保するためのバックライトユニット（図示省略）が設けられる。

＜４−４：電子機器のまとめ＞
なお、電子機器としては、図１４、図１５および図１６を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
（発明の効果）

以上説明したように本発明によれば、各種の素子特性や配線抵抗などの不均一性に起因する表示ムラの発生を抑えた高品位な表示が、低い消費電力で可能になる。

（ａ）は、本発明の第１実施形態に係る電気光学装置の外観構成を示す斜視図であり、（ｂ）は、その線Ａ−Ａ´についての断面図である。 同電気光学装置の電気的な構成を示すブロック図である。 同電気光学装置における１画素分の電気的な構成を示す回路図である。 同電気光学装置における１画素分の構成を示す平面図である。 図４に示される構成の等価回路を示す図である。 同電気光学装置におけるデータの書込動作を説明するためのタイミングチャートである。 同電気光学装置における表示リフレッシュ動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係る電気光学装置の電気的な構成を示すブロック図である。 同電気光学装置における１画素分の電気的な構成を示す回路図である。 同電気光学装置におけるデータの書込動作を説明するためのタイミングチャートである。 同電気光学装置における表示リフレッシュ動作を説明するためのタイミングチャートである。 実施形態に係る電気光学装置の画素におけるセレクタの別構成を示す回路図である。 実施形態に係る電気光学装置の画素の別構成を示す回路図である。 実施形態に係る電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す図である。 実施形態に係る電気光学装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。 同電気光学装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。

符号の説明

１００…電気光学装置
１０５…液晶
１０８…対向電極
１１８…画素電極
１２０…画素
１３０、１５０…シフトレジスタ
１３２…デコーダ
１３４…Ｖbkセレクタ
１４０…行アドレスデコーダ
１６０…列アドレスデコーダ
１２１１〜１２１６、１２８１〜１２８６…ＴＦＴ（第１転送スイッチ）
Ｃ１〜Ｃ６…保持素子
１２２０…セレクタ
１２４１、１２４３…インバータ
１２５１、１２５３、１２５５…相補型スイッチ
１２７０…ＴＦＴ（第２転送スイッチ）
２１００…プロジェクタ
２２００…パーソナルコンピュータ
２３００…携帯電話

Claims (7)

1. 行方向および列方向にわたってマトリクス状に配設された複数の画素を備え、
   １フィールドを、階調データのビット数（Ｎ）に応じたサブフィールドに分割するとともに、サブフィールド毎に、前記階調データのうち対応するビットにしたがって、前記画素における画素電極にオン表示に対応する電圧またはオフ表示に対応する電圧が印加される電気光学装置であって、
   書込制御信号を前記画素に供給するために行方向に設けられた第１信号線と、
   前記各ビットの階調データを供給するため、列方向に延在し、かつ、Ｎ本の第２信号線と、含み、
   前記画素の各々は、
   Ｎ個の容量素子と、前記第１信号線と前記第２信号線との交差に応じて設けられ、前記書込制御信号に基づき前記階調データの各ビットを前記容量素子の各々に記憶させるスイッチング素子と、からなるメモリと、
   該メモリに記憶された前記階調データの各ビットをラッチするラッチ回路と、
   前記Ｎ個の容量素子と前記ラッチ回路との間に設けられ、Ｎ個の第２スイッチング素子からなるセレクタと、
   前記Ｎ個の第２スイッチング素子のいずれか一つを前記サブフィールドに応じて選択するため、行方向に延在し、かつ、Ｎ本の第３信号線と、を有し、
   前記メモリに記憶された前記階調データの各ビットから、前記セレクタにより選択され読み出された前記メモリの内容に基づいて、前記画素電極に前記オン表示に対応する電圧または前記オフ表示に対応する電圧が印加され、
   前記Ｎ個の第２スイッチング素子の各々と、前記第２スイッチング素子の各々に対応する前記第３信号線とが交差する位置は、前記第３信号線の前記行方向に順次ずれており、
   前記容量素子の一方の端子は対応する前記スイッチング素子のソース端子またはドレイン端子に接続されており、
   前記容量素子の他方の端子が接続される行方向に延在する信号線を有し、該信号線の幅は、前記第３信号線の幅よりも広い
   ことを特徴とする電気光学装置。
2. 請求項１に記載の電気光学装置であって、
   行方向に延在し、かつ、オン表示に対応する電圧が印加された第４信号線と、
   行方向に延在し、かつ、オフ表示に対応する電圧が印加された第５信号線と、
   前記セレクタにより選択され読み出された前記メモリの内容に基づいて、前記第４信号線または前記第５信号線を選択するオンオフ選択スイッチと、をさらに有し、
   前記オンオフ選択スイッチにより選択された電圧が前記画素電極に印加されることを特徴とする電気光学装置。
3. 請求項２に記載の電気光学装置であって、
   前記オンオフ選択スイッチは、ｐチャネル型トランジスタとｎチャネル型トランジスタとにより構成された相補型回路であり、
   前記オンオフ選択スイッチにより選択された前記電圧はコンタクトホールを介して前記画素電極に印加されることを特徴とする電気光学装置。
4. 請求項２に記載の電気光学装置であって、
   前記ラッチ回路は、前記セレクタの出力にその入力端子が接続された第１インバータと、
   該第１インバータの出力端子にその入力端子が接続されるともに、前記オンオフ選択スイッチの制御端子にその出力端子が接続された第２インバータと、
   前記第１インバータの入力端子と前記第２インバータの出力端子の間に接続された第３スイッチング素子と、
   該第３スイッチング素子を制御するスイッチング制御信号を供給するため、行方向に延在する第６信号線とを有することを特徴とする電気光学装置。
5. 請求項４に記載の電気光学装置であって、
   前記第１インバータ及び前記第２インバータは、高電位側電位を有する第１電源線と、低電位側電位を有する第２電源線との間において、ｐチャネル型トランジスタとｎチャネル型トランジスタとが直列接続された相補型回路であり、
   前記第１電源線と前記第２電源線とは、行方向に延在していることを特徴とする電気光学装置。
6. 請求項５に記載の電気光学装置であって、
   前記第１電源線、前記第２電源線、前記第１インバータ、及び前記第２インバータは、前記第４信号線と前記第５信号線との間に形成されていることを特徴とする電気光学装置。
7. 請求項１乃至６のいずれか一に記載の電気光学装置を備えることを特徴とする電子機器。

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