JP3393731B2 - 半導体デバイスおよびその形成方法 - Google Patents
半導体デバイスおよびその形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに関
し、詳細には、白金と窒素のうちの一方をケイ化コバル
ト／ゲルマニド（germanide）に添加することによっ
て、高温アニール時のケイ化コバルト／ゲルマニドの構
造的安定性を高める方法および装置に関する。
し、詳細には、白金と窒素のうちの一方をケイ化コバル
ト／ゲルマニド（germanide）に添加することによっ
て、高温アニール時のケイ化コバルト／ゲルマニドの構
造的安定性を高める方法および装置に関する。
【０００２】
【従来の技術】当業者には、半導体デバイスの導電性お
よび性能にとって、シリコン基板に接触するケイ化コバ
ルト薄膜の電気接触および構造的安定性が重大であるこ
とが周知である。当業者には、ゲルマニウム基板に接触
するコバルト・ゲルマニドの電気接触および構造的安定
性も重大であることも周知である。したがって、熱アニ
ールによる構造的劣化に対する高い抵抗を有するケイ化
コバルトまたはコバルト・ゲルマニドの薄膜が望れる。
よび性能にとって、シリコン基板に接触するケイ化コバ
ルト薄膜の電気接触および構造的安定性が重大であるこ
とが周知である。当業者には、ゲルマニウム基板に接触
するコバルト・ゲルマニドの電気接触および構造的安定
性も重大であることも周知である。したがって、熱アニ
ールによる構造的劣化に対する高い抵抗を有するケイ化
コバルトまたはコバルト・ゲルマニドの薄膜が望れる。
【０００３】ケイ化コバルト構造が高温アニール（７５
０℃を超える）にさらされたとき、ケイ化コバルト／シ
リコン接点領域の問題が発生する。当業者は、７５０℃
を超える加熱によって低抵抗ケイ化コバルト／シリコン
接点を製作すると、ケイ化コバルト・シリコン基板の集
塊または反転のために品質が低下した接点がもたらされ
ることを発見している。このため、デバイスの故障をも
たらす、短絡した相互接続または高抵抗の相互接続、高
接触抵抗、および電気的漏れが発生する。
０℃を超える）にさらされたとき、ケイ化コバルト／シ
リコン接点領域の問題が発生する。当業者は、７５０℃
を超える加熱によって低抵抗ケイ化コバルト／シリコン
接点を製作すると、ケイ化コバルト・シリコン基板の集
塊または反転のために品質が低下した接点がもたらされ
ることを発見している。このため、デバイスの故障をも
たらす、短絡した相互接続または高抵抗の相互接続、高
接触抵抗、および電気的漏れが発生する。
【０００４】たとえば、当業者に知られているように、
現在のシリコン技法の一態様は、ソース／ドレーン接合
部を形成するためにイオン注入を使用し、続いて、薄コ
バルト膜を付着させ、６００℃ないし７５０℃で熱アニ
ールを施し、コバルトをケイ化コバルトに変換してい
る。ケイ化物を形成した後、高温熱アニールを実行して
（＞７５０℃）、デバイスのソース領域、ゲート領域、
およびドレーン領域中のドーパントを電子的に活性化す
る。高温活性化アニール時に発生するケイ化コバルトの
構造的劣化のために、低面積抵抗の接点および漏れの少
ないソース・ドレーン接合部をこの技法によって形成す
るのは難しい。
現在のシリコン技法の一態様は、ソース／ドレーン接合
部を形成するためにイオン注入を使用し、続いて、薄コ
バルト膜を付着させ、６００℃ないし７５０℃で熱アニ
ールを施し、コバルトをケイ化コバルトに変換してい
る。ケイ化物を形成した後、高温熱アニールを実行して
（＞７５０℃）、デバイスのソース領域、ゲート領域、
およびドレーン領域中のドーパントを電子的に活性化す
る。高温活性化アニール時に発生するケイ化コバルトの
構造的劣化のために、低面積抵抗の接点および漏れの少
ないソース・ドレーン接合部をこの技法によって形成す
るのは難しい。
【０００５】このような問題を解決するための１つの手
法は、ケイ化コバルト／シリコン接点を付着させて形成
する前に、ソース、ゲート、およびドレーンの電気的活
性化に必要なイオン注入および高温アニール・ステップ
（＞７５０℃）を行うことである。しかし、ケイ化物を
形成した後のシリコン・デバイスの次の処理は、ケイ化
コバルトの集塊およびデバイスの劣化を避けるためにケ
イ化コバルトの形成温度よりも低い温度に制限しなけれ
ばならない。このような温度制限を集積シリコン回路の
処理のために維持するのは難しいことが多い。
法は、ケイ化コバルト／シリコン接点を付着させて形成
する前に、ソース、ゲート、およびドレーンの電気的活
性化に必要なイオン注入および高温アニール・ステップ
（＞７５０℃）を行うことである。しかし、ケイ化物を
形成した後のシリコン・デバイスの次の処理は、ケイ化
コバルトの集塊およびデバイスの劣化を避けるためにケ
イ化コバルトの形成温度よりも低い温度に制限しなけれ
ばならない。このような温度制限を集積シリコン回路の
処理のために維持するのは難しいことが多い。
【０００６】知られているこの技法の他の欠点は、ケイ
化コバルト／シリコン接点に使用されるシリコンが多結
晶シリコンであるために発生する。これは、トランジス
タどうしを配線するための局所相互接続部、あるいはＣ
ＭＯＳ回路、バイポーラ回路、またはＡＳＩＣ回路用の
ゲート構造における状況である。薄膜ケイ化コバルト／
多結晶シリコン接点は、熱応力の下では、ケイ化コバル
ト／単結晶シリコン構造よりも構造的安定性が低い。そ
の結果、薄膜ケイ化コバルト／多結晶シリコン接点は、
より低い温度のアニールによって集塊し、反転する。当
業者に知られているように、この問題は、ケイ化コバル
ト／シリコン・ソースおよびドレーンの形成時で、かつ
高温ドーパント電子活性化アニールの前に、ケイ化コバ
ルト／多結晶シリコン・ゲート接点が形成される集積方
式で特に深刻である。
化コバルト／シリコン接点に使用されるシリコンが多結
晶シリコンであるために発生する。これは、トランジス
タどうしを配線するための局所相互接続部、あるいはＣ
ＭＯＳ回路、バイポーラ回路、またはＡＳＩＣ回路用の
ゲート構造における状況である。薄膜ケイ化コバルト／
多結晶シリコン接点は、熱応力の下では、ケイ化コバル
ト／単結晶シリコン構造よりも構造的安定性が低い。そ
の結果、薄膜ケイ化コバルト／多結晶シリコン接点は、
より低い温度のアニールによって集塊し、反転する。当
業者に知られているように、この問題は、ケイ化コバル
ト／シリコン・ソースおよびドレーンの形成時で、かつ
高温ドーパント電子活性化アニールの前に、ケイ化コバ
ルト／多結晶シリコン・ゲート接点が形成される集積方
式で特に深刻である。
【０００７】いくつかの従来技術の設計は、ケイ化物お
よびシリコン基板を使用する代替構造を提供している。
しかし、このような設計は、シリコン基板上の熱集塊に
対するケイ化物の高温抵抗を達成することができない。
よびシリコン基板を使用する代替構造を提供している。
しかし、このような設計は、シリコン基板上の熱集塊に
対するケイ化物の高温抵抗を達成することができない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、シリ
コン基板に接触するケイ化コバルト薄膜の問題を改善す
ることにある。本発明の別の目的はゲルマニウム基板に
接触するコバルト・ゲルマニドの問題を改善することに
ある。
コン基板に接触するケイ化コバルト薄膜の問題を改善す
ることにある。本発明の別の目的はゲルマニウム基板に
接触するコバルト・ゲルマニドの問題を改善することに
ある。
【０００９】
【課題を解決するための手段】基板上に薄膜を形成する
方法と、そのための装置を提供する。この方法は、コバ
ルトと白金、またはコバルトと窒素、あるいはコバルト
と白金と窒素の混合物を形成することを含む。次いで、
この混合物を基板と反応させて、高温サイクルの間、熱
的に安定であり、集塊および層の反転に抵抗する薄膜を
形成する。基板は、非晶質シリコン、単結晶シリコン、
多結晶性シリコン、非晶質ゲルマニウム、単結晶ゲルマ
ニウム、多結晶性ゲルマニウム、あるいは周期表のＩＩ
ｂ族、ＩＩＩｂ族、ＩＶｂ族、Ｖｂ族、およびＶＩｂ族
の半導体または複合半導体である。
方法と、そのための装置を提供する。この方法は、コバ
ルトと白金、またはコバルトと窒素、あるいはコバルト
と白金と窒素の混合物を形成することを含む。次いで、
この混合物を基板と反応させて、高温サイクルの間、熱
的に安定であり、集塊および層の反転に抵抗する薄膜を
形成する。基板は、非晶質シリコン、単結晶シリコン、
多結晶性シリコン、非晶質ゲルマニウム、単結晶ゲルマ
ニウム、多結晶性ゲルマニウム、あるいは周期表のＩＩ
ｂ族、ＩＩＩｂ族、ＩＶｂ族、Ｖｂ族、およびＶＩｂ族
の半導体または複合半導体である。
【００１０】本発明の態様、特徴、および利点は、以下
の詳細な説明を添付の図面に関して読んだとき、より容
易に理解されよう。
の詳細な説明を添付の図面に関して読んだとき、より容
易に理解されよう。
【００１１】
【実施例】本発明の典型的な方法を図１ないし図５およ
び図７に関して詳細に説明する。これらの図で、半導体
デバイスは各連続製造段におけるものとして示されてい
る。
び図７に関して詳細に説明する。これらの図で、半導体
デバイスは各連続製造段におけるものとして示されてい
る。
【００１２】図１に示したように、出発物質は、基板１
１をドーピングすることによって形成された、Ｐウェル
１を含むｎ型単結晶シリコンの半導体基板１１である。
シリコン基板材料が好ましい。続いて、図２に示したよ
うに、基板１１上のＰウェル１上に酸化物または窒化
物、あるいはその両方の絶縁層２を形成する。たとえ
ば、熱酸化によって絶縁層２を形成する。
１をドーピングすることによって形成された、Ｐウェル
１を含むｎ型単結晶シリコンの半導体基板１１である。
シリコン基板材料が好ましい。続いて、図２に示したよ
うに、基板１１上のＰウェル１上に酸化物または窒化
物、あるいはその両方の絶縁層２を形成する。たとえ
ば、熱酸化によって絶縁層２を形成する。
【００１３】次いで、たとえば、化学蒸着によって絶縁
層上に、図３に示したようにポリシリコン層１５を形成
する。続いて、図４に示したように、注入によって、ｎ
＋型ソース領域１６およびドレーン領域１７をＰ−ウェ
ル１に形成し、ソース領域およびドレーン領域の上から
酸化層２を選択的に除去して、ソース領域１６およびド
レーン領域１７を露出させる。次いで、図５に示したよ
うに、多結晶性シリコン層１５のいずれかの面上に窒化
物または酸化物、あるいはその両方の薄膜スペーサ１３
を形成する。
層上に、図３に示したようにポリシリコン層１５を形成
する。続いて、図４に示したように、注入によって、ｎ
＋型ソース領域１６およびドレーン領域１７をＰ−ウェ
ル１に形成し、ソース領域およびドレーン領域の上から
酸化層２を選択的に除去して、ソース領域１６およびド
レーン領域１７を露出させる。次いで、図５に示したよ
うに、多結晶性シリコン層１５のいずれかの面上に窒化
物または酸化物、あるいはその両方の薄膜スペーサ１３
を形成する。
【００１４】したがって、図５に示したＣＭＯＳデバイ
スが製作される。ＣＭＯＳは、ＣＭＯＳデバイスの活性
層を、隣接するデバイスから分離する酸化物または窒化
物、あるいはその両方の絶縁層１２を含む単結晶シリコ
ン基板１１を含む。ＣＭＯＳデバイスのゲート領域は、
ゲート酸化物１４と、多結晶性シリコン層１５と、窒化
物または酸化物、あるいはその両方の薄膜スペーサ１３
とを含む。薄膜スペーサ１３は、ソース領域１６および
ドレーン領域１７からゲート領域を分離する。
スが製作される。ＣＭＯＳは、ＣＭＯＳデバイスの活性
層を、隣接するデバイスから分離する酸化物または窒化
物、あるいはその両方の絶縁層１２を含む単結晶シリコ
ン基板１１を含む。ＣＭＯＳデバイスのゲート領域は、
ゲート酸化物１４と、多結晶性シリコン層１５と、窒化
物または酸化物、あるいはその両方の薄膜スペーサ１３
とを含む。薄膜スペーサ１３は、ソース領域１６および
ドレーン領域１７からゲート領域を分離する。
【００１５】次いで、図６に示したように、絶縁層１
２、ソース領域１６、ドレーン領域１７およびゲート領
域上にコバルト−合金薄膜層３８を付着させる。コバル
ト合金は１０原子％よりも少ない濃度の白金を含む。以
下の議論でより明らかになるように、白金を添加する
と、高温アニールの下で形成されるケイ化コバルト接点
の構造的安定性が向上する。塗布すべきコバルト合金薄
膜層３８の厚さは、製作すべきデバイスの相対寸法、機
能、および所期の使用法に応じて０ｎｍないし２００ｎ
ｍの範囲である。しかし、ＣＭＯＳデバイスには５ｎｍ
ないし３０ｎｍの範囲の厚さが好ましい。
２、ソース領域１６、ドレーン領域１７およびゲート領
域上にコバルト−合金薄膜層３８を付着させる。コバル
ト合金は１０原子％よりも少ない濃度の白金を含む。以
下の議論でより明らかになるように、白金を添加する
と、高温アニールの下で形成されるケイ化コバルト接点
の構造的安定性が向上する。塗布すべきコバルト合金薄
膜層３８の厚さは、製作すべきデバイスの相対寸法、機
能、および所期の使用法に応じて０ｎｍないし２００ｎ
ｍの範囲である。しかし、ＣＭＯＳデバイスには５ｎｍ
ないし３０ｎｍの範囲の厚さが好ましい。
【００１６】次いで、図７に示したように、７５０℃よ
りも低い温度での典型的なアニールプロセスでＣＭＯＳ
デバイスをアニールし、ケイ化コバルト・ソース接点６
９、ケイ化コバルト・ドレーン接点６８、およびケイ化
コバルト・ゲート接点７０を形成する。コバルト合金層
は、アニール・プロセス中に、基板１１および多結晶性
シリコン・ゲート１５と反応して、ケイ化コバルト白金
のソース６８接点、ドレーン６９接点、およびゲート７
０接点を形成する。たとえば、酸化剤が存在する酸溶液
または塩基溶液を使用して、当業者に周知の方法で残り
の未反応コバルト合金をエッチングする。
りも低い温度での典型的なアニールプロセスでＣＭＯＳ
デバイスをアニールし、ケイ化コバルト・ソース接点６
９、ケイ化コバルト・ドレーン接点６８、およびケイ化
コバルト・ゲート接点７０を形成する。コバルト合金層
は、アニール・プロセス中に、基板１１および多結晶性
シリコン・ゲート１５と反応して、ケイ化コバルト白金
のソース６８接点、ドレーン６９接点、およびゲート７
０接点を形成する。たとえば、酸化剤が存在する酸溶液
または塩基溶液を使用して、当業者に周知の方法で残り
の未反応コバルト合金をエッチングする。
【００１７】図７に示したデバイスを７５０℃を超える
温度まで加熱すると、ソース６９ケイ化物接点、ドレー
ン６８ケイ化物接点、およびゲート７０ケイ化物接点
は、構造的劣化を起こさない。ケイ化物接点の構造は、
７５０℃よりも低いアニールの後も、７５０℃よりも高
いその後のアニールの後も同じである。これは、ケイ化
コバルトに白金を添加しておいたからである。
温度まで加熱すると、ソース６９ケイ化物接点、ドレー
ン６８ケイ化物接点、およびゲート７０ケイ化物接点
は、構造的劣化を起こさない。ケイ化物接点の構造は、
７５０℃よりも低いアニールの後も、７５０℃よりも高
いその後のアニールの後も同じである。これは、ケイ化
コバルトに白金を添加しておいたからである。
【００１８】比較のために、図８は、ケイ化コバルト接
点に白金が添加されていない従来型のＣＭＯＳデバイス
を示す。図８に示したＣＭＯＳデバイスは、７５０℃よ
りも低い温度での典型的なアニール・プロセスを使用し
て形成されたケイ化コバルト・ソース接点１９、ケイ化
コバルト・ドレーン接点１８、およびケイ化コバルト・
ゲート接点２０を有する。
点に白金が添加されていない従来型のＣＭＯＳデバイス
を示す。図８に示したＣＭＯＳデバイスは、７５０℃よ
りも低い温度での典型的なアニール・プロセスを使用し
て形成されたケイ化コバルト・ソース接点１９、ケイ化
コバルト・ドレーン接点１８、およびケイ化コバルト・
ゲート接点２０を有する。
【００１９】図９および１０は、７５０℃を超える温度
でのアニールの後の図８の従来型のＣＭＯＳデバイスを
示す。この場合、図８に示したケイ化コバルト／シリコ
ン・ソース１９接点、ドレーン１８接点、およびゲート
２０接点が劣化しており、これらはソース５８接点、ド
レーン５９接点、およびゲート５０接点として図９に示
されている。この場合、ソース１９接点と、ドレーン１
８接点と、ゲート２０接点とを含む、図８に示したケイ
化物層は、集塊／反転し、異なる相のケイ化物５３およ
びシリコン５４を有する、混合ケイ化物のゲート５０
層、ソース５８層、およびドレーン５９層を形成した。
図１０は、混合ケイ化物５３相およびシリコン５４相を
示す図９の分解図である。当業者に知られているよう
に、標準ＣＭＯＳ半導体デバイス中のドーパントを電気
的に活性化するために、ケイ化物を形成した後に７５０
℃を超えるアニールが必要である。
でのアニールの後の図８の従来型のＣＭＯＳデバイスを
示す。この場合、図８に示したケイ化コバルト／シリコ
ン・ソース１９接点、ドレーン１８接点、およびゲート
２０接点が劣化しており、これらはソース５８接点、ド
レーン５９接点、およびゲート５０接点として図９に示
されている。この場合、ソース１９接点と、ドレーン１
８接点と、ゲート２０接点とを含む、図８に示したケイ
化物層は、集塊／反転し、異なる相のケイ化物５３およ
びシリコン５４を有する、混合ケイ化物のゲート５０
層、ソース５８層、およびドレーン５９層を形成した。
図１０は、混合ケイ化物５３相およびシリコン５４相を
示す図９の分解図である。当業者に知られているよう
に、標準ＣＭＯＳ半導体デバイス中のドーパントを電気
的に活性化するために、ケイ化物を形成した後に７５０
℃を超えるアニールが必要である。
【００２０】図７に示した典型的な実施例によれば、ケ
イ化コバルト合金のゲート７０接点、ソース６９接点、
およびドレーン６８接点は、高温にさらしたときに、ケ
イ化コバルト層中に白金のない図８に示した従来のデバ
イスのようには混合ケイ化物シリコン層に転化しない。
イ化コバルト合金のゲート７０接点、ソース６９接点、
およびドレーン６８接点は、高温にさらしたときに、ケ
イ化コバルト層中に白金のない図８に示した従来のデバ
イスのようには混合ケイ化物シリコン層に転化しない。
【００２１】図１２は、本発明の代替の典型的な実施例
を示す。コバルト接点層またはケイ化コバルト接点層を
形成した後、形成されたケイ化物接点の高温応力の下で
の安定性を高めるために、コバルト接点層またはケイ化
コバルト接点層に窒素を添加する。この方法では、図１
１に示したように、デバイス全体に純粋なコバルト２８
を付着させる。次いで、露出しているシリコン領域上に
ケイ化コバルトが形成されるように純粋なコバルト２８
を反応させ、未反応のコバルトを剥離する。次いで、形
成されたケイ化コバルトに窒素を注入するが、下にある
シリコン基板には注入しないようにして、図１２のＣＭ
ＯＳデバイスを形成する。これによって、白金の代わり
に窒素が配設されたケイ化コバルトのソース７２接点、
ドレーン７１接点、およびゲート７０接点が形成され
る。
を示す。コバルト接点層またはケイ化コバルト接点層を
形成した後、形成されたケイ化物接点の高温応力の下で
の安定性を高めるために、コバルト接点層またはケイ化
コバルト接点層に窒素を添加する。この方法では、図１
１に示したように、デバイス全体に純粋なコバルト２８
を付着させる。次いで、露出しているシリコン領域上に
ケイ化コバルトが形成されるように純粋なコバルト２８
を反応させ、未反応のコバルトを剥離する。次いで、形
成されたケイ化コバルトに窒素を注入するが、下にある
シリコン基板には注入しないようにして、図１２のＣＭ
ＯＳデバイスを形成する。これによって、白金の代わり
に窒素が配設されたケイ化コバルトのソース７２接点、
ドレーン７１接点、およびゲート７０接点が形成され
る。
【００２２】７５０℃を超える温度を有するアニール源
にこの代替の典型的な実施例をさらしたとき、ケイ化コ
バルト接点は劣化しない。２つの元素、白金および窒素
は共に、ケイ化物層が７５０℃を超える温度にさらされ
たときに劣化するのを防ぐ。
にこの代替の典型的な実施例をさらしたとき、ケイ化コ
バルト接点は劣化しない。２つの元素、白金および窒素
は共に、ケイ化物層が７５０℃を超える温度にさらされ
たときに劣化するのを防ぐ。
【００２３】図１ないし図５、図７、および図１１ない
し図１２に示した本発明の方法の典型的な実施例は、７
５０℃よりも低い温度でのアニールによるケイ化物の形
成の前と、それに続く高温処理の前に白金または窒素、
あるいはその両方をコバルトに添加すること、または、
形成されたケイ化コバルトが高温処理（＞７５０℃）を
受ける前に白金または窒素、あるいはその両方を前記コ
バルトに添加すること、あるいはその両方を含む。さら
に詳細に説明するように、白金または窒素を添加する
と、ケイ化コバルト／シリコン界面が劣化する温度が７
５０℃から１０００℃を超える温度まで増加する。
し図１２に示した本発明の方法の典型的な実施例は、７
５０℃よりも低い温度でのアニールによるケイ化物の形
成の前と、それに続く高温処理の前に白金または窒素、
あるいはその両方をコバルトに添加すること、または、
形成されたケイ化コバルトが高温処理（＞７５０℃）を
受ける前に白金または窒素、あるいはその両方を前記コ
バルトに添加すること、あるいはその両方を含む。さら
に詳細に説明するように、白金または窒素を添加する
と、ケイ化コバルト／シリコン界面が劣化する温度が７
５０℃から１０００℃を超える温度まで増加する。
【００２４】本発明の方法は、７５０℃よりも低い温度
でのアニールによるゲルマニドの形成の前と、それに続
く高温処理の前に白金または窒素、あるいはその両方が
コバルトに添加され、あるいは、形成されたコバルト・
ゲルマニドが高温処理（＞７５０℃）を受ける前に白金
または窒素、あるいはその両方が前記ゲルマニドに添加
され、あるいはその両方が行われるゲルマニウム基板に
関するものでもある。
でのアニールによるゲルマニドの形成の前と、それに続
く高温処理の前に白金または窒素、あるいはその両方が
コバルトに添加され、あるいは、形成されたコバルト・
ゲルマニドが高温処理（＞７５０℃）を受ける前に白金
または窒素、あるいはその両方が前記ゲルマニドに添加
され、あるいはその両方が行われるゲルマニウム基板に
関するものでもある。
【００２５】また、シリコンの代わりに他の半導体材料
または複合半導体材料を使用することができる。このよ
うな半導体材料または複合半導体材料は、周期表のＩＩ
ｂ族、ＩＩＩｂ族、ＩＶｂ族、Ｖｂ族、およびＶＩｂ族
から選択することができる。たとえば、シリコン・ゲル
マニウムＳｉxＧｅx-yの複合半導体を使用することもで
きる。ここで、ｘおよびｙは０と１の間の値である。
または複合半導体材料を使用することができる。このよ
うな半導体材料または複合半導体材料は、周期表のＩＩ
ｂ族、ＩＩＩｂ族、ＩＶｂ族、Ｖｂ族、およびＶＩｂ族
から選択することができる。たとえば、シリコン・ゲル
マニウムＳｉxＧｅx-yの複合半導体を使用することもで
きる。ここで、ｘおよびｙは０と１の間の値である。
【００２６】コバルトまたはケイ化コバルト、あるいは
その両方にこれらの元素を導入する方法は、特定の方法
に限らない。当業者には、共物理蒸着、イオン注入、電
気メッキ、化学的共蒸着など異なる導入技法を使用する
ことができる。たとえば、図１１ないし図１２に示した
ように、異なる付着技法と追加ステップとを使用して、
コバルトを付着させ、次いで、白金または窒素を付着さ
せ、ソース電極、ドレーン電極、およびゲート電極上
に、コバルトと、白金と窒素のうちの一方とを形成する
ことができる。物理的共蒸着を使用して、コバルトと、
白金または窒素とをデバイス上に付着させることも、あ
るいは、ケイ化コバルト／コバルト・ゲルマニド層を形
成する前または後に、まず、デバイス上にコバルト層を
付着させ、次いで、白金または窒素をコバルト層に添加
することもできる。
その両方にこれらの元素を導入する方法は、特定の方法
に限らない。当業者には、共物理蒸着、イオン注入、電
気メッキ、化学的共蒸着など異なる導入技法を使用する
ことができる。たとえば、図１１ないし図１２に示した
ように、異なる付着技法と追加ステップとを使用して、
コバルトを付着させ、次いで、白金または窒素を付着さ
せ、ソース電極、ドレーン電極、およびゲート電極上
に、コバルトと、白金と窒素のうちの一方とを形成する
ことができる。物理的共蒸着を使用して、コバルトと、
白金または窒素とをデバイス上に付着させることも、あ
るいは、ケイ化コバルト／コバルト・ゲルマニド層を形
成する前または後に、まず、デバイス上にコバルト層を
付着させ、次いで、白金または窒素をコバルト層に添加
することもできる。
【００２７】また、白金または窒素を有するコバルト層
にドーパント種を注入し、次いで、この層を高熱サイク
ルにさらしてドーパントを他の層に拡散させることによ
って、白金または窒素を有するコバルト層を拡散源とし
て使用することもできる。
にドーパント種を注入し、次いで、この層を高熱サイク
ルにさらしてドーパントを他の層に拡散させることによ
って、白金または窒素を有するコバルト層を拡散源とし
て使用することもできる。
【００２８】図１３は、アニールの前に２原子％のレベ
ルの白金をコバルトに添加してケイ化コバルト薄膜を形
成することを、白金を添加せずにケイ化コバルトを形成
することと比較するものである。当業者に周知の方法
で、白金およびコバルトをシリコン基板上に付着させ
る。白金を添加すると高温プロセス中に形成されるケイ
化コバルトの熱安定性が高まる。図１３では、多結晶性
シリコン上のコバルト膜およびコバルト−２原子％白金
膜について、抵抗が２５℃から１２００℃までの温度に
入れてプロットされている。どちらの膜でも、７０℃未
満で直線状の抵抗温度曲ＳＣＲからの変化は、ケイ化コ
バルトの形成を暗示している。９００℃での純粋なコバ
ルトの薄膜の場合、膜の抵抗が急激に増加しており、こ
れによって、当業者には、多結晶性ケイ化物上のケイ化
コバルトの離散構造が悪化してそれが混合されたことが
分かる。
ルの白金をコバルトに添加してケイ化コバルト薄膜を形
成することを、白金を添加せずにケイ化コバルトを形成
することと比較するものである。当業者に周知の方法
で、白金およびコバルトをシリコン基板上に付着させ
る。白金を添加すると高温プロセス中に形成されるケイ
化コバルトの熱安定性が高まる。図１３では、多結晶性
シリコン上のコバルト膜およびコバルト−２原子％白金
膜について、抵抗が２５℃から１２００℃までの温度に
入れてプロットされている。どちらの膜でも、７０℃未
満で直線状の抵抗温度曲ＳＣＲからの変化は、ケイ化コ
バルトの形成を暗示している。９００℃での純粋なコバ
ルトの薄膜の場合、膜の抵抗が急激に増加しており、こ
れによって、当業者には、多結晶性ケイ化物上のケイ化
コバルトの離散構造が悪化してそれが混合されたことが
分かる。
【００２９】典型的な方法で示したように、ケイ化コバ
ルトを形成する前に２原子％の白金をコバルト層に添加
すると、ケイ化コバルト−多結晶性シリコン界面の安定
性が大幅に高まる。図１３中の実線は、白金添加物を含
むケイ化コバルトが劣化し始める温度が１１００℃の近
くであることを示す。これは、純粋なコバルトのサンプ
ルの場合に観測された９００℃の劣化温度よりも高い。
ルトを形成する前に２原子％の白金をコバルト層に添加
すると、ケイ化コバルト−多結晶性シリコン界面の安定
性が大幅に高まる。図１３中の実線は、白金添加物を含
むケイ化コバルトが劣化し始める温度が１１００℃の近
くであることを示す。これは、純粋なコバルトのサンプ
ルの場合に観測された９００℃の劣化温度よりも高い。
【００３０】図１３に提示したデータでは、ケイ化コバ
ルトを形成する好ましいシリコン・タイプとして多結晶
性シリコン基板を使用しているが、たとえば、コバルト
またはケイ化コバルト／コバルト・ゲルマニド、あるい
はその両方に接触し、あるいはそれらが上に形成されて
いるシリコン、ゲルマニウム、またはその他の半導体の
層または基板など異なるタイプの基板を使用することが
できる。たとえば、図１４では、基板が、多結晶性シリ
コンではなく単結晶シリコンであるときに類似の結果が
観測されている。図１４は、９００℃を超える温度での
単結晶シリコン上のケイ化物膜の面積抵抗の安定性を示
す。
ルトを形成する好ましいシリコン・タイプとして多結晶
性シリコン基板を使用しているが、たとえば、コバルト
またはケイ化コバルト／コバルト・ゲルマニド、あるい
はその両方に接触し、あるいはそれらが上に形成されて
いるシリコン、ゲルマニウム、またはその他の半導体の
層または基板など異なるタイプの基板を使用することが
できる。たとえば、図１４では、基板が、多結晶性シリ
コンではなく単結晶シリコンであるときに類似の結果が
観測されている。図１４は、９００℃を超える温度での
単結晶シリコン上のケイ化物膜の面積抵抗の安定性を示
す。
【００３１】ケイ化コバルト／コバルト・ゲルマニドの
構造的安定性を高めるのに、コバルトまたはケイ化コバ
ルト／コバルト・ゲルマニド中の白金または窒素の正確
な組成は重大ではないことに留意されたい。図１６は、
９３０℃で５分間保持した後のケイ化コバルト（白金）
／多結晶性シリコン層二重膜構造の膜厚の関数としての
抵抗のプロットであり、ここで、合金中の白金濃度は
０．１５％から６．５％までの範囲である。これらの膜
はすべて、アニール処理の後に低い抵抗を有し、それら
の膜が集塊しなかったことを示す。コバルトだけを使用
して形成された匹敵する厚さのケイ化コバルト層は、構
造的に劣化（集塊）しており、この熱サイクルの間無限
大の抵抗を有することが分かった。
構造的安定性を高めるのに、コバルトまたはケイ化コバ
ルト／コバルト・ゲルマニド中の白金または窒素の正確
な組成は重大ではないことに留意されたい。図１６は、
９３０℃で５分間保持した後のケイ化コバルト（白金）
／多結晶性シリコン層二重膜構造の膜厚の関数としての
抵抗のプロットであり、ここで、合金中の白金濃度は
０．１５％から６．５％までの範囲である。これらの膜
はすべて、アニール処理の後に低い抵抗を有し、それら
の膜が集塊しなかったことを示す。コバルトだけを使用
して形成された匹敵する厚さのケイ化コバルト層は、構
造的に劣化（集塊）しており、この熱サイクルの間無限
大の抵抗を有することが分かった。
【００３２】コバルトまたはケイ化コバルト／コバルト
・ゲルマニド、あるいはその両方に少量の白金を追加し
て薄膜を熱的に安定させることは、薄膜内のコバルトま
たはケイ化コバルト／コバルト・ゲルマニド、あるいは
その両方内の白金の最初の分布に依存しない。コバルト
膜中の様々な位置に白金を付着させるために様々な方式
を試した。これらの方式はすべて、白金を一様に分散す
る場合と同様に、その結果得られる膜の熱安定性を著し
く高めた。様々な付着方式によって窒素を添加したと
き、同じ結果が得られた。
・ゲルマニド、あるいはその両方に少量の白金を追加し
て薄膜を熱的に安定させることは、薄膜内のコバルトま
たはケイ化コバルト／コバルト・ゲルマニド、あるいは
その両方内の白金の最初の分布に依存しない。コバルト
膜中の様々な位置に白金を付着させるために様々な方式
を試した。これらの方式はすべて、白金を一様に分散す
る場合と同様に、その結果得られる膜の熱安定性を著し
く高めた。様々な付着方式によって窒素を添加したと
き、同じ結果が得られた。
【００３３】典型的な方法でコバルトまたはケイ化コバ
ルト／コバルト・ゲルマニド、あるいはその両方用の合
金元素として白金を使用することは任意のことではな
い。白金に類似の電子特性および化学特性をもつ金属合
金元素は、高温アニールの下でケイ化コバルト構造の物
理的安定性を高めず、場合によっては、劣化させる恐れ
もある。図１６は、室温から９３０℃までの温度傾斜の
間の多結晶性シリコン上の数枚のコバルト合金膜に関す
る時間関数としての抵抗対時間のプロットを表す。この
データは、類似の元素（すなわち、Ｐｄ、Ｒｕ、Ｒｈ）
の間で、形成されたケイ化コバルトの熱安定性を高める
合金添加物が白金だけであることを示す。コバルトまた
はケイ化コバルト／コバルト・ゲルマニド用の合金元素
として窒素を選択することは、必ずしも限定的なことで
はない。周期表のＶｂ族から選択された元素など他の類
似の元素を使用してケイ化コバルト／コバルト・ゲルマ
ニド膜の安定性を高めることができる。さらに好ましい
元素は、Ｖｂ族のリンおよびヒ素である。リンおよびヒ
素は、窒素に類似の化学組成を有し、かつ窒素のように
非金属であるので、窒素の適当な代替物である。しか
し、窒素はＶｂ族元素で最も好ましい。
ルト／コバルト・ゲルマニド、あるいはその両方用の合
金元素として白金を使用することは任意のことではな
い。白金に類似の電子特性および化学特性をもつ金属合
金元素は、高温アニールの下でケイ化コバルト構造の物
理的安定性を高めず、場合によっては、劣化させる恐れ
もある。図１６は、室温から９３０℃までの温度傾斜の
間の多結晶性シリコン上の数枚のコバルト合金膜に関す
る時間関数としての抵抗対時間のプロットを表す。この
データは、類似の元素（すなわち、Ｐｄ、Ｒｕ、Ｒｈ）
の間で、形成されたケイ化コバルトの熱安定性を高める
合金添加物が白金だけであることを示す。コバルトまた
はケイ化コバルト／コバルト・ゲルマニド用の合金元素
として窒素を選択することは、必ずしも限定的なことで
はない。周期表のＶｂ族から選択された元素など他の類
似の元素を使用してケイ化コバルト／コバルト・ゲルマ
ニド膜の安定性を高めることができる。さらに好ましい
元素は、Ｖｂ族のリンおよびヒ素である。リンおよびヒ
素は、窒素に類似の化学組成を有し、かつ窒素のように
非金属であるので、窒素の適当な代替物である。しか
し、窒素はＶｂ族元素で最も好ましい。
【００３４】ケイ化コバルトは安定な接点層の好ましい
実施例であるが、コバルト・ゲルマニド、またはコバル
トと半導体材料の間に形成できる金属間相を使用して、
窒素と白金のうちの一方の添加を含まない金属間相と比
べて、高温アニール条件下で構造的安定性を高めた導電
金属間相を作成することができる。
実施例であるが、コバルト・ゲルマニド、またはコバル
トと半導体材料の間に形成できる金属間相を使用して、
窒素と白金のうちの一方の添加を含まない金属間相と比
べて、高温アニール条件下で構造的安定性を高めた導電
金属間相を作成することができる。
【００３５】例Ｉ
図６の典型的な方法で示したように、１５ｎｍコバルト
−２原子％白金膜３８をＣＭＯＳ半導体デバイス上に付
着させる。サンプルを５００℃で１０分間だけ焼きなま
すことによって、デバイスのソース１６領域、ゲート１
５領域、およびドレーン１７領域から成る露出したシリ
コン界面とコバルト−２原子％白金合金を反応させて、
白金不純物を含むＣｏＳｉ金属間相を形成する。当業者
に周知の標準選択的化学エッチを半導体デバイスに対し
て行い、余分の未反応コバルトを除去する。次いで、デ
バイスを９００℃で５分間だけ加熱してケイ化コバルト
を所望の低抵抗相ＣｏＳｉ2に転化し、ソース１６領
域、ゲート１５領域、およびドレーン１７領域中のドー
パントを電子的に活性化させる。
−２原子％白金膜３８をＣＭＯＳ半導体デバイス上に付
着させる。サンプルを５００℃で１０分間だけ焼きなま
すことによって、デバイスのソース１６領域、ゲート１
５領域、およびドレーン１７領域から成る露出したシリ
コン界面とコバルト−２原子％白金合金を反応させて、
白金不純物を含むＣｏＳｉ金属間相を形成する。当業者
に周知の標準選択的化学エッチを半導体デバイスに対し
て行い、余分の未反応コバルトを除去する。次いで、デ
バイスを９００℃で５分間だけ加熱してケイ化コバルト
を所望の低抵抗相ＣｏＳｉ2に転化し、ソース１６領
域、ゲート１５領域、およびドレーン１７領域中のドー
パントを電子的に活性化させる。
【００３６】例Ｉの終り
コバルトまたはケイ化コバルト、あるいはその両方に白
金を添加することを含む、本発明の典型的な方法の効果
をもたらすと考えられる機構は、加熱時に優性ケイ化コ
バルト相内に少量のケイ化白金沈殿物（precipitates）
が形成されることである。このような沈殿物は、ケイ化
コバルト粒子内と粒子境界に位置する。このような添加
物は、高温アニール時の多数ケイ化コバルト相の構造的
劣化を防ぐ。このような沈殿物には、ＣｏＹx、Ｓｉ
Ｙx、およびＣｏＳｉzＹxのうちの少なくとも１つの沈
殿物が含まれる。ここで、Ｙは窒素と白金のうちの一方
であり、ｘおよびｚは原子分率である。
金を添加することを含む、本発明の典型的な方法の効果
をもたらすと考えられる機構は、加熱時に優性ケイ化コ
バルト相内に少量のケイ化白金沈殿物（precipitates）
が形成されることである。このような沈殿物は、ケイ化
コバルト粒子内と粒子境界に位置する。このような添加
物は、高温アニール時の多数ケイ化コバルト相の構造的
劣化を防ぐ。このような沈殿物には、ＣｏＹx、Ｓｉ
Ｙx、およびＣｏＳｉzＹxのうちの少なくとも１つの沈
殿物が含まれる。ここで、Ｙは窒素と白金のうちの一方
であり、ｘおよびｚは原子分率である。
【００３７】図１７は、白金も窒素もない多結晶性シリ
コン上のケイ化コバルト・サンプルの面積抵抗が７５０
℃で急速に増加することを示す。これは、ケイ化物の構
造的劣化が開始したことを示す。しかし、窒素を含むケ
イ化コバルト・サンプルは、１０００℃までのアニール
温度の間は劣化しない。
コン上のケイ化コバルト・サンプルの面積抵抗が７５０
℃で急速に増加することを示す。これは、ケイ化物の構
造的劣化が開始したことを示す。しかし、窒素を含むケ
イ化コバルト・サンプルは、１０００℃までのアニール
温度の間は劣化しない。
【００３８】ケイ化コバルトに窒素を導入する方法が、
高温処理の前のケイ化物へのイオン注入を使用し、かつ
ケイ化物の厚さ以下である対応するイオン範囲プラス垂
直ストラグリング（straggle）を有する加速電圧で行わ
れることに留意されたい。これは、下にあるシリコン半
導体の注入損害を避けるために行われる。ケイ化物層の
厚さがイオン範囲プラス垂直ストラグリング以下である
が、イオン範囲マイナス垂直ストラグリングを超えるよ
うな加速電圧で窒素または白金を注入することが好まし
い。しかし、窒素または白金は、ケイ化物層の厚さがイ
オン範囲よりも少ないが、イオン範囲を超えるような加
速電圧で注入することもできる。
高温処理の前のケイ化物へのイオン注入を使用し、かつ
ケイ化物の厚さ以下である対応するイオン範囲プラス垂
直ストラグリング（straggle）を有する加速電圧で行わ
れることに留意されたい。これは、下にあるシリコン半
導体の注入損害を避けるために行われる。ケイ化物層の
厚さがイオン範囲プラス垂直ストラグリング以下である
が、イオン範囲マイナス垂直ストラグリングを超えるよ
うな加速電圧で窒素または白金を注入することが好まし
い。しかし、窒素または白金は、ケイ化物層の厚さがイ
オン範囲よりも少ないが、イオン範囲を超えるような加
速電圧で注入することもできる。
【００３９】注入する窒素の使用量はたとえば、５ｘ１
０14／ｃｍ2ないし５ｘ１０17／ｃｍ2である。
０14／ｃｍ2ないし５ｘ１０17／ｃｍ2である。
【００４０】ケイ化コバルトに窒素を導入するための好
ましい実施例はイオン注入によるものであるが、当業者
には、窒素を含む環境でのコバルトまたはケイ化コバル
ト、あるいはその両方の物理蒸着や化学蒸着など、ケイ
化コバルト層に窒素を導入する他の多数の導入方法を構
想できることにも留意されたい。
ましい実施例はイオン注入によるものであるが、当業者
には、窒素を含む環境でのコバルトまたはケイ化コバル
ト、あるいはその両方の物理蒸着や化学蒸着など、ケイ
化コバルト層に窒素を導入する他の多数の導入方法を構
想できることにも留意されたい。
【００４１】ケイ化コバルトへの窒素注入は本発明の好
ましい一実施例であるが、本発明の方法は、コバルト金
属間層が、コバルトと、シリコン、ゲルマニウム、また
はその他の半導体材料との反応または共付着によって製
作されるどんな金属間相タイプの安定性にでも適用され
る。
ましい一実施例であるが、本発明の方法は、コバルト金
属間層が、コバルトと、シリコン、ゲルマニウム、また
はその他の半導体材料との反応または共付着によって製
作されるどんな金属間相タイプの安定性にでも適用され
る。
【００４２】例ＩＩ
ＣＭＯＳ半導体デバイス上に１５ｎｍのコバルト膜を付
着させる。サンプルを５００℃で１０分間だけ焼きなま
すことによって、デバイスのソース領域、ゲート領域、
およびドレーン領域から成る露出したシリコン界面とコ
バルトを反応させて、ＣｏＳｉ金属間相を形成する。当
業者に周知の標準選択的化学エッチングを半導体デバイ
スに対して行い、余分の未反応コバルトを除去する。次
いで、１ｘ１０16／ｃｍ2の使用量で、かつ８０ｋｅＶ
のエネルギーで、窒素イオンをＣｏＳｉに導入する。次
いで、デバイスを９００℃で５分間だけ加熱してケイ化
コバルトを所望の低抵抗相ＣｏＳｉ2に変換し、かつソ
ース領域、ゲート領域、およびドレーン領域中のドーパ
ントを電子的に活性化させる。
着させる。サンプルを５００℃で１０分間だけ焼きなま
すことによって、デバイスのソース領域、ゲート領域、
およびドレーン領域から成る露出したシリコン界面とコ
バルトを反応させて、ＣｏＳｉ金属間相を形成する。当
業者に周知の標準選択的化学エッチングを半導体デバイ
スに対して行い、余分の未反応コバルトを除去する。次
いで、１ｘ１０16／ｃｍ2の使用量で、かつ８０ｋｅＶ
のエネルギーで、窒素イオンをＣｏＳｉに導入する。次
いで、デバイスを９００℃で５分間だけ加熱してケイ化
コバルトを所望の低抵抗相ＣｏＳｉ2に変換し、かつソ
ース領域、ゲート領域、およびドレーン領域中のドーパ
ントを電子的に活性化させる。
【００４３】例ＩＩの終り
ケイ化コバルト中に窒素が存在すると、ＴｉＳｉ2を窒
素と共に注入する場合と異なり、安定な窒化コバルト沈
殿物は形成されない。これは、窒化コバルトの形成にお
ける正の熱（熱力学的に好ましくない形成）と、それに
対する窒化チタンの形成における負の熱（熱力学的に好
ましい形成）のためである。
素と共に注入する場合と異なり、安定な窒化コバルト沈
殿物は形成されない。これは、窒化コバルトの形成にお
ける正の熱（熱力学的に好ましくない形成）と、それに
対する窒化チタンの形成における負の熱（熱力学的に好
ましい形成）のためである。
【００４４】半導体表現の一般的な慣習に従い、図面の
様々な層は一定の比例に応じて描かれてはいないことを
強調しておく。これに対して、説明を明確にするため
に、様々な層の幅または長さと、厚さとは任意に拡大ま
たは縮小されている。
様々な層は一定の比例に応じて描かれてはいないことを
強調しておく。これに対して、説明を明確にするため
に、様々な層の幅または長さと、厚さとは任意に拡大ま
たは縮小されている。
【００４５】発明の全体を好ましい実施例および例に関
して説明したが、当業者には、本発明の趣旨と、特許請
求の範囲によって定義される本発明の範囲から逸脱せず
に、当業者によって特定の構成、ステップ、およびパラ
メータを変更できることを理解されよう。
して説明したが、当業者には、本発明の趣旨と、特許請
求の範囲によって定義される本発明の範囲から逸脱せず
に、当業者によって特定の構成、ステップ、およびパラ
メータを変更できることを理解されよう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４７】（１）（ａ）コバルト及び白金から成る混
合物を半導体基板上に形成するステップと、 （ｂ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップとを含むことを特徴
とする半導体基板上に薄膜を形成する方法。 （２）前記混合物のうち前記半導体基板に反応していな
い部分を除去するステップを含むことを特徴とする前記
（１）に記載の薄膜を形成する方法。 （３）前記半導体基板が、非晶質シリコンと、単結晶シ
リコンと、多結晶シリコンと、非晶質ゲルマニウムと、
単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘおよ
びｙが０ないし１である非晶質ＳｉｘＧｅｘ−ｙ、単結
晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとから成
る群から選択されることを特徴とする前記（１）に記載
の薄膜を形成する方法。 （４）前記半導体基板が、周期表のＩＩｂ族と、ＩＩＩ
ｂ族と、ＩＶｂ族と、Ｖｂ族と、ＶＩｂ族とから成る群
から選択された半導体および複合半導体のうちの１つで
あることを特徴とする前記（１）に記載の薄膜を形成す
る方法。 （５）前記ステップ（ｂ）が、前記半導体基板および前
記混合物を加熱して前記薄膜を形成することを含むこと
を特徴とする前記（１）に記載の薄膜を形成する方法。 （６）前記薄膜中の白金が、０．１５％乃至６．５％の
範囲の原子濃度を有することを特徴とする前記（１）に
記載の薄膜を形成する方法。 （７）前記薄膜中の白金が、１０％よりも少ない原子濃
度を有することを特徴とする前記（１）に記載の薄膜を
形成する方法。 （８）前記ステップ（ａ）は、前記混合物を２００ｎｍ
以下の厚さで形成することを特徴とする前記（１）に記
載の薄膜を形成する方法。 （９）前記ステップ（ａ）は、前記半導体基板上にコバ
ルト層を形成するステップと、前記半導体基板及び前記
コバルト層を加熱して中間層を形成するステップと、前
記中間層に白金をイオン注入して前記混合物を形成する
ステップとを含むことを特徴とする前記（１）に記載の
薄膜を形成する方法。 （１０）さらに、ドーパント種を前記薄膜に注入するス
テップと、前記薄膜を加熱して、前記ドーパントを前記
半導体基板内に拡散させるステップとを含むことを特徴
とする前記（１）に記載の薄膜を形成する方法。 （１１）薄膜を有する半導体デバイスを形成する方法で
あって、 （ａ）半導体基板上に保護パターンを形成するステップ
と、 （ｂ）前記半導体基板をドーピングして、ドーピング済
み領域を形成するステップと、 （ｃ）コバルト及び白金から成る混合物を前記半導体基
板上に形成するステップと、 （ｄ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップと、 （ｅ）前記半導体基板に反応しなかった前記混合物の部
分を前記薄膜から選択的に除去するステップとを含むこ
とを特徴とする半導体デバイスを形成する方法。 （１２）前記薄膜中の白金が、１０％よりも少ない原子
濃度を有することを特徴とする前記（１１）に記載の半
導体デバイスを形成する方法。 （１３）前記ステップ（ｃ）は、前記混合物を２００ｎ
ｍ以下の厚さで形成することを特徴とする前記（１１）
に記載の半導体デバイスを形成する方法。 （１４）前記ステップ（ｃ）は、前記半導体基板上にコ
バルト層を形成するステップと、前記半導体基板及び前
記コバルト層を加熱して中間層を形成するステップと、
前記中間層に白金をイオン注入して前記混合物を形成す
るステップとを含むことを特徴とする前記（１１）に記
載の半導体デバイスを形成する方法。 （１５）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムとから
成る群から選択されることを特徴とする前記（１１）に
記載の半導体デバイスを形成する方法。 （１６）（ａ）コバルト層を半導体基板上に形成するス
テップと、 （ｂ）前記コバルト層を前記半導体基板に反応させてそ
の反応物を含む薄膜を形成するステップと、 （ｃ）前記薄膜の構造的安定性を高めるように前記薄膜
に窒素をイオン注入するステップとを含むことを特徴と
する半導体基板上に薄膜を形成する方法。 （１７）前記ステップ（ｂ）の後に、前記コバルト層の
うち前記半導体基板に反応していない部分を除去するス
テップを含むことを特徴とする前記（１６）に記載の薄
膜を形成する方法。 （１８）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘ
およびｙが０ないし１である非晶質ＳｉｘＧｅｘ−ｙ、
単結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとか
ら成る群から選択されることを特徴とする前記（１６）
に記載の薄膜を形成する方法。 （１９）前記ステップ（ｂ）が、前記コバルト層及び前
記半導体基板を加熱して前記薄膜を形成することを含む
ことを特徴とする前記（１６）に記載の薄膜を形成する
方法。 （２０）前記ステップ（ｃ）が、５×１０１４／ｃｍ２
乃至５×１０１７／ｃｍ２の使用量で、前記薄膜に窒素
をイオン注入することを特徴とする前記（１６）に記載
の薄膜を形成する方法。 （２１）前記ステップ（ａ）が、前記コバルト層を２０
０ｎｍ以下の厚さで形成することを特徴とする前記（１
６）に記載の薄膜を形成する方法。 （２２）さらに、ドーパント種を前記薄膜に注入するス
テップと、前記薄膜を加熱して、前記ドーパントを前記
半導体基板内に拡散させるステップとを含むことを特徴
とする前記（１６）に記載の薄膜を形成する方法。 （２３）前記ステップ（ｃ）において、前記窒素の代わ
りに、リン又はヒ素をイオン注入することを特徴とする
前記（１６）に記載の薄膜を形成する方法。 （２４）前記ステップ（ｃ）において、前記窒素は前記
薄膜に注入され、前記半導体基板に注入されないことを
特徴とする前記（１６）に記載の薄膜を形成する方法。 （２５）前記半導体基板はシリコンであり、前記ステッ
プ（ｂ）で形成される前記薄膜はケイ化コバルトであ
り、前記ステップ（ｂ）と前記ステップ（ｃ）との間
で、前記コバルト層のうち前記半導体基板に反応してい
ない部分を除去するステップを行い、そして前記ステッ
プ（ｃ）の後に、前記ケイ化コバルトを低抵抗相のケイ
化コバルトに変換する加熱ステップを行うことを特徴と
する前記（１６）に記載の薄膜を形成する方法。 （２６）半導体基板と、前記半導体基板上に配設された
コバルトとシリコンの混合物の層とを有し、前記混合物
の層が白金を含むことを特徴とする半導体デバイス。 （２７）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘ
およびｙが０乃至１である非晶質ＳｉｘＧｅｘ−ｙ、単
結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとから
成る群から選択されることを特徴とする前記（２６）に
記載の半導体デバイス。 （２８）前記薄膜中の白金が、０．１５％乃至６．５％
の範囲の原子濃度を有することを特徴とする前記（２
６）に記載の半導体デバイス。 （２９）前記薄膜中の白金が、１０％よりも少ない原子
濃度を有することを特徴とする前記（２６）に記載の半
導体デバイス。 （３０）前記混合物の層の厚さが２００ｎｍ以下である
ことを特徴とする前記（２６）に記載の半導体デバイ
ス。
合物を半導体基板上に形成するステップと、 （ｂ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップとを含むことを特徴
とする半導体基板上に薄膜を形成する方法。 （２）前記混合物のうち前記半導体基板に反応していな
い部分を除去するステップを含むことを特徴とする前記
（１）に記載の薄膜を形成する方法。 （３）前記半導体基板が、非晶質シリコンと、単結晶シ
リコンと、多結晶シリコンと、非晶質ゲルマニウムと、
単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘおよ
びｙが０ないし１である非晶質ＳｉｘＧｅｘ−ｙ、単結
晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとから成
る群から選択されることを特徴とする前記（１）に記載
の薄膜を形成する方法。 （４）前記半導体基板が、周期表のＩＩｂ族と、ＩＩＩ
ｂ族と、ＩＶｂ族と、Ｖｂ族と、ＶＩｂ族とから成る群
から選択された半導体および複合半導体のうちの１つで
あることを特徴とする前記（１）に記載の薄膜を形成す
る方法。 （５）前記ステップ（ｂ）が、前記半導体基板および前
記混合物を加熱して前記薄膜を形成することを含むこと
を特徴とする前記（１）に記載の薄膜を形成する方法。 （６）前記薄膜中の白金が、０．１５％乃至６．５％の
範囲の原子濃度を有することを特徴とする前記（１）に
記載の薄膜を形成する方法。 （７）前記薄膜中の白金が、１０％よりも少ない原子濃
度を有することを特徴とする前記（１）に記載の薄膜を
形成する方法。 （８）前記ステップ（ａ）は、前記混合物を２００ｎｍ
以下の厚さで形成することを特徴とする前記（１）に記
載の薄膜を形成する方法。 （９）前記ステップ（ａ）は、前記半導体基板上にコバ
ルト層を形成するステップと、前記半導体基板及び前記
コバルト層を加熱して中間層を形成するステップと、前
記中間層に白金をイオン注入して前記混合物を形成する
ステップとを含むことを特徴とする前記（１）に記載の
薄膜を形成する方法。 （１０）さらに、ドーパント種を前記薄膜に注入するス
テップと、前記薄膜を加熱して、前記ドーパントを前記
半導体基板内に拡散させるステップとを含むことを特徴
とする前記（１）に記載の薄膜を形成する方法。 （１１）薄膜を有する半導体デバイスを形成する方法で
あって、 （ａ）半導体基板上に保護パターンを形成するステップ
と、 （ｂ）前記半導体基板をドーピングして、ドーピング済
み領域を形成するステップと、 （ｃ）コバルト及び白金から成る混合物を前記半導体基
板上に形成するステップと、 （ｄ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップと、 （ｅ）前記半導体基板に反応しなかった前記混合物の部
分を前記薄膜から選択的に除去するステップとを含むこ
とを特徴とする半導体デバイスを形成する方法。 （１２）前記薄膜中の白金が、１０％よりも少ない原子
濃度を有することを特徴とする前記（１１）に記載の半
導体デバイスを形成する方法。 （１３）前記ステップ（ｃ）は、前記混合物を２００ｎ
ｍ以下の厚さで形成することを特徴とする前記（１１）
に記載の半導体デバイスを形成する方法。 （１４）前記ステップ（ｃ）は、前記半導体基板上にコ
バルト層を形成するステップと、前記半導体基板及び前
記コバルト層を加熱して中間層を形成するステップと、
前記中間層に白金をイオン注入して前記混合物を形成す
るステップとを含むことを特徴とする前記（１１）に記
載の半導体デバイスを形成する方法。 （１５）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムとから
成る群から選択されることを特徴とする前記（１１）に
記載の半導体デバイスを形成する方法。 （１６）（ａ）コバルト層を半導体基板上に形成するス
テップと、 （ｂ）前記コバルト層を前記半導体基板に反応させてそ
の反応物を含む薄膜を形成するステップと、 （ｃ）前記薄膜の構造的安定性を高めるように前記薄膜
に窒素をイオン注入するステップとを含むことを特徴と
する半導体基板上に薄膜を形成する方法。 （１７）前記ステップ（ｂ）の後に、前記コバルト層の
うち前記半導体基板に反応していない部分を除去するス
テップを含むことを特徴とする前記（１６）に記載の薄
膜を形成する方法。 （１８）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘ
およびｙが０ないし１である非晶質ＳｉｘＧｅｘ−ｙ、
単結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとか
ら成る群から選択されることを特徴とする前記（１６）
に記載の薄膜を形成する方法。 （１９）前記ステップ（ｂ）が、前記コバルト層及び前
記半導体基板を加熱して前記薄膜を形成することを含む
ことを特徴とする前記（１６）に記載の薄膜を形成する
方法。 （２０）前記ステップ（ｃ）が、５×１０１４／ｃｍ２
乃至５×１０１７／ｃｍ２の使用量で、前記薄膜に窒素
をイオン注入することを特徴とする前記（１６）に記載
の薄膜を形成する方法。 （２１）前記ステップ（ａ）が、前記コバルト層を２０
０ｎｍ以下の厚さで形成することを特徴とする前記（１
６）に記載の薄膜を形成する方法。 （２２）さらに、ドーパント種を前記薄膜に注入するス
テップと、前記薄膜を加熱して、前記ドーパントを前記
半導体基板内に拡散させるステップとを含むことを特徴
とする前記（１６）に記載の薄膜を形成する方法。 （２３）前記ステップ（ｃ）において、前記窒素の代わ
りに、リン又はヒ素をイオン注入することを特徴とする
前記（１６）に記載の薄膜を形成する方法。 （２４）前記ステップ（ｃ）において、前記窒素は前記
薄膜に注入され、前記半導体基板に注入されないことを
特徴とする前記（１６）に記載の薄膜を形成する方法。 （２５）前記半導体基板はシリコンであり、前記ステッ
プ（ｂ）で形成される前記薄膜はケイ化コバルトであ
り、前記ステップ（ｂ）と前記ステップ（ｃ）との間
で、前記コバルト層のうち前記半導体基板に反応してい
ない部分を除去するステップを行い、そして前記ステッ
プ（ｃ）の後に、前記ケイ化コバルトを低抵抗相のケイ
化コバルトに変換する加熱ステップを行うことを特徴と
する前記（１６）に記載の薄膜を形成する方法。 （２６）半導体基板と、前記半導体基板上に配設された
コバルトとシリコンの混合物の層とを有し、前記混合物
の層が白金を含むことを特徴とする半導体デバイス。 （２７）前記半導体基板が、非晶質シリコンと、単結晶
シリコンと、多結晶シリコンと、非晶質ゲルマニウム
と、単結晶ゲルマニウムと、多結晶ゲルマニウムと、ｘ
およびｙが０乃至１である非晶質ＳｉｘＧｅｘ−ｙ、単
結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅｘ−ｙとから
成る群から選択されることを特徴とする前記（２６）に
記載の半導体デバイス。 （２８）前記薄膜中の白金が、０．１５％乃至６．５％
の範囲の原子濃度を有することを特徴とする前記（２
６）に記載の半導体デバイス。 （２９）前記薄膜中の白金が、１０％よりも少ない原子
濃度を有することを特徴とする前記（２６）に記載の半
導体デバイス。 （３０）前記混合物の層の厚さが２００ｎｍ以下である
ことを特徴とする前記（２６）に記載の半導体デバイ
ス。
【図１】本発明の典型的な方法によってＣＭＯＳ多層デ
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
【図２】本発明の典型的な方法によってＣＭＯＳ多層デ
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
【図３】本発明の典型的な方法によってＣＭＯＳ多層デ
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
【図４】本発明の典型的な方法によってＣＭＯＳ多層デ
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
【図５】本発明の典型的な方法によってＣＭＯＳ多層デ
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
バイスのソース領域、ドレーン領域、およびゲート領域
を有する多層ＣＭＯＳデバイスを製作するステップを示
す図である。
【図６】白金を含む導電コバルト薄膜を付着させた後の
図１ないし５に示したタイプのＣＭＯＳデバイスの概略
断面図である。
図１ないし５に示したタイプのＣＭＯＳデバイスの概略
断面図である。
【図７】熱アニールおよび選択エッチングによってソー
ス、ドレーン、およびゲートを形成した後の本発明の典
型的な実施例の概略断面図である。
ス、ドレーン、およびゲートを形成した後の本発明の典
型的な実施例の概略断面図である。
【図８】熱アニールおよび選択エッチングによってソー
ス、ドレーン、およびゲートを形成した後の従来型のＣ
ＭＯＳデバイスの概略断面図である。
ス、ドレーン、およびゲートを形成した後の従来型のＣ
ＭＯＳデバイスの概略断面図である。
【図９】図８の従来型のＣＭＯＳデバイスに対する高温
アニール（＞７５０℃）の効果の概略断面図である。
アニール（＞７５０℃）の効果の概略断面図である。
【図１０】高温アニールの結果得られる異なるケイ化物
・シリコン相を示す図９の従来型のＣＭＯＳデバイスの
分解図である。
・シリコン相を示す図９の従来型のＣＭＯＳデバイスの
分解図である。
【図１１】白金の代わりに窒素を使用する本発明の典型
的な方法のステップの概略断面図である。
的な方法のステップの概略断面図である。
【図１２】白金の代わりに窒素を使用する本発明の典型
的な方法のステップの概略断面図である。
的な方法のステップの概略断面図である。
【図１３】多結晶シリコン上の１５ｎｍの純粋なコバル
トおよび多結晶シリコン上の２原子％の白金を含む１５
ｎｍのコバルトのイン・シチュ抵抗の温度に対する挙動
を示すグラフである。
トおよび多結晶シリコン上の２原子％の白金を含む１５
ｎｍのコバルトのイン・シチュ抵抗の温度に対する挙動
を示すグラフである。
【図１４】単結晶シリコン上の２原子％の白金を含む１
５ｎｍのコバルトのイン・シチュ抵抗の温度に対する挙
動を示すグラフである。
５ｎｍのコバルトのイン・シチュ抵抗の温度に対する挙
動を示すグラフである。
【図１５】厚さが５ｎｍないし３５ｎｍであり、０．１
原子％ないし６．５原子％の白金を含む、多結晶性シリ
コン上のコバルト白金薄膜をアニールした後の最終面積
抵抗を示すグラフである。
原子％ないし６．５原子％の白金を含む、多結晶性シリ
コン上のコバルト白金薄膜をアニールした後の最終面積
抵抗を示すグラフである。
【図１６】選択された元素がＰｄ、Ｒｕ、Ｒｈ、または
Ｐｔである場合のコバルトで選択された元素／多結晶シ
リコン薄膜のイン・シチュ抵抗の温度に対する挙動を示
すグラフである。
Ｐｔである場合のコバルトで選択された元素／多結晶シ
リコン薄膜のイン・シチュ抵抗の温度に対する挙動を示
すグラフである。
【図１７】高温処理の前のＣｏＳｉ2へのイオン注入に
よる窒素の添加を含む場合と、含まない場合のＣｏＳｉ
2／多結晶シリコン薄膜の抵抗の温度に対する挙動を示
すグラフである。
よる窒素の添加を含む場合と、含まない場合のＣｏＳｉ
2／多結晶シリコン薄膜の抵抗の温度に対する挙動を示
すグラフである。
１ Ｐウェル
２ 酸化物または窒化物、あるいはその両方の絶縁層
１１ 基板
１３ 窒化物または酸化物、あるいはその両方の薄膜ス
ペーサ １４ ゲート酸化物 １５ 多結晶性シリコン層 １６ ソース領域 １７ ドレーン領域 １８ ケイ化コバルト・ドレーン接点 １９ ケイ化コバルト・ソース接点 ２０ ケイ化コバルト・ゲート接点 ３８ 薄膜層
ペーサ １４ ゲート酸化物 １５ 多結晶性シリコン層 １６ ソース領域 １７ ドレーン領域 １８ ケイ化コバルト・ドレーン接点 １９ ケイ化コバルト・ソース接点 ２０ ケイ化コバルト・ゲート接点 ３８ 薄膜層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シリル・カブラル・ジュニア
アメリカ合衆国10562 ニューヨーク州
オッシング シャーマン・プレース４
(72)発明者 ローレンス・アルフレッド・クレヴェン
ガー
アメリカ合衆国12540 ニューヨーク州
ラグランジェ・ヴィル アンドリュー
ズ・ロード377
(72)発明者 マシュー・ワレン・コペル
アメリカ合衆国10598 ニューヨーク州
ヨークタウン・ハイツ バーリー・コー
ト2570
(72)発明者 フランソワ・マックス・デュルレ
アメリカ合衆国10562 ニューヨーク州
オッシング スプリング・バレー・ロー
ド（番地なし)
(72)発明者 チー・ジョン・ホン
アメリカ合衆国75243 テキサス州ダラ
ス フォレスト・レーン9601 ナンバー
521
(56)参考文献 特開 昭63−181422（ＪＰ，Ａ)
特開 平１−160009（ＪＰ，Ａ)
特開 平３−292729（ＪＰ，Ａ)
特開 昭58−46633（ＪＰ，Ａ)
特開 平５−94966（ＪＰ，Ａ)
特開 平２−96374（ＪＰ，Ａ)
特開 昭61−114524（ＪＰ，Ａ)
特開 昭63−258070（ＪＰ，Ａ)
特開 平５−315355（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 29/78
Claims (20)
- 【請求項１】（ａ）コバルト及び白金から成る混合物を
半導体基板上に形成するステップと、 （ｂ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップとを含むことを特徴
とする半導体基板上に薄膜を形成する方法。 - 【請求項２】前記混合物のうち前記半導体基板に反応し
ていない部分を除去するステップを含むことを特徴とす
る請求項１に記載の薄膜を形成する方法。 - 【請求項３】前記半導体基板が、非晶質シリコンと、単
結晶シリコンと、多結晶シリコンと、非晶質ゲルマニウ
ムと、単結晶ゲルマニウムと、多結晶ゲルマニウムと、
ｘおよびｙが０ないし１である非晶質ＳｉｘＧ
ｅｘ−ｙ、単結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅ
ｘ−ｙとから成る群から選択されることを特徴とする請
求項１に記載の薄膜を形成する方法。 - 【請求項４】前記半導体基板が、周期表のＩＩｂ族と、
ＩＩＩｂ族と、ＩＶｂ族と、Ｖｂ族と、ＶＩｂ族とから
成る群から選択された半導体および複合半導体のうちの
１つであることを特徴とする請求項１に記載の薄膜を形
成する方法。 - 【請求項５】前記ステップ（ｂ）が、前記半導体基板お
よび前記混合物を加熱して前記薄膜を形成することを含
むことを特徴とする請求項１に記載の薄膜を形成する方
法。 - 【請求項６】前記薄膜中の白金が、０．１５％乃至６．
５％の範囲の原子濃度を有することを特徴とする請求項
１に記載の薄膜を形成する方法。 - 【請求項７】前記薄膜中の白金が、１０％よりも少ない
原子濃度を有することを特徴とする請求項１に記載の薄
膜を形成する方法。 - 【請求項８】前記ステップ（ａ）は、前記混合物を２０
０ｎｍ以下の厚さで形成することを特徴とする請求項１
に記載の薄膜を形成する方法。 - 【請求項９】前記ステップ（ａ）は、 前記半導体基板上にコバルト層を形成するステップと、 前記半導体基板及び前記コバルト層を加熱して中間層を
形成するステップと、 前記中間層に白金をイオン注入して前記混合物を形成す
るステップとを含むことを特徴とする請求項１に記載の
薄膜を形成する方法。 - 【請求項１０】さらに、 ドーパント種を前記薄膜に注入するステップと、 前記薄膜を加熱して、前記ドーパントを前記半導体基板
内に拡散させるステップとを含むことを特徴とする請求
項１に記載の薄膜を形成する方法。 - 【請求項１１】薄膜を有する半導体デバイスを形成する
方法であって、 （ａ）半導体基板上に保護パターンを形成するステップ
と、 （ｂ）前記半導体基板をドーピングして、ドーピング済
み領域を形成するステップと、 （ｃ）コバルト及び白金から成る混合物を前記半導体基
板上に形成するステップと、 （ｄ）前記混合物を前記半導体基板に反応させてその反
応物を含む薄膜を形成するステップと、 （ｅ）前記半導体基板に反応しなかった前記混合物の部
分を前記薄膜から選択的に除去するステップとを含むこ
とを特徴とする半導体デバイスを形成する方法。 - 【請求項１２】前記薄膜中の白金が、１０％よりも少な
い原子濃度を有することを特徴とする請求項１１に記載
の半導体デバイスを形成する方法。 - 【請求項１３】前記ステップ（ｃ）は、前記混合物を２
００ｎｍ以下の厚さで形成することを特徴とする請求項
１１に記載の半導体デバイスを形成する方法。 - 【請求項１４】前記ステップ（ｃ）は、 前記半導体基板上にコバルト層を形成するステップと、 前記半導体基板及び前記コバルト層を加熱して中間層を
形成するステップと、 前記中間層に白金をイオン注入して前記混合物を形成す
るステップとを含むことを特徴とする請求項１１に記載
の半導体デバイスを形成する方法。 - 【請求項１５】前記半導体基板が、非晶質シリコンと、
単結晶シリコンと、多結晶シリコンと、非晶質ゲルマニ
ウムと、単結晶ゲルマニウムと、多結晶ゲルマニウムと
から成る群から選択されることを特徴とする請求項１１
に記載の半導体デバイスを形成する方法。 - 【請求項１６】半導体基板と、 前記半導体基板上に配設されたコバルトとシリコンの混
合物の層とを有し、 前記混合物の層が白金を含むことを特徴とする半導体デ
バイス。 - 【請求項１７】前記半導体基板が、非晶質シリコンと、
単結晶シリコンと、多結晶シリコンと、非晶質ゲルマニ
ウムと、単結晶ゲルマニウムと、多結晶ゲルマニウム
と、ｘおよびｙが０乃至１である非晶質ＳｉｘＧｅ
ｘ−ｙ、単結晶ＳｉｘＧｅｘ−ｙ、多結晶ＳｉｘＧｅ
ｘ−ｙとから成る群から選択されることを特徴とする請
求項１６に記載の半導体デバイス。 - 【請求項１８】前記薄膜中の白金が、０．１５％乃至
６．５％の範囲の原子濃度を有することを特徴とする請
求項１６に記載の半導体デバイス。 - 【請求項１９】前記薄膜中の白金が、１０％よりも少な
い原子濃度を有することを特徴とする請求項１６に記載
の半導体デバイス。 - 【請求項２０】前記混合物の層の厚さが２００ｎｍ以下
であることを特徴とする請求項１６に記載の半導体デバ
イス。
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