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KR100276388B1 - 코발트/니오븀 이중 금속층 구조를 이용한 실리사이드 형성 방법 - Google Patents

코발트/니오븀 이중 금속층 구조를 이용한 실리사이드 형성 방법 Download PDF

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KR100276388B1
KR100276388B1 KR1019970056565A KR19970056565A KR100276388B1 KR 100276388 B1 KR100276388 B1 KR 100276388B1 KR 1019970056565 A KR1019970056565 A KR 1019970056565A KR 19970056565 A KR19970056565 A KR 19970056565A KR 100276388 B1 KR100276388 B1 KR 100276388B1
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Abstract

본 발명은 Co/Nb 이중 금속층 구조를 이용한 실리사이드 형성 방법에 관한 것으로, 실리콘 기판 상에 상기 실리콘 기판 보다 상대적으로 더 큰 산화 성향을 갖는 Nb과, 상기 Nb 및 실리콘 기판 보다 상대적으로 더 큰 확산 계수를 갖는 Co를 차례로 형성하여 이중 금속층(Co/Nb)을 형성하고, 상기 이중 금속층을 열처리하여 막의 역전에 의한 Co 실리사이드막 및 상기 Co 실리사이드막 상에 Co-Nb 합금층을 형성한다. 상기 Nb는 실리콘 표면의 자연산화막을 제거하고, 상기 Co의 확산 양을 제한하여 에피 코발트 실리사이드막이 형성되도록 한다. 이때, 열처리 분위기를 질소 분위기로 하는 경우 상기 Co-Nb 합금층 상에 Nb 질화막(NbN)이 형성되어 상부 배선층에 대한 확산 방지층으로 작용하게 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 실리사이드막 형성시 실리콘 과잉 소모를 발생시키는 경쟁 반응-예를 들어, NbSi2및 Co-Nb-Si 등이 없게 되므로 실리콘의 소모를 최소화할 수 있고, 따라서 접합 영역을 상대적으로 더 얕게 형성할 수 있으며, 모오스 트랜지스터의 게이트 전극 상부 및 소오스/드레인 영역에 실리사이드막을 동시에 형성할 수 있으며, 실리사이드막 상부에 형성되는 Nb 질화막에 의해 실리사이드막과 상부 배선층의 반응을 보다 효과적으로 억제할 수 있다.

Description

코발트/니오븀 이중 금속층 구조를 이용한 실리사이드 형성 방법(A Method of Forming Silicide Using Co/Nb Double Metal Layer Structure)
본 발명은 이중 금속층을 이용한 실리사이드(silicide) 형성 방법에 관한 것으로, 좀 더 구체적으로는 Co/Nb 이중 금속층을 사용하여 로직(logic) 및 에이직(ASIC) 등의 논리 소자의 주요 구성 요소인 모오스 트랜지스터(MOS transistor)의 게이트 전극(gate electrode) 및 소오스/드레인 영역(source/drain region)에 평탄하고 얇은 에피 코발트 실리사이드막(epi-Co silicide layer)이 동시에 형성되도록 하는 Co/Nb 이중 금속층 구조를 이용한 실리사이드 형성 방법에 관한 것이다.
실리사이드는 일반적으로 잘 알려진 바와 같이 실리콘(silicon) 과 금속간의 화합물(compound)을 일컫는 말이며, 살리사이드(salicide)는 자기 정렬 실리사이드(self-aligned silicide)로서, 구체적으로 트랜지스터의 게이트와 소오스/드레인 영역을 동시에 실리사이드 화한 구조를 말한다.
상기 실리사이드는 일반적으로 비저항이 매우 낮기 때문에 현재 메모리 소자 등에서 폴리실리콘(poly-Si)을 대신하여 게이트 전극으로 널리 사용되고 있으며, 이를 바탕으로 더욱 발전된 살리사이드 구조는 동작 속도가 메모리 보다 더욱 중요시되는 상기 로직 내지 에이직 회로에서 그 사용 방안이 활발히 모색되고 있다.
이때, 상기 로직 회로 내지 에이직 회로들을 구성하는 모오스 트랜지스터는 그 동작 속도가 중요시 될 뿐아니라 살리사이드 구조에서 발생되기 쉬운 접합 누설 전류에 덜 민감하기 때문에 살리사이드 구조의 채택이 유력시되고 있다.
이것은, 살리사이드 구조를 사용하는 경우, 통상의 접촉 구조에 비해 금속과 소오스/드레인 간의 접촉 저항 및 소오스/드레인 벌크 영역의 면저항을 현저히 낮출 수 있기 때문에 기생 직렬 저항이 적게 발생되고, 따라서 RC 딜레이 시간(delay time)이 단축되어 동작 속도 측면에서 절대적으로 유력하기 때문이다.
현재까지 알려진 바에 따르면 살리사이드 구조 형성용 실리사이드막은 TiSi2와 CoSi2가 가장 유력한 것으로 주목받고 있다.
상기 두 가지 실리사이드는 다른 실리사이드에 비해 상대적으로 비저항이 낮고, 800℃ 이상의 고온 공정에도 견딜 수 있는 특성을 갖는다. 이러한 특성은 실리사이드 형성 후 후속 공정으로서 수행되는 PSG(PhosphoSilicate Glass) 등의 층간절연막 리플로우(reflow)를 가능하게 한다.
상기 두 가지 실리사이드 외에 S. P. Murarka, et al., J. Electrochem Soc., 129, 1982, p.293에 따르면, Pd2Si, PtSi, NiSi2등의 VII족 금속 실리사이드의 사용이 검토되고 있으나, Pd2Si 와 PtSi 의 경우 고온 공정시 실리콘과의 접촉 부위에 응집(agglomeration) 현상이 발생되는 등 열적 특성이 좋지 못하고, 또한 NiSi2의 경우 비저항이 높을 뿐만 아니라 열 응력 또한 높아 막이 불안정한 특성을 나타낸다. 여기서, 상기 응집은 얇은 박막에 열에너지가 가해질 때 계면 에너지를 최소화하기 위하여 실리사이드의 결정립계와 실리콘이 만나는 점, 이른바 삼중점에서 써멀 그루빙(thermal grooving)이 발생되는데, 이때 받는 열에너지 량이 크면 상기 그루빙 정도가 커져서 박막이 섬(island)처럼 되고, 그 결과 결정립의 연속성이 단절되는 현상을 가리킨다.
먼저, 상기 TiSi2의 경우 비저항이 비교적 낮고, 폴리실리콘 게이트 전극에 비해 핫 캐리어 데그러데이션(hot carrier degradation)에 대한 내성이 더 강하며, 안정적인 실리사이드화 반응을 갖는 등 여러 가지 장점을 갖는다. 그러나, 다음과 같은 단점들로 인해 상기 CoSi2로의 대체가 고려되고 있다.
첫째, 실리사이드 형성시 티타늄(Ti)과 산화막 스페이서(oxide spacer)의 원치 않는 반응으로 인해 게이트와 소오스/드레인 전극간의 단락(short)이 발생될 가능성이 크다. 즉, 게이트 양측의 산화막 스페이서는 게이트와 소오스/드레인을 분리시키는 목적으로 형성되나, 그 폭이 약 2000Å ~ 3000Å에 불과하므로 게이트와 소오스/드레인 간의 브리징(bridging) 현상에 의해 단락이 발생된다.
둘째, 실리콘과 접촉하고 있는 TiSi2는 900℃까지 열적 안정성을 유지할 수 있으나, 공정 온도가 800℃를 넘게 되면, P+-Si에 대한 접촉 저항이 매우 증가되는 문제점이 발생된다. 이와 같이, 접촉 저항이 증가되는 요인은 PMOS의 소오스/드레인 영역으로부터 그 상부의 실리사이드로 붕소(B)가 급속히 확산(diffusion)함에 따라 실리사이드와 소오스/드레인 접합 부위 계면의 도펀트(dopant)가 고갈되기 때문이다.
셋째, 티타늄은 산화 성향이 매우 크기 때문에 열처리시 반드시 산소가 없는 분위기에서 실리사이드화 열처리 공정이 이루어져야 한다.
넷째, 만일 Al-TiN-TiSi2-Si 접촉 구조에 있어서, 접촉부를 통해 흐르는 전류가 465℃ 이상의 열적인 효과를 나타낸다면, 전기적 이동(electromigration)이 더 빨리 발생할 가능성이 있으며, 경우에 따라서는 그것보다 더 낮은 온도에서도 열 응력에 의하여 상기 접촉부가 손상을 받아 콘택의 전기적 이동 불량이 발생될 수 있다.
다섯째, TiSi2막의 두께가 약 1000 Å 이상이 되면 TiSi2막 내의 응력에 의해 TiSi2막 가장자리에 결함이 발생된다.
여섯째, 얕은 접합(Xj<0.2μm) 부위에 TiSi2를 형성하는 경우 약 700 Å 이상의 두꺼운 Ti막을 사용하게 되면, 실리콘막이 과도하게 소모되고, 계면이 거칠어지며, 그 결과 누설 전류 및 접촉 저항이 증가되는 문제점이 발생된다.
상술한 바와 같은 TiSi2에 비해 CoSi2는 비저항이 낮을 뿐아니라 우수한 고온 안전성을 갖고, 산화막과의 반응성이 매우 낮으며, 또한 도펀트에 대한 의존성이 매우 작기 때문에 NMOS 또는 PMOS의 어떠한 소자에 적용해도 일정한 접촉 저항을 유지시키는 장점을 갖는다.
좀 더 구체적으로, 상기 CoSi2의 장점은 첫째, CoSi2는 비교적 낮은 비저항(16∼18μΩ-㎝)을 갖고, 고온에서 매우 안정하다. 즉, 실리콘과 접촉하고 있는 CoSi2는 850℃ 내외까지 안정하기 때문에 900℃ 정도의 온도에서 리플로우 공정을 수행해도 무방하다.
둘째, TiSi2의 경우 Si이 주확산자인 반면, CoSi2는 Co가 주확산자이므로 실리사이드가 수평 방향으로 형성되어 게이트와 소오스/드레인 간에 단락이 발생되는 브리징 문제 및 실리사이드가 산화막 아래쪽으로 파고드는 침해(encroachment) 문제가 발생되지 않기 때문에 단 한 차례의 어닐링(annealing) 만으로도 Co와 Si간의 반응에 의하여 안정된 CoSi2를 형성할 수 있다.
셋째, CoSi2와 실리콘의 접촉 부위는 상기 TiSi2에 비해 상대적으로 매끈하고 접촉 저항이 매우 낮다.
넷째, n 형 및 p 형의 얕은 접합에 대해 모두 성공적으로 접촉부를 형성할 수 있으며, 일단 실리사이드가 형성된 후에는 접합 내에서의 도핑 프로파일(doping profile)이 변하지 않는다. B 및 As에 대한 Ti-Si와 Co-Si의 3원 등온 상태도(isothermal phase diagram)가 참조 문헌 K. Maex et al., J. Appl. Phys., 66, 5327, 1989에 게시되어 있다.
상기 참조 문헌에 따르면, CoSi2와 Si(B) 사이에 안정한 타이 라인(tie line)이 존재하여 그 계면에서 CoSi2와 p+영역이 서로 안정하게 공존할 수 있음을 알 수 있다. 그리고, Co와 Si(As)간에는 안정한 타이 라인이 존재하지 않으나, Co와 As의 화합물 형성 에너지가 매우 작기 때문에 도펀트 재분포는 그다지 문제되지 않는다.
그리고, 참조 문헌 S. P. Muraka et al., J. Vac. Sci. Technol., B5 1674, 1987에 게시된 바와 같이, TiSi2의 경우 도펀트들이 하부 기판으로부터 실리사이드를 통과하여 외확산 되어 손실된다. 그러나, CoSi2의 경우 실리사이드화 반응시 다른 금속들의 경우와는 달리 Co가 주확산 인자이며, 도펀트들이 반응 중에 이러한 주확산 인자들을 따라 확산하는 경향을 나타내므로 오히려 실리사이드-실리콘 계면에서 도펀트의 농도가 증가하는 경향을 보인다. 이러한 현상을 스노우 플로잉 효과(snow plowing effect)라 한다. 그러므로, CoSi2는 이러한 도펀트의 거동 면에서 더 유리함을 알 수 있다.
다섯째, CoSi2는 TiSi2에 비해 플라즈마 식각(plasma etching)에 덜 민감하다. 그러므로, 상부 층간절연막인 도핑된 글래스(doped glass)를 식각 하여 콘택홀(contact hole)을 형성할 때 과식각(overetching)을 수행해도 실리사이드의 손실이 거의 발생하지 않으며, 따라서 플라즈마 손상(plasma damage)에 의한 누설 전류도 더 적게 된다.
여섯째, 질소 분위기(N2 ambient)에서 TiSi2를 형성할 때에는 부수적으로 TiN도 형성되나, CoSi2형성시에는 실리사이드막 형성 외에 다른 경쟁 반응이 발생되지 않는다.
마지막으로, CoSi2에서는 동일한 두께의 TiSi2에 비해 막의 스트레스(stress)가 더 적게 나타난다.
상술한 바와 같이, CoSi2를 게이트 및 소오스/드레인 영역에 동시에 적용하게 되면, 동작 속도 뿐아니라 고온 안정성 등 여러 면에서 보다 더 이점을 갖게 된다. 그러나, 이러한 CoSi2구조가 양산에 적용되기 위해서는 반응 계면의 관리 및 게이트와 소오스/드레인에서의 실리사이드화 반응의 적절한 제어, 그리고 특히 금속과 실리사이드간의 접촉이 이루어지는 경우 그 계면에서의 반응 방지 등 우선적으로 해결해야 할 중요한 사항들이 있게 된다.
먼저, 실리사이드화 반응시 발생되는 문제점에 대해 설명한다.
살리사이드 공정은 게이트와 소오스/드레인 양쪽에 동시에 실리사이드막을 형성하게 되는데, 단 한 번의 공정으로 양쪽 지역에 적절한 두께의 실리사이드를 형성하는 것이 어렵다.
게이트는 낮은 배선 저항을 얻을 수 있도록 두꺼운 실리사이드막을 형성해 주어야 하는 반면, 소오스/드레인에는 실리콘 기판의 과잉 소모로 인한 얕은 접합의 파괴를 막기 위해 가능한 얇은 실리사이드막을 형성해야 한다.
이와 같은 문제를 해결하고자 게이트에 비교적 두꺼운 실리사이드막을 먼저 형성한 후, 소오스/드레인 콘택에 얇은 실리사이드막을 나중에 형성하는 2 단계 공정이 참조 문헌 Y. Matsubara et al., MRSymp. Proc. 311, 263, 1993에 게시된 바 있다.
그리고, 실리사이드와 실리콘의 계면을 평탄하게 유지하는 것도 매우 중요하다. 일반적으로, 단일 실리사이드막 구조를 사용하게 되면 실리사이드와 실리콘간의 계면이 거칠어지기 쉽다.
특히, CoSi2의 경우가 더욱 심하다. 이것은, Co가 SiO2를 환원시키지 못하므로, 실리콘 기판 상에 자연산화막이 존재할 때 실리사이드화 반응이 전 계면에 걸쳐 균일하게 발생되지 못한다. 따라서, 전류가 흐름의 유효 단면적이 감소되므로 면저항이 불균일해지고 접촉 저항이 증가될 뿐만 아니라, 접합에 강한 역방향 전계가 인가되는 경우 굴곡이 심한 계면에서 터널링(tunneling) 현상에 의해 누설 전류가 발생되기 쉽다. 따라서, 접합 계면에서 접합 누설(junction leakage)이 발생될 가능성이 크다.
또한, 실리사이드 계면이 거친 경우 열적으로 불안정하여 실리사이드 박막의 응집이 더욱 심해진다. 따라서, 반응 계면을 깨끗하게 유지하기 위하여 스퍼터 챔버(sputter chamber) 내에 웨이퍼를 로딩(loading)시키기 전에 웨이퍼 표면을 묽은 불산(diluted HF)에 디핑(dipping) 시키거나, 인 시츄 스퍼터 식각(in-situ sputter etching)으로 자연산화막을 제거해야 한다.
그리고, 상부 배선층과 실리사이드의 계면에서의 반응 안정성도 문제가 된다. 현재 상부 배선층으로 사용되고 있는 Al과 CoSi2콘택에 적용할 수 있는 최대 어닐링 온도는 400℃이다. 그 이상의 온도에서는 CoSi2가 Al과 반응하기 때문에, 더 높은 온도에서 열처리하기 위해서는 CoSi2와 Al층 사이에 TiN이나 Ti-W 등과 같은 확산 배리어층(diffusion barrier layer)을 더 형성해야 한다.
이와 같이, 확산 배리어층을 이용하여 상부 배선층과 실리사이드간의 반응을 방지하는 방법이 K. E. Broadbent et al., Proceedings of the 5th IEEE VMIC Conf., Santa Clara, CA, 1988, p.175에 게시되어 있다.
이러한 CoSi2의 문제점들을 개선하기 위하여 지금까지 몇 가지 해결책들이 제안되었는데, 그 중 Co/금속의 이중 금속층을 사용한 실리사이드 형성 방법이 많은 흥미를 끌고 있다.
Co/금속의 이중 금속층을 사용한 실리사이드는 실리사이드와 실리콘 기판의 계면을 평탄하고 매끈하게 하며, 에피 성장이 되도록 할 뿐아니라 실리사이드 반응의 정도를 조절함으로써 실리콘 기판의 과잉 소모를 방지하여 얕은 접합이 형성되도록 한다. 그리고, 열처리 분위기를 조절함으로써 실리사이드막의 상부에 확산 방지막으로 사용할 수 있는 화합물층이나 합금층을 형성할 수 있다.
Co/금속에 적합한 상기 금속 재료로는 Ti, Zr, V, Hf, Nb, 그리고 Ta등의 내열 금속(refractory metal)이 적합하다.
먼저, 실리콘 기판 상에 얇은 내열 금속층을 형성하고, 이어서 Co 박막을 증착 하여 Co/내열 금속의 이중 금속층을 형성한다. 그리고, 급속 열처리(Rapid Thermal Annealing; 이하 'RTA'라 함)로 질소 분위기에서 열처리하면, Co/내열 금속의 실리사이드화 온도가 Co의 실리사이드화 온도보다 더 높고, CoSi2형성시 Co가 주확산자이며 Co의 확산 계수가 내열 금속이나 실리콘 보다 더 크기 때문에 Co와 내열 금속의 상하부 위치가 서로 바뀌게 되는 막의 역전(layer inversion) 현상이 발생된다.
좀 더 구체적으로, 내열 금속들의 산화 성향은 실리콘의 산화 성향 보다 더 높기 때문에 상기 내열 금속이 실리콘 기판 표면의 자연산화막을 제거하여 기판 표면을 깨끗하게 해주고, 이어서 내열 금속층을 확산 통과하여 실리콘 기판 표면에 도달한 Co가 실리콘 기판과 반응하여 CoSi2를 형성하게 된다.
이때, CoSi2와 실리콘간의 격자 불일치가 1.2 ％ 밖에 되지 않고, 내열 금속이 먼저 실리콘 기판 표면의 자연산화막을 제거하여 표면을 깨끗하게 만들어 주므로 CoSi2에피 박막의 형성이 용이하게 된다.
지금까지 CoSi2에피 박막을 형성하기 위해 여러 가지 방법들이 제안되어 왔다. 즉, 고진공의 MBE(molecular beam epitaxy) 방법 및 고진공에서 Co 이온을 실리콘 기판에 주입한 후 열처리하는 방법, 그리고 전자빔 증발(E-beam evaporation)과 열처리를 통해 형성된 CoSi2층에 실리콘을 이온 주입하여 비정질화 시킨 후, 열처리에 의하여 재결정화 시킴으로써 CoSi2에피층을 형성하는 방법들이 대표적이다.
그러나, 이러한 방법들은 모두 실제 양산에 적용하기에는 생산 단가가 너무 높아 비실용적이다.
그리고, Co 단일 금속층을 사용하면 CoSi2형성시 소모되는 실리콘의 두께가 Co 두께의 약 3.63배나 되므로, 얕은 접합이 파손될 위험이 크다. 따라서, Co/내열 금속의 이중 금속층 구조를 사용하면, 실리콘 기판에 도달하는 Co의 양이 내열 금속층에 의해 제한되므로 과다한 실리콘 소모로 인한 얕은 접합의 파손을 방지할 수 있다.
그밖에, 막의 역전에 의하여 표면 쪽으로 이동한 내열 금속을 이용하여 실리사이드화 열처리 중에 형성된 질화막은 상부 배선층과 CoSi2사이에서 일종의 확산장벽층 역할을 하고, 마치 덮개와 같은 작용으로 실리사이드막의 응집을 억제하는 역할을 하기도 한다.
여기서, 상술한 바와 같은 효과를 얻기 위해 Co/내열 금속(M) 이중 금속층 실리사이드 구조에서 상기 내열 금속이 갖추어야 할 조건은 다음과 같다.
먼저, 열적인 방법으로 실리사이드화가 가능해야 한다. 즉, 내열 금속(M)의 산화 성향이 실리콘의 산화 성향보다 더 커야 한다.
이때, W, Mo, 그리고 Co 등은 가열해도 실리콘 상의 자연산화막을 환원하여 제거하지 못하므로, 열적인 방법으로는 실리사이드화가 불가능한 금속들이다.
다음, 내열 금속(M)의 실리사이드화 온도가 Co의 실리사이드화 온도(약 550℃)보다 더 높아야 한다. 이 조건을 만족해야 CoSi2가 우선적으로 형성되어 막의 역전이 발생될 수 있다. 내열 금속들의 실리사이드화 온도를 비교하면 다음과 같다.
Hf > Zr > Nb ≒ Ta ≒ W > T ≒ Ti > Co > Mo > Cr
여기서, Mo와 Cr의 경우에는 막의 역전이 불가능하다.
또한, 내열 금속 실리사이드(MSi2)를 형성하는 경우 상기 내열 금속(M)이 주확산자가 아니어야 한다. 즉, 실리콘이 주확산자여야 하는데, 이것은 열처리 공정시 내열 금속이 실리콘 기판 쪽으로 역확산 되지 않도록 하기 위함이다.
그리고, 내열 금속 내에서 Co의 확산 계수가 커서 상역전이 원활히 발생될 수 있어야 한다. 그런데, 내열 금속의 경우 항상 이 조건을 만족시킨다.
따라서, 상술한 바와 같은 네 가지 측면에서 보면 여러 가지 내열 금속들 중 Ti, Zr, V, Nb, Hf, 그리고 Ta 등이 이와 같은 조건을 만족시킨다. 그런데, 지금까지는 이 금속들 중 Ti에 가장 많은 관심이 집중되어 왔다.
이것은 Ti가 상기 서술한 바와 같은 조건에 가장 전형적으로 부합되는 내열 금속이기 때문이다. 상기 Ti는 산화 성향이 매우 커서 실리콘 계면에 존재하는 자연산화막을 충분히 환원하여 정합 실리사이드막을 용이하게 형성시킬 수 있을 뿐아니라, Co와의 금속간 화합물을 형성할 가능성이 매우 낮아서 거의 완전한 막의 역전을 이룰 수 있다. 따라서, 면저항도 매우 낮고, Co 실리사이드막의 상부로 확산한 Ti 층을 질화 하여 확산 방지막인 TiN 층도 얻을 수 있다.
그러나, 반도체 소자가 고집적화됨에 따라 얕은 접합의 형성이 매우 중요시되고 있고, 특히 소오스/드레인 영역에 형성된 실리사이드막이 약간만 두꺼워져도 접합 누설 전류의 급증이 우려된다. 따라서, 실리사이드 반응시 실리콘 기판의 소모를 최소화해야 할 필요가 있다.
도 1a 내지 도 1e는 종래의 실시예에 따른 열처리 온도(600 ~ 900 ℃) 변화에 대한 Co/Ti 이중 금속층 구조의 실리사이드 반응 결과를 나타내는 XRD 피크를 보여주는 도면이다.
도 1a 내지 도 1e를 참조하면, 상기 Co/Ti 이중 금속층 실리사이드막 형성을 위한 RTA 열처리 공정(600 ~ 900 ℃) 후의 XRD 스펙트럼은, 각 열처리 공정에 대해 안정된 CoSi2상을 보인다. 그러나, 특히 600 ℃의 열처리 경우에서 보듯이, Co-Ti-Si 피크가 검출되어 코발트 실리사이드 형성을 위한 실리콘 소모 외에 추가의 실리콘 소모가 진행되었음을 알 수 있다.
이때, 도 1e는 RTA 열처리 공정을 수행하지 않은 경우(no RTA)에 대한 결과를 나타낸다.
상기 실리사이드화 공정에 사용된 Ti의 두께는 약 120 Å 이고, Co의 두께는 약 250 Å 이다. 그리고, 상기 각 열처리 온도(600 ~ 900 ℃)에 대한 RTA 시간은 각각 30 초이다.
상술한 바와 같은 Co/Ti 구조는 또한, Ti 막의 두께가 조금만 두꺼워져도 일부 Ti가 실리콘 기판의 계면에 β-Ti의 형태로 남아 TiSi2를 형성하거나, 실리사이드 상부에 상기 Co-Ti-Si 합금층을 형성함으로써 CoSi2의 형성 반응 외에도 추가로 실리콘 기판이 소모되는 문제점을 발생시킨다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 실리사이드 반응시 실리콘의 소모를 최소화 할 수 있고, 따라서 더 얕은 접합 형성을 가능하게 할 수 있는 Co/내열 금속 이중 금속층 구조를 이용한 살리사이드 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 CoSi2형성 반응 외에 실리콘을 추가로 소모하는 경쟁 반응을 갖지 않고, 실리사이드막 상에 형성되는 상부 배선층과의 반응을 효과적으로 억제할 수 있는 Co/내열 금속 이중 금속층 구조를 이용한 살리사이드 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 모오스 트랜지스터의 게이트 및 소오스/드레인 영역에 동시에 실리사이드막을 형성함에 있어서 소오스/드레인 영역의 실리콘막이 과잉 소모되는 것을 방지할 수 있는 Co/내열 금속 이중 금속층 구조를 이용한 살리사이드 형성 방법을 제공함에 있다.
도 1a 내지 도 1e는 종래의 실시예에 따른 열처리 온도(600 ~ 900 ℃) 변화에 대한 Co/Ti 이중 금속층 구조의 실리사이드 반응 결과를 나타내는 XRD 피크를 보여주는 도면;
도 2a 내지 도 2e는 본 발명의 실시예에 따른 열처리 온도(600℃ ~ 900℃) 변화에 대한 Co/Nb 이중 금속층 구조의 실리사이드 반응 결과를 나타내는 XRD 피크를 보여주는 도면;
도 3은 도 2b의 Co/Nb 이중 금속층 실리사이드막의 최종 구조를 보여주는 단면도;
도 4a 내지 도 4c는 본 발명의 실시예에 따른 Co/Nb 이중 금속층 구조를 이용한 실리사이드막 형성 방법을 순차적으로 보여주는 도면;
도 5는 본 발명의 실시예에 따른 Co/Nb 이중 금속층 구조를 이용한 모오스 트랜지스터의 살리사이드 구조를 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 20, 50 : 반도체 기판 18 : 역전층
22 : n+형 웰 영역 24 : Nb막
25 : Co막 29 : Co-Nb 합금층
30, 60b, 61b : Nb 질화막 54 : 게이트 전극
56 : 소오스/드레인 영역 58 : 게이트 절연막 스페이서
62 : 층간절연막 64 : 소오스/드레인 콘택전극
12, 28, 60a, 61a : 에피 코발트 실리사이드막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판 상에 상기 반도체 기판 보다 상대적으로 더 큰 산화 성향을 갖는 제 1 금속막과, 상기 제 1 금속막 및 반도체 기판 보다 상대적으로 더 큰 확산 계수를 갖는 제 2 금속막을 차례로 형성하여 이중 금속층을 형성하는 단계와; 상기 이중 금속층을 열처리하여 제 2 금속 실리사이드막 및, 상기 제 2 금속 실리사이드막 상에 제 1 금속막과 제 2 금속막의 합금층을 형성하되, 상기 열처리로 상기 제 2 금속막의 일부가 상기 제 1 금속막을 확산 통과하여 상기 반도체 기판과 반응함으로써 형성되는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은 내열 금속막이고, 상기 제 2 금속막은 준 귀금속막이다.
이 방법의 바람직한 실시예에 있어서, 상기 내열 금속막은, Ti, Zr, V, Nb, Hf, 그리고 Ta 막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 준 귀금속막은, Co 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은, 상기 반도체 기판 표면의 자연산화막을 제거하여 상기 제 2 금속 실리사이드막이 상기 반도체 기판과 에피를 이루도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은, 상기 제 2 금속막의 확산 양을 제한하여 실리사이드화 반응 정도를 조절하고, 반도체 기판의 과잉 소모를 방지한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막의 두께는 약 100 Å이고, 상기 제 2 금속막의 두께는 약 200 Å이다.
이 방법의 바람직한 실시예에 있어서, 상기 열처리 공정은, RTA 공정으로 약 600 ~ 900 ℃, 30 초간 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 열처리 공정은, N2 분위기에서 수행되어 상기 제 1 금속막과 제 2 금속막의 합금층 상에 제 1 금속 질화막이 형성되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속 질화막은, 상부 배선막에 대한 확산 방지막으로 작용한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 모오스 트랜지스터의 게이트 전극 및 소오스/드레인 영역에 실리사이드막을 동시에 형성하는 살리사이드 형성 방법에 있어서, 상기 게이트 전극의 상부 및 소오스/드레인 영역이 노출된 반도체 기판 상에 상기 게이트 전극 및 상기 반도체 기판 보다 상대적으로 더 큰 산화 성향을 갖는 제 1 금속막과, 상기 제 1 금속막 및 반도체 기판, 그리고 상기 게이트 전극 보다 상대적으로 더 큰 확산 계수를 갖는 제 2 금속막을 차례로 형성하여 이중 금속층을 형성하는 단계와; 상기 이중 금속층을 열처리하여 상기 게이트 전극 상부 및 소오스/드레인 영역에 제 2 금속 실리사이드막 및 제 1 금속막과 제 2 금속막의 합금층을 형성하되, 상기 열처리로 상기 제 2 금속막의 일부가 상기 제 1 금속막을 확산 통과하여 상기 게이트 전극 및 소오스/드레인 영역의 반도체 기판과 각각 반응함으로써 형성되는 단계를 포함한다. 이때, 상기 제 1 금속막이 상기 제 2 금속막의 확산 양을 제한하여 상기 게이트 전극 및 소오스/드레인 영역에 유사한 두께의 실리사이드막이 형성되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은 내열 금속막이고, 상기 제 2 금속막은 준 귀금속막이다.
이 방법의 바람직한 실시예에 있어서, 상기 내열 금속막은, Ti, Zr, V, Nb, Hf, 그리고 Ta 막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 준 귀금속막은, Co 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은, 상기 게이트 전극 상부 및 반도체 기판 표면의 자연산화막을 제거하여 상기 제 2 금속 실리사이드막이 상기 게이트 전극 및 반도체 기판과 각각 에피를 이루도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막은, 상기 제 2 금속막의 확산 양을 제한하여 실리사이드화 반응 정도를 조절하고, 반도체 기판의 과잉 소모를 방지한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속막의 두께는, 약 100 Å이고, 상기 제 2 금속막의 두께는 약 200 Å이다.
이 방법의 바람직한 실시예에 있어서, 상기 열처리 공정은, RTA 공정으로 약 600 ~ 900 ℃, 30 초간 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 열처리 공정은, N2 분위기에서 수행되어 상기 실리사이드막 상에 제 1 금속 질화막이 형성되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 금속 질화막은, 상부 배선막에 대한 확산 방지막으로 작용한다.
(작용)
본 발명에 의한 Co/Nb 이중 금속층 구조를 이용한 실리사이드 형성 방법은 코발트 실리사이드 형성시 실리콘의 소모를 최소화하고, 모오스 트랜지스터의 게이트와 소오스/드레인에 동시에 실리사이드막이 형성되도록 하며, 추가로 형성되는 질화막에 의해 상부 배선층과의 반응을 효과적으로 억제한다.
(실시예)
도 4c를 참조하면, 본 발명의 실시예에 따른 신규한 Co/Nb 이중 금속층 구조를 이용한 실리사이드 형성 방법은 실리콘 기판 상에 상기 실리콘 기판 보다 상대적으로 더 큰 산화 성향을 갖는 Nb과, 상기 Nb 및 실리콘 기판 보다 상대적으로 더 큰 확산 계수를 갖는 Co를 차례로 형성하여 이중 금속층(Co/Nb)을 형성하고, 상기 이중 금속층을 열처리하여 막의 역전에 의한 Co 실리사이드막 및 상기 Co 실리사이드막 상에 Co-Nb 합금층을 형성한다. 상기 Nb는 실리콘 표면의 자연산화막을 제거하고, 상기 Co의 확산양을 제한하여 에피 코발트 실리사이드막이 형성되도록 한다. 이때, 열처리 분위기를 질소 분위기로 하는 경우 상기 Co-Nb 합금층 상에 Nb 질화막(NbN)이 형성되어 상부 배선층에 대한 확산 방지층으로 작용하게 된다. 상술한 바와 같은 반도체 장치의 제조 방법에 의해서, 실리사이드막 형성시 실리콘 과잉 소모를 발생시키는 경쟁 반응-예를 들어, NbSi2및 Co-Nb-Si 등-이 없게 되므로 실리콘의 소모를 최소화할 수 있고, 따라서 접합 영역을 상대적으로 더 얕게 형성할 수 있으며, 모오스 트랜지스터의 게이트 전극 상부 및 소오스/드레인 영역에 실리사이드막을 동시에 형성할 수 있으며, 실리사이드막 상부에 형성되는 Nb 질화막에 의해 실리사이드막과 상부 배선층의 반응을 보다 효과적으로 억제할 수 있다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 열처리 온도(600℃ ~ 900℃) 변화에 대한 Co/Nb 이중 금속층 구조의 실리사이드 반응 결과를 나타내는 XRD 피크를 보여주는 도면이다.
도 2a 내지 도 2e를 참조하면, 상기 Co/Nb 이중 금속층 실리사이드막 형성을 위한 RTA 열처리 공정 후의 XRD 스펙트럼은, 기존의 Co/Ti 이중 금속층 실리사이드막 형성에 있어서 검출되었던 Ti 실리사이드(TiSi2) 및 Co-Ti-Si에 대응되는 Nb 실리사이드(NbSi2) 내지 Co-Nb-Si 등의 피크(peak)가 각 열처리 온도(600 ~ 900 ℃)에 대해 전혀 검출되지 않음을 보여준다.
이때, 도 2e는 RTA 열처리 공정을 수행하지 않은 경우(no RTA)에 대한 결과를 나타낸다.
이로써, 상기 실리사이드막 형성시 코발트 실리사이드(CoSi2)와 경쟁하며 실리콘의 소모를 필요로 하는 반응이 존재하지 않음을 알 수 있다.
상기 실리사이드화 공정에 사용된 Nb의 두께는 약 120 Å 이고, Co의 두께는 약 180 Å 이다. 그리고, 상기 각 열처리 온도(600 ~ 900 ℃)에 대한 RTA 시간은 각각 30 초이다.
이때, 상기 XRD 스펙트럼 결과에서 볼 수 있듯이 CoSi 내지 Co2Si 등의 준 안정상이 존재하나, 일반적으로 수행되는 후속 고온 열처리에 의해 CoSi2로 변화된다.
도 3은 도 2b의 Co/Nb 이중 금속층 실리사이드막의 최종 구조를 보여주는 단면도이다.
도 3에 있어서, 도 2b의 Co/Nb 이중 금속층의 실리사이드막 형성 열처리(800 ℃, 30 초) 후의 막 구조는, 반도체 기판(10) 상에 에피 코발트 실리사이드막(12) 및 역전층(18)을 갖는다.
상기 역전층(18)은, 상기 에피 코발트 실리사이드막(12) 상에 차례로 형성된 Nb2O5[Nb2C]막(13) 및 Nb2Co막(14)과, NbCo2막(15)과, CoSi(Co2Si)막(16)을 포함한다.
이때, NbSi2의 생성열(ΔHf,NbSi2= -10.7 kcal/mole)이 Co2Si 및 CoSi, 그리고 CoSi2의 각 생성열 -9.2 및 -12.0, 그리고 -8.2 kcal/mole에 비해 결코 작지 않기 때문에 반도체 기판(10)의 실리콘이 Nb 와 접하게 되면 NbSi2를 생성할 가능성이 매우 높게 된다.
그러나, 실리사이드 반응 초기에 CoSi2층과 Nb막 내에서의 실리콘의 확산 속도가 낮기 때문에 실리콘이 이들 층을 통과하지 못하고 있는 동안, Nb막 내에서 확산 속도가 상대적으로 빠른 Co 이 Nb막을 확산 통과하게 된다. 그리고, 상기 Co 가 상기 반도체 기판(10) 쪽으로 이동하여 실리콘과 반응함으로써 Co 실리사이드막을 형성하게 된다.
일단, 상기 Co 실리사이드막이 형성되면 NbSi2가 형성될 기회는 없게 된다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 Co/Nb 이중 금속층 구조를 이용한 실리사이드막 형성 방법을 순차적으로 보여주는 도면이다.
도 4a를 참조하면, p형 반도체 기판(p-Si sub)(20) 상에 As 등의 불순물 이온을 주입하여 상기 반도체 기판(20) 내에 n+형 웰(n+ - Si well) 영역(22)을 갖는 시편을 형성한다. 구체적으로, 반도체 기판(20) 상에 B 이온을 주입하고 약 1150 ℃에서 780 분간 드라이브 인(drive-in)하여 상기 p형 반도체 기판(20)을 형성한다. 그리고, 상기 p형 반도체 기판(20) 상에 약 100 Å의 열산화막(도면에 미도시)을 형성한 후, 상기 열산화막 상에 As 이온을 주입한다. 이어서, 질소(N2) 분위기에서 약 850 ℃, 3 분간 활성화 열처리 공정을 수행하여 상기 n+형 웰 영역(22)을 형성하고 상기 열산화막을 제거한다.
다음, 도 4b에 있어서, 상기 반도체 기판(20) 상에 에피 코발트 실리사이드막 형성을 위해 Nb 막(24)과 Co 막(25)을 차례로 형성하여 이중 금속층 구조를 형성한다.
이때, 상기 이중 금속층은 전자빔 증발기(e-beam evaporator) 내지 스퍼터(sputter)를 사용하여 상기 Nb 막(24)을 약 100 Å 정도로 형성하고, 상기 Co 막(25)을 약 200 Å 정도로 형성한다.
마지막으로, 상기 시편을 RTA로 실리사이드화 열처리 공정을 수행하면 도 4c에 도시된 바와 같이, 막 역전에 의한 에피 코발트 실리사이드막(CoSi2)(28)이 형성된다. 이때, 상기 에피 코발트 실리사이드막(28) 상에는 Co-Nb 합금층(29) 및 Nb 질화막(NbN)(30)이 차례로 형성된다.
이때, 상기 열처리 공정은 약 10-5torr 이하의 진공도를 유지하고, 약 900℃의 질소 분위기에서 30초간 수행된다.
상기 Nb 질화막(NbN)(30)은, 상기 열처리 공정을 N2 분위기에서 수행함으로써, 막의 역전에 의한 Nb 막의 상부층으로의 이동에 의해 상기 N2와 반응하여 형성된다.
상술한 바와 같은 Co/Nb 이중 금속층 구조를 이용한 실리사이드 특성에 따라 모오스 트랜지스터의 살리사이드 공정에 대해 그 적용이 가능하게 된다.
도 5는 본 발명의 실시예에 따른 Co/Nb 이중 금속층 구조를 이용한 모오스 트랜지스터의 살리사이드 구조를 보여주는 도면이다.
도 5를 참조하면, 반도체 기판(50) 상에 활성영역과 비활성영역을 정의하여 필드산화막(52)이 형성되어 있고, 게이트 산화막(53)을 사이에 두고 게이트 전극(54)이 형성되어 있으며, 상기 게이트 전극(54) 양측 하부의 반도체 기판(50) 내에 소오스/드레인 영역(56)을 형성되어 있다. 그리고, 상기 게이트 전극(54)의 양측벽에 상기 게이트 전극(54)과 소오스/드레인 영역(56)의 쇼트를 방지하기 위한 게이트 절연막 스페이서(58)가 형성되어 있다.
다음, 상기 게이트 전극(54) 상부 및 상기 소오스/드레인 영역(56)의 반도체 기판(50)의 상부에 각각 실리사이드막(60, 61)이 형성되어 있다.
그리고, 상기 실리사이드막(60, 61)을 포함하여 반도체 기판(50) 전면에 층간절연막(62)이 형성되어 있고, 상기 층간절연막(62)을 뚫고 상기 소오스/드레인 영역(56)과 전기적으로 접속되도록 상기 실리사이드막(60, 61) 상에 소오스/드레인 콘택전극(64)이 형성되어 있다.
상기 실리사이드막(60, 61)은 다음과 같은 공정 순서에 의해 형성된다.
먼저, 상기 반도체 기판(50) 상에 실리사이드 형성용 이중 금속층을 형성한다. 이때, 상기 이중 금속층은, 내열 금속막 및 준 귀금속막(near noble metal layer)이 순차적으로 적층된 것으로서, 상기 내열 금속막은 상기 반도체 기판(50) 및 상기 게이트 전극(54) 보다 더 큰 산화 성향을 갖고, 상기 준 귀금속막은 상기 내열 금속막 및 반도체 기판(50), 그리고 상기 게이트 전극(54) 보다 상대적으로 더 큰 확산 계수를 갖는다.
상기 내열 금속막은, Ti, Zr, V, Nb, Hf, 그리고 Ta 막 중 어느 하나가 사용되고, 상기 준 귀금속막은, Co가 사용된다.
여기서는, 상기 실리사이드화 공정시 반도체 기판(50)과 게이트 전극(54)의 소모를 최소화하기 위해 상기 내열 금속막으로서 Nb를 사용하고, 상기 준 귀금속막으로서 Co를 각각 사용한다.
상기 이중 금속층을 RTA로 열처리하여 상기 게이트 전극(54)의 상부 및 소오스/드레인 영역(56)에만 선택적으로 에피 코발트 실리사이드막(60a, 61a)을 형성한다. 이때, 상기 에피 코발트 실리사이드막(60a, 61a)이 상부에 Co-Nb 합금층(도면에 미도시)이 형성된다.
이것은 Co가 Nb를 확산 통과하여 상기 게이트 전극(54) 및 소오스/드레인 영역(56)의 반도체 기판(50)과 반응함으로써 형성되는 막 역전(layer inversion)을 이용하는 것이다. 이때, 상기 Nb는, 상기 게이트 전극(54)의 상부 및 반도체 기판(50) 상의 자연산화막을 제거하고, 상기 Co의 확산을 지연시켜 평탄하고 얇은 에피 코발트 실리사이드막 형성을 가능하게 한다.
상기 자연산화막의 제거는, Nb의 산화 성향이 매우 크기 때문에 가능하다. 이것은 각기 SiO2와 TiO2, 그리고 Nb2O5의 산화물 생성 에너지(ΔGf,oxide)를 비교해 보면 알 수 있는데, 이 값은 차례로 -204.69, -212.47, 그리고 -422.06 kcal/mol로서 상기 Nb2O5가 가장 큰 값을 갖는다. 이것은 상기 Co/Nb 이중 금속층 구조를 이용하여 RTA 열처리만으로도 반도체 기판(50) 상의 자연산화막을 깨끗하게 제거하게 되고, 이로써 에피 코발트 실리사이드막 형성에 큰 역할을 하게 된다.
상술한 바와 같은 Co/Nb 이중 금속층 구조는 실리사이드화 공정시 코발트 실리사이드막 형성 반응 외에, 부가적인 실리콘 소모 반응 예를 들어, NbSi2형성 및 Co-Nb-Si 반응이 없기 때문에 실리콘 과잉 소모가 없고 따라서, 얕은 소오스/드레인 영역 형성을 가능하게 한다.
한편, 상기 열처리 공정을 예를 들어, 약 800 ℃ 이상의 온도에서 30 초간 질소 분위기에서 수행하게 되면 상기 실리사이드막(60, 61)의 구조는, 상기 Co-Nb 합금층 상에 Nb 질화막(NbN)(60b, 61b)이 더 형성되도록 할 수 있다.
이때, 상기 Nb 질화막(NbN)(60b, 61b)은, 실리사이드막과 상부 배선층 사이의 확산 방지막으로 사용된다. 구체적으로, 상기 Nb 질화막(NbN)(60b, 61b)이 상기 소오스/드레인 콘택전극(64)인 알루미늄 금속막이 상기 실리사이드막(60, 61)과 반응하지 않도록 한다. Cu에 대한 TiN과 NbN의 확산 방지 기능을 비교한 것이 참조 문헌 T. Nakano, et al., VMIC Conf. Proc., June, 1994, p.407에 게시된 바 있다. 이에 따르면 상기 NbN이 상기 TiN에 비해 더 우수한 물성 특성을 나타낸다.
상술한 바와 같이 Co/Nb 이중 금속층을 이용하여 모오스 트랜지스터의 게이트 전극(54) 및 소오스/드레인 영역(56)에 평탄하고 얇은 에피 코발트 실리사이드막(60a, 61a)을 형성하여 소자의 동작 속도 및 수명을 향상시키게 된다.
본 발명은 실리사이드막 형성시 실리콘 과잉 소모를 발생시키는 경쟁 반응-예를 들어, NbSi2및 Co-Nb-Si 등-이 없게 되므로 실리콘의 소모를 최소화할 수 있고,
따라서 접합 영역을 상대적으로 더 얕게 형성할 수 있으며, 모오스 트랜지스터의 게이트 전극 상부 및 소오스/드레인 영역에 실리사이드막을 동시에 형성할 수 있다.
또한, 실리사이드막 상부에 형성되는 Nb 질화막에 의해 실리사이드막과 상부 배선층의 반응을 보다 효과적으로 억제할 수 있는 효과가 있다.

Claims (20)

  1. 반도체 기판 상에 상기 반도체 기판 보다 상대적으로 더 큰 산화 성향을 갖는 제 1 금속막과, 상기 제 1 금속막 및 반도체 기판 보다 상대적으로 더 큰 확산 계수를 갖는 제 2 금속막을 차례로 형성하여 이중 금속층을 형성하는 단계와;
    상기 이중 금속층을 열처리하여 제 2 금속 실리사이드막 및, 상기 제 2 금속 실리사이드막 상에 제 1 금속막과 제 2 금속막의 합금층을 형성하되, 상기 열처리로 상기 제 2 금속막의 일부가 상기 제 1 금속막을 확산 통과하여 상기 반도체 기판과 반응함으로써 형성되는 단계를 포함하는 실리사이드막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 내열 금속막이고, 상기 제 2 금속막은 준 귀금속막인 실리사이드 형성 방법.
  3. 제 2 항에 있어서,
    상기 내열 금속막은, Ti, Zr, V, Nb, Hf, 그리고 Ta 막 중 어느 하나인 실리사이드막 형성 방법.
  4. 제 2 항에 있어서,
    상기 준 귀금속막은, Co 막인 실리사이드막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 금속막은, 상기 반도체 기판 표면의 자연산화막을 제거하여 상기 제 2 금속 실리사이드막이 상기 반도체 기판과 에피(epi)를 이루도록 하는 실리사이드막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속막은, 상기 제 2 금속막의 확산 양을 제한하여 실리사이드화 반응 정도를 조절하고, 반도체 기판의 과잉 소모를 방지하는 실리사이드막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 금속막의 두께는 약 100 Å이고, 상기 제 2 금속막의 두께는 약 200 Å인 실리사이드막 형성 방법.
  8. 제 1 항에 있어서,
    상기 열처리 공정은, RTA 공정으로 약 600 ~ 900 ℃, 30 초간 수행되는 실리사이드막 형성 방법.
  9. 제 1 항에 있어서,
    상기 열처리 공정은, N2 분위기에서 수행되어 상기 제 1 금속막과 제 2 금속막의 합금층 상에 제 1 금속 질화막이 형성되도록 하는 실리사이드막 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 금속 질화막은, 상부 배선막에 대한 확산 방지막(diffusion barrier)으로 작용하는 실리사이드막 형성 방법.
  11. 모오스 트랜지스터의 게이트 전극 및 소오스/드레인 영역에 실리사이드막을 동시에 형성하는 살리사이드 형성 방법에 있어서,
    상기 게이트 전극의 상부 및 소오스/드레인 영역이 노출된 반도체 기판 상에 상기 게이트 전극 및 상기 반도체 기판 보다 상대적으로 더 큰 산화 성향을 갖는 제 1 금속막과, 상기 제 1 금속막 및 반도체 기판, 그리고 상기 게이트 전극 보다 상대적으로 더 큰 확산 계수를 갖는 제 2 금속막을 차례로 형성하여 이중 금속층을 형성하는 단계와;
    상기 이중 금속층을 열처리하여 상기 게이트 전극 상부 및 소오스/드레인 영역에 제 2 금속 실리사이드막 및 제 1 금속막과 제 2 금속막의 합금층을 형성하되, 상기 열처리로 상기 제 2 금속막의 일부가 상기 제 1 금속막을 확산 통과하여 상기 게이트 전극 및 소오스/드레인 영역의 반도체 기판과 각각 반응함으로써 형성되는 단계를 포함하고,
    상기 제 1 금속막이 상기 제 2 금속막의 확산 양을 제한하여 상기 게이트 전극 및 소오스/드레인 영역에 유사한 두께의 실리사이드막이 형성되도록 하는 모오스 트랜지스터의 살리사이드 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 1 금속막은 내열 금속막이고, 상기 제 2 금속막은 준 귀금속막인 모오스 트랜지스터의 살리사이드 형성 방법.
  13. 제 12 항에 있어서,
    상기 내열 금속막은, Ti, Zr, V, Nb, Hf, 그리고 Ta 막 중 어느 하나인 실리사이드막 형성 방법.
  14. 제 12 항에 있어서,
    상기 준 귀금속막은, Co 막인 모오스 트랜지스터의 살리사이드 형성 방법.
  15. 제 11 항에 있어서,
    상기 제 1 금속막은, 상기 게이트 전극 상부 및 반도체 기판 표면의 자연산화막을 제거하여 상기 제 2 금속 실리사이드막이 상기 게이트 전극 및 반도체 기판과 각각 에피(epi)를 이루도록 하는 모오스 트랜지스터의 살리사이드 형성 방법.
  16. 제 11 항에 있어서,
    상기 제 1 금속막은, 상기 제 2 금속막의 확산 양을 제한하여 실리사이드화 반응 정도를 조절하고, 반도체 기판의 과잉 소모를 방지하는 모오스 트랜지스터의 살리사이드 형성 방법.
  17. 제 11 항에 있어서,
    상기 제 1 금속막의 두께는, 약 100 Å이고, 상기 제 2 금속막의 두께는 약 200 Å인 모오스 트랜지스터의 살리사이드 형성 방법.
  18. 제 11 항에 있어서,
    상기 열처리 공정은, RTA 공정으로 약 600 ~ 900 ℃, 30 초간 수행되는 모오스 트랜지스터의 살리사이드 형성 방법.
  19. 제 11 항에 있어서,
    상기 열처리 공정은, N2 분위기에서 수행되어 상기 실리사이드막 상에 제 1 금속 질화막이 형성되도록 하는 모오스 트랜지스터의 살리사이드 형성 방법.
  20. 제 19 항에 있어서,
    상기 제 1 금속 질화막은, 상부 배선막에 대한 확산 방지막으로 작용하는 모오스 트랜지스터의 살리사이드 형성 방법.
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