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JPH11204791A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH11204791A
JPH11204791A JP10162154A JP16215498A JPH11204791A JP H11204791 A JPH11204791 A JP H11204791A JP 10162154 A JP10162154 A JP 10162154A JP 16215498 A JP16215498 A JP 16215498A JP H11204791 A JPH11204791 A JP H11204791A
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JP
Japan
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film
silicon
metal
forming
silicide
Prior art date
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Pending
Application number
JP10162154A
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English (en)
Inventor
Toshihiko Iinuma
俊彦 飯沼
Kyoichi Suguro
恭一 須黒
Souichi Nadahara
壮一 灘原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US09/192,232 priority patent/US5989988A/en
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Abstract

(57)【要約】 【課題】 素子が微細化されても優れたプロセス安定性
を有し、かつシリサイドが形成された領域での抵抗増大
を抑制する。 【解決手段】 シリコン基板１上に絶縁膜２、６によっ
て区分されたシリコン領域４、７を形成する工程と、シ
リコン領域が形成された基板上に第１の金属及び第２の
金属の混合膜８を形成する工程と、熱処理により第１の
金属及び第２の金属とシリコン領域のシリコンとを反応
させてシリコン領域の表面にのみ第１のシリサイド膜１
０を形成する工程と、第１のシリサイド膜１０を窒化性
の雰囲気で熱処理することにより第２のシリサイド膜１
１並びに第２のシリサイド膜１１の表面又は第２のシリ
サイド膜１１の表面及び結晶粒界に第２の金属及び窒素
を主成分とする窒化物膜１２を形成する工程とを有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にゲート長の短い微細なＭＩＳトランジス
タに関するものである。
【０００２】
【従来の技術】近年の素子の微細化に伴う寄生抵抗の増
大に対応するために、ＭＯＳＦＥＴのポリシリコンゲー
ト電極及びソース・ドレイン拡散層上に自己整合的に金
属珪化物（以下、シリサイドという）を貼り付けるサリ
サイド（SALICIDE:Self ALIgned siliCIDE）プロセス
が、広く用いられるようになってきている。
【０００３】図３（ａ）〜（ｆ）を用いて、従来広く用
いられてきたチタニウムを用いたサリサイドプロセスの
一例を説明する。まず、シリコン基板１０１上に、素子
分離用絶縁膜（シリコン酸化膜）領域１０２を形成後、
ＭＯＳＦＥＴのゲート酸化膜１０３、多結晶シリコンゲ
ート電極１０４、浅いソース・ドレイン拡散層１０５を
形成し、さらにシリコン窒化膜を用いた側壁膜１０６を
マスクとして深いソース・ドレイン拡散層１０７を形成
する（図３（ａ））。
【０００４】次に、希フッ酸処理又は希フッ酸処理後に
ＲＣＡ等の処理を行い、全面にチタニウム膜１０８及び
チタニウム窒化膜１０９を堆積する（図３（ｂ））。次
に、ランプアニール装置等により６５０〜７５０℃程度
の温度で短時間アニールを行い、露出しているシリコン
基板１０１及び多結晶シリコン膜１０４とチタニウム膜
１０８を反応させて、Ｃ４９結晶構造のチタニウムダイ
シリサイド（ＴｉＳｉ2 ）膜１１０を形成する。その
後、硫酸と過酸化水素水の混合液のようなエッチング液
を用いて、チタニウム窒化膜１０９や未反応のチタニウ
ム膜１０８をエッチング除去する（図３（ｃ））。
【０００５】次に、ランプアニール装置等により７５０
〜９００℃程度の温度で短時間アニールを行い、チタニ
ウムダイシリサイド（ＴｉＳｉ2 ）膜１１０をＣ５４結
晶構造を有する低抵抗のチタニウムダイシリサイド（Ｔ
ｉＳｉ2 ）膜１１１に変化させる（図３（ｄ））。
【０００６】次に、全面に減圧ＣＶＤ法及びプラズマＣ
ＶＤ法によりシリコン酸化膜１１２及び１１３を堆積
し、ＣＭＰ工程等により平坦化を行う（図３（ｅ））。
次に、シリコン酸化膜１１２及び１１３に対してコンタ
クトホールを形成し、このコンタクトホール内部にタン
グステン等の金属１１４を埋め込む。その後、アルミニ
ウム等の配線層１１５をソース・ドレイン拡散層及びゲ
ート電極に接続する（図３（ｆ））。
【０００７】このようなチタニウムを用いたサリサイド
プロセスは、ソース・ドレイン拡散層やゲート多結晶シ
リコン領域の寄生抵抗を大幅に低減させる効果がある。
しかしながら、素子の微細化が進みゲート長が０．２μ
ｍ以下にまで小さくなると、ＴｉＳｉ2 膜の結晶構造が
２回目のランプアニールによってもＣ５４に変化しなく
なるために抵抗が低下しなくなるといった、いわゆる細
線効果が生じるために、半導体素子に適用するメリット
が小さくなってくる。
【０００８】そのため、近年ではチタニウムシリサイド
よりも細線効果が起こりにくいコバルトシリサイド膜を
用いたサリサイドプロセスが注目を集めている。図４
（ａ）〜（ｄ）を用いて、コバルトを用いたサリサイド
プロセスの一例を説明する。
【０００９】図３（ａ）の状態のＭＯＳＦＥＴ素子に対
して、希フッ酸処理によってシリコン基板１０１表面及
び多結晶シリコン膜１０４表面の自然酸化膜を除去した
後、全面にコバルト膜１１６及びチタニウム窒化膜１０
９を堆積する（図４（ａ））。
【００１０】次に、ランプアニール装置等により、４５
０〜５５０℃程度の温度で短時間アニールを行い、露出
しているシリコン基板１０１及び多結晶シリコン膜１０
４とコバルト膜１１６を反応させてコバルトモノシリサ
イド（ＣｏＳｉ）膜１１７を形成する。続いて、硫酸と
過酸化水素水の混合液のようなエッチング液を用いて、
チタニウム窒化膜１０９及び未反応のコバルト膜１１６
をエッチング除去する（図４（ｂ））。
【００１１】次に、ランプアニール装置等により、７０
０〜８５０℃程度の温度で短時間のアニールを行い、コ
バルトモノシリサイド（ＣｏＳｉ）膜１１７を低抵抗の
コバルトダイシリサイド（ＣｏＳｉ2 ）膜１１８に変化
させる（図４（ｃ））。
【００１２】次に、全面に減圧ＣＶＤ法及びプラズマＣ
ＶＤ法によりシリコン酸化膜１１２及び１１３を堆積
し、ＣＭＰ工程等により平坦化を行う。続いて、シリコ
ン酸化膜１１２及び１１３に対してコンタクトホールを
形成し、このコンタクトホール内部にタングステン等の
金属１１４を埋め込み、アルミニウム等の配線層１１５
をソース・ドレイン拡散層及びゲート電極に接続する
（図４（ｄ））。
【００１３】このようなコバルトシリサイド膜を用いた
サリサイドプロセスでは、チタニウムシリサイド膜を用
いたサリサイドプロセスに比べて細線効果が起こりにく
いという利点はあるが、以下のような欠点も持つ。
【００１４】すなわち、チタニウムに比べてコバルトは
シリコン酸化膜を還元させる能力に乏しいため、コバル
トを堆積する際にシリコン基板や多結晶シリコン膜表面
にＲＣＡ処理後に生成されるような自然酸化膜が存在し
た場合には、シリサイド反応が阻害される。そのため、
図４（ｂ）のようなコバルトモノシリサイド（ＣｏＳ
ｉ）膜１１７が全く形成されないことがある。また、希
フッ酸を用いた前処理によって自然酸化膜を除去した状
態でコバルト膜を堆積しようとした場合においても、前
処理後の経過時間等の要因によって不均一な自然酸化膜
ができると、図５に示すようにコバルトモノシリサイド
（ＣｏＳｉ）膜１１７の成膜が不均一になるといった問
題がある。また、希フッ酸系の処理のみを前処理として
用いた場合には、露出したシリコン基板表面や多結晶シ
リコン膜表面、特に素子分離絶縁膜との界面付近にウォ
ーターマーク又は水ガラスと呼ばれるシリコン系酸化膜
が付着し、シリサイド化反応を阻害する場合もある。
【００１５】さらに、コバルトシリサイド膜は耐熱性と
いった観点でもチタニウムシリサイド膜に対して劣って
いるため、サリサイドプロセス終了後の層間膜用のシリ
コン酸化膜の堆積時の熱によって、図６に示すようにコ
バルトダイシリサイド（ＣｏＳｉ2 ）膜１１８が凝集を
起こし、そのため抵抗の上昇を招くといった問題点も発
生する。
【００１６】一方、コバルトサリサイドプロセスでは、
コンタクトプラグの低抵抗化を目的としたアモルファス
シリコン−アルミニウム置換プロセスにおいて、様々な
問題が発生する。
【００１７】図７（ａ）〜（ｃ）を用いて、この問題点
を説明する。図４（ｃ）に示すコバルトシリサイド膜１
１８を貼り付けた構造に対して、層間絶縁膜１１２及び
１１３を堆積する。層間絶縁膜１１２及び１１３にコン
タクトホールを形成した後、アモルファスシリコン膜１
１９を堆積してエッチバックを行い、コンタクトホール
内部にのみアモルファスシリコン膜１１９を残す。続い
て、全面にアルミニウム膜１２０及びチタニウム膜１２
１を堆積する（図７（ａ））。
【００１８】次に、６００℃以下の熱工程によりアモル
ファスシリコン１１９、アルミニウム１２０及びチタニ
ウム１２１を反応させて、コンタクトホール内部のアモ
ルファスシリコン１１９をアルミニウム１２２と置換す
る。その後、ＣＭＰ工程等により、コンタクトホール外
部に残るアルミニウム１２０、チタニウム１２１及び置
換反応によって吸い出されたシリコン１１９を研磨し
て、これらを除去する（図７（ｂ））。
【００１９】次に、全面にアルミニウム等の配線用金属
１２４を堆積してパターニングを行うことにより、半導
体素子部と配線層を接続する（図７（ｃ））。このよう
な工程によりコンタクト部分を形成する場合、アモルフ
ァスシリコンとアルミニウムの置換を行う熱工程におい
てコバルトシリサイド１１８に対してアルミニウムのス
パイク１２３が入り込み、場合によっては拡散層にまで
達することがある。このようなアルミニウムのスパイク
が発生した場合には、接合特性の劣化の原因となる。
【００２０】このようなアルミニウムのスパイクの発生
を予防するために、コンタクトホール内部に予め拡散バ
リアとして有効なチタニウム窒化膜を堆積しておくとい
った手法も用いられる。図８（ａ）〜（ｃ）を用いて、
このチタニウム窒化膜を予め堆積するプロセスについて
説明する。
【００２１】まず、図４（ｃ）に示すコバルトシリサイ
ド膜１１８を貼り付けた構造に対して、層間絶縁膜１１
２及び１１３を堆積し、コンタクトホールを形成する。
その後、チタニウム窒化膜１２５及びアモルファスシリ
コン膜１１９を順次堆積してエッチバックを行い、コン
タクトホール内部にのみアモルファスシリコン膜１１９
を残す。続いて、全面にアルミニウム膜１２０及びチタ
ニウム膜１２１を堆積する（図８（ａ））。
【００２２】次に、６００℃以下の熱工程によりアモル
ファスシリコン１１９、アルミニウム１２０及びチタニ
ウム１２１を反応させてコンタクトホール内部のアモル
ファスシリコン１１９をアルミニウム１２２に置換した
後、ＣＭＰ工程等によりコンタクトホール外部に残るア
ルミニウム１２０、チタニウム１２１、置換反応によっ
て吸い出されたシリコン１１９及びチタニウム窒化膜１
２５を除去する（図８（ｂ））。
【００２３】次に、全面にアルミニウム等の配線用金属
１２４を堆積してパターニングを行うことにより、半導
体素子部と配線層を接続する（図８（ｃ））。このよう
な工程を用いれば、シリサイド層やその下の拡散層に対
してアルミニウムのスパイクが入り込むことはなくなる
が、その反面、チタニウム窒化膜成膜工程の増加、アル
ミニウムと比較して高抵抗のチタニウム窒化膜によって
コンタクトホールが狭められることによる抵抗の上昇と
いった問題点が生じる。
【００２４】
【発明が解決しようとする課題】以上述べたように、従
来、チタニウムを用いたサリサイドプロセスでは、ゲー
ト長が０．２μｍ以下になると細線効果によって抵抗が
十分に低下しなくなるという問題があった。また、コバ
ルトを用いたサリサイドプロセスでは、自然酸化膜によ
ってシリサイド反応が阻害されたり、層間膜堆積時の熱
工程によってシリサイドが凝集するといった問題があっ
た。さらに、コバルトを用いたサリサイドプロセスで
は、コンタクトプラグの低抵抗化を目的としたアモルフ
ァスシリコン−アルミニウム置換プロセスにおいて、コ
バルトシリサイドにアルミニウムのスパイクが入り込む
といった問題があった。このようなアルミニウムのスパ
イクの発生を予防するために、コンタクトホール内部に
予め拡散バリアとしてチタニウム窒化膜等を堆積してお
くことも考えられるが、チタニウム窒化膜形成工程の増
加や、チタニウム窒化膜によってコンタクトホールが狭
められることによる抵抗の上昇といった問題が生じる。
【００２５】本発明は上記従来の問題に対してなされた
ものであり、素子が微細化されても、シリサイドが形成
された領域での抵抗増大を抑制でき、しかもプロセス安
定性に優れた半導体装置及びその製造方法を提供するこ
とを目的とする。
【００２６】
【課題を解決するための手段】本発明に係る半導体装置
は、基板主表面側の絶縁膜によって区分されたシリコン
領域表面にのみ第１の金属及びシリコンを主成分とする
シリサイド膜が形成され、このシリサイド膜の表面又は
このシリサイド膜の表面及び結晶粒界に第２の金属及び
窒素を主成分とする窒化物膜が形成されていることを特
徴とする（請求項１）。
【００２７】前記シリコン領域としては、ＭＩＳトラン
ジスタのゲート電極を構成するシリコン領域（多結晶シ
リコンで形成される領域）及びＭＩＳトランジスタのソ
ース・ドレイン拡散層（単結晶シリコン基板に形成され
る領域）を構成するシリコン領域の少なくとも一方の領
域があげられる（請求項２）。
【００２８】前記第１の金属としてはＣｏ、Ｎｉ、Ｐｔ
又はＰｄがあげられ、前記第２の金属はＴｉ、Ｚｒ、Ｈ
ｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒがあげられる。また、前記
絶縁膜としては、素子分離絶縁膜やゲート側壁絶縁膜等
をあげることができる。さらに、前記窒化物膜には、第
２の金属及び窒素の他にシリコンが含まれていてもよ
い。
【００２９】前記発明によれば、ＭＩＳトランジスタが
微細化されてもゲート部或いはソース・ドレイン部での
寄生抵抗を十分に低減することが可能となる。また、ゲ
ート電極やソース・ドレイン拡散層上の開口部に金属等
を埋め込む場合、窒化物膜がシリサイド膜の表面のみ又
はシリサイド膜の表面及び結晶粒界のみに選択的に形成
されていれば、開口部側壁にも窒化物膜が形成されてい
る場合に比べて、開口部が狭められることによる抵抗の
増大を抑えることができる。
【００３０】本発明に係る半導体装置の製造方法は、基
板主表面側に絶縁膜によって区分されたシリコン領域を
形成する工程と、このシリコン領域が形成された基板上
に第１の金属及び第２の金属の混合膜を形成する工程
と、熱処理により前記第１の金属及び第２の金属と前記
シリコン領域のシリコンとを反応させて前記シリコン領
域の表面にのみ第１のシリサイド膜を形成する工程と、
この第１のシリサイド膜を窒化性の雰囲気で熱処理する
ことにより第２のシリサイド膜並びにこの第２のシリサ
イド膜の表面又はこの第２のシリサイド膜の表面及び結
晶粒界に第２の金属及び窒素を主成分とする窒化物膜を
形成する工程とを有することを特徴とする（請求項
３）。
【００３１】前記発明によれば、第２の金属によってシ
リコン領域上の自然酸化膜等を還元することが可能とな
り、シリコン領域上に良好なシリサイド膜を形成するこ
とができる。また、第２のシリサイド膜の表面等に第２
の金属及び窒素を主成分とする窒化物膜を形成すること
により、シリサイド膜の熱的安定性が低下するといった
問題を防止することができる。よって、ＭＩＳトランジ
スタが微細化されても高いプロセス安定性でゲート部或
いはソース・ドレイン部での寄生抵抗を低減することが
可能となる。
【００３２】また、本発明に係る半導体装置の製造方法
は、基板主表面側に絶縁膜によって区分されたシリコン
領域を形成する工程と、このシリコン領域表面にシリコ
ン酸化膜を形成する工程と、このシリコン酸化膜を形成
した基板上に第１の金属及び第２の金属の混合膜を形成
する工程と、熱処理により前記シリコン領域に形成され
たシリコン酸化膜を前記第２の金属によって還元する工
程と、熱処理により前記第１の金属と前記シリコン領域
のシリコンとを反応させて前記シリコン領域の表面にの
みシリサイド膜を形成する工程とを有することを特徴と
する（請求項４）。
【００３３】なお、前記シリコン酸化膜を還元する工程
及び前記シリサイド膜を形成する工程における熱処理は
同一の熱処理工程によって行うことが好ましい。前記発
明によれば、第２の金属によってシリコン酸化膜を還元
する際に、第１の金属及び第２の金属の混合膜とシリコ
ン領域との界面にアモルファス層が形成され、このアモ
ルファス層の作用によりアモルファス層とシリコン領域
との界面において単結晶のシリサイド膜を成長させるこ
とが可能となる。したがって、シリサイド膜の均一性の
向上等をはかることができ、ＭＩＳトランジスタが微細
化されても高いプロセス安定性で特性に優れたデバイス
を作製することが可能となる。
【００３４】なお、第２の金属によってシリコン酸化膜
の還元を十分に行う観点から、シリコン領域表面に形成
するシリコン酸化膜の膜厚は、前記混合膜の膜厚に該混
合膜中の第２の金属の割合（混合膜中の第１及び第２の
金属の原子数に対する第２の金属の原子数の割合）を乗
じた値以下とすることが好ましい（請求項５）。
【００３５】また、シリコン酸化膜が薄すぎるとアモル
ファス層が薄くなり、単結晶のシリサイド膜の形成が困
難になるため、シリコン領域表面に形成するシリコン酸
化膜の膜厚を０．５ｎｍ以上とすることが好ましい（請
求項６）。
【００３６】また、本発明に係る半導体装置の製造方法
は、基板主表面側の第１の絶縁膜によって区分されたシ
リコン領域表面にのみ第１の金属及びシリコンを主成分
とするシリサイド膜を、このシリサイド膜の表面又はこ
のシリサイド膜の表面及び結晶粒界に第２の金属及び窒
素を主成分とする窒化物膜を形成する工程と、この窒化
物膜表面上に開口部を有する第２の絶縁膜を形成する工
程と、前記開口部内にアモルファスシリコンを埋め込む
工程と、少なくともこのアモルファスシリコン上にアル
ミニウムを形成する工程と（通常はアルミニウム上にさ
らにチタニウムを形成する）、熱処理により前記アモル
ファスシリコンとアルミニウムとを置換して前記開口部
内にアルミニウムを埋め込む工程とを有することを特徴
とする（請求項７）。
【００３７】前記発明によれば、予めシリサイド膜表面
に窒化物膜が形成されているため、アルミニウムによる
スパイクの発生を防止することができる。また、あらた
めて開口部内部に窒化物膜を堆積する必要がないので、
工程数の増加や開口部が狭められることによる抵抗の増
大を抑制することができる。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。まず、本発明の第１の実施形態につ
いて、図１を参照して説明する。まず、シリコン基板１
上に、素子分離用絶縁膜（シリコン酸化膜）２を形成す
る。続いて、ＭＯＳＦＥＴのゲート酸化膜３、多結晶シ
リコンからなるゲート電極４及び浅いソース・ドレイン
拡散層５を形成し、さらにシリコン窒化膜からなるゲー
ト側壁膜６をマスクとして深いソース・ドレイン拡散層
７を形成する（図１（ａ））。
【００３９】次に、希フッ酸処理等により多結晶シリコ
ンゲート電極４表面及び深いソース・ドレイン拡散層７
表面のシリコン酸化膜を除去する。その後、オゾン水、
または過酸化水素水などの酸化剤を含む水溶液と塩酸、
硫酸、アンモニア水などとの混合液等による表面処理を
行うことにより、シリサイド膜形成領域の表面に均一で
薄い自然酸化膜（図示せず）を形成する。続いて、全面
に１０〜３０％程度のチタニウムを含むコバルト膜８を
堆積し、さらにその上にチタニウム窒化膜９を堆積す
る。この時、チタニウム窒化膜９の堆積を省略すること
も可能である（図１（ｂ））。
【００４０】次に、ランプアニール装置等により、５５
０〜７００℃程度の温度で短時間アニールを行い、シリ
コン基板１及び多結晶シリコン膜４とチタニウムを含む
コバルト膜８とを反応させて、チタニウムを含むコバル
トモノシリサイド（ＣｏＳｉ）膜１０を形成する。その
後、硫酸と過酸化水素水の混合液のようなエッチング液
を用いて、チタニウム窒化膜９及び未反応のチタニウム
を含むコバルト膜８をエッチング除去する（図１
（ｃ））。
【００４１】次に、ランプアニール装置等により窒素又
はアンモニア雰囲気中で８００〜９００℃程度の温度で
短時間アニールを行い、チタニウムを含むコバルトモノ
シリサイド（ＣｏＳｉ）膜１０を低抵抗のコバルトダイ
シリサイド（ＣｏＳｉ2 ）膜１１に変化させるととも
に、膜中に含まれていたチタニウムを膜表面の窒化反応
によって吸い出し、コバルトダイシリサイド（ＣｏＳｉ
2 ）膜１１の表面にチタニウム窒化膜１２を選択的に形
成する。このとき、コバルトダイシリサイドが多結晶で
ある場合には、その結晶粒界にもチタニウム窒化物
（膜）が選択的に形成される（図１（ｄ））。
【００４２】次に、全面に減圧ＣＶＤ法及びプラズマＣ
ＶＤ法により、シリコン酸化膜１３及び１４を堆積し、
ＣＭＰ工程等により平坦化を行う（図１（ｅ））。次
に、シリコン酸化膜１３及び１４に対してコンタクトホ
ールを形成し、このコンタクトホール内部にコンタクト
プラグとしてタングステン等の金属膜１５を埋め込み、
さらにアルミニウム等の配線層１６を形成してソース・
ドレイン拡散層及びゲート電極と接続する（図１
（ｆ））。
【００４３】以上の工程により、多結晶シリコンゲート
電極４上及びソース・ドレイン拡散層７上にのみコバル
トダイシリサイド（ＣｏＳｉ2 ）膜１１が形成され、か
つ、コバルトダイシリサイド膜１１の表面上に選択的に
チタニウム窒化膜１２が形成される。コバルトダイシリ
サイドが多結晶の場合には、結晶粒界にも選択的にチタ
ニウム窒化膜が形成される。
【００４４】本実施形態によれば、ゲート長０．２μｍ
以下の細線領域での寄生抵抗の低減はもちろんのこと、
コバルト膜にシリコン酸化膜に対して還元性の高いチタ
ニウムが含まれているため、従来のサリサイドプロセス
で問題となっていた自然酸化膜によるシリサイド反応の
阻害や不均一な反応が起こることを防止することができ
る。また、フッ酸系の前処理で発生するウォーターマー
クの発生といった問題も生じなくなる。また、コバルト
ダイシリサイド（ＣｏＳｉ2 ）膜表面に自己整合的に耐
熱性の高いチタニウム窒化膜を形成することができるた
め、層間膜としてのシリコン酸化膜堆積時の熱によって
コバルトダイシリサイド（ＣｏＳｉ2 ）膜が凝集を起こ
すといった問題も防止することができる。さらに、チタ
ニウム窒化膜がコバルトダイシリサイド（ＣｏＳｉ2 ）
膜表面にのみ形成されていることから、コンタクトホー
ル側壁にもチタニウム窒化膜が形成されている場合に比
べて、コンタクトホールが狭められることによる抵抗の
増大を抑えることができる。
【００４５】ところで、本実施形態の図１（ｂ）の工程
において、チタニウムを含むコバルト膜８を堆積する際
に、多結晶シリコンゲート電極４及びソース・ドレイン
拡散層７の表面に形成するシリコン酸化膜の厚さは、堆
積するチタニウムを含むコバルト膜８の厚さ（Ｔ）及び
チタニウム濃度（Ｎ）によって決定される。すなわち、
このシリコン酸化膜の還元に寄与し得るチタニウムの量
は、膜厚換算でＴ×Ｎということになる。
【００４６】図９は、チタニウムを含むコバルト膜（コ
バルト−チタニウム合金）の膜厚を１０、１５、２０ｎ
ｍと変化させたときの、チタニウム濃度（原子％）に対
するチタニウムによって還元可能な酸化膜厚の上限を示
した測定結果である。例えば、多結晶シリコンゲート電
極４及びソース・ドレイン拡散層７の表面に形成するシ
リコン酸化膜の厚さは、コバルト−チタニウム合金の膜
厚が１０ｎｍでチタニウム濃度が１０％とすると、膜厚
換算でＴ×Ｎ＝１ｎｍとなり、この値は縦軸に示した酸
化膜厚の上限値とほぼ一致している。他の値についても
図９から同様の結果となることがわかる。すなわち、チ
タニウムによって還元し得るシリコン酸化膜の最大膜厚
は、チタニウムの換算膜厚（Ｔ×Ｎ）とほぼ同程度であ
るといえる。したがって、均一なコバルト珪化物の膜を
得るためには、コバルト珪化物を形成するシリコン表面
のシリコン酸化膜の膜厚を、チタニウムの換算膜厚（Ｔ
×Ｎ）以下に抑えることが必要となる。
【００４７】また、コバルト−チタニウム合金膜中のチ
タニウム濃度に対しても、形成されるコバルト珪化物の
抵抗率の観点から制限を加える必要がある。図１０に、
コバルト−チタニウム合金膜中のチタニウム濃度と形成
されるコバルト珪化物の抵抗率の関係を示す。この図か
ら、コバルト−チタニウム合金膜中のチタニウム濃度が
上昇するにしたがって、形成されるコバルト珪化物の抵
抗率が上昇していくことがわかる。この抵抗率の上昇カ
ーブは、コバルト珪化物を形成する熱工程等によって変
化するが、３０％以上のチタニウム濃度になると、抵抗
率が許容範囲を上回ってしまうものと考えられる。した
がって、コバルト−チタニウム合金膜中のチタニウム濃
度は３０％以下に抑える必要がある。
【００４８】以上のことから、均一なコバルト珪化物の
膜を得るためには、コバルト珪化物を形成するシリコン
表面のシリコン酸化膜膜厚を図１２に示す範囲にするこ
とが好ましい。
【００４９】また、本実施形態によれば、（１００）面
方位のシリコン基板上において形成されるコバルトダイ
シリサイド膜を多結晶ではなく単結晶にすることが可能
である。
【００５０】コバルト珪化物を形成するシリコン表面に
シリコン酸化膜を形成し、このシリコン酸化膜をコバル
ト−チタニウム合金膜中のチタニウムによって還元させ
ると、シリコン基板とコバルト−チタニウム合金膜の界
面に、チタニウム、シリコン及び酸素を主成分とするア
モルファス層が形成される。このようなアモルファス層
がない場合には、コバルトとシリコンとの反応は、双方
が拡散する結果、コバルト−チタニウム合金膜中のあら
ゆる部分で生じ、図１２に示すように、 Ｃｏ→Ｃｏ2 Ｓｉ→ＣｏＳｉ→ＣｏＳｉ2 というように順番に形成されていく。一方、前述のよう
なアモルファス層が界面に存在する場合には、コバルト
原子のシリコン基板への供給がアモルファス層によって
律速され、なおかつアモルファス層とシリコン基板の界
面でのみ、Ｃｏ→ＣｏＳｉ2という反応が生じるように
なる。このコバルトダイシリサイド（ＣｏＳｉ2 ）膜
は、シリコンと結晶構造が非常に近似しているため、ア
モルファス層とシリコンの界面でコバルトダイシリサイ
ドがエピタキシャル成長し、単結晶のコバルトダイシリ
サイドが形成される。したがって、図１（ｂ）の工程に
おいてチタニウムを含むコバルト膜を形成する際に、所
望膜厚のシリコン酸化膜を形成しておくことにより、図
１（ｃ）の熱処理工程において単結晶のコバルトダイシ
リサイドを形成することも可能となる。
【００５１】このように、（１００）面方位のシリコン
基板上に単結晶のコバルトダイシリサイドを形成する場
合、コバルト−チタニウム合金膜とシリコン基板の界面
に形成されるチタニウム、シリコン及び酸素を主成分と
するアモルファス層が重要な役割をはたす。図１（ｂ）
の工程において、チタニウムを含むコバルト膜８を堆積
する際にソース・ドレイン拡散層７の表面に形成してお
く酸化シリコン膜の厚さは、薄すぎると形成されるコバ
ルトダイシリサイド膜が多結晶になってしまう。単結晶
のコバルトダイシリサイド膜を形成するために必要なシ
リコン酸化膜の膜厚は、最低でも０．５ｎｍ以上必要で
あることを実験により確認している。
【００５２】以上のように、チタニウムを含むコバルト
膜を堆積する際、シリコン上に形成しておくシリコン酸
化膜の膜厚を制御することが非常に重要である。このシ
リコン酸化膜の膜厚を制御するためには、チタニウムを
含むコバルト膜を堆積する前に行う処理において、シリ
コン酸化膜の剥離工程後に再度化学的にシリコン表面を
所望の厚さだけ酸化するために、処理液中のオゾン、活
性酸素、窒素酸化物、ハロゲン酸化物、過酸化水素水等
の酸化剤の濃度や、処理時間を制御することは勿論のこ
と、処理を終えてからチタニウムを含むコバルト膜を堆
積するまでの間にシリコン酸化膜厚を変化させないよう
にすることが重要となる。
【００５３】大気中では、大気中の酸素及び水蒸気によ
ってシリコン酸化膜厚が時間とともに増大していく。そ
のため、酸化膜厚を制御する処理を行った後、チタニウ
ムを含むコバルト膜を堆積するまでの間は、大気中に比
べて酸素及び水蒸気の濃度が低い雰囲気に基板を保持し
ておくことが重要である。本願発明者らの検討結果によ
れば、酸素と窒素の混合比率が１：４であるような混合
ガス雰囲気或いは大気中において、室温で湿度が５０％
を越えた時には自然酸化膜厚が最大３ｎｍにまで成長す
ることが判明している。したがって、これよりも湿度を
低く保つか、或いは酸素や炭酸ガスの少ない雰囲気に保
管することが必要である。シリカゲル、マグネシア（Ｍ
ｇＯ）或いは活性炭を入れた乾燥ボックスを用いて、湿
度を２０％以下に保つことにより、自然酸化膜の膜厚を
１ｎｍ以下に抑制することが可能である。
【００５４】以上のように、本実施形態においては、
（１００）面方位のシリコン基板上において単結晶のコ
バルトダイシリサイド膜を得ることが可能であり、多結
晶のコバルトダイシリサイドに比べて膜の均一性が向上
し、コバルトダイシリサイド膜底面とゲート酸化膜及び
ソース・ドレイン拡散層の接合位置との最小距離を大き
く保つことが可能となり、ゲート耐圧の劣化や接合リー
クの発生を抑制することが可能になるとともに、コバル
ト珪化物の耐熱性も向上する。
【００５５】なお、上記実施形態では、チタニウムを含
むコバルト膜８を用いたが、チタニウムの代わりにＺ
ｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒを、Ｃｏの代わりに
Ｎｉ、Ｐｔ又はＰｄを用いることも可能である。
【００５６】次に、本発明の第２の実施形態について、
図２を参照して説明する。なお、ＭＯＳトランジスタの
作製工程等については図１に示した第１の実施形態と同
様であるため、途中の工程までは第１の実施形態を参照
することとし、説明は省略する。
【００５７】図１（ｄ）に示す表面がチタニウム窒化膜
１２で覆われたコバルトシリサイド膜１１を貼り付けた
構造を形成した後、層間絶縁膜（シリコン酸化膜）１３
及び１４を全面に堆積し、コンタクトホールを形成す
る。その後、アモルファスシリコン膜１７を堆積してエ
ッチバックを行い、コンタクトホール内部にのみアモル
ファスシリコン１７を残す。続いて、全面にアルミニウ
ム膜１８及びチタニウム膜１９を堆積する（図２
（ａ））。
【００５８】次に、６００℃以下の熱工程によりアモル
ファスシリコン１７、アルミニウム１８及びチタニウム
１９を反応させて、コンタクトホール内部のアモルファ
スシリコン１７をアルミニウム２０に置換する。その
後、ＣＭＰ工程等により、コンタクトホール外部に残る
アルミニウム１８、チタニウム１９及び置換反応によっ
て吸い出されたシリコン１７を除去する（図２
（ｂ））。
【００５９】次に、全面にアルミニウム等の配線用金属
２１を堆積してパターニングを行うことにより、半導体
素子部と配線層とを接続する（図２（ｃ））。このよう
に本実施形態によれば、予めシリサイド膜１１表面が拡
散バリア性の高いチタニウム窒化膜１２で覆われている
ため、アルミニウムによるスパイクの発生を防止するこ
とができる。また、あらためてコンタクトホール内部に
チタニウム窒化膜を堆積する必要がないので、工程数の
増加やコンタクトホールが狭められることによる抵抗の
増大を抑制することができる。
【００６０】
【発明の効果】本発明によれば、シリコン領域上に良質
のシリサイド膜を形成することができ、またシリサイド
膜の熱的安定性が低下するといった問題を防止すること
が可能となり、素子が微細化されても優れたプロセス安
定性で寄生抵抗の低減等、特性に優れた半導体装置を得
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程を示し
た工程断面図。
【図２】本発明の第２の実施形態に係る製造工程を示し
た工程断面図。
【図３】従来技術に係る製造工程を示した工程断面図。
【図４】他の従来技術に係る製造工程を示した工程断面
図。
【図５】従来技術の問題点について示した断面図。
【図６】従来技術の問題点について示した断面図。
【図７】他の従来技術に係る製造工程を示した工程断面
図。
【図８】他の従来技術に係る製造工程を示した工程断面
図。
【図９】コバルト−チタニウム合金を堆積する際にシリ
コン表面に形成し得るシリコン酸化膜厚の上限について
示した図。
【図１０】コバルト−チタニウム合金中のチタニウム濃
度の上限について示した図。
【図１１】コバルト−チタニウム合金を堆積する際にシ
リコン表面に形成し得るシリコン酸化膜厚の範囲につい
て示した図。
【図１２】コバルト−チタニウム合金を堆積する際にシ
リコン表面にシリコン酸化膜が存在しない場合のシリサ
イド化反応について示した図。
【図１３】コバルト−チタニウム合金を堆積する際にシ
リコン表面に一定量以上のシリコン酸化膜が存在する場
合のシリサイド化反応について示した図。
【符号の説明】
１…シリコン基板 ２…素子分離絶縁膜 ３…ゲート絶縁膜 ４…多結晶シリコンゲート電極 ５、７…ソース・ドレイン拡散層 ６…ゲート側壁膜 ８…チタニウムを含んだコバルト膜 ９…チタニウム窒化膜 １０…チタニウムを含んだコバルトモノシリサイド膜 １１…コバルトダイシリサイド膜 １２…チタニウム窒化膜 １３、１４…シリコン酸化膜 １５…コンタクトプラグ １６…配線 １７…アモルファスシリコン膜 １８…アルミニウム膜 １９…チタニウム膜 ２０…シリコンと置換したアルミニウム ２１…配線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】基板主表面側の絶縁膜によって区分された
    シリコン領域表面にのみ第１の金属及びシリコンを主成
    分とするシリサイド膜が形成され、このシリサイド膜の
    表面又はこのシリサイド膜の表面及びその結晶粒界に第
    ２の金属及び窒素を主成分とする窒化物膜が形成されて
    いることを特徴とする半導体装置。
  2. 【請求項２】前記シリコン領域は、ＭＩＳトランジスタ
    のゲート電極を構成するシリコン領域及びＭＩＳトラン
    ジスタのソース・ドレイン拡散層を構成するシリコン領
    域の少なくとも一方であることを特徴とする請求項１に
    記載の半導体装置。
  3. 【請求項３】基板主表面側に絶縁膜によって区分された
    シリコン領域を形成する工程と、このシリコン領域が形
    成された基板上に第１の金属及び第２の金属の混合膜を
    形成する工程と、熱処理により前記第１の金属及び第２
    の金属と前記シリコン領域のシリコンとを反応させて前
    記シリコン領域の表面にのみ第１のシリサイド膜を形成
    する工程と、この第１のシリサイド膜を窒化性の雰囲気
    で熱処理することにより第２のシリサイド膜並びにこの
    第２のシリサイド膜の表面又はこの第２のシリサイド膜
    の表面及びその結晶粒界に第２の金属及び窒素を主成分
    とする窒化物膜を形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  4. 【請求項４】基板主表面側に絶縁膜によって区分された
    シリコン領域を形成する工程と、このシリコン領域表面
    にシリコン酸化膜を形成する工程と、このシリコン酸化
    膜を形成した基板上に第１の金属及び第２の金属の混合
    膜を形成する工程と、熱処理により前記シリコン領域に
    形成されたシリコン酸化膜を前記第２の金属によって還
    元する工程と、熱処理により前記第１の金属と前記シリ
    コン領域のシリコンとを反応させて前記シリコン領域の
    表面にのみシリサイド膜を形成する工程とを有すること
    を特徴とする半導体装置の製造方法。
  5. 【請求項５】前記シリコン領域表面に形成するシリコン
    酸化膜の膜厚を、前記混合膜の膜厚に該混合膜中の第２
    の金属の割合を乗じた値以下とすることを特徴とする請
    求項４に記載の半導体装置の製造方法。
  6. 【請求項６】前記シリコン領域表面に形成するシリコン
    酸化膜の膜厚を０．５ｎｍ以上とすることを特徴とする
    請求項４に記載の半導体装置の製造方法。
  7. 【請求項７】基板主表面側の第１の絶縁膜によって区分
    されたシリコン領域表面にのみ第１の金属及びシリコン
    を主成分とするシリサイド膜を、このシリサイド膜の表
    面又はこのシリサイド膜の表面及びその結晶粒界に第２
    の金属及び窒素を主成分とする窒化物膜を形成する工程
    と、この窒化物膜表面上に開口部を有する第２の絶縁膜
    を形成する工程と、前記開口部内にアモルファスシリコ
    ンを埋め込む工程と、少なくともこのアモルファスシリ
    コン上にアルミニウムを形成する工程と、熱処理により
    前記アモルファスシリコンとアルミニウムとを置換して
    前記開口部内にアルミニウムを埋め込む工程とを有する
    ことを特徴とする半導体装置の製造方法。
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