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JP2006114633A - 半導体装置の製造方法 - Google Patents

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亮 中村
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Abstract

【課題】 サリサイド工程で形成されるシリサイド層のシート抵抗ばらつきを抑制する。
【解決手段】 サリサイド工程の際にＣｏ膜上に堆積されるＴｉＮ保護膜の膜厚を、ナノグレイン構造あるいはアモルファス構造を有するように減少させる。前記ＴｉＮ保護膜として、Ｔｉに富む組成の膜を使う。
【選択図】 図９

Description

本発明は一般に半導体装置に係り、特に低抵抗シリサイド層を有する超微細化半導体装置の製造方法に関する。
今日の半導体装置では、ソース領域およびドレイン領域の表面およびゲート電極の表面に薄い低抵抗シリサイド層を形成し、ソース／ドレイン抵抗を低減し、またゲート抵抗を低減している。一般にこのようなシリサイド層は、ソース／ドレイン領域表面およびゲート電極表面を構成するシリコン面上にＣｏ（コバルト）などの金属膜を堆積し、これを熱処理して前記シリコン面と反応させてシリサイド層を形成し、さらに未反応の金属膜をウェットエッチング処理により除去する、いわゆるサリサイド工程により形成されることが多い。
図１は、このような従来のシリサイド層を有する半導体装置１０の構成を示す。
図１を参照するに半導体装置１０は、シリコン基板１１上にＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域１１Ｂにより画成された、ｐ型あるいはｎ型のウェル１１Ｗを含む素子領域１１Ａ中に形成されており、前記シリコン基板１１上にゲート絶縁膜１２を介して形成されたポリシリコンゲート電極１３と、前記シリコン基板１１中、前記ゲート電極１３の両側に形成されたソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂと、さらに前記シリコン基板１１中、前記ポリシリコンゲート電極１３の側壁絶縁膜１３Ａ，１３Ｂの外側に、前記ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂと部分的に重畳するようにそれぞれ形成されたソース領域１１ｃおよびドレイン領域１１ｄとを含み、前記ソース領域１１ｃおよびドレイン領域１１ｄの表面および前記ポリシリコンゲート電極１３の表面には、シリサイド層１１ｅ、１１ｆおよび１３ａがそれぞれ、サリサイド工程により形成されている。
従来、かかるシリサイド層としては、チタンシリサイドが使われていたが、最近の微細化された半導体装置では、チタンシリサイドではシート抵抗のばらつきが大きくなるため、コバルトシリサイド、特に低抵抗のＣｏＳｉ2（コバルトジシリサイド）が使われることが多い。
図２（Ａ）〜（Ｃ），図３（Ｄ）〜（Ｆ）は、サリサイド工程による図１の半導体装置の製造工程を示す。
図２（Ａ）を参照するに、この工程においては前記シリコン基板１１上には前記ゲート電極１３および拡散領域１１ａ〜１１ｄが、前記素子分離領域１１Ｂにより画成された素子領域１１Ａ中に形成されており、図２（Ｂ）の工程において図２（Ａ）の構造上にＣｏ膜１４がスパッタリングなどにより、前記ソースおよびドレイン拡散領域１１ｃ，１１ｄおよび前記ポリシリコンゲート電極１３を覆うように堆積され、さらに図２（Ｃ）の工程において前記Ｃｏ膜１４上にＴｉＮよりなる保護膜１５が、前記Ｃｏ膜１４を覆うように、例えばスパッタリングなどにより堆積される。
さらに図３（Ｄ）の工程で前記図２（Ｃ）の構造に対して熱処理を行い、前記Ｃｏ膜１４を前記拡散領域１１ｃ，１１ｄの表面と反応させ、ＣｏＳｉを主体とするシリサイド層１１１ｅ，１１１ｆを、また前記Ｃｏ膜１４を前記ポリシリコンゲート電極１３の表面と反応させ、同じくＣｏＳｉを主体とするシリサイド層１１３ａを形成する。
このようにして形成されたＣｏＳｉ膜１１１ｅ，１１１ｆおよび１１３ａは高抵抗であるため、さらに例えば７００℃のより高温での熱処理（ＲＴＡ）を行うことにより、これをＣｏＳｉ2に変換し、もって前記シリサイド層１１ｅ，１１ｆおよび１３ａを形成することが行われる。
すなわち図３（Ｄ）の工程の後、図３（Ｅ）の工程において前記ＴｉＮ保護膜１５および未反応のＣｏ膜１４はウェットエッチング処理により除去され、さらに図３（Ｆ）の工程において前記より高温での熱処理を行うことにより、前記ＣｏＳｉ層１１１ｅ，１１１ｆおよび１１３ａをＣｏＳｉ2層１１ｅ，１１ｆおよび１３ａに変換する。
特開平１０−９８０１２号公報 特開２０００−２８４２８４号公報 特開平１０−１９５６４２号公報 T. Q. Li, et al. J. Vac. Sci. Technolo. A20(3), May/Jun 2002, pp.583-588 J. H. Kang et al., J. Appl. Phys. 86, pp.346, 1999 P. Patsalas, et al., Surf. Coat. Technol. 125, pp.335, 2000 J. Geng, et al., J. Appl. Phys. 86, pp.3460, 1999 N. Schell, et al., J. Appl. Phys. 91, pp.2037, 2002
ところで、最近の設計ルールが１３０ｎｍあるいは９０ｎｍ、さらには６５ｎｍの超微細化・超高速半導体装置では、５０ｎｍ以下のゲート長が使われようとしている。
本発明の基礎となる研究において、本発明の発明者は、このようなサリサイド工程で形成された超微細化・超高速半導体装置においてゲート長が５０ｎｍ未満、例えば４０ｎｍ以下になった場合、図４に示すように、ＣｏＳｉ2を使っても、ゲート電極のシート抵抗が大きくばらつく問題が生じるのを見出した。
図４を参照するに、横軸はＣｏＳｉ2層のシート抵抗を、縦軸は累積確率を示しているが、ゲート長Ｌｇが６０ｎｍおよび５０ｎｍでは、シート抵抗のばらつきはほとんど生じていないのに対し、ゲート長Ｌｇが５０ｎｍを割り込んで、例えば４０ｎｍになった場合、非常に大きなばらつきが生じているのがわかる。
このような非常に微細化されたゲート電極において特徴的に生じるシリサイド層のシート抵抗ばらつきの原因は未だ充分には解明されていないが、（１）ＣｏＳｉ2膜が形成されるシリコン面の面積が減少することに伴って生じる、シリコン面上の不純物、特に自然酸化膜のＣｏＳｉ2形成に対する影響の増大、およびかかる不純物の影響の増大に起因して生じるＣｏＳｉ2の凝集、（２）熱処理時における残留酸素のＣｏ膜中への侵入およびかかる酸素によるＣｏ膜の酸化、（３）シリコン面の面積の減少に伴う、ＣｏＳｉ2形成に必要なＳｉの枯渇、などが考えられる。
前記原因（１）に対応するには、Ｃｏ膜を堆積する前に、ポリシリコンゲート電極１３の表面およびソース・ドレイン領域１３ｃ，１３ｄの表面に対して強力なクリーニングを行うことが考えられるが、このようなクリーニングを過度に行うと、ゲート電極１３の側壁絶縁膜１３Ａ，１３Ｂが侵食されてしまい、ゲート電極／ソース領域間あるいはゲート電極／ドレイン領域間のリーク電流が増大してしまう恐れがある。
一方、前記原因（２）に対応するには、前記ＴｉＮ膜１５の代わりにＴｉ膜をキャップ膜として使うことが考えられるが、Ｔｉ膜をキャップ膜１５として前記Ｃｏ膜上に堆積した場合には、ＳＴＩ構造の素子分離構造１１Ｂのエッジ部においてＣｏＳｉ2が異常成長しやすく、接合リーク電流が増大する問題が生じる。また、前記キャップ膜１５としてＴｉＮ膜を使った場合には、ＴｉＮ膜が一般に図５に示すように柱状構造を有するため、残留酸素がＴｉＮ膜１５中をＴｉＮ結晶の粒界に沿って拡散し、容易にＣｏ膜に到達してしまい、不均一なＣｏＳｉ2形成を生じる可能性がある。ただし図５は、図２（Ｃ）から図３（Ｄ）に移行する工程におけるゲート電極１３上部の様子を示す図である。
以下、前記原因（３）について考察する。
図６はＣｏ−Ｓｉ系の相平衡図を示す。
図６を参照するに、Ｃｏ−Ｓｉ系においてはＣｏ2Ｓｉ，ＣｏＳｉおよびＣｏＳｉ2の3種類のシリサイド化合物が存在可能であり、これらの間には、
Figure 2006114633
の反応が生じる。このうち、ＣｏＳｉ2のみが低い比抵抗（１５−２５μΩｃｍ）を有している。
そこで図６において前記Ｃｏ−Ｓｉ系がＳｉリッチな組成（Ｉ）を有する場合、上記化学式１の反応に従って、一時的に反応の過程でＣｏ2ＳｉあるいはＣｏＳｉ相が形成されても、これらは準安定相であり、最終的にはＣｏＳｉ2とＳｉが共存した組成が得られる。これに対し、よりＣｏに富んだ組成（II）では、ＣｏＳｉとＣｏＳｉ2が共存し、さらにＣｏに富んだ組成（III）では高抵抗のＣｏＳｉが主な相となる。
そこで、図７（Ａ），（Ｂ）に示すようにポリシリコンゲート電極１３のゲート長が充分に大きい場合には、前記ポリシリコンゲート電極１３上に堆積されたＣｏ膜１４が全て反応してもＣｏＳｉ2を形成するのに充分な量のＳｉがゲート電極１３中に存在し、その結果、図７（Ａ）の構造を６００〜７００℃の温度で熱処理すれば、前記ポリシリコンゲート電極１３上には図７（Ｂ）に示すようにＣｏＳｉ2よりなる低抵抗シリサイド層１３ａが形成される。ただし図７（Ａ），（Ｂ）は、それぞれ図２（Ｃ）および図３（Ｆ）の状態に対応している。
これに対し、図８（Ａ），（Ｂ）に示すように前記ポリシリコンゲート電極１３のゲート長が５０ｎｍ未満になると、前記Ｃｏ膜１４のうち、前記ポリシリコンゲート電極１３上に堆積した部分のみならず、前記側壁絶縁膜１３Ａ，１３Ｂ上に堆積したＣｏ膜部分のシリサイド形成反応に対する寄与も、図８（Ａ）中に矢印で示したＣｏの拡散効果により無視できなくなり、その結果、６００〜７００℃の熱処理を行った時点で、図８（Ｂ）に示すように前記ポリシリコンゲート電極１３上には厚いシリサイド層が形成される。このようにして形成されたシリサイド層のうちでも、前記ポリシリコンゲート電極１３を構成するポリシリコンに接している部分には低抵抗のＣｏＳｉ2が形成されていても、前記ポリシリコンから離間したシリサイド層の上部では、シリコン原子の絶対量がゲート長の減少に伴い減少するのに加え、前記Ｃｏ膜１４のうち、側壁絶縁膜１３Ａ，１３Ｂを覆う部分からのＣｏ原子の拡散の寄与もあってＳｉが枯渇し、一方Ｃｏが過剰になり、高抵抗のＣｏＳｉ層１３ａ´が形成されてしまうも状況が生じうると考えられる。
すなわち、先に図２で説明したシリサイドシート抵抗のばらつきは、このような高抵抗ＣｏＳｉ層１３ａ´が不規則に形成されることによっても引き起こされる可能性がある。
本発明は一の観点において、ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積する工程と、前記Ｃｏ膜上に、窒化チタン膜を堆積する工程と、前記窒化チタン膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する工程とよりなり、前記窒化チタン膜は粒径がその膜厚よりも小さくなるように形成されることを特徴とする半導体装置の製造方法を提供する。
本発明は別の観点において、ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積する工程と、前記Ｃｏ膜上に、窒化チタン膜を堆積する工程と、前記窒化チタン膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する工程とよりなり、前記窒化チタン膜はアモルファス相として形成されることを特徴とする半導体装置の製造方法を提供する。
本発明はさらに別の観点において、ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積する工程と、前記Ｃｏ膜上に、組成がＴｉxＮy（ｘ＋ｙ＝１）で表される窒化チタン膜を堆積する工程と、前記窒化チタン膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層形成する工程とよりなり、前記窒化チタン膜はｘ＞ｙの組成を有することを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ゲート長が５０ｎｍ未満の半導体装置の製造方法において、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成し、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成し、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積し、前記Ｃｏ膜上に、ＴｉＮ膜を堆積し、前記ＴｉＮ膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する際に、前記ＴｉＮ膜を、粒径がその膜厚よりも小さくなるように形成することにより、前記ＴｉＮ膜中における柱状構造の形成が抑制され、前記ＴｉＮ膜を介した酸素の拡散が抑制される。その結果、Ｃｏ膜中への酸素の侵入が抑制され、酸化物に起因するシリサイド形成の不均一が抑制される。
またその際に、このように非常に薄いＴｉＮ膜は一般にアモルファス相あるいはナノグレイン構造をとるが、このようなアモルファス相あるいはナノグレイン構造のＴｉＮ膜は結晶化したＴｉＮ膜よりも多少不安定で、膜中のＴｉ原子がその下のＣｏ膜中に拡散により侵入する可能性が考えられる。さらにこのように非常に薄いＴｉＮ保護膜を使う場合、前記ＴｉＮ膜を介した酸素の拡散は皆無ではなく、前記Ｃｏ膜中に微量の酸素が導入される可能性も考えられる。これら微量のＴｉや酸素は、シリサイド形成には影響は与えないものの、前記Ｃｏ膜中においてＣｏ原子の移動をピニングする効果を奏することが想定される。このメカニズムによれば、ゲート電極側壁絶縁膜を覆うＣｏ膜からポリシリコンゲート電極へのＣｏ原子の供給路が遮断され、ポリシリコンゲート電極上面における高抵抗ＣｏＳｉの形成が抑制される効果が得られると考えられる。
また本発明によれば、ゲート長が５０ｎｍ未満の半導体装置の製造方法において、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成し、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成し、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積し、前記Ｃｏ膜上に、ＴｉＮ膜を堆積し、前記ＴｉＮ膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する際に、前記ＴｉＮ膜をアモルファス相として形成することにより、前記ＴｉＮ膜中における柱状構造の形成が抑制され、前記ＴｉＮ膜を介した酸素の拡散が抑制される。その結果、Ｃｏ膜中への酸素の侵入が抑制され、酸化物に起因するシリサイド形成の不均一が抑制される。
また本発明によれば、ゲート長が５０ｎｍ未満の半導体装置の製造方法において、半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成し、前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成し、前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、Ｃｏ膜を堆積し、前記Ｃｏ膜上に、組成がＴｉxＮy（ｘ＋ｙ＝１）で表されるＴｉＮ膜を堆積し、前記ＴｉＮ膜を堆積する工程の後、前記Ｃｏ膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する際に、前記ＴｉＮ膜を、ｘ＞ｙの組成を有するように形成することにより、前記ＴｉＮ膜からＣｏ膜中に微量のＴｉ原子が拡散し、このようにしてＣｏ膜中に侵入したＴｉ原子がシリコン表面の自然酸化膜を還元する。これにより、シリサイド形成反応が、シリコン表面で均一に生じ、シート抵抗のばらつきが抑制される。また、このように前記ＴｉＮ膜の組成をＴｉリッチとすることで、前記ＴｉＮ膜中にはナノグレイン構造が生じ、柱状構造の形成が抑制される。
また本発明によれば、基板と、前記基板上にゲート絶縁膜を介して形成された、ゲート長が５０ｎｍ以下のポリシリコンゲート電極と、前記基板中、前記ポリシリコンゲート電極の両側において、前記ポリシリコンゲート電極の側壁絶縁膜の外側に形成された一対の拡散領域とよりなる半導体装置において、前記ポリシリコンゲート電極の上面および前記一対の拡散領域の表面にＣｏＳｉ2層を、前記ＣｏＳｉ2層がＴｉを、０．１〜１．０原子パーセントの濃度で含むように形成することにより、サリサイド工程で前記ＣｏＳｉ2層を形成する際の還元反応を、ＣｏＳｉ2層の比抵抗の増大あるいは素子分離構造エッジでのＣｏＳｉ2の異常成長を招くことなく促進でき、均一な低抵抗ＣｏＳｉ2の形成が可能になる。
［原理］
図９は、本発明の原理を示す。
図９を参照するに、本発明ではポリシリコンゲート電極などのシリコン面１に、Ｃｏ膜２との反応によりシリサイド層を形成する際に、保護膜として前記Ｃｏ膜２上に堆積されるＴｉＮ膜３を、図５の場合のような柱状構造を有する膜ではなく、アモルファス膜あるいはナノグレイン構造を有する膜として形成する。ナノグレイン構造では、ＴｉＮ膜中に含まれるＴｉＮ結晶の粒径は、例えば１０ｎｍ程度あるいはそれ以下で、前記ＴｉＮ膜の膜厚よりも小さい。
この場合、図５の場合のような膜の一方の側から他方の側に連続する粒界は実質的に存在せず、前記ＴｉＮ膜３を介したＣｏ膜への酸素の侵入が効果的に抑制され、前記シリコン面１における自然酸化膜形成、およびこれに伴うシリサイド膜のシート抵抗ばらつきが効果的に抑制される。
このようなアモルファス相あるいはナノグレイン構造を有するＴｉＮ膜３は、成膜時の膜厚を減少させることにより実現することが可能である。
図１０は、本発明の発明者が本発明の基礎となる研究において見出した、スパッタ成膜されたＴｉＮ膜の膜厚とＸ線回折図形との関係を示す。
図１０を参照するに、ＴｉＮ膜はスパッタパワーを９ｋＷに設定し，スパッタ雰囲気中のＮ2／Ａｒ比を９０／５０（ＳＣＣＭ比）として行っているが、膜厚が２０ｎｍ以下の場合、ＴｉＮ（１１１）の回折ピークは全く観察されないのがわかる。これに対し、膜厚が３０ｎｍを超えると前記ＴｉＮ（１１１）のピークが現れはじめ、膜中において結晶化が進行しているのがわかる。ＴｉＮ（２００）の回折ピークについても同じである。
図１１は、図９のモデル構造において様々な膜厚のＴｉＮ保護膜１３を形成し、形成されたＣｏＳｉ2層のシート抵抗のはらつきを調べた結果を示す。
図１１を参照するに、シリサイド形成工程におけるＴｉＮ保護膜１３の膜厚が１０ｎｍあるいは２０ｎｍの場合にはシート抵抗にはらつきはほとんど見られないのに対し、ＴｉＮ保護膜１３の膜厚が３０ｎｍ以上になると、ばらつきが急激に増大しているのがわかる。
図１１の結果は、このように前記ＴｉＮ保護膜１３を３０ｎｍ未満の膜厚、好ましくは２０ｎｍ以下の膜厚に形成しておくことにより、前記ＴｉＮ保護膜１３中にナノグレイン構造が形成され、シリサイド形成時の熱処理の際、雰囲気中の残留酸素が前記ＴｉＮ膜１３を通ってＣｏ膜１２に侵入するのが効果的に抑制されていることを示している。
一方、このようにＴｉＮ膜１３の膜厚を２０ｎｍ以下、例えば数ナノメートル程度まで減少させた場合、先にも述べたようにＴｉＮ膜１３はナノグレイン構造あるいはアモルファス状態をとり、その結果、膜中のＴｉ原子がその下のＣｏ膜中に拡散する可能性が考えられる。また、このように非常に薄いＴｉＮ膜１３では、雰囲気中の残留酸素のＣｏ膜１２への拡散は完全には遮断されず、微量の酸素が前記Ｃｏ膜１２中に侵入する可能性がある。
このようにＣｏ膜１２中にＴｉや酸素が侵入した場合、これらの不純物はシリサイド形成に影響を及ぼさない程度に微量であっても、前記Ｃｏ膜１２中のＣｏ原子の移動をピニングする効果を奏し、その結果、これらの不純物元素は、先の図８（Ａ）に対応する図１２に示すように、前記Ｃｏ膜１４が前記ポリシリコンゲート電極１３の側壁絶縁膜１３Ａ，１３Ｂを覆う部分において、シリサイド形成がなされるポリシリコンゲート電極１３上部へのＣｏ原子の供給を抑制する効果を生じる可能性が考えられる。その結果、超微細化半導体装置において、前記ゲート電極１３のゲート長が縮小され、低抵抗ＣｏＳｉ2形成のためのＳｉ原子の総量が不足する恐れがあるような場合、本発明の構成によればＣｏ原子の供給を抑制することができ、シリサイド形成反応の結果、ポリシリコンゲート電極１３の上部に高抵抗ＣｏＳｉが形成されてしまいＣｏＳｉ2層のシート抵抗がばらつく問題を回避することができるものと考えられる。
さらに本発明は、図９のモデル構造において前記ＴｉＮ膜３を、Ｔｉに富んだ非化学量論組成ＴｉxＮy（ｘ＋ｙ＝１）を有するように形成することで、シリサイド形成反応の不均一性を抑制する技術を提供する。
図１３は、通常のスパッタ条件により形成したＴｉＮ膜と、本発明による非化学量論組成を有するＴｉＮ膜のＸ線回折図形を、金属Ｔｉ膜のものと比較して示す図である。
図１３を参照するに、図示の通常条件の例ではＴｉＮ膜を、９ｋｅＶのスパッタパワーを使い、窒素ガスを１００ＳＣＣＭ，Ａｒガスを５０ＳＣＣＭの流量で供給し、３０ｎｍの膜厚に形成しているが、この場合には、明瞭なＴｉＮ（１１１）の回折ピークおよび不明瞭なＴｉＮ（２００）の回折ピークが現れているのが確認される。
これに対し、図１３の本発明では前記ＴｉＮ膜３のスパッタを、３ｋｅＶの加速電圧下、窒素ガスおよびＡｒガスをそれぞれ２０ＳＣＣＭおよび１００ＳＣＣＭの流量で供給することで行っているが、この場合にはＴｉＮ（１１１）あるいは（２００）の回折ピークは全く生じていないことがわかる。すなわち、このようにして形成されたＴｉＮ膜はアモルファス構造を有していると考えられる。
図９のモデル構造において、このようにＴｉに富んだアモルファスＴｉＮ膜を保護膜としてシリサイド形成を行った場合、ＴｉＮ保護膜３からＣｏ膜２にＴｉ原子が供給され、このようにして供給されたＴｉ原子は前記Ｃｏ膜２とシリコン面１との界面において自然酸化膜を還元すると考えられる。また、先に説明したように、このようにＣｏ膜２中に侵入したＴｉ原子はＣｏ膜２中におけるＣｏ原子の移動をピニングし、シリサイド形成が生じるポリシリコンゲート電極１３の上部へのＣｏ原子の供給を抑制する効果も奏する可能性も考えられる。
図１４は、図９のモデル構造において上記本発明の条件で５０ｎｍの厚さに形成されたＴｉＮ膜１３を保護膜として形成されたＣｏＳｉ2層におけるシート抵抗のばらつきを、上記通常条件で形成されたＣｏＳｉ2層のシート抵抗ばらつきと比較して示す図である。
図１４を参照するに、本発明の条件で形成したＴｉに富むアモルファスＴｉＮ膜３を保護膜３としてシリサイド形成を行った場合、ＴｉＮ膜３の膜厚が５０ｎｍであっても、シリサイド層のシート抵抗ばらつきがほとんど生じないことがわかる。一方、通常条件でＴｉＮ保護膜３を形成した場合には、前記ＴｉＮ保護膜３の膜厚が３０ｎｍであっても、非常に大きなシート抵抗のばらつきが生じているのがわかる。
ところで前記Ｃｏ膜中にＴｉが１原子パーセント以上の濃度で含まれるような場合には、形成されるＣｏＳｉ2層の比抵抗が増加してしまい、またＳＴＩ領域１１Ｂのエッジ部におけるＣｏＳｉ2の異常成長によるリーク電流の増大の問題が生じる。また前記Ｃｏ膜中のＴｉ濃度が低すぎると、先に述べたＴｉによるシリコン表面の自然酸化膜の還元反応が抑制され、シート抵抗のばらつきを抑制できない。このようなことから、前記ＴｉＮ膜の組成は、ＣｏＳｉ2層中のＴｉ濃度が０．１〜１．０原子％となるように設定するのが好ましい。
またこれに対応して、本発明では前記ＴｉＮ膜をＴｉに富んだ非化学量論組成を有するように形成する場合、前記ＴｉＮ膜の組成ＴｉxＮy（ｘ＋ｙ＝１）を、１．０＜ｘ／ｙ＜５．０の範囲に選ぶのが好ましい。
ＴｉＮ膜中におけるＴｉ／Ｎ組成比は、前記ＴｉＮ膜をスパッタで形成する場合、スパッタ雰囲気中の窒素／Ａｒ濃度比を調節することにより、変化させることができる（非特許文献２参照）。また、ＴｉＮ膜をアモルファス相で形成する、あるいはＴｉＮ膜を、ナノグレイン構造を有するように形成するには、スパッタ成膜時に基板バイアスを印加する方法が可能である（非特許文献３，４参照）。あるいは、ＴｉＮ膜の膜厚を減少させることによっても可能である（非特許文献５参照）。
以下、上記の原理に基づく、本発明の半導体装置の製造方法を、実施例について説明する。

［第１実施例］
図１５（Ａ）〜１６（Ｆ）は、本発明の第１実施例によるＭＯＳトランジスタの製造工程を示す。
図１５（Ａ）を参照するに、典型的にはｐ型のシリコン基板２１上にＳＴＩ型の素子分離構造２１Ｂにより、素子領域２１Ａが画成されており、前記素子領域２１Ａにはｐ型あるいはｎ型のウェル２１Ｗが形成されている。さらに前記素子領域２１Ａにおいては前記シリコン基板２１上に厚さが例えば２ｎｍのシリコン酸化膜あるいは酸窒化膜よりなるゲート絶縁膜２２を介して高さが例えば１００ｎｍのポリシリコンゲート電極２３が、５０ｎｍあるいはそれ以下のゲート長に形成されている。
前記ポリシリコンゲート電極２３は、前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタの場合には、例えばＰ+を１０ｋｅＶの加速電圧下、１×１０16ｃｍ-2のドーズ量でイオン注入することにより、ｎ型にドープされている。一方、前記ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタの場合には、前記ポリシリコンゲート電極２３は、例えばＢ+を５ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入することにより、ｐ型にドープされている。
また前記素子領域２１Ａではシリコン基板２１の表面が、前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタの場合、例えばＢ+を１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ｐ型にチャネルドープされている。また前記ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタの場合には、前記シリコン基板２１の表面が、例えばＡｓ+を８０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入することにより、ｎ型にチャネルドープされている。
また前記素子領域２１Ａでは前記シリコン基板中、前記ポリシリコンゲート電極２３の両側にｎ型あるいはｐ型の拡散領域２１ａ，２１ｂが、それぞれソースエクステンション領域およびドレインエクステンション領域として形成されている。前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタの場合には、前記ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂは、例えばＡｓ+を１ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入することにより形成することができる。また前記ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタの場合には、前記ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂは、例えばＢ+を０．５ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入することにより形成することができる。
前記ソースおよびドレインエクステンション領域２１ａ，２１ｂの形成の後、前記シリコン基板２１上には前記ゲート電極２３を覆うように、厚さが例えば１００nmの酸化膜がＣＶＤ法により堆積され、これをＲＩＥ法によりエッチバックすることにより、前記ゲート電極２３の両側壁面には、側壁絶縁膜２３Ａ，２３Ｂが形成されている。
さらに図１５（Ａ）の構造では、前記ゲート電極２３および側壁絶縁膜２３Ａ，２３Ｂをマスクに、ｎ型あるいはｐ型不純物元素をイオン注入することにより、前記ソースエクステンション領域２１ａに部分的に重畳して、同一導電型のソース領域２１ｃが、また前記ドレインエクステンション領域２１ｂに部分的に重畳して、同一導電型のドレイン領域２１ｄが形成されている。前記ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタである場合、前記ソース領域２１ｃおよびドレイン領域２１ｄは、例えばＰ+を１０ｋｅＶの加速電圧下、１×１０16ｃｍ-2のドーズ量でイオン注入することにより形成できる。さらに前記ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタである場合には、前記ソース領域１０ｃおよびドレイン領域１０ｄは、例えばＢ+を５ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入することにより、形成することができる。
次に図１５（Ｂ）の工程において、図１５（Ａ）の構造をフッ酸処理し、前記ゲート電極２２およびソース／ドレイン領域２３ｃ、２３ｄ表面の自然酸化膜を除去する。さらに、Ｃｏターゲットを用いて、このようにフッ酸処理した図１５（Ａ）の構造上にＣｏ膜２４を、例えば６ｎｍの厚さに、スパッタリングにより堆積する。ただし、前記Ｃｏ膜２４の成膜方法はスパッタリングに限定されるものではなく、他の堆積方法、例えば電子ビーム蒸着法を使うことも可能である。ここで、最終的に形成されるシリサイド層の比抵抗を考慮すると、前記Ｃｏ膜２４の膜厚は、４〜７ｎｍの範囲に設定するのが好ましい。
次に、図１５（Ｃ）の工程において、図１５（Ｂ）の構造上に保護膜として。ＴｉＮ膜２５を、スパッタリングにより、スパッタパワーを例えば９ｋＷ、スパッタ雰囲気中のＮ２／Ａｒ比を例えば１００／５０（ｓｃｃｍ比）、基板バイアスを例えば−１００Vに設定することにより、３０ｎｍの膜厚に堆積する。ここで、前記基板バイアスは、ＴｉＮ堆積速度が、バイアスを印加しない場合と比較して９０％以上、９９％以下になるように調節する。基板バイアスが小さい場合、得られるＴｉＮ膜２５は、ナノグレイン構造を有し、一方前記基板バイアスが上記のように大きい場合には、前記ＴｉＮ膜２５はアモルファス化される。すなわち本実施例では、前記ＴｉＮ膜２５堆積時の基板バイアスを上記のように大きな値に設定することで、前記ＴｉＮ膜２５を、先に図１０で説明したようにアモルファス相として形成する。
次に図１６（Ｄ）の工程において、図１５（Ｃ）の構造には例えば４８０℃で３０秒間、急速熱処理（ＲＴＡ処理）が施され、その結果、前記Ｃｏ膜２４とソース領域２１ｃあるいはドレイン領域２１ｄの界面、および前記Ｃｏ膜２４とポリシリコンゲート電極２３との界面には、ＣｏＳｉ層１２１ｅ，１２１ｆおよび１２３ａが、それぞれ形成される。なお、図１６（Ｄ）のシリサイド形成工程は、前記ＲＴＡ処理の代わりに炉アニールにより行うことも可能である。またこのシリサイド形成工程を、炉アニールとＲＴＡ処理を併用して行うことも可能である。
次に図１６（Ｅ）の工程において、図１５（Ｃ）の構造をウェットエッチング処理し(硫酸：過酸化水素水＝３：１、２０分)、前記保護膜２５および素子分離構造２１Ｂあるいは側壁絶縁膜２３Ａ，２３Ｂなど、絶縁膜上の未反応Ｃｏ膜２４を選択的にエッチング除去する。
さらに図１６（Ｆ）の工程で、第２の急速熱処理を７５０℃で３０秒間行い、先に形成されたＣｏＳｉ層１２１ｅ，１２１ｆおよび１２３ａをＣｏＳｉ2層２１ｅ，２１ｆおよび２３ａに変換する。なお、この図１６（Ｆ）の急速熱処理は、熱処理を６５０〜８００℃程度の温度で１０〜１２０秒程度行うことにより行ってもよい。あるいは、８００〜１０００℃のスパイクアニールにより行うことも可能である。
図１６（Ｆ）の工程の後、ＳｉＮエッチングストッパ膜を図１６（Ｆ）の構造上に形成し、さらに層間絶縁膜を形成した後、前記ソース領域２１ｃ,ドレイン領域２１ｄおよびゲート電極２３において前記ＣｏＳｉ層２１ｅ，２１ｆおよび２３ａを露出するようにコンタクトホールを形成し、さらにかかるコンタクトホールをビアプラグで充填する。
本実施例によれば、図１５（Ｃ）の工程において前記ＴｉＮ保護膜２５をアモルファス相あるいはナノグレイン構造を有するように形成しているため、図９のモデル構造で説明したように、熱処理工程の際の雰囲気中に残留している酸素が前記Ｃｏ膜２４に侵入し、シリサイドが形成されるシリコン面に新たな酸化膜を形成してしまう問題が生じることがなく、ＣｏＳｉ2の形成が、前記ソース領域２１ｃ，ドレイン領域２１ｄおよびポリシリコンゲート電極２３ａの表面において一様に生じる。その結果、前記ＣｏＳｉ2層２１ｅ，２１ｆおよび２３ａにおいて、先に図１１あるいは１４で説明したのと同様な、ばらつきの少ない、一様なシート抵抗が、実現される。

［第２実施例］
本発明の第２実施例でも、先に説明した図１５（Ａ）〜１６（Ｆ）と同様の工程により半導体装置の製造を行うが、本実施例では図１５（Ｃ）の工程において前記ＴｉＮ保護膜２５の堆積を、スパッタパワーを３ｋＷに設定し、窒素ガスおよびＡｒガスをそれぞれ２０ＳＣＣＭおよび１００ＳＣＣＭの流量で供給することにより（Ｎ2／Ａｒ比＝２０／１００）、前記ＴｉＮ保護膜が例えば３０ｎｍの膜厚を有するように実行する。ここで、前記スパッタ条件は、Ｔｉ／Ｎ組成比が１〜５となるようにパワーおよびＮ2／Ａｒ比を調節され、その結果、得られるＴｉＮ保護膜２５は、Ｔｉに富んだアモルファス膜となる。
本実施例ではこのように図１５（Ｃ）の工程においてＴｉＮ保護膜２５を形成した後、先の実施例と同様に図１６（Ｄ）の工程において第１の急速熱処理を、例えば４８０℃で３０秒行い、前記ソース領域２１ｃ，ドレイン領域２１ｄおよびポリシリコンゲート電極２３の表面にＣｏＳｉ層１２１ｅ，１２１ｆ，１２３ａをそれぞれ形成する。
先の実施例と同様に、前記急速熱処理の代わりに炉アニール処理を行うことも可能で、また炉アニールに急速熱処理を組み合わせた処理を行うことも可能である。
次に図１６（Ｅ）の工程において、前記ＴｉＮ保護膜２５および未反応Ｃｏ膜２４がウェットエッチング処理により除去され、さらに図１６（Ｅ）の工程において第２の急速熱処理工程を例えば７５０℃で３０秒間行うことにより、前記ＣｏＳｉ層１２１ｅ，１２１ｆおよび１２３ａをＣｏＳｉ2層２１ｅ，２１ｆおよび２３ａに変換する。先の実施例と同様に、前記第２の急速熱処理工程は、６５０〜８００℃程度の温度で１０秒〜１２０秒程度の時間行うことができる。また前記第２の熱処理工程は、８００〜１０００℃のスパイクアニールにより行うことも可能である。
本実施例によれば、図１５（Ｃ）の工程において前記ＴｉＮ保護膜２５をＴｉに富んだアモルファス相として形成しているため、前記ＴｉＮ保護膜２５からＣｏ膜２４に供給されたＴｉ原子が、前記ソース領域２１ｃ，ドレイン領域２１ｄあるいはポリシリコンゲート電極２３ａ表面の酸化膜、例えば残留している自然酸化膜などを還元することにより除去し、このため、ＣｏＳｉ2の形成が、前記ソース領域２１ｃ，ドレイン領域２１ｄおよびポリシリコンゲート電極２３ａの表面において一様に生じる。その結果、先に図１１あるいは１４で説明したのと同様な、ばらつきの少ない、一様なシート抵抗が、前記ＣｏＳｉ2層２１ｅ，２１ｆおよび２３ａにおいて実現される。この効果に加えて、前記ＴｉＮ保護膜２５中の酸素原子の拡散路が、アモルファス構造により遮断されるため、熱処理時に雰囲気中の残留酸素により、前記シリコン表面に新たな酸化膜が形成され、シリサイド形成が不均一になる問題も解消する。
さらに、先にも説明したように、Ｃｏ膜２４中に侵入したＴｉ原子は、Ｃｏ膜２４中におけるＣｏ原子の移動をピニングし、これにより、シリサイド形成が生じるポリシリコンゲート電極１３の上部へのＣｏ原子の供給を抑制する効果をも奏する可能性がある。

［第３実施例］
本発明の第３実施例でも、先に説明した図１５（Ａ）〜１６（Ｆ）と同様の工程により半導体装置の製造を行うが、本実施例では図１５（Ｃ）の工程において、前記ＴｉＮ保護膜２５の堆積を、スパッタパワーを９ｋＷに設定し、窒素ガスおよびＡｒガスをそれぞれ９０ＳＣＣＭおよび５０ＳＣＣＭの流量で供給することにより（Ｎ2／Ａｒ比＝９０／５０）前記ＴｉＮ膜２５が１０ｎｍの厚さに堆積するように実行する。その際、本実施例では前記ＴｉＮ膜２５がナノグレイン構造を有するように形成するために、その膜厚を２０ｎｍに設定する。先に説明した図１０の関係を参照。
本実施例ではこのように図１５（Ｃ）の工程においてＴｉＮ保護膜２５を形成した後、先の実施例と同様に図１６（Ｄ）の工程において第１の急速熱処理を、例えば４８０℃で３０秒行い、前記ソース領域２１ｃ，ドレイン領域２１ｄおよびポリシリコンゲート電極２３の表面にＣｏＳｉ層１２１ｅ，１２１ｆ，１２３ａをそれぞれ形成する。
先の実施例と同様に、前記急速熱処理の代わりに炉アニール処理を行うことも可能で、また炉アニールに急速熱処理を組み合わせた処理を行うことも可能である。
次に図１６（Ｅ）の工程において、前記ＴｉＮ保護膜２５および未反応Ｃｏ膜２４がウェットエッチング処理により除去され、さらに図１６（Ｅ）の工程において第２の急速熱処理工程を例えば７５０℃で３０秒間行うことにより、前記ＣｏＳｉ層１２１ｅ，１２１ｆおよび１２３ａをＣｏＳｉ2層２１ｅ，２１ｆおよび２３ａに変換する。先の実施例と同様に、前記第２の急速熱処理工程は、６５０〜８００℃程度の温度で１０秒〜１２０秒程度の時間行うことができる。また前記第２の熱処理工程は、８００〜１０００℃のスパイクアニールにより行うことも可能である。
本実施例によれば、図１５（Ｃ）の工程において前記ＴｉＮ保護膜２５を２０ｎｍ以下の膜厚に形成しているため、前記ＴｉＮ保護膜２５はナノグレイン構造を有し、前記ＴｉＮ保護膜２５中の酸素原子の拡散路が遮断される。このため、図１６（Ｄ）あるいは１６（Ｆ）の熱処理工程の際に、雰囲気中の残留酸素により、前記シリコン表面に新たな酸化膜が形成され、シリサイド形成が不均一になる問題が解消される。また、本実施例ではＴｉＮ保護膜２５の膜厚が小さいため、熱処理雰囲気中の残留酸素のうち、わずかの部分が膜中を拡散してＣｏ膜２４に到達することが可能で、このようにしてＣｏ膜２４中に取り込まれた酸素原子は、特に前記Ｃｏ膜２４がゲート電極２３の側壁絶縁膜２３Ａ，２３Ｂを覆う領域において、前記ＴｉＮ保護膜２５より拡散したＴｉ原子とともに、先に図１２で説明したＣｏ膜２４中におけるＣｏ原子の移動をピニングする効果を生じる可能性がある。その結果、図１６（Ｆ）のＣｏＳｉ2層形成のための熱処理工程において、このようなＣｏ膜２４のうち前記側壁絶縁膜２３Ａ，２３Ｂを覆う部分からのＣｏ原子の、シリサイド形成反応が生じるポリシリコンゲート電極２３の上部への供給が抑制され、図１６（Ｆ）の熱処理工程において、Ｃｏ原子の過剰およびＳｉ原子の枯渇により高抵抗ＣｏＳｉが形成され、ＣｏＳｉ2層２１ｃ，２１ｄあるいは２３ａのシート抵抗のばらつきが生じる問題が抑制される。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
従来のＭＯＳトランジスタの構成を示す図である。 （Ａ）〜（Ｃ）は、図１のＭＯＳトランジスタの製造工程を示す図（その１）である。 （Ｄ）〜（Ｆ）は、図１のＭＯＳトランジスタの製造工程を示す図（その２）である。 従来技術の問題点を説明する図である。 従来技術の問題点を説明する図である。 Ｃｏ−Ｓｉ系の相平衡図を示す図である。 （Ａ），（Ｂ）は、従来のシリサイド形成プロセスを示す図である。 （Ａ），（Ｂ）は、従来のシリサイド形成プロセスにおける問題点を説明する図である。 本発明の原理を示す図である。 本発明の原理を示す別の図である。 本発明の原理を示す別の図である。 本発明の原理を示す別の図である。 本発明の原理を示す別の図である。 本発明の原理を示す別の図である。 （Ａ）〜（Ｃ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｆ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。
符号の説明
１ シリコン基板
２ Ｃｏ膜
３ ＴｉＮ保護膜
１１，２１ シリコン基板
１１Ａ，２１Ａ 素子領域
１１Ｂ，２１Ｂ 素子分離領域
１１Ｗ，２１Ｗ ウェル
１１ａ，２１ａ ソースエクステンション領域
１１ｂ，２１ｂ ドレインエクステンション領域
１１ｃ，２１ｃ ソース領域
１１ｄ，２１ｄ ドレイン領域
１１ｅ，１１ｆ，１３ａ，２１ｅ，２１ｆ，２３ａ ＣｏＳｉ2層
１２，２２ ゲート絶縁膜
１３，２３ ゲート電極
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ ゲート側壁絶縁膜
１４，２４ Ｃｏ膜
１５，２５ ＴｉＮ保護膜
１１１ｅ，１１１ｆ，１１３ａ，１２１ｃ，１２１ｆ，１２３ａ ＣｏＳｉ層

Claims (10)

  1. ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、
    半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、
    前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、
    前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、コバルト膜を堆積する工程と、
    前記コバルト膜上に、窒化チタン膜を堆積する工程と、
    前記窒化チタン膜を堆積する工程の後、前記コバルト膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する工程とよりなり、
    前記窒化チタン膜は粒径がその膜厚よりも小さくなるように形成されることを特徴とする半導体装置の製造方法。
  2. 前記粒径は、１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、
    半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、
    前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、
    前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、コバルト膜を堆積する工程と、
    前記コバルト膜上に、窒化チタン膜を堆積する工程と、
    前記窒化チタン膜を堆積する工程の後、前記コバルト膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する工程とよりなり、
    前記窒化チタン膜はアモルファス相として形成されることを特徴とする半導体装置の製造方法。
  4. ゲート長が５０ｎｍ未満の半導体装置の製造方法であって、
    半導体基板上に幅が５０ｎｍ未満のポリシリコンゲート電極パターンを形成する工程と、
    前記半導体基板中、前記ポリシリコンゲート電極パターンの両側に一対の拡散領域を形成する工程と、
    前記半導体基板上に、前記一対の拡散領域を覆うように、また前記ポリシリコンゲート電極パターンを覆うように、コバルト膜を堆積する工程と、
    前記コバルト膜上に、組成がＴｉxＮy（ｘ＋ｙ＝１）で表される窒化チタン膜を堆積する工程と、
    前記窒化チタン膜を堆積する工程の後、前記コバルト膜を、前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と反応させ、ＣｏＳｉ2層を形成する工程とよりなり、
    前記窒化チタン膜はｘ＞ｙの組成を有することを特徴とする半導体装置の製造方法。
  5. 前記窒化チタン膜は、１．０＜ｘ／ｙ＜５．０となるような組成を有することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記窒化チタン膜は、前記ＣｏＳｉ2層中のＴｉ濃度が０．１％以上、１％以下となるように前記組成パラメータｘ，ｙを設定されることを特徴とする請求項４または５記載の半導体装置の製造方法。
  7. 前記窒化チタン膜は２０ｎｍ以下の膜厚を有することを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
  8. 前記窒化チタン膜は前記コバルト膜に接していることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
  9. 前記ＣｏＳｉ2層を形成する工程は、前記コバルト膜を前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と第１の温度で反応させ、ＣｏＳｉ層を形成する第１の工程と、残留した前記コバルト膜および前記窒化チタン膜を除去する第２の工程と、前記ＣｏＳｉ層をさらに前記ポリシリコンゲート電極の表面および前記一対の拡散領域の表面と第２のより高い温度で反応させ、前記ＣｏＳｉ層を前記ＣｏＳｉ2層に転換させる工程とを含むことを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置の製造方法。
  10. 基板と、
    前記基板上にゲート絶縁膜を介して形成された、ゲート長が５０ｎｍ以下のポリシリコンゲート電極と、
    前記基板中、前記ポリシリコンゲート電極の両側において、前記ポリシリコンゲート電極の側壁絶縁膜の外側に形成された一対の拡散領域とよりなる半導体装置であって、
    前記ポリシリコンゲート電極の上面および前記一対の拡散領域の表面にはＣｏＳｉ2層が形成されており、
    前記ＣｏＳｉ2層はＴｉを、０．１〜１．０原子パーセントの濃度で含むことを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100776174B1 (ko) * 2006-08-24 2007-11-12 동부일렉트로닉스 주식회사 실리사이드를 포함하는 반도체 소자 및 그 제조방법
JP2012528488A (ja) * 2009-05-28 2012-11-12 コヴィオ インコーポレイテッド 拡散バリアで被覆された基板上の半導体デバイス及びその形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122613A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 自对准金属硅化物的形成方法
CN103515217A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 金属硅化物层的形成方法和nmos晶体管的形成方法
US10811262B2 (en) 2016-01-14 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a uniform and thin silicide layer on an epitaxial source/ drain structure and manufacturing method thereof
EP4376054A1 (fr) * 2022-11-23 2024-05-29 EM Microelectronic-Marin SA Procédé de réalisation d'un circuit intégré pour pallier des défauts ou des dislocations

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104525A (en) * 1997-04-29 2000-08-15 Daewoo Electronics Co., Ltd. Array of thin film actuated mirrors and method for the manufacture thereof
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US20020061639A1 (en) * 2000-10-02 2002-05-23 Kazuichiroh Itonaga Semiconductor device and method for manufacturing the same
JP2004140315A (ja) * 2002-10-17 2004-05-13 Samsung Electronics Co Ltd サリサイド工程を用いる半導体素子の製造方法
US6936528B2 (en) * 2002-10-17 2005-08-30 Samsung Electronics Co., Ltd. Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100776174B1 (ko) * 2006-08-24 2007-11-12 동부일렉트로닉스 주식회사 실리사이드를 포함하는 반도체 소자 및 그 제조방법
JP2012528488A (ja) * 2009-05-28 2012-11-12 コヴィオ インコーポレイテッド 拡散バリアで被覆された基板上の半導体デバイス及びその形成方法

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