JP3376158B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にサリサイド技術により形成された金属シリサイド層を
改善し得る半導体装置の製造方法に関するものである。
にサリサイド技術により形成された金属シリサイド層を
改善し得る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高速化および高集積化の手
段として、ＭＯＳ集積回路装置（以下ＭＯＳＴｒと記
す。）のゲート多結晶シリコン電極（以下ゲート電極と
記す。）表面ならびにシリコン基板（以下、基板と記
す。）の不純物領域表面を、自己整合的にシリサイド化
するサリサイド（Self - Aligned - Silicide）技術が
開発されている。
段として、ＭＯＳ集積回路装置（以下ＭＯＳＴｒと記
す。）のゲート多結晶シリコン電極（以下ゲート電極と
記す。）表面ならびにシリコン基板（以下、基板と記
す。）の不純物領域表面を、自己整合的にシリサイド化
するサリサイド（Self - Aligned - Silicide）技術が
開発されている。
【０００３】サリサイド技術による金属シリサイド層の
形成方法は、まず一部分に基板表面や多結晶シリコン層
などのシリコン層が露出しており他の部分は絶縁層が形
成されている半導体装置の表面に、金属層を形成して熱
処理を行い、シリコン層と接する部分の金属層のみシリ
サイド化する。次に未反応部の金属層を薬品で除去する
ことにより、金属シリサイド層をシリコン層上のみに自
己整合的に形成する。この金属シリサイド層の存在によ
り、ゲート電極や不純物領域の抵抗が大きく低抵抗化
し、高速化に極めて有効である。
形成方法は、まず一部分に基板表面や多結晶シリコン層
などのシリコン層が露出しており他の部分は絶縁層が形
成されている半導体装置の表面に、金属層を形成して熱
処理を行い、シリコン層と接する部分の金属層のみシリ
サイド化する。次に未反応部の金属層を薬品で除去する
ことにより、金属シリサイド層をシリコン層上のみに自
己整合的に形成する。この金属シリサイド層の存在によ
り、ゲート電極や不純物領域の抵抗が大きく低抵抗化
し、高速化に極めて有効である。
【０００４】図２は従来のサリサイド技術によるＭＯＳ
Ｔｒの製造プロセスを説明するための断面構造図であ
る。図２（ａ）（ｂ）（ｃ）（ｄ）を参照してサリサイ
ド技術によるＮチャンネルＭＯＳＴｒの製造プロセスに
ついて説明する。
Ｔｒの製造プロセスを説明するための断面構造図であ
る。図２（ａ）（ｂ）（ｃ）（ｄ）を参照してサリサイ
ド技術によるＮチャンネルＭＯＳＴｒの製造プロセスに
ついて説明する。
【０００５】まず、図２（ａ）に示すように、基板１の
主表面上の所定領域にＬＯＣＯＳ（Local Oxidation of
Silicon）法を用いて素子分離のためのフィールド酸化
膜２を形成する。フィールド酸化膜２によって囲まれた
素子形成領域内の基板の主表面上に、熱酸化法またはＣ
ＶＤ法によりゲート絶縁膜（厚さ１５ｎｍ）３を形成し
た後、ＣＶＤ法によりノンドープまたはリンドープのポ
リシリコン層を形成し写真製版およびエッチングにより
ゲート電極（厚さ０．５μｍ）４を形成する。次にゲー
ト電極４をマスクとして基板１にヒ素（Ａｓ）または燐
（Ｐ）をイオン注入し（注入エネルギー５０〜１００Ｋ
ｅＶ、ドーズ量１×１０１３〜１×１０１５ｃ
ｍ−２）、窒素または酸素雰囲気中で熱処理（８００〜
９００℃、３０〜６０分）を行うことにより、比較的低
濃度の第１の不純物領域５を形成する。
主表面上の所定領域にＬＯＣＯＳ（Local Oxidation of
Silicon）法を用いて素子分離のためのフィールド酸化
膜２を形成する。フィールド酸化膜２によって囲まれた
素子形成領域内の基板の主表面上に、熱酸化法またはＣ
ＶＤ法によりゲート絶縁膜（厚さ１５ｎｍ）３を形成し
た後、ＣＶＤ法によりノンドープまたはリンドープのポ
リシリコン層を形成し写真製版およびエッチングにより
ゲート電極（厚さ０．５μｍ）４を形成する。次にゲー
ト電極４をマスクとして基板１にヒ素（Ａｓ）または燐
（Ｐ）をイオン注入し（注入エネルギー５０〜１００Ｋ
ｅＶ、ドーズ量１×１０１３〜１×１０１５ｃ
ｍ−２）、窒素または酸素雰囲気中で熱処理（８００〜
９００℃、３０〜６０分）を行うことにより、比較的低
濃度の第１の不純物領域５を形成する。
【０００６】次に図２（ｂ）に示すように、全面にＣＶ
Ｄ法により酸化膜（厚さ１００〜２００ｎｍ）３を形成
後異方性エッチングを行い、ゲート電極４の側壁に絶縁
膜のサイドウォールである酸化膜のサイドウォール６を
形成する。ここでは絶縁材料の領域（以下絶縁領域と記
す。）はフィールド酸化膜２とサイドウォール６とで形
成されている。ゲート電極４とサイドウォール６とをマ
スクとして基板にヒ素（Ａｓ）または燐（Ｐ）をイオン
注入し（注入エネルギー５０〜１００ＫｅＶ、ドーズ量
１×１０１５〜１×１０１６ｃｍ−２）、窒素または酸
素雰囲気中で熱処理（８００〜９００℃、３０〜６０
分）を行うことにより、比較的高濃度の第２の不純物領
域７を形成する。
Ｄ法により酸化膜（厚さ１００〜２００ｎｍ）３を形成
後異方性エッチングを行い、ゲート電極４の側壁に絶縁
膜のサイドウォールである酸化膜のサイドウォール６を
形成する。ここでは絶縁材料の領域（以下絶縁領域と記
す。）はフィールド酸化膜２とサイドウォール６とで形
成されている。ゲート電極４とサイドウォール６とをマ
スクとして基板にヒ素（Ａｓ）または燐（Ｐ）をイオン
注入し（注入エネルギー５０〜１００ＫｅＶ、ドーズ量
１×１０１５〜１×１０１６ｃｍ−２）、窒素または酸
素雰囲気中で熱処理（８００〜９００℃、３０〜６０
分）を行うことにより、比較的高濃度の第２の不純物領
域７を形成する。
【０００７】次に図２（ｃ）に示すように、シリコン領
域であるゲート電極４上の自然酸化膜および不純物領域
７上の酸化膜３を希フッ酸やフッ化水素蒸気によるエッ
チングまたはスパッタエッチング等で除去後、全面にス
パッタ法でコバルト（Ｃｏ）などの金属膜（厚さ１０〜
３０ｎｍ）（以下Ｃｏ膜と記す。）８を形成する。次に
そのまま大気にさらすことなく、Ｃｏ膜８上層に窒化チ
タン膜（以下ＴｉＮ膜と記す。）などの金属窒化膜１１
を形成する。
域であるゲート電極４上の自然酸化膜および不純物領域
７上の酸化膜３を希フッ酸やフッ化水素蒸気によるエッ
チングまたはスパッタエッチング等で除去後、全面にス
パッタ法でコバルト（Ｃｏ）などの金属膜（厚さ１０〜
３０ｎｍ）（以下Ｃｏ膜と記す。）８を形成する。次に
そのまま大気にさらすことなく、Ｃｏ膜８上層に窒化チ
タン膜（以下ＴｉＮ膜と記す。）などの金属窒化膜１１
を形成する。
【０００８】次に、窒素またはアルゴン雰囲気中または
真空中でシリサイド化のための第１の熱処理（４００〜
５００℃、１分）を行い、ゲート電極４および不純物領
域７のシリコン層に接するＣｏ膜８をシリサイド化す
る。この熱処理により金属シリサイド層１２であるＣｏ
Ｓｉ膜またはＣｏ２Ｓｉ膜が形成される。
真空中でシリサイド化のための第１の熱処理（４００〜
５００℃、１分）を行い、ゲート電極４および不純物領
域７のシリコン層に接するＣｏ膜８をシリサイド化す
る。この熱処理により金属シリサイド層１２であるＣｏ
Ｓｉ膜またはＣｏ２Ｓｉ膜が形成される。
【０００９】次に図２（ｄ）に示すように、シリサイド
化しなかったＣｏ膜８を過酸化水素または硫酸等の薬品
で除去する。次に第１の熱処理で形成された金属シリサ
イド層１２は、ＣｏＳｉ膜またはＣｏ２Ｓｉ膜であるた
め比抵抗が高く抵抗が大きくなるので、より比抵抗が低
いＣｏＳｉ２膜を形成するために、窒素またはアルゴン
雰囲気中または真空中で金属シリサイド層１２のシリサ
イド化のための第２の熱処理（８００℃、１分）を行
う。
化しなかったＣｏ膜８を過酸化水素または硫酸等の薬品
で除去する。次に第１の熱処理で形成された金属シリサ
イド層１２は、ＣｏＳｉ膜またはＣｏ２Ｓｉ膜であるた
め比抵抗が高く抵抗が大きくなるので、より比抵抗が低
いＣｏＳｉ２膜を形成するために、窒素またはアルゴン
雰囲気中または真空中で金属シリサイド層１２のシリサ
イド化のための第２の熱処理（８００℃、１分）を行
う。
【００１０】図２（ｃ）で説明した金属窒化膜１１は、
Ｃｏ膜８の酸化防止のため形成されている。つまり基板
１にＣｏ膜８を形成後第１の熱処理がされるまでに、ア
ニール装置への搬送工程などで大気にさらされることに
より、表面に自然酸化膜が形成されたり、あるいはアニ
ール装置において残留ガスとして酸素が残存することに
より、第１の熱処理において酸素が供給されＣｏ膜８が
酸化される。Ｃｏ膜８が酸化されると、Ｃｏ膜８のシリ
サイド化が抑制され金属シリサイド層１２が不均一に形
成されたり、酸素が金属シリサイド層１２内部に不純物
として入り金属シリサイド層１２の抵抗値が高くなって
しまうのを防止するためである。
Ｃｏ膜８の酸化防止のため形成されている。つまり基板
１にＣｏ膜８を形成後第１の熱処理がされるまでに、ア
ニール装置への搬送工程などで大気にさらされることに
より、表面に自然酸化膜が形成されたり、あるいはアニ
ール装置において残留ガスとして酸素が残存することに
より、第１の熱処理において酸素が供給されＣｏ膜８が
酸化される。Ｃｏ膜８が酸化されると、Ｃｏ膜８のシリ
サイド化が抑制され金属シリサイド層１２が不均一に形
成されたり、酸素が金属シリサイド層１２内部に不純物
として入り金属シリサイド層１２の抵抗値が高くなって
しまうのを防止するためである。
【００１１】
【発明が解決しようとする課題】しかしながら、Ｃｏ膜
８の上層に金属窒化膜１１を形成してＣｏ膜８のシリサ
イド化を行うと、サイドウォール６上においてもコバル
トシリサイドが形成されるオーバー成長１３が発生し
て、ゲート電極４と不純物領域７とがショートしてしま
う場合があった。
８の上層に金属窒化膜１１を形成してＣｏ膜８のシリサ
イド化を行うと、サイドウォール６上においてもコバル
トシリサイドが形成されるオーバー成長１３が発生し
て、ゲート電極４と不純物領域７とがショートしてしま
う場合があった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、低抵抗でかつ抵抗値の安定した
金属シリサイド層を形成するとともに、サリサイド技術
による金属シリサイド層の形成方法において、ゲート電
極と不純物領域とのショートを防止することである。
ためになされたもので、低抵抗でかつ抵抗値の安定した
金属シリサイド層を形成するとともに、サリサイド技術
による金属シリサイド層の形成方法において、ゲート電
極と不純物領域とのショートを防止することである。
【００１３】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、シリコン領域と絶縁材料の領域とに
より仕切られた半導体基板の表面に、第１の金属の膜
と、シリサイド形成温度が前記第１の金属よりも高い第
２の金属の膜とを順次形成する工程と、前記第１の金属
のシリサイド形成温度よりも高くかつ前記第２の金属の
シリサイド形成温度よりも低い温度で加熱処理を行う工
程と、前記シリコンとシリサイドを形成していない前記
第１および第２の金属の膜の残留部分を除去する工程と
を備えている。
装置の製造方法は、シリコン領域と絶縁材料の領域とに
より仕切られた半導体基板の表面に、第１の金属の膜
と、シリサイド形成温度が前記第１の金属よりも高い第
２の金属の膜とを順次形成する工程と、前記第１の金属
のシリサイド形成温度よりも高くかつ前記第２の金属の
シリサイド形成温度よりも低い温度で加熱処理を行う工
程と、前記シリコンとシリサイドを形成していない前記
第１および第２の金属の膜の残留部分を除去する工程と
を備えている。
【００１４】請求項２に記載の半導体装置の製造方法
は、主表面を有する第１導電型の半導体基板と、前記半
導体基板の主表面に形成された第２導電型の第１および
第２の不純物領域と、前記第１および第２の不純物領域
の間の前記半導体基板の主表面上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ゲート電極の側壁に形
成された絶縁膜のサイドウォールと、前記第１および第
２の不純物領域と前記ゲート電極との表面に自己整合的
に形成された金属シリサイド層を有する半導体装置の製
造方法であって、前記半導体基板の全面に、第１の金属
の膜と、シリサイド形成温度が前記第１の金属よりも高
い第２の金属の膜とを順次形成する工程と、前記第１の
金属のシリサイド形成温度よりも高くかつ前記第２の金
属のシリサイド形成温度よりも低い温度で加熱処理を行
う工程と、前記シリコンとシリサイドを形成していない
前記第１および第２の金属の膜の残留部分を除去する工
程とを含むことにより前記金属シリサイド層を自己整合
的に形成する。
は、主表面を有する第１導電型の半導体基板と、前記半
導体基板の主表面に形成された第２導電型の第１および
第２の不純物領域と、前記第１および第２の不純物領域
の間の前記半導体基板の主表面上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ゲート電極の側壁に形
成された絶縁膜のサイドウォールと、前記第１および第
２の不純物領域と前記ゲート電極との表面に自己整合的
に形成された金属シリサイド層を有する半導体装置の製
造方法であって、前記半導体基板の全面に、第１の金属
の膜と、シリサイド形成温度が前記第１の金属よりも高
い第２の金属の膜とを順次形成する工程と、前記第１の
金属のシリサイド形成温度よりも高くかつ前記第２の金
属のシリサイド形成温度よりも低い温度で加熱処理を行
う工程と、前記シリコンとシリサイドを形成していない
前記第１および第２の金属の膜の残留部分を除去する工
程とを含むことにより前記金属シリサイド層を自己整合
的に形成する。
【００１５】請求項３に記載の半導体装置の製造方法
は、請求項２において、前記絶縁膜のサイドウォールを
酸化膜とするとともに、前記ゲート電極の側壁に前記サ
イドウォールを形成後前記第１の金属の膜の形成前に、
前記サイドウォールにイオン注入またはプラズマ処理を
する事により窒素を注入する工程を備えている。
は、請求項２において、前記絶縁膜のサイドウォールを
酸化膜とするとともに、前記ゲート電極の側壁に前記サ
イドウォールを形成後前記第１の金属の膜の形成前に、
前記サイドウォールにイオン注入またはプラズマ処理を
する事により窒素を注入する工程を備えている。
【００１６】請求項４記載の半導体装置の製造方法は、
請求項１ないし３のいずれかにおいて、第１の金属をコ
バルトとし第２の金属をチタンとしたものである。
請求項１ないし３のいずれかにおいて、第１の金属をコ
バルトとし第２の金属をチタンとしたものである。
【００１７】請求項５記載の半導体装置の製造方法は、
請求項４において、加熱処理の温度を４００〜５００℃
としたものである。
請求項４において、加熱処理の温度を４００〜５００℃
としたものである。
【００１８】
【作用】この発明の請求項１または２に係る半導体装置
の製造方法は、金属シリサイド層の形成工程において、
第１の金属の膜とシリサイド形成温度が第１の金属より
高い第２の金属の膜とを順次形成後、第１の金属のシリ
サイド形成温度より高くかつ第２の金属のシリサイド形
成温度より低い温度で加熱処理を行うので、表面の部分
は第１と第２との金属を含有しかつ他の部分は第１の金
属のみ含有する金属シリサイド層が形成できる。
の製造方法は、金属シリサイド層の形成工程において、
第１の金属の膜とシリサイド形成温度が第１の金属より
高い第２の金属の膜とを順次形成後、第１の金属のシリ
サイド形成温度より高くかつ第２の金属のシリサイド形
成温度より低い温度で加熱処理を行うので、表面の部分
は第１と第２との金属を含有しかつ他の部分は第１の金
属のみ含有する金属シリサイド層が形成できる。
【００１９】またこの発明の請求項３に係る半導体装置
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第１の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第１の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
【００２０】またこの発明の請求項４または５に係る半
導体装置の製造方法は、前記第１の金属をコバルト、前
記第２の金属をチタンとし、かつ加熱処理の温度を４０
０〜５００℃としたので、表面の部分はコバルトとチタ
ンとを含有し他の部分はコバルトのみを含有する金属シ
リサイド層が形成できる。
導体装置の製造方法は、前記第１の金属をコバルト、前
記第２の金属をチタンとし、かつ加熱処理の温度を４０
０〜５００℃としたので、表面の部分はコバルトとチタ
ンとを含有し他の部分はコバルトのみを含有する金属シ
リサイド層が形成できる。
【００２１】
【実施例】実施例１．
以下、本発明の実施例を図面を参照して説明する。図１
（ｃ）は、実施例１に係る半導体装置の製造方法により
得られた半導体装置の断面図を示す。図において、従来
例と同一符号は同一部分を示し、１０は表面の部分は第
１の金属であるコバルトと第２の金属であるチタンとを
含有し、他の部分はコバルトのみを含有する金属シリサ
イド層である。
（ｃ）は、実施例１に係る半導体装置の製造方法により
得られた半導体装置の断面図を示す。図において、従来
例と同一符号は同一部分を示し、１０は表面の部分は第
１の金属であるコバルトと第２の金属であるチタンとを
含有し、他の部分はコバルトのみを含有する金属シリサ
イド層である。
【００２２】また、図１（ａ）（ｂ）（ｃ）は、製造方
法を工程を追って順次示した半導体装置の断面図であ
る。この実施例１はサリサイド技術による金属シリサイ
ド層形成への適用例である。図を参照して、実施例１の
製造プロセスについて説明する。
法を工程を追って順次示した半導体装置の断面図であ
る。この実施例１はサリサイド技術による金属シリサイ
ド層形成への適用例である。図を参照して、実施例１の
製造プロセスについて説明する。
【００２３】従来例と同様にして、基板１上にフィール
ド酸化膜２とゲート絶縁膜３とゲート電極４と第１およ
び第２の不純物領域５、７とを形成する（図２（ａ）
（ｂ）参照）。
ド酸化膜２とゲート絶縁膜３とゲート電極４と第１およ
び第２の不純物領域５、７とを形成する（図２（ａ）
（ｂ）参照）。
【００２４】次に図１（ａ）に示すように、ゲート電極
４上の自然酸化膜および不純物領域７上の酸化膜３をス
パッタエッチ等で除去後、第１の金属の膜としてのＣｏ
膜８を１０〜３０ｎｍの厚みで形成し、次にそのまま大
気にさらすことなく上層に第２の金属の膜としてのチタ
ン膜（以下Ｔｉ膜と記す。）９を１０ｎｍの厚みで形成
する。
４上の自然酸化膜および不純物領域７上の酸化膜３をス
パッタエッチ等で除去後、第１の金属の膜としてのＣｏ
膜８を１０〜３０ｎｍの厚みで形成し、次にそのまま大
気にさらすことなく上層に第２の金属の膜としてのチタ
ン膜（以下Ｔｉ膜と記す。）９を１０ｎｍの厚みで形成
する。
【００２５】次に図１（ｂ）に示すように、窒素または
アルゴン雰囲気中または真空中でシリサイド化のための
第１の熱処理（４００〜５００℃、１分）を行い、ゲー
ト電極４および不純物領域７のシリコン層に接するＣｏ
膜８をシリサイド化する。しかしこの熱処理において
は、加熱温度が低いためＴｉ膜９はシリサイド化しな
い。すなわち、Ｃｏ膜８のシリサイド形成温度は約４０
０℃であり、かつＴｉ膜９のシリサイド形成温度は約６
００℃であるので、４００℃以上６００℃以下で熱処理
を行えばＣｏ膜８のみに金属シリサイドが形成される。
アルゴン雰囲気中または真空中でシリサイド化のための
第１の熱処理（４００〜５００℃、１分）を行い、ゲー
ト電極４および不純物領域７のシリコン層に接するＣｏ
膜８をシリサイド化する。しかしこの熱処理において
は、加熱温度が低いためＴｉ膜９はシリサイド化しな
い。すなわち、Ｃｏ膜８のシリサイド形成温度は約４０
０℃であり、かつＴｉ膜９のシリサイド形成温度は約６
００℃であるので、４００℃以上６００℃以下で熱処理
を行えばＣｏ膜８のみに金属シリサイドが形成される。
【００２６】次に図１（ｃ）に示すように、シリサイド
化しなかったＣｏ膜８とＴｉ膜９とを、過酸化水素また
は硫酸等の薬品で除去する。次に従来例と同様にして金
属シリサイド層１０に第２の熱処理を行い低抵抗化す
る。
化しなかったＣｏ膜８とＴｉ膜９とを、過酸化水素また
は硫酸等の薬品で除去する。次に従来例と同様にして金
属シリサイド層１０に第２の熱処理を行い低抵抗化す
る。
【００２７】ＭＩＳＦＥＴ構造でかつゲート電極４の長
さが２０ｎｍを有するテストパターンを用いて、ゲート
電極４と不純物領域７との電気的ショート不良を従来例
と比較したところ、従来例では約２０％のチップにショ
ート不良が発生していたが、本発明の製造プロセスで形
成した半導体装置ではショート不良の発生はなかった。
そこで金属シリサイド層の表面元素分析をオージェ電子
分光分析法で行った。従来例のように、上層にＴｉＮ膜
１１を積層したＣｏ膜８をシリサイド化して形成したコ
バルトシリサイド膜１２においては、コバルトシリサイ
ドのみが検出されチタンは検出されなかったが、本発明
のように、上層にＴｉ膜９を積層したＣｏ層８をシリサ
イド化して形成したコバルトシリサイド膜１０において
は、最表面（数＋オンク゛ストローム程度）に微量（約２％）の
チタンが検出された。このことより、本発明においてシ
ョート不良が発生しなかった理由として、最表面（数＋
オンク゛ストローム程度）でのコバルトとチタンとの反応が考え
られる。
さが２０ｎｍを有するテストパターンを用いて、ゲート
電極４と不純物領域７との電気的ショート不良を従来例
と比較したところ、従来例では約２０％のチップにショ
ート不良が発生していたが、本発明の製造プロセスで形
成した半導体装置ではショート不良の発生はなかった。
そこで金属シリサイド層の表面元素分析をオージェ電子
分光分析法で行った。従来例のように、上層にＴｉＮ膜
１１を積層したＣｏ膜８をシリサイド化して形成したコ
バルトシリサイド膜１２においては、コバルトシリサイ
ドのみが検出されチタンは検出されなかったが、本発明
のように、上層にＴｉ膜９を積層したＣｏ層８をシリサ
イド化して形成したコバルトシリサイド膜１０において
は、最表面（数＋オンク゛ストローム程度）に微量（約２％）の
チタンが検出された。このことより、本発明においてシ
ョート不良が発生しなかった理由として、最表面（数＋
オンク゛ストローム程度）でのコバルトとチタンとの反応が考え
られる。
【００２８】つまり、サイドウォール６上でのオーバー
成長１３が生じるのは、シリコン原子がシリコン層から
金属膜８内に拡散しそこで金属シリサイドを形成するか
らであるので、オーバー成長１３を阻止するためには、
シリコン原子の金属膜８への拡散を抑制することが必要
である。金属膜８中の原子の空孔（金属の格子点の中で
金属原子に占有されていない点）が次々とＳｉ原子と置
換することにより生じる拡散は、拡散速度が速いため、
このような拡散を抑制することがオーバー成長を抑制す
るためには効果的である。
成長１３が生じるのは、シリコン原子がシリコン層から
金属膜８内に拡散しそこで金属シリサイドを形成するか
らであるので、オーバー成長１３を阻止するためには、
シリコン原子の金属膜８への拡散を抑制することが必要
である。金属膜８中の原子の空孔（金属の格子点の中で
金属原子に占有されていない点）が次々とＳｉ原子と置
換することにより生じる拡散は、拡散速度が速いため、
このような拡散を抑制することがオーバー成長を抑制す
るためには効果的である。
【００２９】本発明においては、Ｃｏ膜８の最表面でコ
バルトとチタンとが相互に反応しているため、Ｃｏ膜８
の最表面に多く存在している空孔をチタンが占有し結果
的にシリコンの拡散を抑制したものと考えられる。しか
し、従来例のＴｉＮ膜１１のような金属窒化膜は化学的
に安定であり、コバルトと反応しないため、このような
シリコンの拡散抑制効果はない。
バルトとチタンとが相互に反応しているため、Ｃｏ膜８
の最表面に多く存在している空孔をチタンが占有し結果
的にシリコンの拡散を抑制したものと考えられる。しか
し、従来例のＴｉＮ膜１１のような金属窒化膜は化学的
に安定であり、コバルトと反応しないため、このような
シリコンの拡散抑制効果はない。
【００３０】また本発明において、コバルトとチタンと
の反応による微量（約２％）のチタンは、コバルトシリ
サイド膜の最表面のみで検出されているが、第１の熱処
理はチタンのシリサイド形成温度（約６００℃）より充
分低い温度（４００〜５００℃）で行うため、大部分の
チタンはシリサイド化しない。このためオーバー成長を
生じ易いチタンシリサイドは形成されず、チタンシリサ
イドのオーバー成長によるショート不良を防止できる。
また、金属シリサイド層も実質的にはコバルトシリサイ
ドのみで形成されているので、チタンの混入による比抵
抗の増大や、Ｔｉ膜９表面からの酸素等の不純物の混入
なども防止できる。
の反応による微量（約２％）のチタンは、コバルトシリ
サイド膜の最表面のみで検出されているが、第１の熱処
理はチタンのシリサイド形成温度（約６００℃）より充
分低い温度（４００〜５００℃）で行うため、大部分の
チタンはシリサイド化しない。このためオーバー成長を
生じ易いチタンシリサイドは形成されず、チタンシリサ
イドのオーバー成長によるショート不良を防止できる。
また、金属シリサイド層も実質的にはコバルトシリサイ
ドのみで形成されているので、チタンの混入による比抵
抗の増大や、Ｔｉ膜９表面からの酸素等の不純物の混入
なども防止できる。
【００３１】また、ＣｏＳｉ２膜は８５０℃以上の熱処
理を行うと凝集が生じるが、本発明で得られたＣｏＳｉ
２膜では凝集が生じない。これは最表面のコバルトとチ
タンとのシリサイドが凝集を抑制するためと考えられ
る。
理を行うと凝集が生じるが、本発明で得られたＣｏＳｉ
２膜では凝集が生じない。これは最表面のコバルトとチ
タンとのシリサイドが凝集を抑制するためと考えられ
る。
【００３２】また、ゲート電極４のサイドウォール６は
表面を窒素を含有した絶縁膜で形成すると、絶縁膜上の
シリサイドのオーバー成長を抑制する効果があるが、Ｃ
ＶＤ法による窒化膜を用いると形成時の材料ガスにＳｉ
Ｈ４やＮＨ３等を用いるため、膜中に水素（Ｈ）が含ま
れ、トランジスタのホットキャリア耐性を劣化させる。
このため、サイドウォール６をＣＶＤ法による酸化膜
で形成することにより、材料ガスからの水素（Ｈ）の混
入を阻止してホットキャリア耐性の劣化を生じることな
く、またイオン注入またはプラズマ処理を行ってサイド
ウォール６の表面に窒素を含有させることによりサイド
ウォール６上でのシリサイドのオーバー成長を抑制でき
る。
表面を窒素を含有した絶縁膜で形成すると、絶縁膜上の
シリサイドのオーバー成長を抑制する効果があるが、Ｃ
ＶＤ法による窒化膜を用いると形成時の材料ガスにＳｉ
Ｈ４やＮＨ３等を用いるため、膜中に水素（Ｈ）が含ま
れ、トランジスタのホットキャリア耐性を劣化させる。
このため、サイドウォール６をＣＶＤ法による酸化膜
で形成することにより、材料ガスからの水素（Ｈ）の混
入を阻止してホットキャリア耐性の劣化を生じることな
く、またイオン注入またはプラズマ処理を行ってサイド
ウォール６の表面に窒素を含有させることによりサイド
ウォール６上でのシリサイドのオーバー成長を抑制でき
る。
【００３３】実施例１において、シリサイド化のための
第１の熱処理の加熱条件を４００〜５００℃、１分とし
たが、これに限定されることなく、第１の金属がシリサ
イド化され第２の金属がシリサイド化されない条件であ
ればいずれでもよい。また第１の金属をコバルト（Ｃ
ｏ）、第２の金属をチタン（Ｔｉ）としたが、これに限
定されることなく、シリサイド形成温度が異なる金属で
かつ抵抗値が低くなるものであればいずれでもよい。
第１の熱処理の加熱条件を４００〜５００℃、１分とし
たが、これに限定されることなく、第１の金属がシリサ
イド化され第２の金属がシリサイド化されない条件であ
ればいずれでもよい。また第１の金属をコバルト（Ｃ
ｏ）、第２の金属をチタン（Ｔｉ）としたが、これに限
定されることなく、シリサイド形成温度が異なる金属で
かつ抵抗値が低くなるものであればいずれでもよい。
【００３４】
【発明の効果】この発明の請求項１または２に係る半導
体装置の製造方法は、金属シリサイド層の形成工程にお
いて、表面の部分は第１と第２との金属を含有しかつ他
の部分は第１の金属のみ含有する金属シリサイド層が確
実に形成できる。
体装置の製造方法は、金属シリサイド層の形成工程にお
いて、表面の部分は第１と第２との金属を含有しかつ他
の部分は第１の金属のみ含有する金属シリサイド層が確
実に形成できる。
【００３５】またこの発明の請求項３に係る半導体装置
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第１の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第１の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
【００３６】またこの発明の請求項４または５に係る半
導体装置の製造方法は、表面の部分はコバルトとチタン
とを含有し他の部分はコバルトのみを含有する金属シリ
サイド層が形成できるようにしたので、絶縁材料の領域
上へのコバルトシリサイドの形成が確実に抑制でき、ま
た高い温度におけるＣｏ２Ｓｉ膜の凝集が抑制できる。
導体装置の製造方法は、表面の部分はコバルトとチタン
とを含有し他の部分はコバルトのみを含有する金属シリ
サイド層が形成できるようにしたので、絶縁材料の領域
上へのコバルトシリサイドの形成が確実に抑制でき、ま
た高い温度におけるＣｏ２Ｓｉ膜の凝集が抑制できる。
【図１】 この発明の実施例１に係る半導体装置の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図２】 従来例に係る半導体装置の製造方法を説明す
るための工程図である。
るための工程図である。
【図３】 従来例に係る半導体装置の製造方法における
問題点を説明するための図である。
問題点を説明するための図である。
１ 基板、３ ゲート絶縁膜、４ ゲート電極（シリコ
ン領域）、５ 第１の不純物領域、６ サイドウォール
（絶縁材料の領域）、７ 第２の不純物領域（シリコン
領域）、８ Ｃｏ膜（第１の金属の膜）、９ Ｔｉ膜
（第２の金属の膜）、１０ コバルトシリサイド膜（金
属シリサイド層）。
ン領域）、５ 第１の不純物領域、６ サイドウォール
（絶縁材料の領域）、７ 第２の不純物領域（シリコン
領域）、８ Ｃｏ膜（第１の金属の膜）、９ Ｔｉ膜
（第２の金属の膜）、１０ コバルトシリサイド膜（金
属シリサイド層）。
フロントページの続き
(56)参考文献 特開 平７−86559（ＪＰ，Ａ)
特開 平８−78358（ＪＰ，Ａ)
特開 平８−22989（ＪＰ，Ａ)
伊藤隆司、外２名，ＶＬＳＩの薄膜技
術，日本，丸善株式会社，1986年 ９月
30日，ｐ．179
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 29/78
H01L 21/336
Claims (5)
- 【請求項１】 シリコン領域と絶縁材料の領域とにより
仕切られた半導体基板の表面に、第１の金属の膜と、シ
リサイド形成温度が前記第１の金属よりも高い第２の金
属の膜とを順次形成する工程と、前記第１の金属のシリ
サイド形成温度よりも高くかつ前記第２の金属のシリサ
イド形成温度よりも低い温度で加熱処理を行う工程と、
前記シリコンとシリサイドを形成していない前記第１お
よび第２の金属の膜の残留部分を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 主表面を有する第１導電型の半導体基板
と、前記半導体基板の主表面に形成された第２導電型の
第１および第２の不純物領域と、前記第１および第２の
不純物領域の間の前記半導体基板の主表面上にゲート絶
縁膜を介して形成されたゲート電極と、前記ゲート電極
の側壁に形成された絶縁膜のサイドウォールと、前記第
１および第２の不純物領域と前記ゲート電極との表面に
自己整合的に形成された金属シリサイド層を有する半導
体装置の製造方法において、前記半導体基板の全面に、
第１の金属の膜と、シリサイド形成温度が前記第１の金
属よりも高い第２の金属の膜とを順次形成する工程と、
前記第１の金属のシリサイド形成温度よりも高くかつ前
記第２の金属のシリサイド形成温度よりも低い温度で加
熱処理を行う工程と、前記シリコンとシリサイドを形成
していない前記第１および第２の金属の膜の残留部分を
除去する工程とを含むことにより前記金属シリサイド層
を自己整合的に形成することを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記絶縁膜のサイドウォールを酸化膜とすると
ともに、前記ゲート電極の側壁に前記サイドウォールを
形成後前記第１の金属の膜の形成前に、前記サイドウォ
ールにイオン注入またはプラズマ処理をする事により窒
素を注入する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 第１の金属がコバルトであり、第２の金
属がチタンであることを特徴とする請求項１ないし３の
いずれかに記載の半導体装置の製造方法。 - 【請求項５】 加熱処理の温度が４００〜５００℃であ
ることを特徴とする請求項４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08803895A JP3376158B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08803895A JP3376158B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288241A JPH08288241A (ja) | 1996-11-01 |
| JP3376158B2 true JP3376158B2 (ja) | 2003-02-10 |
Family
ID=13931662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08803895A Expired - Fee Related JP3376158B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376158B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5902129A (en) * | 1997-04-07 | 1999-05-11 | Lsi Logic Corporation | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
| KR100313936B1 (ko) * | 1998-07-03 | 2002-02-19 | 김영환 | 반도체소자의살리사이드층형성방법 |
| US6100145A (en) * | 1998-11-05 | 2000-08-08 | Advanced Micro Devices, Inc. | Silicidation with silicon buffer layer and silicon spacers |
| KR100325302B1 (ko) * | 1999-06-16 | 2002-02-21 | 김영환 | 반도체 소자의 제조방법 |
| JP3297415B2 (ja) * | 2000-02-09 | 2002-07-02 | 株式会社半導体先端テクノロジーズ | 半導体装置の製造方法 |
| EP1411146B1 (en) * | 2002-10-17 | 2010-06-09 | Samsung Electronics Co., Ltd. | Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film |
-
1995
- 1995-04-13 JP JP08803895A patent/JP3376158B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 伊藤隆司、外２名，ＶＬＳＩの薄膜技術，日本，丸善株式会社，１９８６年 ９月３０日，ｐ．１７９ |
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|---|---|
| JPH08288241A (ja) | 1996-11-01 |
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