JP3333765B2 - 半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセス - Google Patents
半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセスInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 103
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 229910052751 metal Inorganic materials 0.000 claims description 135
- 239000002184 metal Substances 0.000 claims description 135
- 239000000758 substrate Substances 0.000 claims description 50
- 229910000679 solder Inorganic materials 0.000 claims description 38
- 238000005520 cutting process Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 27
- 238000002161 passivation Methods 0.000 claims description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 22
- 229910052782 aluminium Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- 229920001940 conductive polymer Polymers 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 239000004568 cement Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000007650 screen-printing Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000002775 capsule Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 150000003609 titanium compounds Chemical class 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004634 thermosetting polymer Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
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- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- H—ELECTRICITY
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
パッケージング、特にダイの前側・後側の両面に端子を
有するバーチカル型半導体デバイスのパッケージングに
関するものである。
パッケージング、特にダイの前側・後側の両面に端子を
有するバーチカル型半導体デバイスのパッケージングに
関するものである。
【０００２】
【従来の技術】半導体ウエハのプロセシングの終了後、
得られた集積回路（ＩＣ）チップ、つまりダイスは、分
割された上で、それが外部回路と接続できるようにパッ
ケージングされなければならない。さまざまな既存のパ
ッケージング技術が存在する。その多くでは、リードフ
レーム上にダイを取着する過程と、ワイヤボンディング
又は他の方法によりダイパッドをリードフレームに接続
する過程と、リードフレームがカプセルから突出する形
態となるようにダイ及びワイヤボンドをプラスチックカ
プセルに包入する過程とを有する。多くの場合、この包
入は射出成形によって行う。次にリードフレームをトリ
ムして、同時に形成されたタイバー（tie-bar）を取り
除き、通常はプリント回路基板（ＰＣＢ）である平坦な
表面上にパッケージを装着できるようにリードを曲げ
る。
得られた集積回路（ＩＣ）チップ、つまりダイスは、分
割された上で、それが外部回路と接続できるようにパッ
ケージングされなければならない。さまざまな既存のパ
ッケージング技術が存在する。その多くでは、リードフ
レーム上にダイを取着する過程と、ワイヤボンディング
又は他の方法によりダイパッドをリードフレームに接続
する過程と、リードフレームがカプセルから突出する形
態となるようにダイ及びワイヤボンドをプラスチックカ
プセルに包入する過程とを有する。多くの場合、この包
入は射出成形によって行う。次にリードフレームをトリ
ムして、同時に形成されたタイバー（tie-bar）を取り
除き、通常はプリント回路基板（ＰＣＢ）である平坦な
表面上にパッケージを装着できるようにリードを曲げ
る。
【０００３】通常このような工程はコストがかさみ時間
が掛かるプロセスとなり、また得られる半導体パッケー
ジはチップそのものよりかなり大きなものとなり、ＰＣ
Ｂ上の限られた「表面積」のうちの多くを占めてしま
う。更にワイヤボンドは脆弱である上、パッケージのリ
ードとダイパッドとの間に大きな抵抗を与えてしまう。
が掛かるプロセスとなり、また得られる半導体パッケー
ジはチップそのものよりかなり大きなものとなり、ＰＣ
Ｂ上の限られた「表面積」のうちの多くを占めてしま
う。更にワイヤボンドは脆弱である上、パッケージのリ
ードとダイパッドとの間に大きな抵抗を与えてしまう。
【０００４】この問題は、パッケージングされるデバイ
スがダイの両側に端子を有する「バーチカル」型デバイ
スである場合に特に厄介な問題となる。例えば、パワー
ＭＯＳＦＥＴは通常ダイの前側にそのソース端子及びゲ
ート端子を有し、ダイの後側にそのドレイン端子を有す
る。同様にバーチカル型ダイオードは、ダイの一方の面
にアノード端子を有し、ダイの反対側の面にカソード端
子を有する。バイポーラトランジスタ、接合型電界効果
トランジスタ（ＪＦＥＴ）、及び種々のタイプの集積回
路（ＩＣ）も「バーチカル」型に製造され得る。
スがダイの両側に端子を有する「バーチカル」型デバイ
スである場合に特に厄介な問題となる。例えば、パワー
ＭＯＳＦＥＴは通常ダイの前側にそのソース端子及びゲ
ート端子を有し、ダイの後側にそのドレイン端子を有す
る。同様にバーチカル型ダイオードは、ダイの一方の面
にアノード端子を有し、ダイの反対側の面にカソード端
子を有する。バイポーラトランジスタ、接合型電界効果
トランジスタ（ＪＦＥＴ）、及び種々のタイプの集積回
路（ＩＣ）も「バーチカル」型に製造され得る。
【０００５】従って、既存のプロセスよりもより単純で
コストの嵩まない、ダイと概ね同じ大きさのフットプリ
ントを有するパッケージを形成するプロセスの必要性が
存在する。前側後側両面に端子を有する半導体ダイと共
に使用され得るこのようなプロセス及びパッケージの必
要性は特に高い。
コストの嵩まない、ダイと概ね同じ大きさのフットプリ
ントを有するパッケージを形成するプロセスの必要性が
存在する。前側後側両面に端子を有する半導体ダイと共
に使用され得るこのようなプロセス及びパッケージの必
要性は特に高い。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体ダイと概ね同じ大きさのフットプリントを有
する面実装半導体デバイスパッケージ及び単純でコスト
の嵩まないその製造プロセスを提供することである。
は、半導体ダイと概ね同じ大きさのフットプリントを有
する面実装半導体デバイスパッケージ及び単純でコスト
の嵩まないその製造プロセスを提供することである。
【０００７】また本発明の別の目的は、半導体ダイの一
方の面とその反対側の面に端子を有するバーチカル型半
導体デバイスのための、半導体ダイと概ね同じ大きさの
フットプリントを有する面実装半導体デバイスパッケー
ジ及びその製造プロセスを提供することである。
方の面とその反対側の面に端子を有するバーチカル型半
導体デバイスのための、半導体ダイと概ね同じ大きさの
フットプリントを有する面実装半導体デバイスパッケー
ジ及びその製造プロセスを提供することである。
【０００８】
【課題を解決するための手段】上述の本発明の目的は、
本発明により製造された半導体パッケージにおいて達成
される。この半導体デバイスパッケージの製造プロセス
は、スクライビング線（ｓｃｒｉｂｅ ｌｉｎｅ）によ
って分割された複数のダイを含み、かつ前面側および後
面側を有する半導体ウエハから始まる。各ダイは半導体
デバイスを含む。各ダイの前側の表面には、パシベーシ
ョン層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）、及び
半導体デバイスの端子に対し電気的に接触した少なくと
も１つの接続用パッドを備える。また、各ダイの後面側
も半導体デバイスの端子に対し電気的に接触する。
本発明により製造された半導体パッケージにおいて達成
される。この半導体デバイスパッケージの製造プロセス
は、スクライビング線（ｓｃｒｉｂｅ ｌｉｎｅ）によ
って分割された複数のダイを含み、かつ前面側および後
面側を有する半導体ウエハから始まる。各ダイは半導体
デバイスを含む。各ダイの前側の表面には、パシベーシ
ョン層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）、及び
半導体デバイスの端子に対し電気的に接触した少なくと
も１つの接続用パッドを備える。また、各ダイの後面側
も半導体デバイスの端子に対し電気的に接触する。
【０００９】この製造プロセスは、半導体ウエハの後面
側に導電性基板を取着する過程と、導電性基板およびダ
イの側方縁部を露出する幅Ｗ１を有する第１の切込み部
を形成するために、ウエハのスクライビング線に沿って
カッティングする過程と、第１の切込み部により露出し
た導電性基板の一部からダイの側方縁部に沿って、パシ
ベーション層の少なくとも一部の上に延在する金属層を
形成する過程と、スクライビング線に沿って導電性基板
をカッティングし、第２の切込み部を形成する過程であ
って、第２の切込み部の幅Ｗ２が第１の切込み部の幅Ｗ
１よりも小さく、金属層の少なくとも一部が、ダイの側
方縁部上に残存し、かつ導電性基板とダイの前面側の所
定の位置との間の導電性経路の一部を形成する、カッテ
ィング過程とを有する。
側に導電性基板を取着する過程と、導電性基板およびダ
イの側方縁部を露出する幅Ｗ１を有する第１の切込み部
を形成するために、ウエハのスクライビング線に沿って
カッティングする過程と、第１の切込み部により露出し
た導電性基板の一部からダイの側方縁部に沿って、パシ
ベーション層の少なくとも一部の上に延在する金属層を
形成する過程と、スクライビング線に沿って導電性基板
をカッティングし、第２の切込み部を形成する過程であ
って、第２の切込み部の幅Ｗ２が第１の切込み部の幅Ｗ
１よりも小さく、金属層の少なくとも一部が、ダイの側
方縁部上に残存し、かつ導電性基板とダイの前面側の所
定の位置との間の導電性経路の一部を形成する、カッテ
ィング過程とを有する。
【００１０】また、この製造プロセスは、少なくとも１
つの接続用パッドに対し電気的に接触する少なくとも１
つの付加的な金属層を形成する過程を含む。金属層の形
成過程は、複数のサブレイヤを被着する過程を含む。
つの接続用パッドに対し電気的に接触する少なくとも１
つの付加的な金属層を形成する過程を含む。金属層の形
成過程は、複数のサブレイヤを被着する過程を含む。
【００１１】金属層を形成する過程は、金属サブレイヤ
をダイの前面側の側方縁部および導電性基板の露出部分
に被着する過程と、マスク層を被着する過程と、マスク
層をパターニングする過程と、マスク層の一部を除去
し、金属サブレイヤの第１の部分を露出する開口部を形
成する過程であって、マスク層の残余部分が金属サブレ
イヤの第２の部分を覆い、金属サブレイヤの第２の部分
が導電性基板およびダイの側方縁部に対し接触する、マ
スクの除去過程と、金属サブレイヤの第１の部分を除去
する過程と、マスク層の残余部分を除去する過程とを含
む。
をダイの前面側の側方縁部および導電性基板の露出部分
に被着する過程と、マスク層を被着する過程と、マスク
層をパターニングする過程と、マスク層の一部を除去
し、金属サブレイヤの第１の部分を露出する開口部を形
成する過程であって、マスク層の残余部分が金属サブレ
イヤの第２の部分を覆い、金属サブレイヤの第２の部分
が導電性基板およびダイの側方縁部に対し接触する、マ
スクの除去過程と、金属サブレイヤの第１の部分を除去
する過程と、マスク層の残余部分を除去する過程とを含
む。
【００１２】さらに、この製造プロセスは、半導体ダイ
の第１面と第２面上の所定の位置との間に電気的接触を
形成するために、ダイが半導体ウエハの一部であるとき
に始めるプロセスであって、ウエハの第１面に導電性基
板を取着する過程と、導電性基板の一部を露出させるた
めに、ウエハの第２面側から半導体ウエハをカッティン
グする過程と、ダイの縁部に沿った第２面上の位置か
ら、導電性基板の露出部分まで側方に延在する金属層を
形成する過程と、金属層および導電性基板との間の接触
領域をそのまま残し、導電性基板をカッティングする過
程とを含む。
の第１面と第２面上の所定の位置との間に電気的接触を
形成するために、ダイが半導体ウエハの一部であるとき
に始めるプロセスであって、ウエハの第１面に導電性基
板を取着する過程と、導電性基板の一部を露出させるた
めに、ウエハの第２面側から半導体ウエハをカッティン
グする過程と、ダイの縁部に沿った第２面上の位置か
ら、導電性基板の露出部分まで側方に延在する金属層を
形成する過程と、金属層および導電性基板との間の接触
領域をそのまま残し、導電性基板をカッティングする過
程とを含む。
【００１３】また別の見地から見れば、本発明による半
導体デバイス用パッケージは、半導体デバイスを含むダ
イであって、ダイが前面側にパシベーション層及び接続
用パッドを有し、接続用パッドが半導体デバイスに対し
電気的に接触している、ダイと、ダイの後面側に取着さ
れ、ダイの側方縁部を越えて延在して突出部分を形成す
る導電性プレートと、導電性プレートの突出部分からダ
イの側方縁部に沿ってパシベーション層上まで延在し、
かつ接続用パッドに対し電気的に絶縁状態である金属層
とを有する。
導体デバイス用パッケージは、半導体デバイスを含むダ
イであって、ダイが前面側にパシベーション層及び接続
用パッドを有し、接続用パッドが半導体デバイスに対し
電気的に接触している、ダイと、ダイの後面側に取着さ
れ、ダイの側方縁部を越えて延在して突出部分を形成す
る導電性プレートと、導電性プレートの突出部分からダ
イの側方縁部に沿ってパシベーション層上まで延在し、
かつ接続用パッドに対し電気的に絶縁状態である金属層
とを有する。
【００１４】さらに別の見地から見れば、本発明による
半導体の構造体は、導電性基板と、基板に取着された複
数の半導体ダイであって、パシベーション層が各ダイの
前面側の上に積層され、平行な溝によって互いに行方向
に分離される複数の半導体ダイと、溝の底部及び壁部に
沿って配置され、かつパシベーション層上に延在する金
属層とを含む。
半導体の構造体は、導電性基板と、基板に取着された複
数の半導体ダイであって、パシベーション層が各ダイの
前面側の上に積層され、平行な溝によって互いに行方向
に分離される複数の半導体ダイと、溝の底部及び壁部に
沿って配置され、かつパシベーション層上に延在する金
属層とを含む。
【００１５】本発明による半導体パッケージでは、エポ
キシカプセル又はボンディングワイヤは不要である。ダ
イに取着された基板が、ダイを保護する役目を果たすと
共に、ダイ用のヒートシンクとしての役目を果たす。パ
ッケージは極めて小型（例えば成形によるパッケージの
５０％のサイズ）で薄い。この半導体パッケージは、特
にウエハをより薄く研削した場合、半導体デバイスに対
して与えるオン抵抗が極めて小さい。この半導体パッケ
ージは射出成形やリードフレームが不要なため、より低
いコストで製造できる。この半導体パッケージは、ダイ
オード、ＭＯＳＦＥＴ、ＪＦＥＴ、バイポーラトランジ
スタ、及び種々のタイプの集積回路チップのような様々
な半導体デバイスに利用できる。
キシカプセル又はボンディングワイヤは不要である。ダ
イに取着された基板が、ダイを保護する役目を果たすと
共に、ダイ用のヒートシンクとしての役目を果たす。パ
ッケージは極めて小型（例えば成形によるパッケージの
５０％のサイズ）で薄い。この半導体パッケージは、特
にウエハをより薄く研削した場合、半導体デバイスに対
して与えるオン抵抗が極めて小さい。この半導体パッケ
ージは射出成形やリードフレームが不要なため、より低
いコストで製造できる。この半導体パッケージは、ダイ
オード、ＭＯＳＦＥＴ、ＪＦＥＴ、バイポーラトランジ
スタ、及び種々のタイプの集積回路チップのような様々
な半導体デバイスに利用できる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
施例について説明する。
【００１７】図１は複数のダイ１００Ａ〜１００Ｎを含
む半導体ウエハ１００の平面図である。個々のダイは直
交する網状のスクライビング線（スクライビング線１０
８はＹ方向に延在し、スクライビング線１１０はＸ方向
に延在する）によって分離される。外部回路要素と接続
するための金属性パッドが各ダイ１００Ａ〜１００Ｎの
上部表面上に位置する。例えば、ダイ１００Ａ〜１００
Ｎがバーチカル型のパワーＭＯＳＦＥＴを含むため、各
ダイはソース接続用パッド１０６Ｓ及びゲート接続用パ
ッド１０６Ｇを含む。
む半導体ウエハ１００の平面図である。個々のダイは直
交する網状のスクライビング線（スクライビング線１０
８はＹ方向に延在し、スクライビング線１１０はＸ方向
に延在する）によって分離される。外部回路要素と接続
するための金属性パッドが各ダイ１００Ａ〜１００Ｎの
上部表面上に位置する。例えば、ダイ１００Ａ〜１００
Ｎがバーチカル型のパワーＭＯＳＦＥＴを含むため、各
ダイはソース接続用パッド１０６Ｓ及びゲート接続用パ
ッド１０６Ｇを含む。
【００１８】通常ウエハ１００は約０．３８１〜０．７
６２ｍｍ（１５〜３０ｍｉｌｓ）の範囲の厚みを有す
る。通常ウエハ１００はシリコンであるが、炭化珪素又
はガリウム砒素のような他の半導体材料でもよい。
６２ｍｍ（１５〜３０ｍｉｌｓ）の範囲の厚みを有す
る。通常ウエハ１００はシリコンであるが、炭化珪素又
はガリウム砒素のような他の半導体材料でもよい。
【００１９】上述のように、ダイ１００Ａ〜１００Ｎは
外部回路と接続可能な所定の形状でパッケージングされ
なければならない。
外部回路と接続可能な所定の形状でパッケージングされ
なければならない。
【００２０】本発明のプロセスが図２Ａ・図２Ｂ、図
３、図４、図５、及び図６Ａ・図６Ｂから図１２Ａ・図
１２Ｂに示され、そこには半導体ウエハ１００の一部で
ある２つのダイ１００Ａ及び１００Ｂが示されている。
説明のためにここでは２つのダイのみ示しているが、通
常ウエハ１００は概ね１００〜１０００個のダイを含ん
でいることを理解されたい。
３、図４、図５、及び図６Ａ・図６Ｂから図１２Ａ・図
１２Ｂに示され、そこには半導体ウエハ１００の一部で
ある２つのダイ１００Ａ及び１００Ｂが示されている。
説明のためにここでは２つのダイのみ示しているが、通
常ウエハ１００は概ね１００〜１０００個のダイを含ん
でいることを理解されたい。
【００２１】各図において図番“Ａ”は平面図或いは底
面図であり、図番“Ｂ”は“Ａ”図の“Ｂ−Ｂ”平面に
おける断面の拡大図である。後述するように、製造過程
においてウエハは導電性プレートに取着され、ウエハの
後面側が導電性プレートに面する。完成されたパッケー
ジにおいて、通常ウエハは導電性プレートの下側に位置
するが、製造過程の或る時点における構造は、逆に導電
性プレートがウエハの下に位置し得る。文脈ではっきり
と示さないかぎり、ここで使用する用語“上方”、“下
方”、“〜の上”、“〜の下”及び別の同様な用語はウ
エハ上方の導電性プレートを有する完成した形態のパッ
ケージを指す。
面図であり、図番“Ｂ”は“Ａ”図の“Ｂ−Ｂ”平面に
おける断面の拡大図である。後述するように、製造過程
においてウエハは導電性プレートに取着され、ウエハの
後面側が導電性プレートに面する。完成されたパッケー
ジにおいて、通常ウエハは導電性プレートの下側に位置
するが、製造過程の或る時点における構造は、逆に導電
性プレートがウエハの下に位置し得る。文脈ではっきり
と示さないかぎり、ここで使用する用語“上方”、“下
方”、“〜の上”、“〜の下”及び別の同様な用語はウ
エハ上方の導電性プレートを有する完成した形態のパッ
ケージを指す。
【００２２】通常、前面側にソース及びゲート端子、後
面側にドレイン端子を有するバーチカル型パワーＭＯＳ
ＦＥＴ用のパッケージを例にとって本発明を説明する。
しかし、本発明の技術思想は、前面側と後面側の両方に
端子を有する任意の型の半導体ダイ用のパッケージ製造
に適用することができることを理解されたい。ここで、
ダイの“前側”は電気的デバイス及び／又は多くの接続
用パッドが配置されている一方の面を指し、“後側”は
その反対側の面を指す。ウエハの反転を確認するため
に、図中の矢印“Ｚ”はウエハの前側に向けられてい
る。
面側にドレイン端子を有するバーチカル型パワーＭＯＳ
ＦＥＴ用のパッケージを例にとって本発明を説明する。
しかし、本発明の技術思想は、前面側と後面側の両方に
端子を有する任意の型の半導体ダイ用のパッケージ製造
に適用することができることを理解されたい。ここで、
ダイの“前側”は電気的デバイス及び／又は多くの接続
用パッドが配置されている一方の面を指し、“後側”は
その反対側の面を指す。ウエハの反転を確認するため
に、図中の矢印“Ｚ”はウエハの前側に向けられてい
る。
【００２３】図２Ａ・Ｂに示すように、ダイ１００Ａ、
１００ＢはパワーＭＯＳＦＥＴ（記号で示す）を含むた
め、各ダイはシリコンまたは別の半導体材料の上側の表
面上に重なるゲート金属層１０２Ｇ及びソース金属層１
０２Ｓを含む。ゲート金属層１０２Ｇ及びソース金属層
１０２Ｓの各々は、ダイ１００Ａ、１００Ｂ中のパワー
ＭＯＳＦＥＴのゲート端子及びソース端子（図中非表
示）に対しそれぞれ電気的に接触している。図２Ａにお
いて層１０２Ｇ及び１０２Ｓの間の仕切り部を破線で示
す。
１００ＢはパワーＭＯＳＦＥＴ（記号で示す）を含むた
め、各ダイはシリコンまたは別の半導体材料の上側の表
面上に重なるゲート金属層１０２Ｇ及びソース金属層１
０２Ｓを含む。ゲート金属層１０２Ｇ及びソース金属層
１０２Ｓの各々は、ダイ１００Ａ、１００Ｂ中のパワー
ＭＯＳＦＥＴのゲート端子及びソース端子（図中非表
示）に対しそれぞれ電気的に接触している。図２Ａにお
いて層１０２Ｇ及び１０２Ｓの間の仕切り部を破線で示
す。
【００２４】通常、ゲート金属層１０２Ｇ及びソース金
属層１０２Ｓはアルミニウムを含むが、銅の層も用いる
ことができる。本発明の実施例の多くでは、この金属層
をスズ／鉛のような半田金属が付くように改変する必要
がある。金属上にその金属固有の酸化物層が存在する場
合は、初めにこの酸化物層を除去しなければならない。
次に金、ニッケル、または銀のような半田付け可能な金
属を露出された金属上に被着する。酸化層の除去及び半
田付け可能な金属の被着は、様々な既存のプロセスを用
いて実施可能である。例えば、アルミニウム層をスパッ
タエッチングして酸化アルミニウム層を取り除き、次に
そのアルミニウムの上に金、銀、又はニッケルをスパッ
タすることができる。別法では、このダイを液体エッチ
ング剤に浸漬して酸化層を取除き、次に半田付け可能な
金属を無電解めっき又は電気めっきによって被着する事
ができる。無電解めっきでは、“亜鉛酸化（zincatin
g）”プロセスを用いて酸化物を取除いた上で、ニッケ
ルめっきして亜鉛酸塩を取除く。
属層１０２Ｓはアルミニウムを含むが、銅の層も用いる
ことができる。本発明の実施例の多くでは、この金属層
をスズ／鉛のような半田金属が付くように改変する必要
がある。金属上にその金属固有の酸化物層が存在する場
合は、初めにこの酸化物層を除去しなければならない。
次に金、ニッケル、または銀のような半田付け可能な金
属を露出された金属上に被着する。酸化層の除去及び半
田付け可能な金属の被着は、様々な既存のプロセスを用
いて実施可能である。例えば、アルミニウム層をスパッ
タエッチングして酸化アルミニウム層を取り除き、次に
そのアルミニウムの上に金、銀、又はニッケルをスパッ
タすることができる。別法では、このダイを液体エッチ
ング剤に浸漬して酸化層を取除き、次に半田付け可能な
金属を無電解めっき又は電気めっきによって被着する事
ができる。無電解めっきでは、“亜鉛酸化（zincatin
g）”プロセスを用いて酸化物を取除いた上で、ニッケ
ルめっきして亜鉛酸塩を取除く。
【００２５】一実施例によれば、金属層１０２Ｇ、１０
２Ｓは、厚さ３μｍのアルミニウムのサブレイヤを有
し、その上に厚さ１×１０-4ｍｍ（１０００Å）のチタ
ン化合物（ＴｉＮ）のサブレイヤ及び厚さ５×１０-5ｍ
ｍ（５００Å）のチタンのサブレイヤが重なる。
２Ｓは、厚さ３μｍのアルミニウムのサブレイヤを有
し、その上に厚さ１×１０-4ｍｍ（１０００Å）のチタ
ン化合物（ＴｉＮ）のサブレイヤ及び厚さ５×１０-5ｍ
ｍ（５００Å）のチタンのサブレイヤが重なる。
【００２６】パシベーション層１０４が、ゲート金属層
１０２Ｇ及びソース金属層１０２Ｓの一部の上層をな
す。パシベーション層１０４は、例えば、厚さ０．０２
５４ｍｍ（１ｍｉｌ）のホスホケイ酸ガラス（ｐｈｏｓ
ｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）（ＰＳＧ）から
形成され得る。パシベーション層１０４の開口部が、ゲ
ート接続用パッド１０６Ｇ及びソース接続用パッド１０
６Ｓを画定する。
１０２Ｇ及びソース金属層１０２Ｓの一部の上層をな
す。パシベーション層１０４は、例えば、厚さ０．０２
５４ｍｍ（１ｍｉｌ）のホスホケイ酸ガラス（ｐｈｏｓ
ｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）（ＰＳＧ）から
形成され得る。パシベーション層１０４の開口部が、ゲ
ート接続用パッド１０６Ｇ及びソース接続用パッド１０
６Ｓを画定する。
【００２７】ダイ１００Ａ及び１００Ｂは、Ｙ−スクラ
イビング線１０８によって分割され、その幅は約０．１
５２ｍｍ（６ｍｉｌｓ）程度でもよい。ダイ１００Ａ及
び１００Ｂの頂部及び底部でスクライビング線１０８と
直交するＸ−スクライビング線１１０の幅は約０．１０
２ｍｍ（４ｍｉｌｓ）程度でもよい。
イビング線１０８によって分割され、その幅は約０．１
５２ｍｍ（６ｍｉｌｓ）程度でもよい。ダイ１００Ａ及
び１００Ｂの頂部及び底部でスクライビング線１０８と
直交するＸ−スクライビング線１１０の幅は約０．１０
２ｍｍ（４ｍｉｌｓ）程度でもよい。
【００２８】図３に示すように、最初にウエハ１００は
後側１１２から厚みＴ（例えば約０．２０３ｍｍ（約８
ｍｉｌｓ））で研削される。研削は、例えばＳｔｒａｕ
ｓｂａｕｇｈ社から入手可能な研削機を使用して実施で
きる。通常、研削においてはウエハ１００の前側はテー
プで覆われる。この研削によりウエハ１００の前側から
後側への電流の抵抗が低減される。
後側１１２から厚みＴ（例えば約０．２０３ｍｍ（約８
ｍｉｌｓ））で研削される。研削は、例えばＳｔｒａｕ
ｓｂａｕｇｈ社から入手可能な研削機を使用して実施で
きる。通常、研削においてはウエハ１００の前側はテー
プで覆われる。この研削によりウエハ１００の前側から
後側への電流の抵抗が低減される。
【００２９】研削の代わりにラップ仕上またはエッチン
グによってウエハ１００の後側を薄くすることが可能で
ある。
グによってウエハ１００の後側を薄くすることが可能で
ある。
【００３０】図４に示すように、ここで金属層１１４が
ウエハ１００の後側１１２の上に形成される。例えば、
この金属層１１４は厚さ０．３μｍ（３０００Å）のニ
ッケルのサブレイヤ及び厚さ１μｍの銀のサブレイヤが
上層をなす厚さ０．０５μｍ（５００Å）のチタンのサ
ブレイヤを含んでも良い。チタン、ニッケル、及び銀の
サブレイヤは蒸着又はスパッタリングによって被着可能
である。後述するように、金属層１１４は銀充填エポキ
シ（ｓｉｌｖｅｒ−ｆｉｌｌｅｄ ｅｐｏｘｙ）に対し
良好な接着性を有する。
ウエハ１００の後側１１２の上に形成される。例えば、
この金属層１１４は厚さ０．３μｍ（３０００Å）のニ
ッケルのサブレイヤ及び厚さ１μｍの銀のサブレイヤが
上層をなす厚さ０．０５μｍ（５００Å）のチタンのサ
ブレイヤを含んでも良い。チタン、ニッケル、及び銀の
サブレイヤは蒸着又はスパッタリングによって被着可能
である。後述するように、金属層１１４は銀充填エポキ
シ（ｓｉｌｖｅｒ−ｆｉｌｌｅｄ ｅｐｏｘｙ）に対し
良好な接着性を有する。
【００３１】次に図５に示すように、導電性銀充填エポ
キシ又は金属セメントのような導電性セメントの層１１
５を使用し、金属プレート１１６がウエハ１００の後側
の金属層１１４に取着される。例えば、金属プレートは
銅またはアルミニウムでよく、厚みは約０．１５２ｍｍ
（約６ｍｉｌｓ）程度でよい。
キシ又は金属セメントのような導電性セメントの層１１
５を使用し、金属プレート１１６がウエハ１００の後側
の金属層１１４に取着される。例えば、金属プレートは
銅またはアルミニウムでよく、厚みは約０．１５２ｍｍ
（約６ｍｉｌｓ）程度でよい。
【００３２】図６Ａ・Ｂに示すように、ウエハ１００
は、従来型のダイシングソーを使用してＹ−スクライビ
ング線１０８に沿って切削される。ここで、切溝Ｗ１は
スクライビング線の幅（約０．１５２ｍｍ（６ｍｉｌ
ｓ））と同等である。ソーカットは、金属プレート１１
６の表面１１８及びダイ１００Ａ、１００Ｂの側方縁部
１２０を露出する十分な深さで行われる。本実施例にお
いて、この時点ではＸ−スクライビング線１１０に沿っ
たソーカットは行われない。
は、従来型のダイシングソーを使用してＹ−スクライビ
ング線１０８に沿って切削される。ここで、切溝Ｗ１は
スクライビング線の幅（約０．１５２ｍｍ（６ｍｉｌ
ｓ））と同等である。ソーカットは、金属プレート１１
６の表面１１８及びダイ１００Ａ、１００Ｂの側方縁部
１２０を露出する十分な深さで行われる。本実施例にお
いて、この時点ではＸ−スクライビング線１１０に沿っ
たソーカットは行われない。
【００３３】ここで、０．０５μｍ（５００Å）のチタ
ンのサブレイヤ１２２がウエハ１００の前側にスパッタ
リングされ、パシベーション層１０４、接続用パッド１
０６Ｇ、１０６Ｓ、金属プレート１１６の露出した表面
１１８、及びダイ１００Ａ、１００Ｂの側方縁部１２０
を覆う。そこで図７Ａ・Ｂに示すように、１μｍのアル
ミニウムのサブレイヤ１２３がチタンのサブレイヤ１２
２の頂部にスパッタリングされる。
ンのサブレイヤ１２２がウエハ１００の前側にスパッタ
リングされ、パシベーション層１０４、接続用パッド１
０６Ｇ、１０６Ｓ、金属プレート１１６の露出した表面
１１８、及びダイ１００Ａ、１００Ｂの側方縁部１２０
を覆う。そこで図７Ａ・Ｂに示すように、１μｍのアル
ミニウムのサブレイヤ１２３がチタンのサブレイヤ１２
２の頂部にスパッタリングされる。
【００３４】次にサブレイヤ１２２、１２３上にフォト
レジストマスク層１２４が被着される。フォトレジスト
マスク層１２４は常用のフォトリソグラフィを使用して
パターン形成され、そこで層１２４の一部が取り除かれ
て図８Ａ・Ｂに示すようなパターンが生じる。図のよう
にフォトレジスト層１２４の残余部分は、接続用パッド
１０６Ｇ、１０６Ｓ、金属プレート１１６の表面１１
８、ダイ１１０Ａ、１１０Ｂの側方縁部１２０、及びダ
イ１００Ａ、１００Ｂの側方縁部１２０に近接するパシ
ベーション層１０４を覆う。また、フォトレジスト層１
２４は一部のパシベーション層１０４上にも残存する。
レジストマスク層１２４が被着される。フォトレジスト
マスク層１２４は常用のフォトリソグラフィを使用して
パターン形成され、そこで層１２４の一部が取り除かれ
て図８Ａ・Ｂに示すようなパターンが生じる。図のよう
にフォトレジスト層１２４の残余部分は、接続用パッド
１０６Ｇ、１０６Ｓ、金属プレート１１６の表面１１
８、ダイ１１０Ａ、１１０Ｂの側方縁部１２０、及びダ
イ１００Ａ、１００Ｂの側方縁部１２０に近接するパシ
ベーション層１０４を覆う。また、フォトレジスト層１
２４は一部のパシベーション層１０４上にも残存する。
【００３５】ここで、サブレイヤ１２２、１２３は、フ
ォトレジスト層１２４の開口部を通して化学的なウエッ
トエッチング剤を使用してエッチングされる。フォトレ
ジスト層１２４の残余部分は取除かれる。図９Ａ・Ｂに
示すように、得られた構造においてサブレイヤ１２２及
び１２３は接続用パッド１０６Ｇ及び１０６Ｓ上に部分
的に残存する。それらの部分の各々は、１２２Ｇ、１２
３Ｇ及び１２２Ｓ、１２３Ｓで示される。サブレイヤ１
２２、１２３のその他の部分は１２２Ｄ、１２３Ｄで示
され、金属プレート１１６の露出した表面１１８からダ
イ１００Ａ、１００Ｂの側方縁部１２０を立ち上がり、
パシベーション層１０４の一部の上に延在する。サブレ
イヤの一部１２２Ｇ、１２３Ｇ及び１２２Ｓ、１２３Ｓ
及び１２２Ｄ、１２３Ｄは互いに電気的に絶縁されてい
る。
ォトレジスト層１２４の開口部を通して化学的なウエッ
トエッチング剤を使用してエッチングされる。フォトレ
ジスト層１２４の残余部分は取除かれる。図９Ａ・Ｂに
示すように、得られた構造においてサブレイヤ１２２及
び１２３は接続用パッド１０６Ｇ及び１０６Ｓ上に部分
的に残存する。それらの部分の各々は、１２２Ｇ、１２
３Ｇ及び１２２Ｓ、１２３Ｓで示される。サブレイヤ１
２２、１２３のその他の部分は１２２Ｄ、１２３Ｄで示
され、金属プレート１１６の露出した表面１１８からダ
イ１００Ａ、１００Ｂの側方縁部１２０を立ち上がり、
パシベーション層１０４の一部の上に延在する。サブレ
イヤの一部１２２Ｇ、１２３Ｇ及び１２２Ｓ、１２３Ｓ
及び１２２Ｄ、１２３Ｄは互いに電気的に絶縁されてい
る。
【００３６】ここで、例えば厚さ約１０μｍのニッケル
のサブレイヤ１２６を、スパッタリングされたアルミニ
ウムのサブレイヤ１２３の残存部分に、好ましくは電気
めっきによって被着させる。さらに、厚さ約０．１μｍ
の金のサブレイヤ１２７をニッケルのサブレイヤ１２６
上に無電界めっきする。得られた構造を図１０Ａ・Ｂに
示す。サブレイヤ１２６、１２７は、ソースパッド１０
６Ｓに電気的に接触する部分１２２Ｓ、１２３Ｓの上層
をなす部分１２６Ｓ、１２７Ｓ、及びゲートパッド１０
６Ｇに電気的に接触する部分１２２Ｇ、１２３Ｇの上層
をなす部分１２６Ｇ、１２７Ｇ、更にデバイスのドレイ
ン端子と電気的に接触する部分１２２Ｄ、１２３Ｄの上
層をなす部分１２６Ｄ、１２７Ｄに分割される。部分１
２６Ｓ、１２７Ｓ及び１２６Ｇ、１２７Ｇ及び１２６
Ｄ、１２７Ｄは互いに電気的に絶縁されている。別法と
して、サブレイヤ１２６は電気めっきで被着させた銅で
もよい。
のサブレイヤ１２６を、スパッタリングされたアルミニ
ウムのサブレイヤ１２３の残存部分に、好ましくは電気
めっきによって被着させる。さらに、厚さ約０．１μｍ
の金のサブレイヤ１２７をニッケルのサブレイヤ１２６
上に無電界めっきする。得られた構造を図１０Ａ・Ｂに
示す。サブレイヤ１２６、１２７は、ソースパッド１０
６Ｓに電気的に接触する部分１２２Ｓ、１２３Ｓの上層
をなす部分１２６Ｓ、１２７Ｓ、及びゲートパッド１０
６Ｇに電気的に接触する部分１２２Ｇ、１２３Ｇの上層
をなす部分１２６Ｇ、１２７Ｇ、更にデバイスのドレイ
ン端子と電気的に接触する部分１２２Ｄ、１２３Ｄの上
層をなす部分１２６Ｄ、１２７Ｄに分割される。部分１
２６Ｓ、１２７Ｓ及び１２６Ｇ、１２７Ｇ及び１２６
Ｄ、１２７Ｄは互いに電気的に絶縁されている。別法と
して、サブレイヤ１２６は電気めっきで被着させた銅で
もよい。
【００３７】図１０Ａ・Ｂに示すように、サブレイヤ１
２２、１２３、１２６、及び１２７は共に金属層１２９
を形成する。先行技術から明らかなように、別の実施例
において金属レイヤ１２９は４つ以下または４つ以上の
サブレイヤを含んでもよい。さらに金属層１２９は、２
つ以下または２つ以上のスパッタリング層、および２つ
以下または２つ以上のめっき層を含み得る。また、サブ
レイヤは蒸着、無電界めっき、電気めっき、ステンシル
印刷、またはスクリーン印刷のような別のプロセスによ
って被着され得る。サブレイヤ１２２、１２３、１２
６、及び１２７の集合は、ここでは場合によって金属層
１２９と称される。
２２、１２３、１２６、及び１２７は共に金属層１２９
を形成する。先行技術から明らかなように、別の実施例
において金属レイヤ１２９は４つ以下または４つ以上の
サブレイヤを含んでもよい。さらに金属層１２９は、２
つ以下または２つ以上のスパッタリング層、および２つ
以下または２つ以上のめっき層を含み得る。また、サブ
レイヤは蒸着、無電界めっき、電気めっき、ステンシル
印刷、またはスクリーン印刷のような別のプロセスによ
って被着され得る。サブレイヤ１２２、１２３、１２
６、及び１２７の集合は、ここでは場合によって金属層
１２９と称される。
【００３８】製造プロセスのこの段階において、金属プ
レート１１６で示される導電性基板を含む半導体構造が
出現し、複数の半導体ダイ１００Ａ〜１００Ｎが基板に
取付けられている。複数のダイが行方向の平行な溝によ
って互いに分離され、溝はウエハ１００を通り延在する
切込みとして示され、各ダイの前側はパシベーション層
１０４を含み、金属層１２９は溝の底部及び壁部に沿っ
てパシベーション層の上に延在する。
レート１１６で示される導電性基板を含む半導体構造が
出現し、複数の半導体ダイ１００Ａ〜１００Ｎが基板に
取付けられている。複数のダイが行方向の平行な溝によ
って互いに分離され、溝はウエハ１００を通り延在する
切込みとして示され、各ダイの前側はパシベーション層
１０４を含み、金属層１２９は溝の底部及び壁部に沿っ
てパシベーション層の上に延在する。
【００３９】所望により、半田ペーストの層１３０が金
属層１２９の水平表面の少なくとも一部にステンシル印
刷またはスクリーン印刷される。半田ペーストがリフロ
ーされ、図１１Ａ・Ｂに示すゲート半田ポスト１２８
Ｇ、ソース半田ポスト１２８Ｓ、及びドレイン半田ポス
ト１２８Ｄを形成する。半田ポスト１２８Ｓ、１２８
Ｓ、及び１２８Ｄは互いに電気的に絶縁されている。
属層１２９の水平表面の少なくとも一部にステンシル印
刷またはスクリーン印刷される。半田ペーストがリフロ
ーされ、図１１Ａ・Ｂに示すゲート半田ポスト１２８
Ｇ、ソース半田ポスト１２８Ｓ、及びドレイン半田ポス
ト１２８Ｄを形成する。半田ポスト１２８Ｓ、１２８
Ｓ、及び１２８Ｄは互いに電気的に絶縁されている。
【００４０】図１２Ａ・Ｂに示すように、金属プレート
１１６をＹ−スクライビング線に沿って切込むことによ
ってダイ１００Ａ及びダイ１００Ｂが分離される。ダイ
１００Ａ及び１００Ｂを分離する切断によって予め形成
された切溝Ｗ１よりも切溝Ｗ２が狭い幅となるようにダ
イシングソーの刃が選択される。切溝Ｗ１は約０．１５
２ｍｍ（６ｍｉｌｓ）であるため、例えばＷ２は約０．
０５０８ｍｍ（２ｍｉｌｓ）でよい。結果としてダイ１
００Ａ、１００Ｂの側方縁部１２０を立ち上がり延在す
る金属層１２９の一部は残存し、金属プレート１１６及
びドレイン半田ポスト１２８Ｄの間の電気的接続の一部
を形成する。
１１６をＹ−スクライビング線に沿って切込むことによ
ってダイ１００Ａ及びダイ１００Ｂが分離される。ダイ
１００Ａ及び１００Ｂを分離する切断によって予め形成
された切溝Ｗ１よりも切溝Ｗ２が狭い幅となるようにダ
イシングソーの刃が選択される。切溝Ｗ１は約０．１５
２ｍｍ（６ｍｉｌｓ）であるため、例えばＷ２は約０．
０５０８ｍｍ（２ｍｉｌｓ）でよい。結果としてダイ１
００Ａ、１００Ｂの側方縁部１２０を立ち上がり延在す
る金属層１２９の一部は残存し、金属プレート１１６及
びドレイン半田ポスト１２８Ｄの間の電気的接続の一部
を形成する。
【００４１】ここで、ダイ１００Ａ、１００Ｂは、ダイ
シングソーを使用してウエハ１００及び金属プレート１
１６をＸ−スクライビング線１１０に沿って切断するこ
とによりＹ方向に隣接するダイから分離される。別法と
して、フォトリソグラフィによるパターニング及びエッ
チングによってダイ１００Ａ、１００ＢはＹ方向に隣接
するダイから分離され得る。
シングソーを使用してウエハ１００及び金属プレート１
１６をＸ−スクライビング線１１０に沿って切断するこ
とによりＹ方向に隣接するダイから分離される。別法と
して、フォトリソグラフィによるパターニング及びエッ
チングによってダイ１００Ａ、１００ＢはＹ方向に隣接
するダイから分離され得る。
【００４２】図１３Ａに得られた半導体デバイスパッケ
ージ１４０の底面図を、図１３Ｂにその断面図を示す。
パッケージ１４０はダイ１００Ａを含み、それは図１２
Ｂと比較した場合、反転した構造である。ダイ１００Ａ
の前側には、ダイ１００Ａの中の半導体デバイス（例え
ばＭＯＳＦＥＴ）に電気的に接触した接続用パッド１０
６Ｓ及びパシベーション層１０４を含む。また、パッケ
ージ１４０はダイ１００Ａの後側に取着された導電性プ
レート１１６を含む。導電性プレート１１６は、ダイ１
００Ａの幅Ｘ１よりも大きい幅Ｘ２を有し、ダイ１００
Ａの側方縁部１２０を越えて延在し、突出部１４２を形
成する。金属層１４４のフランジ部は導電性プレート１
１６の突出部１４２に接触し、金属層１４４は突出部１
４２からダイ１００Ａの側方縁部１２０に沿ってパシベ
ーション層１０４上まで延在する。金属層１４４はＭＯ
ＳＦＥＴのドレイン端子に電気的に接触するが、ソース
接続用パッド１０２Ｓ及びゲート接続用パッド１０２Ｇ
に対しては電気的に絶縁されている。第２の金属層１４
６はソース接続用パッド１０２Ｓと電気的に接触する
が、ゲート接続用パッド１０２Ｇ及びＭＯＳＦＥＴのド
レイン端子に対しては電気的に絶縁され、第３の金属層
１４８はゲート接続用パッド１２０Ｇに電気的に接触す
るが、ソース接続用パッド１０２Ｓ及びＭＯＳＦＥＴの
ドレイン端子に対しては電気的に絶縁される。
ージ１４０の底面図を、図１３Ｂにその断面図を示す。
パッケージ１４０はダイ１００Ａを含み、それは図１２
Ｂと比較した場合、反転した構造である。ダイ１００Ａ
の前側には、ダイ１００Ａの中の半導体デバイス（例え
ばＭＯＳＦＥＴ）に電気的に接触した接続用パッド１０
６Ｓ及びパシベーション層１０４を含む。また、パッケ
ージ１４０はダイ１００Ａの後側に取着された導電性プ
レート１１６を含む。導電性プレート１１６は、ダイ１
００Ａの幅Ｘ１よりも大きい幅Ｘ２を有し、ダイ１００
Ａの側方縁部１２０を越えて延在し、突出部１４２を形
成する。金属層１４４のフランジ部は導電性プレート１
１６の突出部１４２に接触し、金属層１４４は突出部１
４２からダイ１００Ａの側方縁部１２０に沿ってパシベ
ーション層１０４上まで延在する。金属層１４４はＭＯ
ＳＦＥＴのドレイン端子に電気的に接触するが、ソース
接続用パッド１０２Ｓ及びゲート接続用パッド１０２Ｇ
に対しては電気的に絶縁されている。第２の金属層１４
６はソース接続用パッド１０２Ｓと電気的に接触する
が、ゲート接続用パッド１０２Ｇ及びＭＯＳＦＥＴのド
レイン端子に対しては電気的に絶縁され、第３の金属層
１４８はゲート接続用パッド１２０Ｇに電気的に接触す
るが、ソース接続用パッド１０２Ｓ及びＭＯＳＦＥＴの
ドレイン端子に対しては電気的に絶縁される。
【００４３】パッケージ１４０は半田ポスト１２８Ｓ及
び１２８Ｄを使用し、例えば、ＰＣＢ上に容易に取付け
可能である。半田ポスト１２８Ｇは図１３Ｂ中に表示さ
れていないが、それをＰＣＢに接続することによってＭ
ＯＳＦＥＴのソース端子、ゲート端子、及びドレイン端
子を外部回路に接続し得る。ドレイン端子はダイ１００
Ａの後側にあり、導電性プレート１１６を介し電気的に
接続されている。前述のようにパッケージ１４０はボン
ディングワイヤを含まず、ウエハ全体をバッチプロセス
により製造可能である。
び１２８Ｄを使用し、例えば、ＰＣＢ上に容易に取付け
可能である。半田ポスト１２８Ｇは図１３Ｂ中に表示さ
れていないが、それをＰＣＢに接続することによってＭ
ＯＳＦＥＴのソース端子、ゲート端子、及びドレイン端
子を外部回路に接続し得る。ドレイン端子はダイ１００
Ａの後側にあり、導電性プレート１１６を介し電気的に
接続されている。前述のようにパッケージ１４０はボン
ディングワイヤを含まず、ウエハ全体をバッチプロセス
により製造可能である。
【００４４】図１４はパッケージ１４０と同様のパッケ
ージ１５０の断面図であり、半田ポスト１２８Ｓ、１２
８Ｄ、及び１２８Ｇの代わりに、半田ボール１５２Ｓ、
１５２Ｄ、及び１５２Ｇ（図１４中では非表示）を使用
している。半田ボールは、半田ペーストを被着及び溶融
・再固化することにより、あるいは（例えばＰａｃＴｅ
ｃｈ ＧｍｂＨ（Ａｍ Ｓｃｈｌａｎｇｅｎｈｏｒｓｔ
１５−１７，１４６４１ Ｎａｕｅｎ，Ｇｅｒｍａｎ
ｙ）製の装置を用いる）スクリーン印刷または半田ジェ
ッティングのような他のプロセスにより、若しくは日本
の澁谷工業社（９２０−８６８１石川県金沢市大豆田本
町）製のウエハレベルソルダボールマウンタを用いるこ
とによって、従来の方式で設けることができる。その
他、例えば熱硬化性ポリマー、Ｂ状態接着剤（B-state
adhesives）、または熱可塑性ポリマーを用いて導電性
ポリマーバンプを設けてもよい。
ージ１５０の断面図であり、半田ポスト１２８Ｓ、１２
８Ｄ、及び１２８Ｇの代わりに、半田ボール１５２Ｓ、
１５２Ｄ、及び１５２Ｇ（図１４中では非表示）を使用
している。半田ボールは、半田ペーストを被着及び溶融
・再固化することにより、あるいは（例えばＰａｃＴｅ
ｃｈ ＧｍｂＨ（Ａｍ Ｓｃｈｌａｎｇｅｎｈｏｒｓｔ
１５−１７，１４６４１ Ｎａｕｅｎ，Ｇｅｒｍａｎ
ｙ）製の装置を用いる）スクリーン印刷または半田ジェ
ッティングのような他のプロセスにより、若しくは日本
の澁谷工業社（９２０−８６８１石川県金沢市大豆田本
町）製のウエハレベルソルダボールマウンタを用いるこ
とによって、従来の方式で設けることができる。その
他、例えば熱硬化性ポリマー、Ｂ状態接着剤（B-state
adhesives）、または熱可塑性ポリマーを用いて導電性
ポリマーバンプを設けてもよい。
【００４５】本発明の特定の実施例について説明した
が、これらの実施例は単なる例示であり発明を限定する
ものではない。例えば、ダイは前側に任意の数の接続用
パッドを有し得る。本発明の請求範囲を逸脱することな
く、当業者は種々の改善をなし得るであろう。
が、これらの実施例は単なる例示であり発明を限定する
ものではない。例えば、ダイは前側に任意の数の接続用
パッドを有し得る。本発明の請求範囲を逸脱することな
く、当業者は種々の改善をなし得るであろう。
【００４６】
【発明の効果】以上より、本発明により、半導体ダイと
概ね同じ大きさのフットプリントを有する面実装半導体
デバイスパッケージ及び単純でコストの嵩まないその製
造プロセスが提供さる。更に本発明により、半導体ダイ
の一方の面とその反対側の面に端子を有するバーチカル
型半導体デバイスのための、半導体ダイと概ね同じ大き
さのフットプリントを有する面実装半導体デバイスパッ
ケージ及びその製造プロセスが提供される。
概ね同じ大きさのフットプリントを有する面実装半導体
デバイスパッケージ及び単純でコストの嵩まないその製
造プロセスが提供さる。更に本発明により、半導体ダイ
の一方の面とその反対側の面に端子を有するバーチカル
型半導体デバイスのための、半導体ダイと概ね同じ大き
さのフットプリントを有する面実装半導体デバイスパッ
ケージ及びその製造プロセスが提供される。
【図１】半導体ウエハの平面図である。
【図２】Ａ及びＢからなり、Ａ及びＢは本発明による半
導体パッケージ製造プロセスの１過程を示す図である。
導体パッケージ製造プロセスの１過程を示す図である。
【図３】本発明による半導体パッケージ製造プロセスの
１過程を示す図である。
１過程を示す図である。
【図４】本発明による半導体パッケージ製造プロセスの
１過程を示す図である。
１過程を示す図である。
【図５】本発明による半導体パッケージ製造プロセスの
１過程を示す図である。
１過程を示す図である。
【図６】Ａ及びＢからなり、Ａ及びＢは本発明による半
導体パッケージ製造プロセスの１過程を示す図である。
導体パッケージ製造プロセスの１過程を示す図である。
【図７】Ａ及びＢからなり、Ａ及びＢは本発明による半
導体パッケージ製造プロセスの１過程を示す図である。
導体パッケージ製造プロセスの１過程を示す図である。
【図８】Ａ及びＢからなり、Ａ及びＢは本発明による半
導体パッケージ製造プロセスの１過程を示す図である。
導体パッケージ製造プロセスの１過程を示す図である。
【図９】Ａ及びＢからなり、Ａ及びＢは本発明による半
導体パッケージ製造プロセスの１過程を示す図である。
導体パッケージ製造プロセスの１過程を示す図である。
【図１０】Ａ及びＢからなり、Ａ及びＢは本発明による
半導体パッケージ製造プロセスの１過程を示す図であ
る。
半導体パッケージ製造プロセスの１過程を示す図であ
る。
【図１１】Ａ及びＢからなり、Ａ及びＢは本発明による
半導体パッケージ製造プロセスの１過程を示す図であ
る。
半導体パッケージ製造プロセスの１過程を示す図であ
る。
【図１２】Ａ及びＢからなり、Ａ及びＢは本発明による
半導体パッケージ製造プロセスの１過程を示す図であ
る。
半導体パッケージ製造プロセスの１過程を示す図であ
る。
【図１３】Ａ及びＢからなり、Ａは本発明による半導体
パッケージの底面図であり、Ｂは本発明による半導体パ
ッケージの断面図である。
パッケージの底面図であり、Ｂは本発明による半導体パ
ッケージの断面図である。
【図１４】パッケージとプリント回路基板の間の電気的
接続を形成するために半田ボールを使用した本発明によ
る半導体パッケージの断面図である。
接続を形成するために半田ボールを使用した本発明によ
る半導体パッケージの断面図である。
１００ 半導体ウエハ １００Ａ、１００Ｂ〜１００Ｎ ダイ １０２Ｇ ゲート金属層 １０２Ｓ ソース金属層 １０４ パシベーション層 １０６Ｓ ソース接続用パッド １０６Ｇ ゲート接続用パッド １０８ Ｙ−スクライビング線 １１０ Ｘ−スクライビング線 １１４ 金属層 １１５ 導電性セメント層 １１６ 金属プレート １１８ 金属プレート１１６の露出表面 １２０ 側方縁部 １２２ チタンのサブレイヤ １２２Ｄ チタンのサブレイヤ１２２ドレイン部 １２２Ｇ チタンのサブレイヤ１２２ゲート部 １２２Ｓ チタンのサブレイヤ１２２ソース部 １２３ アルミニウムのサブレイヤ １２３Ｄ アルミニウムのサブレイヤ１２３ドレイン部 １２３Ｇ アルミニウムのサブレイヤ１２３ゲート部 １２３Ｓ アルミニウムのサブレイヤ１２３ソース部 １２４ フォトレジスト層 １２６ ニッケルのサブレイヤ １２６Ｄ ニッケルのサブレイヤ１２６ドレイン部 １２６Ｇ ニッケルのサブレイヤ１２６ゲート部 １２６Ｓ ニッケルのサブレイヤ１２６ソース部 １２７ 金のサブレイヤ １２７Ｄ 金のサブレイヤ１２７ドレイン部 １２７Ｇ 金のサブレイヤ１２７ゲート部 １２７Ｓ 金のサブレイヤ１２７ソース部 １２８Ｄ 半田ポストドレイン部 １２８Ｇ 半田ポストゲート部 １２８Ｓ 半田ポストソース部 １２９ 金属層 １３０ 半田ペースト層 １４０ パッケージ １４２ 突出部 １４４ 金属層のフランジ部 １４６ 第２の金属層 １５０ パッケージ １５２ 半田ボール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユエ−シー・ホー アメリカ合衆国カリフォルニア州 94086・サニーベイル・アイリスアベニ ュー 735 審査官 丸山 英行 (56)参考文献 特開 平７−169796（ＪＰ，Ａ) 米国特許4249299（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/301 H01L 21/78
Claims (60)
- 【請求項１】 半導体デバイス用パッケージを製造す
るプロセスであって、 スクライビング線によって分離された複数のダイを含む
半導体ウエハであって、前記各ダイが半導体デバイスを
含み、かつ前側の表面にパシベーション層および少なく
とも１つの接続用パッドを含む、前記半導体ウエハを準
備する過程と、 前記ウエハの後面側に導電性基板を取着する過程と、 前記導電性基板およびダイの側方縁部を露出する幅Ｗ１
を有する第１の切込み部を形成するために、前記ウエハ
のスクライビング線に沿ってカッティングする過程と、 前記第１の切込み部により露出した導電性基板の一部か
ら前記ダイの側方縁部に沿って、前記パシベーション層
の少なくとも一部の上に延在する金属層を形成する過程
と、 前記スクライビング線に沿って導電性基板をカッティン
グし、第２の切込み部を形成する過程であって、前記第
２の切込み部の幅Ｗ２が前記第１の切込み部の幅Ｗ１よ
りも小さく、前記金属層の少なくとも一部が、前記ダイ
の側方縁部上に残存し、かつ前記導電性基板と前記ダイ
の前面側の所定の位置との間の導電性経路の一部を形成
する、カッティング過程とを有することを特徴とする半
導体デバイス用パッケージの製造プロセス。 - 【請求項２】 導電性基板を前記半導体ウエハの後側
に取着する前に、前記ウエハを薄くする過程を含むこと
を特徴とする請求項１に記載の製造プロセス。 - 【請求項３】 前記半導体ウエハを薄くする過程が前
記ウエハの後面側の研削を含むことを特徴とする請求項
２に記載の製造プロセス。 - 【請求項４】 前記半導体ウエハを薄くする過程が前
記ウエハの後面側のラッピングを含むことを特徴とする
請求項２に記載の製造プロセス。 - 【請求項５】 前記半導体ウエハを薄くする過程が前
記ウエハの後面側のエッチングを含むことを特徴とする
請求項２に記載の製造プロセス。 - 【請求項６】 前記導電性基板をウエハの後面側に取
着する過程が導電性セメントの使用を含むことを特徴と
する請求項１に記載の製造プロセス。 - 【請求項７】 前記導電性基板が、銅およびアルミニ
ウムからなるグループから選択された材料によって形成
されることを特徴とする請求項１に記載の製造プロセ
ス。 - 【請求項８】 前記ウエハをスクライビング線に沿っ
てカッティングする過程がダイシングソーによるカッテ
ィングを含むことを特徴とする請求項１に記載の製造プ
ロセス。 - 【請求項９】 前記ウエハをスクライビング線に沿っ
てカッティングする過程がフォトリソグラフィによるパ
ターニング及びエッチングを含むことを特徴とする請求
項１に記載の製造プロセス。 - 【請求項１０】 前記金属層を形成する過程が、第１
の金属サブレイヤをスパッタリングにより被着する過程
と、前記サブレイヤの上に第２の金属サブレイヤをスパ
ッタリングのより被着する過程とを含むことを特徴とす
る請求項１に記載の製造プロセス。 - 【請求項１１】 前記第１の金属サブレイヤがチタン
を含み、前記第２の金属サブレイヤがアルミニウムを含
むことを特徴とする請求項１０に記載の製造プロセス。 - 【請求項１２】 前記第１の金属層を形成する過程
が、前記第２の金属サブレイヤ上に第３の金属サブレイ
ヤをめっきする過程を含むことを特徴とする請求項１１
に記載の製造プロセス。 - 【請求項１３】 前記第３の金属サブレイヤがニッケ
ルを含むことを特徴とする請求項１２に記載の製造プロ
セス。 - 【請求項１４】 前記第１の金属層を形成する過程
が、前記第３の金属サブレイヤ上に第４の金属サブレイ
ヤをめっきする過程を含むことを特徴とする請求項１３
に記載の製造プロセス。 - 【請求項１５】 前記第４の金属サブレイヤが金を含
むことを特徴とする請求項１４に記載の製造プロセス。 - 【請求項１６】 前記金属層を形成する過程が、 金属サブレイヤを前記ダイの前面側の側方縁部および前
記導電性基板の露出部分に被着する過程と、 マスク層を被着する過程と、 前記マスク層をパターニングする過程と、 前記マスク層の一部を除去し、前記金属サブレイヤの第
１の部分を露出する開口部を形成する過程であって、前
記マスク層の残余部分が前記金属サブレイヤの第２の部
分を覆い、前記金属サブレイヤの第２の部分が前記導電
性基板および前記ダイの側方縁部に対し接触する、前記
マスクの除去過程と、 前記金属サブレイヤの第１の部分を除去する過程と、 前記マスク層の残余部分を除去する過程とを含むことを
特徴とする請求項１に記載の製造プロセス。 - 【請求項１７】 前記金属サブレイヤの被着過程がス
パッタリングを含むことを特徴とする請求項１６に記載
の製造プロセス。 - 【請求項１８】 前記金属層の形成過程が、前記金属
サブレイヤ上に第２の金属サブレイヤをめっきする過程
を含むことを特徴とする請求項１６に記載の製造プロセ
ス。 - 【請求項１９】 前記金属層の少なくとも一部におい
て少なくとも１つの半田ポストを形成する過程を含む請
求項１に記載の製造プロセス。 - 【請求項２０】 前記金属レイヤの少なくとも一部の
上に、少なくとも１つの半田ボールを形成する過程を含
むことを特徴とする請求項１に記載の製造プロセス。 - 【請求項２１】 少なくとも１つの半田ボールを形成
する前記過程が、スクリーン印刷を含むことを特徴とす
る請求項２０に記載の製造プロセス。 - 【請求項２２】 少なくとも１つの半田ボールを形成
する前記過程が、半田ジェッティングを含むことを特徴
とする請求項２０に記載の製造プロセス。 - 【請求項２３】 前記金属層の少なくとも一部の上
に、少なくとも１つの導電性ポリマーボールを形成する
過程を含むことを特徴とする請求項１に記載の製造プロ
セス。 - 【請求項２４】 前記導電性基板をスクライビング線
に沿ってカッティングする過程が、ダイシングソーによ
るカッティングを含むことを特徴とする請求項１に記載
の製造プロセス。 - 【請求項２５】 前記ダイを分離するために、前記第
１及び第２の切溝と直角をなす方向に前記ウエハ及び前
記導電性基板をカッティングする過程を含むことを特徴
とする請求項１に記載の製造プロセス。 - 【請求項２６】 ウエハ及び導電性基板をカッティン
グする前記過程が、フォトリソグラフィによるパターニ
ング及びエッチングを含むことを特徴とする請求項２５
に記載の製造プロセス。 - 【請求項２７】 前記半導体デバイスがＭＯＳＦＥＴ
であり、前記ダイの前面側にソース接続用パッド及びゲ
ート接続用パッドを備え、前記導電性基板が前記ダイの
後面側の上にあるドレイン端子に接触し、前記金属層の
ドレイン部分が前記導電性基板に接触し、また前記金属
層が前記ソース接続用パッドに接触したソース部分、及
び前記ゲート接続用パッドに接触したゲート部分を含
み、前記金属層のソース、ゲート、及びドレイン部分が
互いに電気的に絶縁されていることを特徴とする請求項
１に記載の製造プロセス。 - 【請求項２８】 前記半導体デバイスがＭＯＳＦＥＴ
を含むことを特徴とする請求項１に記載の製造プロセ
ス。 - 【請求項２９】 前記半導体デバイスがダイオードを
含むことを特徴とする請求項１に記載の製造プロセス。 - 【請求項３０】 前記半導体デバイスがＪＦＥＴを含
むことを特徴とする請求項１に記載の製造プロセス。 - 【請求項３１】 前記半導体デバイスがバイポーラト
ランジスタを含むことを特徴とする請求項１に記載の製
造プロセス。 - 【請求項３２】 前記半導体デバイスがＩＣを含むこ
とを特徴とする請求項１に記載の製造プロセス。 - 【請求項３３】 パワーＭＯＳＦＥＴ用のパッケージ
を製造するプロセスであって、 スクライビング線によって分割された複数のダイを含む
半導体ウエハを準備する過程であって、前記各ダイがパ
ワーＭＯＳＦＥＴを含み、かつ前側の表面にパシベーシ
ョン層、ゲート接続用パッド、及びソース接続用パッド
を含み、かつ後面側にドレイン端子を含む、前面側及び
後面側を有する前記半導体ウエハの準備過程と、 導電性基板を前記ウエハの後面側に取着する過程と、 前記スクライビング線の領域において前記半導体ウエハ
の前面側からカッティングし、第１の切溝を形成する過
程であって、前記第１の切溝が第１の切溝Ｗ１を有し、
かつ前記導電性基板の一部を露出する、前記半導体ウエ
ハのカッティング過程と、 前記ゲート接続用パッドに対し電気的に接触するゲート
金属層を形成する過程と、 前記ゲート層に対し電気的に絶縁され、前記ソース接続
用パッドに対し電気的に接触するソース金属層を形成す
る過程と、 接触領域において前記導電性基板の露出部分に接触し、
かつ前記ダイの縁部に沿ってパシベーション層上に延在
し、かつ前記ソース金属層およびゲート金属層に対し電
気的に絶縁されているドレイン金属層を形成する過程
と、 前記金属層及び前記導電性基板の間の接触領域に残存
し、かつ前記第１の切溝Ｗ１よりも幅が小さい第２の切
溝Ｗ２を形成するために、前記スクライビング線領域に
おける前記導電性基板のカッティング過程と、 前記複数のダイを分割するために、前記第１及び第２の
切込み部と直角をなす方向に前記ウエハ及び前記導電性
基板をカッティングする過程とを含むことを特徴とする
パワーＭＯＳＦＥＴ用パッケージの製造プロセス。 - 【請求項３４】 半導体ダイの第１面と第２面上の所
定の位置との間に電気的接触を形成するために、前記ダ
イが半導体ウエハの一部であるときに始めるプロセスで
あって、 前記ウエハの前記第１面に導電性基板を取着する過程
と、 前記導電性基板の一部を露出させるために、前記ウエハ
の前記第２面側から前記半導体ウエハをカッティングす
る過程と、 前記ダイの縁部に沿った前記第２面上の前記位置から、
前記導電性基板の露出部分まで側方に延在する金属層を
形成する過程と、 前記金属層および前記導電性基板との間の前記接触領域
をそのまま残し、前記導電性基板をカッティングする過
程とを含むことを特徴とする製造プロセス。 - 【請求項３５】 前記ウエハのカッティングにより形
成された第１の切溝の幅が、前記導電性基板のカッティ
ングにより形成された第２の切溝の幅よりも広いことを
特徴とする請求項３４に記載の製造プロセス。 - 【請求項３６】 前記ウエハのカッティング過程がダ
イシングソーによるカッティングを含むことを特徴とす
る請求項３４に記載の製造プロセス。 - 【請求項３７】 前記導電性基板をカッティングする
過程がダイシングソーによるカッティングを含むことを
特徴とする請求項３４に記載の製造プロセス。 - 【請求項３８】 半導体デバイス用パッケージであっ
て、 半導体デバイスを含むダイであって、前記ダイが前面側
にパシベーション層及び少なくとも１つの接続用パッド
を有し、前記接続用パッドが前記半導体デバイスに対し
電気的に接触している、前記ダイと、 前記ダイの後面側に取着され、前記ダイの側方縁部を越
えて延在して突出部分を形成する導電性プレートと、 前記導電性プレートの突出部分から前記ダイの側方縁部
に沿って前記パシベーション層上まで延在し、かつ前記
接続用パッドに対し電気的に絶縁状態である金属層とを
有することを特徴とするパッケージ。 - 【請求項３９】 前記接続用パッドに対して電気的に
接触する第２の金属層を含むことを特徴とする請求項３
８に記載の半導体パッケージ。 - 【請求項４０】 第２の金属サブレイヤが第１の金属
サブレイヤの上層をなす、少なくとも２つの金属サブレ
イヤを前記金属層が含むことを特徴とする請求項３８に
記載のパッケージ。 - 【請求項４１】 前記第１の金属層がスパッタリング
され、前記第２の金属層がめっきされることを特徴とす
る請求項４０に記載のパッケージ。 - 【請求項４２】 前記金属層に接触した少なくとも１
つの第１の半田ポストと、前記第２の金属層に接触した
少なくとも１つの第２の半田ポストとを含むことを特徴
とする請求項３９に記載のパッケージ。 - 【請求項４３】 前記金属層に接触した少なくとも１
つの第１の半田ボールと、第２の金属層に接触する少な
くとも１つの第２の半田ボールとを含むことを特徴とす
る請求項３９に記載のパッケージ。 - 【請求項４４】 前記金属層に接触する少なくとも１
つの第１の導電性ポリマーボールと、前記第２の金属層
に接触する少なくとも第２の導電性ポリマーボールとを
含むことを特徴とする請求項３９に記載のパッケージ。 - 【請求項４５】 前記導電性プレートが有する幅Ｘ２
が前記ダイが有する幅Ｘ１よりも大きいことを特徴とす
る請求項３８に記載のパッケージ。 - 【請求項４６】 前記ダイが、バーチカル型パワーＭ
ＯＳＦＥＴを含むことを特徴とする請求項３８に記載の
パッケージ。 - 【請求項４７】 前記ダイが、ダイオードを含むこと
を特徴とする請求項３８に記載のパッケージ。 - 【請求項４８】 前記ダイが、バイポーラトランジス
タを含むことを特徴とする請求項３８に記載のパッケー
ジ。 - 【請求項４９】 前記ダイが、ＪＦＥＴを含むことを
特徴とする請求項３８に記載のパッケージ。 - 【請求項５０】 前記ダイが、ＩＣを含むことを特徴
とする請求項３８に記載のパッケージ。 - 【請求項５１】 ＭＯＳＦＥＴ用パッケージであっ
て、 ＭＯＳＦＥＴを含み幅Ｘ２を有する半導体ダイであっ
て、前面側にソース端子に対して電気的に接触するソー
ス接続用パッド及びゲート端子に対して電気的に接触す
るゲート接続用パッドとを含み、後面側にドレイン端子
を含む前記半導体ダイと、 前記半導体ダイの幅Ｘ２より大きい幅Ｘ１を有し、かつ
前記ダイの後面側に取着され、かつ前記ドレイン端子に
対し電気的に接触する導電性基板と、 前記導電性基板の突出部分と接触し、かつ前記ダイの縁
部に沿って延在し、かつ前記ダイの前面側のパシベーシ
ョン層の一部を覆うドレイン金属層と、 前記ソース接続用パッドに対して電気的に接触するソー
ス金属層と、 前記ゲート接続用パッドに対して電気的に接触するゲー
ト金属層とを有することを特徴とするＭＯＳＦＥＴ用パ
ッケージ。 - 【請求項５２】 前記ソース金属層に対して電気的に
接触する少なくとも１つの半田ポストと、前記ゲート金
属層に対して電気的に接触する少なくとも１つの半田ポ
ストと、前記ドレイン金属層に対して電気的に接触する
少なくとも１つの半田ポストとを含むことを特徴とする
請求項５１に記載のパッケージ。 - 【請求項５３】 前記ソース金属層に対して電気的に
接触する少なくとも１つの半田ボールと、前記ゲート金
属層に対して電気的に接触する少なくとも１つの半田ボ
ールと、前記ドレイン金属層に対して電気的に接触する
少なくとも１つの半田ボールとを含むことを特徴とする
請求項５１に記載のパッケージ。 - 【請求項５４】 前記ソース金属層に対して電気的に
接触する少なくとも１つの導電性のポリマーボールと、
前記ゲート金属層に対して電気的に接触する少なくとも
１つの導電性のポリマーボールと、前記ドレイン金属層
に対して電気的に接触する少なくとも１つの導電性のポ
リマーボールとを含むことを特徴とする請求項５１に記
載のパッケージ。 - 【請求項５５】 半導体デバイス用パッケージであっ
て、 半導体デバイスを含み、第１面側に少なくとも１つの接
続用パッドを有する半導体ダイと、 前記ダイの第２面側に取着された導電性基板と、 前記ダイの第１面側から側方縁部に沿って、該側方縁部
を越えてフランジ部まで延在する金属層であって、前記
フランジ部が前記導電性基板に対し接触し、少なくとも
１つの接続用パッドに対し電気的に接触する金属層とを
含むことを特徴とする半導体デバイス用パッケージ。 - 【請求項５６】 前記導電性基板が、前記ダイの縁部
を越えて横方向に延在することを特徴とする請求項５５
に記載のパッケージ。 - 【請求項５７】 前記フランジが、ダイの側部に平行
な方向において外向きに縦方向に延在することを特徴と
する請求項５５に記載のパッケージ。 - 【請求項５８】 半導体の構造体であって、 導電性基板と、 前記基板に取着された複数の半導体ダイであって、パシ
ベーション層が前記各ダイの前面側の上に積層され、平
行な溝によって互いに行方向に分離される複数の前記半
導体ダイと、 前記溝の底部及び壁部に沿って配置され、かつ前記パシ
ベーション層上まで延在する金属層とを含むことを特徴
とする構造体。 - 【請求項５９】 前記各ダイの前面側に少なくとも１
つの接続用パッドを含み、前記金属層が前記接続用パッ
ドに対して電気的に絶縁されていることを特徴とする請
求項５８に記載の構造体。 - 【請求項６０】 前記接続用パッドに対して電気的に
接触している第２の金属層を含むことを特徴とする請求
項５８に記載の構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US39509799A | 1999-09-13 | 1999-09-13 | |
| US09/395097 | 1999-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085368A JP2001085368A (ja) | 2001-03-30 |
| JP3333765B2 true JP3333765B2 (ja) | 2002-10-15 |
Family
ID=23561676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35096099A Expired - Fee Related JP3333765B2 (ja) | 1999-09-13 | 1999-12-10 | 半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセス |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6562647B2 (ja) |
| EP (1) | EP1085570A3 (ja) |
| JP (1) | JP3333765B2 (ja) |
| KR (2) | KR100462980B1 (ja) |
| CN (1) | CN1186810C (ja) |
| HK (1) | HK1034805A1 (ja) |
| SG (1) | SG97858A1 (ja) |
| TW (1) | TW499746B (ja) |
Families Citing this family (100)
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| US5753529A (en) | 1994-05-05 | 1998-05-19 | Siliconix Incorporated | Surface mount and flip chip technology for total integrated circuit isolation |
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| JP3374880B2 (ja) * | 1994-10-26 | 2003-02-10 | 三菱電機株式会社 | 半導体装置の製造方法、及び半導体装置 |
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| EP2270845A3 (en) | 1996-10-29 | 2013-04-03 | Invensas Corporation | Integrated circuits and methods for their fabrication |
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| US6054760A (en) * | 1996-12-23 | 2000-04-25 | Scb Technologies Inc. | Surface-connectable semiconductor bridge elements and devices including the same |
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| US5888884A (en) | 1998-01-02 | 1999-03-30 | General Electric Company | Electronic device pad relocation, precision placement, and packaging in arrays |
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-
1999
- 1999-12-06 KR KR10-1999-0055093A patent/KR100462980B1/ko not_active IP Right Cessation
- 1999-12-10 JP JP35096099A patent/JP3333765B2/ja not_active Expired - Fee Related
- 1999-12-13 CN CNB991261224A patent/CN1186810C/zh not_active Expired - Fee Related
- 1999-12-21 EP EP19990125344 patent/EP1085570A3/en not_active Withdrawn
-
2000
- 2000-01-07 TW TW088120332A patent/TW499746B/zh not_active IP Right Cessation
- 2000-03-04 SG SG200001190A patent/SG97858A1/en unknown
-
2001
- 2001-04-26 US US09/844,934 patent/US6562647B2/en not_active Expired - Lifetime
- 2001-07-31 HK HK01105320A patent/HK1034805A1/xx not_active IP Right Cessation
-
2002
- 2002-05-28 US US10/157,584 patent/US6876061B2/en not_active Expired - Lifetime
-
2003
- 2003-08-28 KR KR10-2003-0059809A patent/KR100462981B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20010016369A1 (en) | 2001-08-23 |
| US6562647B2 (en) | 2003-05-13 |
| SG97858A1 (en) | 2003-08-20 |
| EP1085570A2 (en) | 2001-03-21 |
| HK1034805A1 (en) | 2001-11-02 |
| CN1288256A (zh) | 2001-03-21 |
| JP2001085368A (ja) | 2001-03-30 |
| KR100462980B1 (ko) | 2004-12-23 |
| KR100462981B1 (ko) | 2004-12-23 |
| CN1186810C (zh) | 2005-01-26 |
| KR20010029427A (ko) | 2001-04-06 |
| EP1085570A3 (en) | 2003-04-23 |
| KR20030081216A (ko) | 2003-10-17 |
| TW499746B (en) | 2002-08-21 |
| US6876061B2 (en) | 2005-04-05 |
| US20020185710A1 (en) | 2002-12-12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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