CN102842556B - 双面外露的半导体器件及其制作方法 - Google Patents
双面外露的半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN102842556B CN102842556B CN201110185096.XA CN201110185096A CN102842556B CN 102842556 B CN102842556 B CN 102842556B CN 201110185096 A CN201110185096 A CN 201110185096A CN 102842556 B CN102842556 B CN 102842556B
- Authority
- CN
- China
- Prior art keywords
- chip
- lead frame
- wafer
- semiconductor device
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 230000009977 dual effect Effects 0.000 title abstract 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 37
- 238000004806 packaging method and process Methods 0.000 claims description 37
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 32
- 239000010949 copper Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 239000010936 titanium Substances 0.000 claims description 20
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 18
- 229910052759 nickel Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 239000011241 protective layer Substances 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 238000000227 grinding Methods 0.000 claims description 13
- 229910017083 AlN Inorganic materials 0.000 claims description 12
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 238000001465 metallisation Methods 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 238000001704 evaporation Methods 0.000 claims description 10
- 230000008020 evaporation Effects 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 239000004033 plastic Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 238000003825 pressing Methods 0.000 claims description 6
- 238000003466 welding Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005253 cladding Methods 0.000 claims description 3
- 238000005538 encapsulation Methods 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 abstract 6
- 239000004014 plasticizer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000002360 preparation method Methods 0.000 description 6
- 239000006185 dispersion Substances 0.000 description 5
- 238000004070 electrodeposition Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明涉及一种双面外露的半导体器件及其制作方法，在导热但不导电的第二引线框架上，固定连接导电的第一引线框架；将芯片倒装，使其顶部的栅极、源极与其下方第一引线框架的若干引脚对应形成电性连接；将倒装的芯片与第一、第二引线框架模压塑封，使第二引线框架的散热片，及所述芯片底部的漏极，分别暴露在该半导体器件正反两面的塑封体以外。因而，在不增加半导体器件尺寸的前提下，通过暴露所述散热片及芯片漏极能够有效改善散热性能。
Description
技术领域
本发明涉及一种半导体器件及其制作方法，特别涉及一种双面外露以改善散热性能的半导体器件及其制作方法。
背景技术
在半导体功率器件的应用中，散热和器件尺寸是两个重要参数；即是说，一般希望在不增加器件尺寸的基础上，能够有更多的面积暴露在塑封体外，以获得更好的散热效果。通常的半导体器件，采用暴露栅极或漏极的结构，来帮助散热。
如图1、图2所示，是现有一种半导体器件的两种实施结构，其中，芯片100的栅极110和源极120朝上，通过锡球140而对应与栅极110和源极120的引脚151、152连接；仅仅使芯片100朝下的漏极130，直接暴露在该塑封体160的底部以外。芯片漏极130的暴露面积，可以是占塑封体160底面的全部(图2)或者只是塑封体160底面的一部分(图1)。因此，该器件中仅有芯片漏极130这一面可以暴露出来进行散热。
如图3所示，是现有另一种半导体器件的结构示意图。其中，一倒装芯片100的漏极130朝上与一散热片170连接，该散热片170在塑封体160的顶部暴露设置。倒装芯片100的栅极和源极朝下，通过锡球140分别与栅极和源极的焊盘191、192对应连接；所述栅极或源极的焊盘191、192底部也可以暴露在塑封体160之外来改善散热性能。但是，该器件的实现过程十分复杂。
发明内容
本发明涉及一种双面外露的半导体器件，可以直接将位于芯片一面的漏极，以及位于另一面的散热片都暴露在塑封体外，达到改善芯片散热性能的目的。本发明的另一目的是提供了该双面外露的半导体器件的制作方法。
为了达到上述目的，本发明的技术方案之一是提供一种双面外露的半导体器件，其包含在制作时由下至上依次连接的以下部件：
第二引线框架，其由导热但不导电材料制成，并设置有散热片；
第一引线框架，其由导电材料制成，并设置有相互分隔的若干引脚；
倒装的半导体芯片，其设置有若干顶部电极和若干底部电极；所述芯片的顶部电极向下，并对应与所述第一引线框架的若干引脚电性连接；
该器件中还包含，
塑封体，其覆盖所述倒装的芯片，并将该芯片与第一、第二引线框架模压塑封；所述第二引线框架的散热片，及所述芯片的底部电极，分别暴露在该器件正反两面的所述塑封体以外。
所述第一引线框架，是由铜Cu或其他导电材料制成；
所述第二引线框架，是由氧化铝Al2O3或氮化铝AlN，或者其他导热但不导电的材料制成，并且仅在该第二引线框架的背面设有镍Ni或铜Cu的镀层；所述第一引线框架连接在所述第二引线框架没有设置镀层的表面之上。
所述第一引线框架通过焊接或以环氧树脂粘接的方式，固定连接在所述第二引线框架的上面。
所述芯片中，其暴露在塑封体外的底部电极包含漏极，其顶部电极包含栅极和源极；
所述第一引线框架中的若干引脚，包含相隔开的栅极引脚和源极引脚；
所述第二引线框架上散热片的位置，与所述栅极连接栅极引脚、所述源极连接源极引脚的位置相对应。
所述芯片包含一晶圆，该晶圆顶面上对应芯片栅极、源极的位置分别植有若干锡球；该些锡球对应与第一引线框架的栅极引脚、源极引脚连接；
在所述晶圆磨薄的背面，通过蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层，作为该芯片的漏极及保护层。
若所述芯片的晶圆是扇入型封装时，还包含第一封装体，其具有足够厚度以覆盖所述晶圆顶面，并环绕所述栅极和源极上的锡球；通过研磨使所述锡球的顶面与研磨后的所述第一封装体的顶面齐平。
若所述芯片的晶圆是扇出型封装时，还包含第二封装体，其具有一定厚度以覆盖所述晶圆顶面，并环绕所述栅极和源极上的锡球，使所述锡球的顶部暴露在该第二封装体外。
所述第一引线框架上，栅极引脚、源极引脚各自引出塑封体外的部分为阶梯型，并且使该些引脚的端部与所述倒装芯片暴露的漏极处在同一平面。
本发明的另一个技术方案是提供一种双面外露的半导体器件的制作方法，其包含以下步骤：
步骤1、将一条导电的第一引线框架，固定连接在一条导热但不导电的第二引线框架上；
步骤2、在晶圆上制作若干半导体芯片的顶部电极和底部电极；
步骤3、从晶圆上切割形成若干个独立的半导体芯片；
步骤4、对单个芯片来说，将芯片倒装并电性连接在第一引线框架上；
步骤5、对倒装芯片及其下方的第一、第二引线框架进行模压塑封，使所述第二引线框架的散热片，及所述芯片的底部电极，分别暴露在该器件正反两面的塑封体以外；
步骤6、将半导体器件分离成型。
所述步骤1中，进一步包含以下步骤：
步骤1-1、由铜Cu或其他导电材料制成第一引线框架；所述第一引线框架设置有相互分隔的栅极引脚和源极引脚；
步骤1-2、由氧化铝Al2O3或氮化铝AlN，或者其他导热但不导电的材料制成第二引线框架及其散热片，并且仅在该第二引线框架的散热片背面设有镍Ni或铜Cu的镀层；
步骤1-3、将整条第一引线框架，通过焊接或以环氧树脂粘接的方式，固定连接在整条第二引线框架没有设置镀层的表面之上；使第一引线框架的栅极引脚和源极引脚，与其下方第二引线框架的散热片的位置相对应。
所述步骤2中，若制作第一结构a芯片的方法，包含：
步骤2-a-1、在一片晶圆上包含若干芯片，每个芯片的顶部电极是栅极和源极，芯片的底部电极是漏极；
步骤2-a-2、在晶圆顶面，对应每个芯片的栅极和源极位置植球；
步骤2-a-3、将晶圆背面研磨达到设定厚度；
步骤2-a-4、通过背面金属化工艺，在晶圆背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层，得到芯片的漏极及保护层。
所述步骤2中，若制作第二结构b芯片的方法，包含：
步骤2-b-1、在一片晶圆上包含若干芯片，每个芯片的顶部电极是栅极和源极，芯片的底部电极是漏极；
步骤2-b-2、在晶圆顶面，对应每个芯片的栅极和源极位置植球；
步骤2-b-3、将晶圆扇入型封装，即在晶圆顶面覆盖厚度足够的第一封装体，将所述栅极和源极的锡球也全部覆盖在该第一封装体中；
步骤2-b-4、将晶圆上的所述第一封装体，及其中包裹的若干锡球，从其顶部研磨，使该些锡球的顶面与所述第一封装体的顶面齐平；
步骤2-b-5、将晶圆背面研磨达到设定厚度；
步骤2-b-6、通过背面金属化工艺，在晶圆背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层，得到芯片的漏极及保护层。
所述步骤2中，若制作第三结构c芯片的方法，包含：
步骤2-c-1、在一片晶圆上包含若干芯片，每个芯片的顶部电极是栅极和源极，芯片的底部电极是漏极；
步骤2-c-2、在晶圆顶面，对应每个芯片的栅极和源极位置植球；
步骤2-c-3、将晶圆扇出型封装，即在晶圆顶面覆盖一定厚度的第二封装体，并使所述栅极和源极上锡球的顶部从该第二封装体上暴露出来；
步骤2-c-4、将晶圆背面研磨达到设定厚度；
步骤2-c-5、通过背面金属化工艺，在晶圆背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层，得到芯片的漏极及保护层。
步骤4中，具体是将芯片倒装，使其栅极和源极位置的锡球朝下，与所述第一引线框架上栅极引脚、源极引脚对应形成电性连接；此时，芯片的漏极朝上。
步骤5中，具体是使芯片的漏极直接暴露在塑封体的顶部以外；同时半导体器件的另一面，第二引线框架的散热片底面，也暴露在所述塑封体的底部以外。
步骤6中，具体是将第一、第二引线框架边缘多余的部分去除；并将第一引线框架上栅极引脚、源极引脚各自引出塑封体外的部分弯制成阶梯型，从而使该些引脚的端部与所述芯片暴露的漏极处在同一平面。
与现有技术相比，本发明所述双面外露的半导体器件及其制作方法的提出，使得半导体器件的正反两面，散热片与芯片漏极分别暴露在塑封体以外，在不增加器件尺寸的前提下，能够有效改善散热性能。
附图说明
图1、图2是现有一种在底部暴露漏极的半导体器件的两种实施结构示意图；
图3是现有另一种在顶部暴露连接漏极的散热片的半导体器件的结构示意图；
图4是本发明所述半导体器件中第一引线框架的结构示意图；
图5是本发明所述半导体器件中第二引线框架的结构示意图；
图6是本发明所述半导体器件中第一、第二引线框架连接结构的示意图；
图7到图10是本发明所述半导体器件中具有第一结构的芯片的制作流程示意图；
图11到图16是本发明所述半导体器件中具有第二结构的芯片的制作流程示意图；
图17到图21是本发明所述半导体器件中具有第三结构的芯片的制作流程示意图；
图22是本发明所述半导体器件中倒装芯片与第一、第二引线框架连接结构的示意图；
图23是本发明所述半导体器件中对倒装芯片与第一、第二引线框架进行塑封的示意图；
图24是本发明所述半导体器件背面的总体结构示意图；
图25是本发明所述半导体器件正面的总体结构示意图。
具体实施方式
以下结合附图说明本发明所述双面外露的半导体器件及其制作方法的具体实施方式。
配合参见图22～图25所示，其中图22示出了本发明所述双面外露的半导体器件中，由下至上依次连接有第二引线框架20、第一引线框架10和一倒装芯片30；如图23所示，器件中还包含覆盖所述倒装芯片30并将该芯片30与第一、第二引线框架模压塑封的塑封体40；所述第二引线框架20设置的散热片21(图25)，与所述芯片30背面的漏极33(图24)，两者位于该半导体器件的正反两面，且分别暴露在所述塑封体40以外。
具体的，配合参见图4～图6所示，图4示出的所述第一引线框架10，是由铜Cu或其他导电材料制成，其设置有相互分隔的栅极引脚11和源极引脚12。图5示出的所述第二引线框架20，是由例如氧化铝Al2O3或氮化铝AlN，或者其他导热但不导电的材料制成，并且仅仅在该第二引线框架20的背面设有镍Ni或铜Cu的镀层。如图6所示，通过焊接或以环氧树脂粘接的方式，将所述第一引线框架10固定连接在所述第二引线框架20的上面，使位于所述第一引线框架10中部、相隔开的栅极引脚11和源极引脚12，与其下方所述第二引线框架20中部的散热片21的位置相对应。需要指出的是，应当避免将所述镀层设置到将与第一引线框架10连接的所述第二引线框架20的正面，从而保证所述第一引线框架10与该镀层之间能够由不导电的第二引线框架20隔离开来，防止短路。
该半导体器件中所述倒装芯片30可以有以下三种不同的实施结构：
图7～图10所示的一种所述倒装芯片30中，包含一晶圆34；该晶圆34顶面上对应芯片30栅极31、源极32的位置分别植有若干锡球351和352；该晶圆34的背面磨薄，并通过背面金属化工艺形成该芯片30的漏极33及保护层，即在晶圆34背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层36。
图11～图16所示的另一种所述倒装芯片30中，晶圆34是扇入型封装，包含在晶圆34顶面对应芯片30栅极31、源极32设置的若干锡球351和352，以及将晶圆34顶面和该些锡球351、352全部覆盖后再磨薄的第一封装体37；所述若干锡球351、352超出第一封装体37的部分也被磨掉，而使该些锡球351、352的顶面与所述第一封装体37的顶面齐平。所述晶圆34的背面磨薄，也通过背面金属化工艺形成所述芯片30的漏极33及保护层。
图17～图21所示的还有一种所述倒装芯片30中，晶圆34是扇出型封装，包含在晶圆34顶面对应芯片30栅极31、源极32设置的若干锡球351和352，以及将晶圆34顶面覆盖而使该些锡球351、352的顶部暴露出来的第二封装体38。所述晶圆34的背面磨薄，也通过背面金属化工艺形成所述芯片30的漏极33及保护层。
如图22所示，上述任意一种倒装芯片30电性连接在所述第一引线框架10的上面；所述倒装芯片30上栅极31和源极32位置的锡球351和352朝下，并与所述第一引线框架10上栅极引脚11、源极引脚12对应形成电性连接。所述倒装芯片30的漏极33朝上，且该漏极33顶面直接暴露在塑封体40的顶部以外(图23、图24)。
同时，如图25所示，半导体器件的另一面，第二引线框架20的所述散热片21底面，也暴露在所述塑封体40的底部以外。该散热片21用于改善其上方，所述芯片30栅极31与其引脚11、芯片30源极32与其引脚12连接位置的散热性能。如图24、图25所示，所述第一引线框架10上，栅极引脚11、源极引脚12各自引出塑封体40外的部分为阶梯型，并且使该些引脚11、12的端部与所述芯片30暴露的漏极33处在同一平面，便于将该器件通过所述栅极引脚11、源极引脚12及直接暴露的漏极33，与外部的印刷电路板或其他电子器件进行连接。
上述双面外露的半导体器件的制作方法，包含以下步骤：
步骤1、制作引线框架；
步骤1-1、由铜Cu或其他导电材料制成第一引线框架10；所述第一引线框架10设置有相互分隔的栅极引脚11和源极引脚12(图4)；
步骤1-2、由例如氧化铝Al2O3或氮化铝AlN，或者其他导热但不导电的材料制成第二引线框架20，并且仅在该第二引线框架20的背面设有镍Ni或铜Cu的镀层；所述第二引线框架20设置有散热片21(图5)；
步骤1-3、将一条第一引线框架10，通过焊接或以环氧树脂粘接的方式，固定连接在一条第二引线框架20没有设置镀层的表面之上；使位于所述第一引线框架10中部、相隔开的栅极引脚11和源极引脚12，与其下方所述第二引线框架20中部的散热片21的位置相对应(图6)。
步骤2、在晶圆34上制作半导体器件的芯片30，下文会根据三种不同的芯片30结构具体描述(以a、b、c区分)；
配合参见图7～图10所示，制作第一结构a芯片30的方法，包含：
步骤2-a-1、在一片晶圆34上包含若干芯片30，每个芯片30的栅极31和源极32位于芯片30顶面，漏极33位于芯片30底面(图7)；
步骤2-a-2、在晶圆34顶面，对应每个芯片30的栅极31和源极32位置植球(图8)；
步骤2-a-3、将晶圆34背面研磨达到设定厚度(图9)；
步骤2-a-4、在晶圆34背面通过背面金属化工艺形成芯片30的漏极33及保护层；即在晶圆34背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层36(图10)。
或者，配合参见图11～图16所示，制作第二结构b芯片30的方法，包含：
步骤2-b-1、在一片晶圆34上包含若干芯片30，每个芯片30的栅极31和源极32位于芯片30顶面，漏极33位于芯片30底面(图11)；
步骤2-b-2、在晶圆34顶面，对应每个芯片30的栅极31和源极32位置植球(图12)；
步骤2-b-3、将晶圆34扇入型封装，即在晶圆34顶面覆盖厚度足够的第一封装体37，将所述栅极31和源极32的锡球351、352也全部覆盖在该第一封装体37中(图13)；
步骤2-b-4、将晶圆34上的所述第一封装体37，及其中包裹的若干锡球351、352，从其顶部一起研磨，使该些锡球351、352的顶面与所述第一封装体37的顶面齐平(图14)。
步骤2-b-5、将晶圆34背面研磨达到设定厚度(图15)；
步骤2-b-6、在晶圆34背面通过背面金属化工艺形成芯片30的漏极33及保护层(图16)。
又或者，配合参见图17～图21所示，制作第三结构c芯片30的方法，包含：
步骤2-c-1、在一片晶圆34上包含若干芯片30，每个芯片30的栅极31和源极32位于芯片30顶面，漏极33位于芯片30底面(图17)；
步骤2-c-2、在晶圆34顶面，对应每个芯片30的栅极31和源极32位置植球(图18)；
步骤2-c-3、将晶圆34扇出型封装，即在晶圆34顶面覆盖一定厚度的第二封装体38，并使所述栅极31和源极32上锡球351、352的顶部从该第二封装体38上暴露出来(图19)；
步骤2-c-4、将晶圆34背面研磨达到设定厚度(图20)；
步骤2-c-5、在晶圆34背面通过背面金属化工艺形成芯片30的漏极33及保护层(图21)。
步骤3、将晶圆34切割成若干个独立的芯片30；
步骤4、将芯片30倒装，并电性连接在第一引线框架10上；即是说，使芯片30上栅极31和源极32的锡球351、352朝下，与所述第一引线框架10上栅极引脚11、源极引脚12对应形成电性连接；此时，芯片30的漏极33朝上(图22)；
步骤5、对倒装芯片30及其下方的第一、第二引线框架进行模压塑封，使芯片30的漏极33直接暴露在塑封体40的顶部以外(图23、图24)；同时半导体器件的另一面，第二引线框架20的散热片21底面，也暴露在所述塑封体40的底部以外(图25)；
步骤6、将半导体器件分离成型；将第一、第二引线框架边缘多余的部分去除；将第一引线框架10上栅极引脚11、源极引脚12各自引出塑封体40外的部分弯制成阶梯型，从而使该些引脚11、12的端部与所述芯片30暴露的漏极33处在同一平面(图24、图25)。
至此，完成所述双面外露的半导体器件的制作。在具体使用时，所述器件一面为暴露的散热片21，器件另一面通过未被塑封体40覆盖的栅极引脚11、源极引脚12，及直接暴露的漏极33，与外部的印刷电路板或其他电子器件进行连接。
综上所述，本发明所述双面外露的半导体器件及其制作方法的提出，使得半导体器件的正反两面，散热片21与芯片30漏极33分别暴露在塑封体40以外，在不增加器件尺寸的前提下，能够有效改善散热性能。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (16)
1.一种双面外露的半导体器件，其特征在于，该器件包含在制作时由下至上依次连接的以下部件：
第二引线框架(20)，其由导热但不导电的材料制成，并设置有散热片(21)；
第一引线框架(10)，其由导电材料制成，并设置有相互分隔的若干引脚；
倒装的半导体芯片(30)，其设置有若干顶部电极和若干底部电极；所述芯片(30)的顶部电极向下，并对应与所述第一引线框架(10)的若干引脚电性连接；
该器件中还包含，
塑封体(40)，其覆盖所述倒装的芯片(30)，并将该芯片(30)与第一、第二引线框架模压塑封；所述第二引线框架(20)的散热片(21)，及所述芯片(30)的底部电极，分别暴露在该器件正反两面的所述塑封体(40)以外。
2.如权利要求1所述双面外露的半导体器件，其特征在于，
所述第一引线框架(10)，是由铜Cu制成；
所述第二引线框架(20)，是由氧化铝Al2O3或氮化铝AlN制成，并且仅在该第二引线框架(20)的背面设有镍Ni或铜Cu的镀层；所述第一引线框架(10)连接在所述第二引线框架(20)没有设置镀层的表面之上。
3.如权利要求1所述双面外露的半导体器件，其特征在于，
所述第一引线框架(10)通过焊接或以环氧树脂粘接的方式，固定连接在所述第二引线框架(20)的上面。
4.如权利要求1所述双面外露的半导体器件，其特征在于，
所述芯片(30)中，其暴露在塑封体(40)外的底部电极包含漏极(33)，其顶部电极包含栅极(31)和源极(32)；
所述第一引线框架(10)中的若干引脚，包含相隔开的栅极引脚(11)和源极引脚(12)；
所述第二引线框架(20)上散热片(21)的位置，与所述栅极(31)连接栅极引脚(11)、所述源极(32)连接源极引脚(12)的位置相对应。
5.如权利要求4所述双面外露的半导体器件，其特征在于，
所述芯片(30)包含一晶圆(34)，该晶圆(34)顶面上对应芯片(30)栅极(31)、源极(32)的位置分别植有若干锡球(351、352)；该些锡球(351、352)对应与第一引线框架(10)的栅极引脚(11)、源极引脚(12)连接；
在所述晶圆(34)磨薄的背面，通过蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层(36)，作为该芯片(30)的漏极(33)及保护层。
6.如权利要求5所述双面外露的半导体器件，其特征在于，
所述芯片(30)的晶圆(34)是扇入型封装时，还包含第一封装体(37)，其具有足够厚度以覆盖所述晶圆(34)顶面，并环绕所述栅极(31)和源极(32)上的锡球(351、352)；通过研磨使所述锡球(351、352)的顶面与研磨后的所述第一封装体(37)的顶面齐平。
7.如权利要求5所述双面外露的半导体器件，其特征在于，
所述芯片(30)的晶圆(34)是扇出型封装时，还包含第二封装体(38)，其具有一定厚度以覆盖所述晶圆(34)顶面，并环绕所述栅极(31)和源极(32)上的锡球(351、352)，使所述锡球(351、352)的顶部暴露在该第二封装体(38)外。
8.如权利要求4所述双面外露的半导体器件，其特征在于，
所述第一引线框架(10)上，栅极引脚(11)、源极引脚(12)各自引出塑封体(40)外的部分为阶梯型，并且使该些引脚的端部与所述倒装芯片(30)暴露的漏极(33)处在同一平面。
9.一种双面外露的半导体器件的制作方法，其特征在于，包含以下步骤：
步骤1、将一条导电的第一引线框架(10)，固定连接在一条导热但不导电的第二引线框架(20)上；
步骤2、在晶圆(34)上制作若干半导体芯片(30)的顶部电极和底部电极；
步骤3、从晶圆(34)上切割形成若干个独立的半导体芯片(30)；
步骤4、对单个芯片(30)来说，将芯片(30)倒装并电性连接在第一引线框架(10)上；
步骤5、对倒装芯片(30)及其下方的第一、第二引线框架进行模压塑封，使所述第二引线框架(20)的散热片(21)，及所述芯片(30)的底部电极，分别暴露在该器件正反两面的塑封体(40)以外；
步骤6、将半导体器件分离成型。
10.如权利要求9所述双面外露的半导体器件的制作方法，其特征在于，
步骤1中，进一步包含以下步骤：
步骤1-1、由铜Cu制成第一引线框架(10)；所述第一引线框架(10)设置有相互分隔的栅极引脚(11)和源极引脚(12)；
步骤1-2、由氧化铝Al2O3或氮化铝AlN制成第二引线框架(20)及其散热片(21)，并且仅在该第二引线框架(20)的散热片(21)背面设有镍Ni或铜Cu的镀层；
步骤1-3、将整条第一引线框架(10)，通过焊接或以环氧树脂粘接的方式，固定连接在整条第二引线框架(20)没有设置镀层的表面之上；使第一引线框架(10)的栅极引脚(11)和源极引脚(12)，与其下方第二引线框架(20)的散热片(21)的位置相对应。
11.如权利要求10所述双面外露的半导体器件的制作方法，其特征在于，
步骤2中，制作第一结构(a)芯片(30)的方法，包含：
步骤2-a-1、在一片晶圆(34)上包含若干芯片(30)，每个芯片(30)的顶部电极是栅极(31)和源极(32)，芯片(30)的底部电极是漏极(33)；
步骤2-a-2、在晶圆(34)顶面，对应每个芯片(30)的栅极(31)和源极(32)位置植球；
步骤2-a-3、将晶圆(34)背面研磨达到设定厚度；
步骤2-a-4、通过背面金属化工艺，在晶圆(34)背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层(36)，得到芯片(30)的漏极(33)及保护层。
12.如权利要求10所述双面外露的半导体器件的制作方法，其特征在于，
步骤2中，制作第二结构(b)芯片(30)的方法，包含：
步骤2-b-1、在一片晶圆(34)上包含若干芯片(30)，每个芯片(30)的顶部电极是栅极(31)和源极(32)，芯片(30)的底部电极是漏极(33)；
步骤2-b-2、在晶圆(34)顶面，对应每个芯片(30)的栅极(31)和源极(32)位置植球；
步骤2-b-3、将晶圆(34)扇入型封装，即在晶圆(34)顶面覆盖厚度足够的第一封装体(37)，将所述栅极(31)和源极(32)的锡球(351、352)也全部覆盖在该第一封装体(37)中；
步骤2-b-4、将晶圆(34)上的所述第一封装体(37)，及其中包裹的若干锡球(351、352)，从其顶部研磨，使该些锡球(351、352)的顶面与所述第一封装体(37)的顶面齐平；
步骤2-b-5、将晶圆(34)背面研磨达到设定厚度；
步骤2-b-6、通过背面金属化工艺，在晶圆(34)背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层(36)，得到芯片(30)的漏极(33)及保护层。
13.如权利要求10所述双面外露的半导体器件的制作方法，其特征在于，
步骤2中，制作第三结构(c)芯片(30)的方法，包含：
步骤2-c-1、在一片晶圆(34)上包含若干芯片(30)，每个芯片(30)的顶部电极是栅极(31)和源极(32)，芯片(30)的底部电极是漏极(33)；
步骤2-c-2、在晶圆(34)顶面，对应每个芯片(30)的栅极(31)和源极(32)位置植球；
步骤2-c-3、将晶圆(34)扇出型封装，即在晶圆(34)顶面覆盖一定厚度的第二封装体(38)，并使所述栅极(31)和源极(32)上锡球(351、352)的顶部从该第二封装体(38)上暴露出来；
步骤2-c-4、将晶圆(34)背面研磨达到设定厚度；
步骤2-c-5、通过背面金属化工艺，在晶圆(34)背面蒸发钛Ti、银Ag或镍Ni材料，形成一定厚度的金属层(36)，得到芯片(30)的漏极(33)及保护层。
14.如权利要求11或12或13所述双面外露的半导体器件的制作方法，其特征在于，步骤4中，具体是将芯片(30)倒装，使其栅极(31)和源极(32)位置的锡球(351、352)朝下，与所述第一引线框架(10)上栅极引脚(11)、源极引脚(12)对应形成电性连接；此时，芯片(30)的漏极(33)朝上。
15.如权利要求14所述双面外露的半导体器件的制作方法，其特征在于，
步骤5中，具体是使芯片(30)的漏极(33)直接暴露在塑封体(40)的顶部以外；同时半导体器件的另一面，第二引线框架(20)的散热片(21)底面，也暴露在所述塑封体(40)的底部以外。
16.如权利要求15所述双面外露的半导体器件的制作方法，其特征在于，
步骤6中，具体是将第一、第二引线框架边缘多余的部分去除；并将第一引线框架(10)上栅极引脚(11)、源极引脚(12)各自引出塑封体(40)外的部分弯制成阶梯型，从而使该些引脚的端部与所述芯片(30)暴露的漏极(33)处在同一平面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110185096.XA CN102842556B (zh) | 2011-06-21 | 2011-06-21 | 双面外露的半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110185096.XA CN102842556B (zh) | 2011-06-21 | 2011-06-21 | 双面外露的半导体器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102842556A CN102842556A (zh) | 2012-12-26 |
| CN102842556B true CN102842556B (zh) | 2015-04-22 |
Family
ID=47369776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110185096.XA Active CN102842556B (zh) | 2011-06-21 | 2011-06-21 | 双面外露的半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102842556B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107680950B (zh) * | 2013-11-27 | 2020-04-07 | 万国半导体股份有限公司 | 一种多芯片叠层的封装结构及其封装方法 |
| US9860987B2 (en) * | 2015-02-13 | 2018-01-02 | Deere & Company | Electronic assembly with one or more heat sinks |
| CN107301993A (zh) * | 2017-06-08 | 2017-10-27 | 太极半导体（苏州）有限公司 | 一种增加非功能性芯片的封装结构及其制作工艺 |
| CN110335821B (zh) * | 2019-06-03 | 2021-07-09 | 通富微电子股份有限公司 | 一种具有双面散热的半导体器件及其封装方法 |
| CN214505484U (zh) * | 2021-05-07 | 2021-10-26 | 苏州汇川技术有限公司 | 功率半导体器件的封装结构与功率模块 |
| CN113707624A (zh) * | 2021-09-18 | 2021-11-26 | 南京芯干线科技有限公司 | 一种氮化镓功率器件及其封装方法 |
| WO2022179229A1 (zh) * | 2021-12-02 | 2022-09-01 | 深圳麦克韦尔科技有限公司 | 发热体模组及其制备方法、封装模组和电子雾化装置 |
| CN114937606A (zh) * | 2022-05-31 | 2022-08-23 | 浙江禾芯集成电路有限公司 | 一种垂直型mosfet芯片的封装结构的封装方法 |
| CN116259549B (zh) * | 2022-12-30 | 2023-10-31 | 深圳真茂佳半导体有限公司 | 一种双面散热功率半导体的封装方法及封装结构 |
| CN118737989A (zh) * | 2024-09-03 | 2024-10-01 | 成都先进功率半导体股份有限公司 | 一种芯片的dfn双面散热封装结构及封装方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1288256A (zh) * | 1999-09-13 | 2001-03-21 | 维谢伊因特泰克诺洛吉公司 | 半导体器件的芯片规模表面安装封装及其制造方法 |
| CN1685504A (zh) * | 2002-09-30 | 2005-10-19 | 费查尔德半导体有限公司 | 包含漏极夹的半导体管芯封装 |
| US7166496B1 (en) * | 2005-08-17 | 2007-01-23 | Ciclon Semiconductor Device Corp. | Method of making a packaged semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6797530B2 (en) * | 2001-09-25 | 2004-09-28 | Kabushiki Kaisha Toshiba | Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements |
| US20050029646A1 (en) * | 2003-08-07 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for dividing substrate |
| US6984876B2 (en) * | 2004-05-27 | 2006-01-10 | Semiconductor Components Industries, L.L.C. | Semiconductor device formed having a metal layer for conducting the device current and for high contrast marking and method thereof |
| JP4400441B2 (ja) * | 2004-12-14 | 2010-01-20 | 三菱電機株式会社 | 半導体装置 |
| US7557432B2 (en) * | 2005-03-30 | 2009-07-07 | Stats Chippac Ltd. | Thermally enhanced power semiconductor package system |
| US8354692B2 (en) * | 2006-03-15 | 2013-01-15 | Infineon Technologies Ag | Vertical semiconductor power switch, electronic component and methods of producing the same |
| DE102007007142B4 (de) * | 2007-02-09 | 2008-11-13 | Infineon Technologies Ag | Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung |
| US20080242052A1 (en) * | 2007-03-30 | 2008-10-02 | Tao Feng | Method of forming ultra thin chips of power devices |
-
2011
- 2011-06-21 CN CN201110185096.XA patent/CN102842556B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1288256A (zh) * | 1999-09-13 | 2001-03-21 | 维谢伊因特泰克诺洛吉公司 | 半导体器件的芯片规模表面安装封装及其制造方法 |
| CN1685504A (zh) * | 2002-09-30 | 2005-10-19 | 费查尔德半导体有限公司 | 包含漏极夹的半导体管芯封装 |
| US7166496B1 (en) * | 2005-08-17 | 2007-01-23 | Ciclon Semiconductor Device Corp. | Method of making a packaged semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102842556A (zh) | 2012-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102842556B (zh) | 双面外露的半导体器件及其制作方法 | |
| CN103035631B (zh) | 联合封装高端和低端芯片的半导体器件及其制造方法 | |
| CN108597998A (zh) | 晶圆级系统封装方法及封装结构 | |
| US20070278701A1 (en) | Semiconductor package and method for fabricating the same | |
| US20110244633A1 (en) | Package assembly for semiconductor devices | |
| US7897438B2 (en) | Method of making semiconductor package with plated connection | |
| US8933545B2 (en) | Double-side exposed semiconductor device | |
| TWM558999U (zh) | 發光封裝元件 | |
| TW200849536A (en) | Semiconductor package and fabrication method thereof | |
| US20130026615A1 (en) | Double-side exposed semiconductor device and its manufacturing method | |
| CN103972199B (zh) | 线键合方法和结构 | |
| US11264334B2 (en) | Package device and method of manufacturing the same | |
| JP2016167577A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| CN102646645A (zh) | 封装结构及其制造方法 | |
| CN105378917A (zh) | 堆叠芯片封装 | |
| CN102832190B (zh) | 一种倒装芯片的半导体器件及制造方法 | |
| CN103824820B (zh) | 引线框区域阵列封装技术 | |
| CN110970374A (zh) | 一种倒装功率器件封装结构 | |
| CN101090077A (zh) | 半导体封装件及其制法 | |
| US10840172B2 (en) | Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package | |
| CN206412343U (zh) | 一种固定顶针内绝缘封装结构 | |
| CN206774529U (zh) | 双基岛封装电路 | |
| TW201133655A (en) | Packaging method of array-cutting type quad flat non-leaded packages | |
| CN101378023B (zh) | 半导体封装件及其制法 | |
| CN102903645B (zh) | 平面式半导体元件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160909 Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407 Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Address before: The British West Indies Dakaiman Cayman Island KY1-1107 P.O. Box 709 No. 122 Marie street, and the wind floor Patentee before: Alpha and Omega Semiconductor (Cayman) Ltd. |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160919 Address after: 400700 Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407 Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Address before: Bermuda Hamilton Church 2 Cola Lunden House Street Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd. Effective date of registration: 20160919 Address after: Bermuda Hamilton Church 2 Cola Lunden House Street Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd. Address before: The British West Indies Dakaiman Cayman Island KY1-1107 P.O. Box 709 No. 122 Marie street, and the wind floor Patentee before: Alpha and Omega Semiconductor (Cayman) Ltd. |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Semiconductor component with dual surfaces exposed and manufacturing method of semiconductor component Effective date of registration: 20191210 Granted publication date: 20150422 Pledgee: Chongqing Branch of China Development Bank Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Registration number: Y2019500000007 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20150422 Pledgee: Chongqing Branch of China Development Bank Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Registration number: Y2019500000007 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right |