JP3304531B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3304531B2 JP3304531B2 JP20811793A JP20811793A JP3304531B2 JP 3304531 B2 JP3304531 B2 JP 3304531B2 JP 20811793 A JP20811793 A JP 20811793A JP 20811793 A JP20811793 A JP 20811793A JP 3304531 B2 JP3304531 B2 JP 3304531B2
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- address signal
- address
- banks
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、書込み又は読出し後、
非選択状態とされた場合においても、所望により活性状
態（アクティブ状態）を維持させることができるバンク
（ＢＡＮＫ）と呼ばれるメモリセル領域を設けてなる半
導体記憶装置に関する。
非選択状態とされた場合においても、所望により活性状
態（アクティブ状態）を維持させることができるバンク
（ＢＡＮＫ）と呼ばれるメモリセル領域を設けてなる半
導体記憶装置に関する。
【０００２】
【従来の技術】従来、バンクと呼ばれるメモリセル領域
を設けてなる半導体記憶装置として、図７及び図８にそ
の要部を分図して示すようなものが知られている。
を設けてなる半導体記憶装置として、図７及び図８にそ
の要部を分図して示すようなものが知られている。
【０００３】この半導体記憶装置は、４個のバンクを設
けてなる、いわゆる、４バンク品と呼ばれるＳＤＲＡＭ
（synchronous dynamic random access memory）であ
り、外部から供給されるクロック信号に同期して動作す
るものである。
けてなる、いわゆる、４バンク品と呼ばれるＳＤＲＡＭ
（synchronous dynamic random access memory）であ
り、外部から供給されるクロック信号に同期して動作す
るものである。
【０００４】図７において、１〜４は、書込み又は読出
し後、非選択状態とされた場合においても、所望によっ
て活性状態を維持させることができるメモリセル領域で
あるバンク、５〜８は各バンクにおけるワード線のアド
レスを示すアドレス信号をデコードしてワード線の選択
を行うワードデコーダである。
し後、非選択状態とされた場合においても、所望によっ
て活性状態を維持させることができるメモリセル領域で
あるバンク、５〜８は各バンクにおけるワード線のアド
レスを示すアドレス信号をデコードしてワード線の選択
を行うワードデコーダである。
【０００５】また、９〜１２はバンク１〜４から読み出
されたデータの増幅を行うセンスアンプ、１３〜１６は
各バンク１〜４におけるコラムのアドレスを示すコラム
アドレス信号のデコードを行い、コラムの選択を行うコ
ラムデコーダである。
されたデータの増幅を行うセンスアンプ、１３〜１６は
各バンク１〜４におけるコラムのアドレスを示すコラム
アドレス信号のデコードを行い、コラムの選択を行うコ
ラムデコーダである。
【０００６】また、１７はバンク１〜４の選択を行うバ
ンクアドレス信号ＢＡ０、ＢＡ１が入力されるバンクア
ドレスバッファ、１８はバンクアドレス信号ＢＡ０、Ｂ
Ａ１をデコードするバンクデコーダである。
ンクアドレス信号ＢＡ０、ＢＡ１が入力されるバンクア
ドレスバッファ、１８はバンクアドレス信号ＢＡ０、Ｂ
Ａ１をデコードするバンクデコーダである。
【０００７】また、１９〜２２はバンクデコーダ１８か
ら出力されるデコード信号に基づいて、選択されたバン
クのワードデコーダ及びセンスアンプを活性状態に駆動
する駆動回路である。
ら出力されるデコード信号に基づいて、選択されたバン
クのワードデコーダ及びセンスアンプを活性状態に駆動
する駆動回路である。
【０００８】また、２３はアドレス信号Ａ0〜Ａnが入力
されるアドレスバッファ、２４はバンクデコーダ１８か
ら出力されるデコード信号により選択動作を制御され、
アドレスバッファ２３から出力されるワード線を選択す
るためのアドレス信号を、選択されたバンクに対応する
ワードデコーダに供給するための選択回路である。
されるアドレスバッファ、２４はバンクデコーダ１８か
ら出力されるデコード信号により選択動作を制御され、
アドレスバッファ２３から出力されるワード線を選択す
るためのアドレス信号を、選択されたバンクに対応する
ワードデコーダに供給するための選択回路である。
【０００９】また、２５はバンクデコーダ１８から出力
されるデコード信号により選択動作を制御され、アドレ
スバッファ２３から出力されるコラムアドレス信号を、
選択されたバンクに対応するコラムデコーダに供給する
ための選択回路である。
されるデコード信号により選択動作を制御され、アドレ
スバッファ２３から出力されるコラムアドレス信号を、
選択されたバンクに対応するコラムデコーダに供給する
ための選択回路である。
【００１０】また、図８において、２６〜２９はセンス
アンプ９〜１２を介して読み出されたデータの増幅を行
う増幅回路、３０〜３３は書込みデータをバンク１〜４
に書込むための書込回路である。
アンプ９〜１２を介して読み出されたデータの増幅を行
う増幅回路、３０〜３３は書込みデータをバンク１〜４
に書込むための書込回路である。
【００１１】また、３４はバンクデコーダ１８から出力
されるデコード信号に制御され、増幅回路２６〜２９の
うち、選択されたバンクに対応する増幅回路の出力を選
択する選択回路である。
されるデコード信号に制御され、増幅回路２６〜２９の
うち、選択されたバンクに対応する増幅回路の出力を選
択する選択回路である。
【００１２】また、３５は選択回路３４から出力される
データをラッチして、これを外部に出力する出力バッフ
ァ、３６は外部から入力される書込みデータを取り込む
入力バッファである。
データをラッチして、これを外部に出力する出力バッフ
ァ、３６は外部から入力される書込みデータを取り込む
入力バッファである。
【００１３】また、３７はバンクデコーダ１８から出力
されるデコード信号に制御され、入力バッファ３６に取
り込まれた書込みデータを、書込回路３０〜３３のう
ち、選択されたバンクに対応する書込回路に供給する選
択回路である。
されるデコード信号に制御され、入力バッファ３６に取
り込まれた書込みデータを、書込回路３０〜３３のう
ち、選択されたバンクに対応する書込回路に供給する選
択回路である。
【００１４】また、図７において、３８は外部から供給
される種々の制御信号に基づいて各回路の動作タイミン
グを制御する動作制御回路であり、ＣＬＫはクロック信
号、／ＲＡＳはロウアドレス・ストローブ信号、／ＣＡ
Ｓはコラムアドレス・ストローブ信号である。
される種々の制御信号に基づいて各回路の動作タイミン
グを制御する動作制御回路であり、ＣＬＫはクロック信
号、／ＲＡＳはロウアドレス・ストローブ信号、／ＣＡ
Ｓはコラムアドレス・ストローブ信号である。
【００１５】また、／ＷＥはライト・イネーブル信号、
／ＣＳはチップ・セレクト信号、ＣＫＥはクロック信号
ＣＬＫの有効化、無効化を制御するクロック・イネーブ
ル信号である。
／ＣＳはチップ・セレクト信号、ＣＫＥはクロック信号
ＣＬＫの有効化、無効化を制御するクロック・イネーブ
ル信号である。
【００１６】ここに、図９は、このＳＤＲＡＭの読出し
動作を示すタイムチャートであり、図９Ａはクロック信
号ＣＬＫ、図９Ｂはクロック・イネーブル信号ＣＫＥ、
図９Ｃはチップ・セレクト信号／ＣＳを示している。
動作を示すタイムチャートであり、図９Ａはクロック信
号ＣＬＫ、図９Ｂはクロック・イネーブル信号ＣＫＥ、
図９Ｃはチップ・セレクト信号／ＣＳを示している。
【００１７】また、図９Ｄはロウアドレス・ストローブ
信号／ＲＡＳ、図９Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図９Ｆはライト・イネーブル信号／ＷＥを
示している。
信号／ＲＡＳ、図９Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図９Ｆはライト・イネーブル信号／ＷＥを
示している。
【００１８】また、図９Ｇはアドレス信号Ａ0〜Ａn、図
９Ｈはバンクアドレス信号ＢＡ０、図９Ｉはバンクアド
レス信号ＢＡ１、図９Ｊは出力データＤＱを示してい
る。
９Ｈはバンクアドレス信号ＢＡ０、図９Ｉはバンクアド
レス信号ＢＡ１、図９Ｊは出力データＤＱを示してい
る。
【００１９】即ち、このＳＤＲＡＭにおいては、クロッ
ク信号ＣＬＫの立ち上がりエッジで外部から供給される
各種信号がラッチされるが、読出し時、まず、バンク活
性化命令及びロウアドレス信号が入力される。
ク信号ＣＬＫの立ち上がりエッジで外部から供給される
各種信号がラッチされるが、読出し時、まず、バンク活
性化命令及びロウアドレス信号が入力される。
【００２０】バンク活性化命令は、クロック・イネーブ
ル信号ＣＫＥ＝「Ｈ」、チップセレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
ル信号ＣＫＥ＝「Ｈ」、チップセレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
【００２１】この場合、ロウアドレス信号としてＡ0〜
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
【００２２】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、そのデコード信号が駆動回路
１９〜２２及び選択回路２４、２５、３４、３７に供給
される。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、そのデコード信号が駆動回路
１９〜２２及び選択回路２４、２５、３４、３７に供給
される。
【００２３】但し、この場合には、選択回路２５、３
４、３７は、このデコード信号を無視するように制御さ
れる。
４、３７は、このデコード信号を無視するように制御さ
れる。
【００２４】ここに、駆動回路１９〜２２のうち、選択
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読出すことができる状態とする。
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読出すことができる状態とする。
【００２５】また、アドレスバッファ２３にラッチされ
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、ワードデコーダ５〜８のうち、選択されたバンクに
対応するワードデコーダに転送され、選択されたバンク
において、ワード線の選択が行われる。
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、ワードデコーダ５〜８のうち、選択されたバンクに
対応するワードデコーダに転送され、選択されたバンク
において、ワード線の選択が行われる。
【００２６】次に、リード命令が入力されるが、このリ
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
【００２７】この場合、アドレス信号として、バンクア
ドレス信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0
〜Ａnが入力されるが、バンクアドレス信号ＢＡ０、Ｂ
Ａ１はバンクアドレスバッファ１７にラッチされ、コラ
ムアドレス信号Ａ0〜Ａnはアドレスバッファ２３にラッ
チされる。
ドレス信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0
〜Ａnが入力されるが、バンクアドレス信号ＢＡ０、Ｂ
Ａ１はバンクアドレスバッファ１７にラッチされ、コラ
ムアドレス信号Ａ0〜Ａnはアドレスバッファ２３にラッ
チされる。
【００２８】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、そのデコード信号が駆動回路
１９〜２２及び選択回路２４、２５、３４、３７に供給
される。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、そのデコード信号が駆動回路
１９〜２２及び選択回路２４、２５、３４、３７に供給
される。
【００２９】但し、この場合には、駆動回路１９〜２２
及び選択回路２４、３７は、このデコード信号を無視す
るように制御される。
及び選択回路２４、３７は、このデコード信号を無視す
るように制御される。
【００３０】この結果、アドレスバッファ２３にラッチ
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
【００３１】そこで、選択されたバンクから読み出され
たデータは、対応するセンスアンプ、増幅回路及び選択
回路３４を介して出力バッファ３５にラッチされ、外部
に出力される。
たデータは、対応するセンスアンプ、増幅回路及び選択
回路３４を介して出力バッファ３５にラッチされ、外部
に出力される。
【００３２】
【発明が解決しようとする課題】ところで、ＳＤＲＡＭ
を使用するようにされたコンピュータ・システムには、
４バンク品のＳＤＲＡＭを使用するようにされたコンピ
ュータ・システムのほか、２バンク品のＳＤＲＡＭを使
用するようにされたコンピュータ・システムも存在して
いる。
を使用するようにされたコンピュータ・システムには、
４バンク品のＳＤＲＡＭを使用するようにされたコンピ
ュータ・システムのほか、２バンク品のＳＤＲＡＭを使
用するようにされたコンピュータ・システムも存在して
いる。
【００３３】しかし、図７及び図８に分図して示す従来
の４バンク品は、２バンク品との互換性がなく、２バン
ク品として使用することができず、その分、利便性に欠
けるという問題点があった。
の４バンク品は、２バンク品との互換性がなく、２バン
ク品として使用することができず、その分、利便性に欠
けるという問題点があった。
【００３４】図１０は、かかる問題点を説明するための
タイムチャートであり、図１０Ａはクロック信号ＣＬ
Ｋ、図１０Ｂはクロック・イネーブル信号ＣＫＥ、図１
０Ｃはチップ・セレクト信号／ＣＳを示している。
タイムチャートであり、図１０Ａはクロック信号ＣＬ
Ｋ、図１０Ｂはクロック・イネーブル信号ＣＫＥ、図１
０Ｃはチップ・セレクト信号／ＣＳを示している。
【００３５】また、図１０Ｄはロウアドレス・ストロー
ブ信号／ＲＡＳ、図１０Ｅはコラムアドレス・ストロー
ブ信号／ＣＡＳ、図１０Ｆはライト・イネーブル信号／
ＷＥを示している。
ブ信号／ＲＡＳ、図１０Ｅはコラムアドレス・ストロー
ブ信号／ＣＡＳ、図１０Ｆはライト・イネーブル信号／
ＷＥを示している。
【００３６】また、図１０Ｇはアドレス信号Ａ0〜Ａn、
図１０Ｈはバンクアドレス信号ＢＡ０、図１０Ｉはバン
クアドレス信号ＢＡ１、図１０Ｊは出力データＤＱを示
している。
図１０Ｈはバンクアドレス信号ＢＡ０、図１０Ｉはバン
クアドレス信号ＢＡ１、図１０Ｊは出力データＤＱを示
している。
【００３７】即ち、２バンク品のＳＤＲＡＭを使用する
ようにされたコンピュータ・システムにおいても、読出
し時、このＳＤＲＡＭに対して、まず、バンク活性化命
令及びロウアドレス信号が入力される。
ようにされたコンピュータ・システムにおいても、読出
し時、このＳＤＲＡＭに対して、まず、バンク活性化命
令及びロウアドレス信号が入力される。
【００３８】バンク活性化命令は、クロック・イネーブ
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
【００３９】この場合、ロウアドレス信号としてＡ0〜
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、それぞ
れ、バンクアドレス信号ＢＡ０、ＢＡ１として、バンク
アドレスバッファ１７にラッチされ、ロウアドレス信号
Ａ0〜Ａnは、アドレスバッファ２３にラッチされる。
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、それぞ
れ、バンクアドレス信号ＢＡ０、ＢＡ１として、バンク
アドレスバッファ１７にラッチされ、ロウアドレス信号
Ａ0〜Ａnは、アドレスバッファ２３にラッチされる。
【００４０】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、デコード信号は、駆動回路１
９〜２２及び選択回路２４、２５、３４、３７に供給さ
れる。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８に転送され、バンクデコーダ１
８においてデコードされ、デコード信号は、駆動回路１
９〜２２及び選択回路２４、２５、３４、３７に供給さ
れる。
【００４１】但し、この場合には、選択回路２５、３
４、３７は、このデコード信号を無視するように制御さ
れる。
４、３７は、このデコード信号を無視するように制御さ
れる。
【００４２】ここに、駆動回路１９〜２２のうち、選択
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読み出すことができる状態とする。
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読み出すことができる状態とする。
【００４３】また、アドレスバッファ２３にラッチされ
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
【００４４】次に、リード命令が入力されるが、このリ
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
【００４５】この場合、アドレス信号として、アドレス
信号Ａn+1は供給されず、バンクアドレス信号ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力され、バンクアド
レス信号ＢＡ１はバンクアドレスバッファ１７にラッチ
され、バンクデコーダ１８によりデコードされる。
信号Ａn+1は供給されず、バンクアドレス信号ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力され、バンクアド
レス信号ＢＡ１はバンクアドレスバッファ１７にラッチ
され、バンクデコーダ１８によりデコードされる。
【００４６】ここに、たとえば、ＢＡ０＝「Ｌ」、ＢＡ
１＝「Ｌ」でバンク１が選択され、ＢＡ０＝「Ｈ」、Ｂ
Ａ１＝「Ｌ」でバンク２が選択され、ＢＡ０＝「Ｌ」、
ＢＡ１＝「Ｈ」でバンク３が選択され、ＢＡ０＝
「Ｈ」、ＢＡ１＝「Ｈ」でバンク４が選択されるとす
る。
１＝「Ｌ」でバンク１が選択され、ＢＡ０＝「Ｈ」、Ｂ
Ａ１＝「Ｌ」でバンク２が選択され、ＢＡ０＝「Ｌ」、
ＢＡ１＝「Ｈ」でバンク３が選択され、ＢＡ０＝
「Ｈ」、ＢＡ１＝「Ｈ」でバンク４が選択されるとす
る。
【００４７】そこで、バンク活性化命令入力時、ＢＡ０
＝「Ｌ」、ＢＡ１＝「Ｌ」でバンク１が選択された場合
において、バンク２が活性化されている場合には、リー
ド命令入力時、コラムアドレス信号Ａ0〜Ａnの他、ＢＡ
０＝「Ｌ」、ＢＡ１＝「Ｌ」が供給されなければ、バン
ク１を選択することができない。
＝「Ｌ」、ＢＡ１＝「Ｌ」でバンク１が選択された場合
において、バンク２が活性化されている場合には、リー
ド命令入力時、コラムアドレス信号Ａ0〜Ａnの他、ＢＡ
０＝「Ｌ」、ＢＡ１＝「Ｌ」が供給されなければ、バン
ク１を選択することができない。
【００４８】換言すれば、バンク活性化命令入力時、Ｂ
Ａ１として「Ｌ」は供給されたが、ＢＡ０が不確定で、
仮に、ＢＡ０＝「Ｈ」となっていた場合には、バンク１
ではなく、バンク２を選択してしまうことになり、誤デ
ータを読み出してしまうことになる。
Ａ１として「Ｌ」は供給されたが、ＢＡ０が不確定で、
仮に、ＢＡ０＝「Ｈ」となっていた場合には、バンク１
ではなく、バンク２を選択してしまうことになり、誤デ
ータを読み出してしまうことになる。
【００４９】しかし、２バンク品のＳＤＲＡＭを使用す
るコンピュータ・システムにおいては、リード命令入力
時には、コラムアドレス信号Ａ0〜Ａnのほか、バンク選
択信号ＢＡ１しか供給されないため、選択回路３４は、
バンクの選択を正確に行うことができないことになる。
るコンピュータ・システムにおいては、リード命令入力
時には、コラムアドレス信号Ａ0〜Ａnのほか、バンク選
択信号ＢＡ１しか供給されないため、選択回路３４は、
バンクの選択を正確に行うことができないことになる。
【００５０】なお、書込み時においても、同様にして、
選択回路３７は、書込みデータを書き込むべきバンクに
対応した書込回路を正確に選択することができず、選択
されていないバンクに対応する書込回路を選択してしま
い、誤書込みを行ってしまう場合がある。
選択回路３７は、書込みデータを書き込むべきバンクに
対応した書込回路を正確に選択することができず、選択
されていないバンクに対応する書込回路を選択してしま
い、誤書込みを行ってしまう場合がある。
【００５１】このように、図７及び図８に分図して示す
従来の４バンク品のＳＤＲＡＭは、２バンク品のＳＤＲ
ＡＭとの互換性がなく、２バンク品のＳＤＲＡＭを使用
するようにされているコンピュータ・システムには使用
することができないため、利便性に欠けるという問題点
があった。
従来の４バンク品のＳＤＲＡＭは、２バンク品のＳＤＲ
ＡＭとの互換性がなく、２バンク品のＳＤＲＡＭを使用
するようにされているコンピュータ・システムには使用
することができないため、利便性に欠けるという問題点
があった。
【００５２】本発明は、かかる点に鑑み、複数のバンク
を有する半導体記憶装置であって、より少ないバンクを
有する半導体記憶装置の互換品として使用できるように
し、利便性を高くした半導体記憶装置を提供することを
目的とする。
を有する半導体記憶装置であって、より少ないバンクを
有する半導体記憶装置の互換品として使用できるように
し、利便性を高くした半導体記憶装置を提供することを
目的とする。
【００５３】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による半導体記憶装置の要部を示して
いる。なお、本発明は、第１のアドレス信号と、第２の
アドレス信号とを順に取り込むことによって、所望のバ
ンクの所望のメモリセルを選択するモード（機能）を有
するものである。
図であり、本発明による半導体記憶装置の要部を示して
いる。なお、本発明は、第１のアドレス信号と、第２の
アドレス信号とを順に取り込むことによって、所望のバ
ンクの所望のメモリセルを選択するモード（機能）を有
するものである。
【００５４】図中、３９は半導体記憶装置本体、４０−
１、４０−２、４０−２y、４０−２xは、書込み又は読
出し後、非選択状態とされた場合においても、所望によ
り、活性状態を維持させることができるバンク、４１、
４２は選択バンク指示手段である。
１、４０−２、４０−２y、４０−２xは、書込み又は読
出し後、非選択状態とされた場合においても、所望によ
り、活性状態を維持させることができるバンク、４１、
４２は選択バンク指示手段である。
【００５５】但し、ｘは、２以上の整数である。また、
ｙは、ｘより小さい自然数である。
ｙは、ｘより小さい自然数である。
【００５６】ここに、選択バンク指示手段４１は、本発
明が２x個のバンク４０−１、４０−２・・・４０−２x
を有するものとして使用される場合、即ち、２xバンク
品として使用される場合、第１のアドレス信号が入力さ
れた場合、第１のアドレス信号に含まれるｘビットのバ
ンクアドレス信号をデコードしてワード線を選択すべき
バンクを指示し、２y 個のバンクを有するものとして２
x 個のバンク４０−１、４０−２・・・４０−２x が使
用される場合、即ち、２yバンク品として使用される場
合には、第１のアドレス信号に含まれるｙビットのバン
クアドレス信号と、残りのビットのアドレス信号のう
ち、２ x バンク品として使用される場合にバンクアドレ
スになるビットに対応する（ｘ−ｙ）ビットのアドレス
信号をデコードしてワード線を選択すべきバンクを指示
するものである。
明が２x個のバンク４０−１、４０−２・・・４０−２x
を有するものとして使用される場合、即ち、２xバンク
品として使用される場合、第１のアドレス信号が入力さ
れた場合、第１のアドレス信号に含まれるｘビットのバ
ンクアドレス信号をデコードしてワード線を選択すべき
バンクを指示し、２y 個のバンクを有するものとして２
x 個のバンク４０−１、４０−２・・・４０−２x が使
用される場合、即ち、２yバンク品として使用される場
合には、第１のアドレス信号に含まれるｙビットのバン
クアドレス信号と、残りのビットのアドレス信号のう
ち、２ x バンク品として使用される場合にバンクアドレ
スになるビットに対応する（ｘ−ｙ）ビットのアドレス
信号をデコードしてワード線を選択すべきバンクを指示
するものである。
【００５７】また、選択バンク指示手段４２は、２x個
のバンク４０−１、４０−２・・・４０−２xのそれぞ
れの活性・非活性状態を示す信号をデコード情報信号と
し、２xバンク品として使用される場合には、第２のア
ドレス信号が入力された場合、第２のアドレス信号に含
まれるｘビットのバンクアドレス信号をデコードし、デ
ータを読み出すべきバンク又はデータを書き込むべきバ
ンクとして、第１のアドレス信号が選択を指示したバン
クを選択すべきことを指示し、２yバンク品として使用
される場合には、第２のアドレス信号が入力された場
合、第２のアドレス信号に含まれるｙビットのバンクア
ドレス信号をデコードし、データを読み出すべきバンク
又はデータを書き込むべきバンクとして、第１のアドレ
ス信号が選択を指示したバンクを選択すべきことを指示
するものである。
のバンク４０−１、４０−２・・・４０−２xのそれぞ
れの活性・非活性状態を示す信号をデコード情報信号と
し、２xバンク品として使用される場合には、第２のア
ドレス信号が入力された場合、第２のアドレス信号に含
まれるｘビットのバンクアドレス信号をデコードし、デ
ータを読み出すべきバンク又はデータを書き込むべきバ
ンクとして、第１のアドレス信号が選択を指示したバン
クを選択すべきことを指示し、２yバンク品として使用
される場合には、第２のアドレス信号が入力された場
合、第２のアドレス信号に含まれるｙビットのバンクア
ドレス信号をデコードし、データを読み出すべきバンク
又はデータを書き込むべきバンクとして、第１のアドレ
ス信号が選択を指示したバンクを選択すべきことを指示
するものである。
【００５８】
【作用】本発明においては、ワード線を選択すべきバン
クを指示する選択バンク指示手段４１と、データを読み
出すべきバンク又はデータを書き込むべきバンクとし
て、第１のアドレス信号が選択を指示したバンクを選択
すべきことを指示する選択バンク指示手段４２とを別個
に設けている。
クを指示する選択バンク指示手段４１と、データを読み
出すべきバンク又はデータを書き込むべきバンクとし
て、第１のアドレス信号が選択を指示したバンクを選択
すべきことを指示する選択バンク指示手段４２とを別個
に設けている。
【００５９】しかも、選択バンク指示手段４２は、２x
個のバンク４０−１、４０−２・・・４０−２xのそれ
ぞれの活性状態を示す信号をデコードを行う情報信号と
し、本発明が２xバンク品として使用される場合には、
第２のアドレス信号が入力された場合、第２のアドレス
信号に含まれるｘビットのバンクアドレス信号をデコー
ドし、データを読み出すべきバンク又はデータを書き込
むべきバンクとして、第１のアドレス信号が選択を指示
したバンクを選択すべきことを指示し、また、本発明が
２yバンク品として使用される場合には、第２のアドレ
ス信号が入力された場合、第２のアドレス信号に含まれ
るｙビットのバンクアドレス信号をデコードし、データ
を読み出すべきバンク又はデータを書き込むべきバンク
として、第１のアドレス信号が選択を指示したバンクを
選択すべきことを指示するように構成されている。
個のバンク４０−１、４０−２・・・４０−２xのそれ
ぞれの活性状態を示す信号をデコードを行う情報信号と
し、本発明が２xバンク品として使用される場合には、
第２のアドレス信号が入力された場合、第２のアドレス
信号に含まれるｘビットのバンクアドレス信号をデコー
ドし、データを読み出すべきバンク又はデータを書き込
むべきバンクとして、第１のアドレス信号が選択を指示
したバンクを選択すべきことを指示し、また、本発明が
２yバンク品として使用される場合には、第２のアドレ
ス信号が入力された場合、第２のアドレス信号に含まれ
るｙビットのバンクアドレス信号をデコードし、データ
を読み出すべきバンク又はデータを書き込むべきバンク
として、第１のアドレス信号が選択を指示したバンクを
選択すべきことを指示するように構成されている。
【００６０】この結果、本発明は、２yバンク品の互換
品としても使用することができるので、２xバンク品を
必要とするコンピュータ・システムにおいて、２xバン
ク品として使用することができるほか、２yバンク品を
必要とするコンピュータ・システムにおいて、２yバン
ク品としても、使用することができる。
品としても使用することができるので、２xバンク品を
必要とするコンピュータ・システムにおいて、２xバン
ク品として使用することができるほか、２yバンク品を
必要とするコンピュータ・システムにおいて、２yバン
ク品としても、使用することができる。
【００６１】
【実施例】以下、図２〜図６を参照して、本発明の一実
施例につき、本発明を４バンク品のＳＤＲＡＭに適用し
た場合を例にして説明する。
施例につき、本発明を４バンク品のＳＤＲＡＭに適用し
た場合を例にして説明する。
【００６２】図２及び図３は本発明の一実施例の要部を
分図して示すブロック図であり、本実施例が図７及び図
８に分図して示す従来のＳＤＲＡＭと異なる第１の点
は、この従来のＳＤＲＡＭが設ける駆動回路１９〜２２
の代わりに、対応するバンクが活性状態にあるか否かを
示すバンク状態表示信号Ｓ１〜Ｓ４を出力する駆動回路
４４〜４７を設けている点である。
分図して示すブロック図であり、本実施例が図７及び図
８に分図して示す従来のＳＤＲＡＭと異なる第１の点
は、この従来のＳＤＲＡＭが設ける駆動回路１９〜２２
の代わりに、対応するバンクが活性状態にあるか否かを
示すバンク状態表示信号Ｓ１〜Ｓ４を出力する駆動回路
４４〜４７を設けている点である。
【００６３】ここに、ワードデコーダ５及びセンスアン
プ９が活性状態で、バンク１が活性状態にある場合に
は、バンク状態表示信号Ｓ１＝「Ｈ」とされ、ワードデ
コーダ５及びセンスアンプ９が非活性状態で、バンク１
が非活性状態にある場合には、バンク状態表示信号Ｓ１
＝「Ｌ」とされる。
プ９が活性状態で、バンク１が活性状態にある場合に
は、バンク状態表示信号Ｓ１＝「Ｈ」とされ、ワードデ
コーダ５及びセンスアンプ９が非活性状態で、バンク１
が非活性状態にある場合には、バンク状態表示信号Ｓ１
＝「Ｌ」とされる。
【００６４】また、ワードデコーダ６及びセンスアンプ
１０が活性状態で、バンク２が活性状態にある場合に
は、バンク状態表示信号Ｓ２＝「Ｈ」とされ、ワードデ
コーダ６及びセンスアンプ１０が非活性状態で、バンク
２が非活性状態にある場合には、バンク状態表示信号Ｓ
２＝「Ｌ」とされる。
１０が活性状態で、バンク２が活性状態にある場合に
は、バンク状態表示信号Ｓ２＝「Ｈ」とされ、ワードデ
コーダ６及びセンスアンプ１０が非活性状態で、バンク
２が非活性状態にある場合には、バンク状態表示信号Ｓ
２＝「Ｌ」とされる。
【００６５】また、ワードデコーダ７及びセンスアンプ
１１が活性状態で、バンク３が活性状態にある場合に
は、バンク状態表示信号Ｓ３＝「Ｈ」とされ、ワードデ
コーダ７及びセンスアンプ１１が非活性状態で、バンク
３が非活性状態にある場合には、バンク状態表示信号Ｓ
３＝「Ｌ」とされる。
１１が活性状態で、バンク３が活性状態にある場合に
は、バンク状態表示信号Ｓ３＝「Ｈ」とされ、ワードデ
コーダ７及びセンスアンプ１１が非活性状態で、バンク
３が非活性状態にある場合には、バンク状態表示信号Ｓ
３＝「Ｌ」とされる。
【００６６】また、ワードデコーダ８及びセンスアンプ
１２が活性状態で、バンク４が活性状態にある場合に
は、バンク状態表示信号Ｓ４＝「Ｈ」とされ、ワードデ
コーダ８及びセンスアンプ１２が非活性状態で、バンク
４が非活性状態にある場合には、バンク状態表示信号Ｓ
４＝「Ｌ」とされる。
１２が活性状態で、バンク４が活性状態にある場合に
は、バンク状態表示信号Ｓ４＝「Ｈ」とされ、ワードデ
コーダ８及びセンスアンプ１２が非活性状態で、バンク
４が非活性状態にある場合には、バンク状態表示信号Ｓ
４＝「Ｌ」とされる。
【００６７】また、本実施例が図７及び図８に分図して
示す従来のＳＤＲＡＭと異なる第２の点は、駆動回路４
４〜４７から出力されるバンク状態表示信号Ｓ１〜Ｓ４
をデコード情報信号として、バンクアドレスバッファ１
７から出力されるバンクアドレスをデコードするバンク
デコーダ４８が設けられている点である。
示す従来のＳＤＲＡＭと異なる第２の点は、駆動回路４
４〜４７から出力されるバンク状態表示信号Ｓ１〜Ｓ４
をデコード情報信号として、バンクアドレスバッファ１
７から出力されるバンクアドレスをデコードするバンク
デコーダ４８が設けられている点である。
【００６８】また、本実施例が図７及び図８に分図して
示す従来のＳＤＲＡＭと異なる第３の点は、選択回路２
５、３４、３７は、バンクデコーダ４８の出力に基づい
て選択動作を行う点である。その他については、図７及
び図８に分図して示す従来のＳＤＲＡＭと同様に構成さ
れている。
示す従来のＳＤＲＡＭと異なる第３の点は、選択回路２
５、３４、３７は、バンクデコーダ４８の出力に基づい
て選択動作を行う点である。その他については、図７及
び図８に分図して示す従来のＳＤＲＡＭと同様に構成さ
れている。
【００６９】ここに、バンクデコーダ４８は、図４にそ
の回路図を示すように構成されている。図中、ＢＫ１〜
ＢＫ４はバンクデコーダ４８の出力であるデコード信号
であり、これらデコード信号ＢＫ１〜ＢＫ４と、選択を
指示されるバンクとの関係は、表１に示すようになる。
の回路図を示すように構成されている。図中、ＢＫ１〜
ＢＫ４はバンクデコーダ４８の出力であるデコード信号
であり、これらデコード信号ＢＫ１〜ＢＫ４と、選択を
指示されるバンクとの関係は、表１に示すようになる。
【００７０】
【表１】
【００７１】また、図４において、５０はデコード信号
ＢＫ１を生成する回路部分であり、５１〜５５はｐＭＯ
Ｓトランジスタ、５６〜６０はｎＭＯＳトランジスタ、
６１、６２はインバータである。
ＢＫ１を生成する回路部分であり、５１〜５５はｐＭＯ
Ｓトランジスタ、５６〜６０はｎＭＯＳトランジスタ、
６１、６２はインバータである。
【００７２】また、６３はデコード信号ＢＫ２を生成す
る回路部分であり、６４〜６８はｐＭＯＳトランジス
タ、６９〜７３はｎＭＯＳトランジスタ、７４、７５は
インバータである。
る回路部分であり、６４〜６８はｐＭＯＳトランジス
タ、６９〜７３はｎＭＯＳトランジスタ、７４、７５は
インバータである。
【００７３】また、７６はデコード信号ＢＫ３を生成す
る回路部分であり、７７〜８１はｐＭＯＳトランジス
タ、８２〜８６はｎＭＯＳトランジスタ、８７、８８は
インバータである。
る回路部分であり、７７〜８１はｐＭＯＳトランジス
タ、８２〜８６はｎＭＯＳトランジスタ、８７、８８は
インバータである。
【００７４】また、８９はデコード信号ＢＫ４を生成す
る回路部分であり、９０〜９４はｐＭＯＳトランジス
タ、９５〜９９はｎＭＯＳトランジスタ、１００、１０
１はインバータである。
る回路部分であり、９０〜９４はｐＭＯＳトランジス
タ、９５〜９９はｎＭＯＳトランジスタ、１００、１０
１はインバータである。
【００７５】ここに、表２〜表５は、本実施例が４バン
ク品として使用される場合のバンクデコーダ４８の機能
を示す機能表、表６は、本実施例がバンク１、２及びバ
ンク３、４をそれぞれ１個のバンクとする２バンク品と
して使用される場合におけるバンクデコーダ４８の機能
を示す機能表である。なお、表６において、「Ｘ」は、
「Ｈ」でも、「Ｌ」でも良いことを示している。また、
表６は、２バンク品を使用するコンピュータ・システム
では、今回、アクセスしようとしているロウアドレス
が、前にアクセスしたときのロウアドレスと一致してい
るか否かを常に監視し、ロウ選択時のバンクアドレス信
号ＢＡ０の値が変わる場合には、システムは該当のバン
クを必ず一度非活性状態としてから活性化し直すことを
前提として作成している。したがって、表６には、バン
ク状態表示信号Ｓ１、Ｓ２が同時に「Ｈ」となる場合
や、バンク状態表示信号Ｓ３、Ｓ４が同時に「Ｈ」とな
る場合は含まれていない。
ク品として使用される場合のバンクデコーダ４８の機能
を示す機能表、表６は、本実施例がバンク１、２及びバ
ンク３、４をそれぞれ１個のバンクとする２バンク品と
して使用される場合におけるバンクデコーダ４８の機能
を示す機能表である。なお、表６において、「Ｘ」は、
「Ｈ」でも、「Ｌ」でも良いことを示している。また、
表６は、２バンク品を使用するコンピュータ・システム
では、今回、アクセスしようとしているロウアドレス
が、前にアクセスしたときのロウアドレスと一致してい
るか否かを常に監視し、ロウ選択時のバンクアドレス信
号ＢＡ０の値が変わる場合には、システムは該当のバン
クを必ず一度非活性状態としてから活性化し直すことを
前提として作成している。したがって、表６には、バン
ク状態表示信号Ｓ１、Ｓ２が同時に「Ｈ」となる場合
や、バンク状態表示信号Ｓ３、Ｓ４が同時に「Ｈ」とな
る場合は含まれていない。
【００７６】
【表２】
【００７７】
【表３】
【００７８】
【表４】
【００７９】
【表５】
【００８０】
【表６】
【００８１】ここに、図５は、本実施例を４バンク品と
して使用する場合の読出し動作を示すタイムチャートで
あり、図５Ａはクロック信号ＣＬＫ、図５Ｂはクロック
・イネーブル信号ＣＫＥ、図５Ｃはチップ・セレクト信
号／ＣＳを示している。
して使用する場合の読出し動作を示すタイムチャートで
あり、図５Ａはクロック信号ＣＬＫ、図５Ｂはクロック
・イネーブル信号ＣＫＥ、図５Ｃはチップ・セレクト信
号／ＣＳを示している。
【００８２】また、図５Ｄはロウアドレス・ストローブ
信号／ＲＡＳ、図５Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図５Ｆはライト・イネーブル信号／ＷＥを
示している。
信号／ＲＡＳ、図５Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図５Ｆはライト・イネーブル信号／ＷＥを
示している。
【００８３】また、図５Ｇはアドレス信号Ａ0〜Ａn、図
５Ｈはバンクアドレス信号ＢＡ０、図５Ｉはバンクアド
レス信号ＢＡ１、図５Ｊは出力データＤＱを示してい
る。
５Ｈはバンクアドレス信号ＢＡ０、図５Ｉはバンクアド
レス信号ＢＡ１、図５Ｊは出力データＤＱを示してい
る。
【００８４】即ち、本実施例においても、クロック信号
ＣＬＫの立ち上がりエッジで外部から供給される各種信
号がラッチされるが、読出し時、まず、バンク活性化命
令及びロウアドレス信号が入力される。
ＣＬＫの立ち上がりエッジで外部から供給される各種信
号がラッチされるが、読出し時、まず、バンク活性化命
令及びロウアドレス信号が入力される。
【００８５】バンク活性化命令は、クロック・イネーブ
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
【００８６】この場合、ロウアドレス信号としてＡ0〜
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
【００８７】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ４８はバンクアドレス信号ＢＡ０、
ＢＡ１を無視するように制御される。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ４８はバンクアドレス信号ＢＡ０、
ＢＡ１を無視するように制御される。
【００８８】ここに、バンクアドレス信号ＢＡ０、ＢＡ
１は、バンクデコーダ１８においてデコードされ、その
デコード信号が駆動回路４４〜４７及び選択回路２４に
供給される。
１は、バンクデコーダ１８においてデコードされ、その
デコード信号が駆動回路４４〜４７及び選択回路２４に
供給される。
【００８９】ここに、駆動回路４４〜４７のうち、選択
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読出すことができる状態とする。
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読出すことができる状態とする。
【００９０】また、アドレスバッファ２３にラッチされ
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
【００９１】次に、リード命令が入力されるが、このリ
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
【００９２】この場合、アドレス信号として、バンクア
ドレス信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0
〜Ａnが入力されるが、バンクアドレス信号ＢＡ０、Ｂ
Ａ１は、バンクアドレスバッファ１７にラッチされ、コ
ラムアドレス信号Ａ0〜Ａnは、アドレスバッファ２３に
ラッチされる。
ドレス信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0
〜Ａnが入力されるが、バンクアドレス信号ＢＡ０、Ｂ
Ａ１は、バンクアドレスバッファ１７にラッチされ、コ
ラムアドレス信号Ａ0〜Ａnは、アドレスバッファ２３に
ラッチされる。
【００９３】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ１８はバンクアドレス信号ＢＡ０〜
ＢＡ１を無視するように制御され、バンクアドレス信号
ＢＡ０、ＢＡ１は、バンクデコーダ４８において、デコ
ードされる。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ１８はバンクアドレス信号ＢＡ０〜
ＢＡ１を無視するように制御され、バンクアドレス信号
ＢＡ０、ＢＡ１は、バンクデコーダ４８において、デコ
ードされる。
【００９４】ここに、本実施例においては、バンク活性
化命令及びロウアドレス信号Ａ0〜Ａn+2が入力された場
合において、たとえば、ロウアドレス信号Ａn+1（バン
クアドレス信号ＢＡ０）＝「Ｌ」、ロウアドレス信号Ａ
n+2（バンクアドレス信号ＢＡ１）＝「Ｌ」で、バンク
１が活性化され、その後、リード命令、バンクアドレス
信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0〜Ａnが
入力された場合において、再び、バンクアドレス信号Ｂ
Ａ０＝「Ｌ」、ＢＡ１＝「Ｌ」とされた場合、表２に示
すように、バンク１＝活性状態とされている場合のみな
らず、バンク２、３、４のいずれか１個あるいは２個又
は全部がバンク１と共に活性状態とされている場合が考
えられるが、この場合においても、バンクデコーダ４８
は、デコード信号ＢＫ１〜ＢＫ４として、ＢＫ１＝
「Ｈ」、ＢＫ２＝「Ｌ」、ＢＫ３＝「Ｌ」、ＢＫ４＝
「Ｌ」を出力し、バンク１を選択すべきことを指示する
ことになる。
化命令及びロウアドレス信号Ａ0〜Ａn+2が入力された場
合において、たとえば、ロウアドレス信号Ａn+1（バン
クアドレス信号ＢＡ０）＝「Ｌ」、ロウアドレス信号Ａ
n+2（バンクアドレス信号ＢＡ１）＝「Ｌ」で、バンク
１が活性化され、その後、リード命令、バンクアドレス
信号ＢＡ０、ＢＡ１及びコラムアドレス信号Ａ0〜Ａnが
入力された場合において、再び、バンクアドレス信号Ｂ
Ａ０＝「Ｌ」、ＢＡ１＝「Ｌ」とされた場合、表２に示
すように、バンク１＝活性状態とされている場合のみな
らず、バンク２、３、４のいずれか１個あるいは２個又
は全部がバンク１と共に活性状態とされている場合が考
えられるが、この場合においても、バンクデコーダ４８
は、デコード信号ＢＫ１〜ＢＫ４として、ＢＫ１＝
「Ｈ」、ＢＫ２＝「Ｌ」、ＢＫ３＝「Ｌ」、ＢＫ４＝
「Ｌ」を出力し、バンク１を選択すべきことを指示する
ことになる。
【００９５】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｌ」で、バンク２が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｈ」、ＢＡ１
＝「Ｌ」とされた場合、表３に示すように、バンク２＝
活性状態とされている場合のみならず、バンク１、３、
４のいずれか１個あるいは２個又は全部がバンク２と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｈ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｌ」を出力し、バンク２を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｌ」で、バンク２が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｈ」、ＢＡ１
＝「Ｌ」とされた場合、表３に示すように、バンク２＝
活性状態とされている場合のみならず、バンク１、３、
４のいずれか１個あるいは２個又は全部がバンク２と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｈ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｌ」を出力し、バンク２を
選択すべきことを指示することになる。
【００９６】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｌ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク３が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｌ」、ＢＡ１
＝「Ｈ」とされた場合、表４に示すように、バンク３＝
活性状態とされている場合のみならず、バンク１、２、
４のいずれか１個あるいは２個又は全部がバンク３と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｈ」、ＢＫ４＝「Ｌ」を出力し、バンク３を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｌ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク３が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｌ」、ＢＡ１
＝「Ｈ」とされた場合、表４に示すように、バンク３＝
活性状態とされている場合のみならず、バンク１、２、
４のいずれか１個あるいは２個又は全部がバンク３と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｈ」、ＢＫ４＝「Ｌ」を出力し、バンク３を
選択すべきことを指示することになる。
【００９７】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク４が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｈ」、ＢＡ１
＝「Ｈ」とされた場合、表５に示すように、バンク４＝
活性状態とされている場合のみならず、バンク１、２、
３のいずれか１個あるいは２個又は全部がバンク４と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｈ」を出力し、バンク４を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク４が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ０、ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力された場合におい
て、再び、バンクアドレス信号ＢＡ０＝「Ｈ」、ＢＡ１
＝「Ｈ」とされた場合、表５に示すように、バンク４＝
活性状態とされている場合のみならず、バンク１、２、
３のいずれか１個あるいは２個又は全部がバンク４と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｈ」を出力し、バンク４を
選択すべきことを指示することになる。
【００９８】この結果、アドレスバッファ２３にラッチ
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
【００９９】また、選択されたバンクから読み出された
データは、対応するセンスアンプ、増幅回路及び選択回
路３４を介して出力バッファ３５にラッチされ、外部に
出力される。
データは、対応するセンスアンプ、増幅回路及び選択回
路３４を介して出力バッファ３５にラッチされ、外部に
出力される。
【０１００】このようにして、本実施例のＳＤＲＡＭ
は、４バンク品として、読出し動作を行わせることがで
きる。
は、４バンク品として、読出し動作を行わせることがで
きる。
【０１０１】また、図６は本実施例がバンク１、２及び
バンク３、４をそれぞれ１個のバンクとする２バンク品
として使用される場合の読出し動作を示すタイムチャー
トである。
バンク３、４をそれぞれ１個のバンクとする２バンク品
として使用される場合の読出し動作を示すタイムチャー
トである。
【０１０２】なお、図６Ａはクロック信号ＣＬＫ、図６
Ｂはクロック・イネーブル信号ＣＫＥ、図６Ｃはチップ
・セレクト信号／ＣＳを示している。
Ｂはクロック・イネーブル信号ＣＫＥ、図６Ｃはチップ
・セレクト信号／ＣＳを示している。
【０１０３】また、図６Ｄはロウアドレス・ストローブ
信号／ＲＡＳ、図６Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図６Ｆはライト・イネーブル信号／ＷＥを
示している。
信号／ＲＡＳ、図６Ｅはコラムアドレス・ストローブ信
号／ＣＡＳ、図６Ｆはライト・イネーブル信号／ＷＥを
示している。
【０１０４】また、図６Ｇはアドレス信号Ａ0〜Ａn、図
６Ｈはバンクアドレス信号ＢＡ０、図６Ｉはバンクアド
レス信号ＢＡ１、図６Ｊは出力データＤＱを示してい
る。
６Ｈはバンクアドレス信号ＢＡ０、図６Ｉはバンクアド
レス信号ＢＡ１、図６Ｊは出力データＤＱを示してい
る。
【０１０５】即ち、２バンク品のＳＤＲＡＭを使用する
ようにされたコンピュータ・システムにおいても、読出
し時、本実施例に対して、まず、バンク活性化命令及び
ロウアドレス信号が入力される。
ようにされたコンピュータ・システムにおいても、読出
し時、本実施例に対して、まず、バンク活性化命令及び
ロウアドレス信号が入力される。
【０１０６】バンク活性化命令は、クロック・イネーブ
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
ル信号ＣＫＥ＝「Ｈ」、チップ・セレクト信号／ＣＳ＝
「Ｌ」、ロウアドレス・ストローブ信号／ＲＡＳ＝
「Ｌ」、コラムアドレス・ストローブ信号／ＣＡＳ＝
「Ｈ」、ライト・イネーブル信号／ＷＥ＝「Ｈ」とされ
ることにより表示される。
【０１０７】この場合、ロウアドレス信号としてＡ0〜
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
Ａn+2が入力されるが、これらロウアドレス信号Ａ0〜Ａ
n+2のうち、ロウアドレス信号Ａn+1、Ａn+2は、バンク
アドレス信号ＢＡ０、ＢＡ１として、バンクアドレスバ
ッファ１７にラッチされ、ロウアドレス信号Ａ0〜Ａ
nは、アドレスバッファ２３にラッチされる。
【０１０８】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ４８はバンクアドレス信号ＢＡ０〜
ＢＡ１を無視するように制御される。
たバンクアドレス信号ＢＡ０、ＢＡ１は、相補信号化さ
れてバンクデコーダ１８、４８に転送されるが、この場
合、バンクデコーダ４８はバンクアドレス信号ＢＡ０〜
ＢＡ１を無視するように制御される。
【０１０９】ここに、バンクアドレス信号ＢＡ０、ＢＡ
１は、バンクデコーダ１８においてデコードされ、その
デコード信号が駆動回路４４〜４７及び選択回路２４に
供給される。
１は、バンクデコーダ１８においてデコードされ、その
デコード信号が駆動回路４４〜４７及び選択回路２４に
供給される。
【０１１０】ここに、駆動回路４４〜４７のうち、選択
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読み出すことができる状態とする。
されたバンクに対応する駆動回路は、対応するワードド
ライバ及びセンスアンプを活性化し、即ち、選択された
バンクを活性状態とし、選択されたバンクからデータを
読み出すことができる状態とする。
【０１１１】また、アドレスバッファ２３にラッチされ
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
たロウアドレス信号Ａ0〜Ａnは、選択回路２４を介し
て、選択されたバンクに対応するワードデコーダに転送
され、選択されたバンクにおいて、ワード線の選択が行
われる。
【０１１２】次に、リード命令が入力されるが、このリ
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
ード命令は、クロック・イネーブル信号ＣＫＥ＝
「Ｈ」、チップ・セレクト信号／ＣＳ＝「Ｌ」、ロウア
ドレス・ストローブ信号／ＲＡＳ＝「Ｈ」、コラムアド
レス・ストローブ信号／ＣＡＳ＝「Ｌ」、ライト・イネ
ーブル信号／ＷＥ＝「Ｈ」とされることにより表示され
る。
【０１１３】この場合、アドレス信号として、アドレス
信号Ａn+1は供給されず、バンクアドレス信号ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力され、バンクアド
レス信号ＢＡ１は、バンクアドレスバッファ１７にラッ
チされ、コラムアドレス信号Ａ0〜Ａnは、アドレスバッ
ファ２３にラッチされる。
信号Ａn+1は供給されず、バンクアドレス信号ＢＡ１及
びコラムアドレス信号Ａ0〜Ａnが入力され、バンクアド
レス信号ＢＡ１は、バンクアドレスバッファ１７にラッ
チされ、コラムアドレス信号Ａ0〜Ａnは、アドレスバッ
ファ２３にラッチされる。
【０１１４】バンクアドレスバッファ１７にラッチされ
たバンクアドレス信号ＢＡ１は、相補信号化されてバン
クデコーダ１８、４８に転送されるが、この場合、バン
クデコーダ１８は、バンクアドレス信号ＢＡ１を無視す
るように制御される。
たバンクアドレス信号ＢＡ１は、相補信号化されてバン
クデコーダ１８、４８に転送されるが、この場合、バン
クデコーダ１８は、バンクアドレス信号ＢＡ１を無視す
るように制御される。
【０１１５】そこで、バンクアドレス信号ＢＡ１は、バ
ンクデコーダ４８においてデコードされ、そのデコード
信号ＢＫ１〜ＢＫ４が選択回路２５、３４、３７に供給
される。但し、選択回路３７は、このデコード信号を無
視するように制御される。
ンクデコーダ４８においてデコードされ、そのデコード
信号ＢＫ１〜ＢＫ４が選択回路２５、３４、３７に供給
される。但し、選択回路３７は、このデコード信号を無
視するように制御される。
【０１１６】ここに、本実施例においては、バンク活性
化命令及びロウアドレス信号Ａ0〜Ａn+2が入力された場
合において、たとえば、ロウアドレス信号Ａn+1（バン
クアドレス信号ＢＡ０）＝「Ｌ」、ロウアドレス信号Ａ
n+2（バンクアドレス信号ＢＡ１）＝「Ｌ」で、バンク
１が活性化され、その後、リード命令、バンクアドレス
信号ＢＡ１及びコラムアドレス信号Ａ0〜Ａnが入力され
た場合において、再び、バンクアドレス信号ＢＡ１＝
「Ｌ」とされた場合、表６に示すように、バンク１＝活
性状態とされている場合のみならず、バンク３、４のい
ずれかがバンク１と共に活性状態とされている場合が考
えられるが、この場合においても、バンクデコーダ４８
は、デコード信号ＢＫ１〜ＢＫ４として、ＢＫ１＝
「Ｈ」、ＢＫ２＝「Ｌ」、ＢＫ３＝「Ｌ」、ＢＫ４＝
「Ｌ」を出力し、バンク１を選択すべきことを指示する
ことになる。
化命令及びロウアドレス信号Ａ0〜Ａn+2が入力された場
合において、たとえば、ロウアドレス信号Ａn+1（バン
クアドレス信号ＢＡ０）＝「Ｌ」、ロウアドレス信号Ａ
n+2（バンクアドレス信号ＢＡ１）＝「Ｌ」で、バンク
１が活性化され、その後、リード命令、バンクアドレス
信号ＢＡ１及びコラムアドレス信号Ａ0〜Ａnが入力され
た場合において、再び、バンクアドレス信号ＢＡ１＝
「Ｌ」とされた場合、表６に示すように、バンク１＝活
性状態とされている場合のみならず、バンク３、４のい
ずれかがバンク１と共に活性状態とされている場合が考
えられるが、この場合においても、バンクデコーダ４８
は、デコード信号ＢＫ１〜ＢＫ４として、ＢＫ１＝
「Ｈ」、ＢＫ２＝「Ｌ」、ＢＫ３＝「Ｌ」、ＢＫ４＝
「Ｌ」を出力し、バンク１を選択すべきことを指示する
ことになる。
【０１１７】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｌ」で、バンク２が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｌ」とされた場合、
表６に示すように、バンク２＝活性状態とされている場
合のみならず、バンク３、４のいずれかがバンク２と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｈ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｌ」を出力し、バンク２を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｌ」で、バンク２が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｌ」とされた場合、
表６に示すように、バンク２＝活性状態とされている場
合のみならず、バンク３、４のいずれかがバンク２と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｈ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｌ」を出力し、バンク２を
選択すべきことを指示することになる。
【０１１８】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｌ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク３が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｈ」とされた場合、
表６に示すように、バンク３＝活性状態とされている場
合のみならず、バンク１、２のいずれかがバンク３と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｈ」、ＢＫ４＝「Ｌ」を出力し、バンク３を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｌ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク３が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｈ」とされた場合、
表６に示すように、バンク３＝活性状態とされている場
合のみならず、バンク１、２のいずれかがバンク３と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｈ」、ＢＫ４＝「Ｌ」を出力し、バンク３を
選択すべきことを指示することになる。
【０１１９】また、バンク活性化命令及びロウアドレス
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク４が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｈ」とされた場合、
表６に示すように、バンク４＝活性状態とされている場
合のみならず、バンク１、２のいずれかがバンク４と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｈ」を出力し、バンク４を
選択すべきことを指示することになる。
信号Ａ0〜Ａn+2が入力された場合において、たとえば、
ロウアドレス信号Ａn+1（バンクアドレス信号ＢＡ０）
＝「Ｈ」、ロウアドレス信号Ａn+2（バンクアドレス信
号ＢＡ１）＝「Ｈ」で、バンク４が活性化され、その
後、リード命令、バンクアドレス信号ＢＡ１及びコラム
アドレス信号Ａ0〜Ａnが入力された場合において、再
び、バンクアドレス信号ＢＡ１＝「Ｈ」とされた場合、
表６に示すように、バンク４＝活性状態とされている場
合のみならず、バンク１、２のいずれかがバンク４と共
に活性状態とされている場合が考えられるが、この場合
においても、バンクデコーダ４８は、デコード信号ＢＫ
１〜ＢＫ４として、ＢＫ１＝「Ｌ」、ＢＫ２＝「Ｌ」、
ＢＫ３＝「Ｌ」、ＢＫ４＝「Ｈ」を出力し、バンク４を
選択すべきことを指示することになる。
【０１２０】この結果、アドレスバッファ２３にラッチ
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
されたコラムアドレス信号Ａ0〜Ａnは、選択回路２５を
介して、選択されたバンクに対応するコラムデコーダに
供給され、選択されたバンクにおいて、コラムの選択が
行われる。
【０１２１】また、選択されたバンクから読み出された
データは、対応するセンスアンプ、増幅回路及び選択回
路３４を介して出力バッファ３５にラッチされ、外部に
出力される。
データは、対応するセンスアンプ、増幅回路及び選択回
路３４を介して出力バッファ３５にラッチされ、外部に
出力される。
【０１２２】このようにして、本実施例のＳＤＲＡＭ
は、２バンク品としても、読出し動作を行わせることが
できる。
は、２バンク品としても、読出し動作を行わせることが
できる。
【０１２３】なお、書込み時においては、選択回路３４
の代わりに選択回路３７が動作を行うように制御され、
読出し時の場合と同様に、４バンク品としても、２バン
ク品としても、動作させることができる。
の代わりに選択回路３７が動作を行うように制御され、
読出し時の場合と同様に、４バンク品としても、２バン
ク品としても、動作させることができる。
【０１２４】以上のように、本実施例においては、ロウ
アドレス信号Ａ0〜Ａ n+2 に含まれるバンクアドレス信号
ＢＡ０、ＢＡ１をデコードしてワード線を選択すべきバ
ンクを指示するバンクデコーダ１８と、バンク１〜４の
それぞれの活性・非活性状態を示すバンク状態信号Ｓ１
〜Ｓ４をデコード情報信号とし、データを読み出すべき
バンク又はデータを書き込むべきバンクとして、ロウア
ドレス信号Ａ0〜Ａ n+2 に含まれるバンクアドレス信号Ｂ
Ａ０、ＢＡ１が選択を指示したバンクを選択すべきこと
を指示するバンクデコーダ４８とを設けるという構成を
採用したことにより、４バンク品としてのみならず、２
バンク品としても使用することができるので、より高い
利便性を確保することができる。
アドレス信号Ａ0〜Ａ n+2 に含まれるバンクアドレス信号
ＢＡ０、ＢＡ１をデコードしてワード線を選択すべきバ
ンクを指示するバンクデコーダ１８と、バンク１〜４の
それぞれの活性・非活性状態を示すバンク状態信号Ｓ１
〜Ｓ４をデコード情報信号とし、データを読み出すべき
バンク又はデータを書き込むべきバンクとして、ロウア
ドレス信号Ａ0〜Ａ n+2 に含まれるバンクアドレス信号Ｂ
Ａ０、ＢＡ１が選択を指示したバンクを選択すべきこと
を指示するバンクデコーダ４８とを設けるという構成を
採用したことにより、４バンク品としてのみならず、２
バンク品としても使用することができるので、より高い
利便性を確保することができる。
【０１２５】
【発明の効果】本発明によれば、第１のアドレス信号に
含まれるバンクアドレス信号に基づいてワード線を選択
すべきバンクを指示する選択バンク指示手段（４１）
と、全バンク（４０−１、４０−２・・・４０−２x）
のそれぞれの活性・非活性状態を示す信号をデコード情
報信号とし、第１のアドレス信号に後続して供給される
第２のアドレス信号に含まれるバンクアドレス信号に基
づいて、データを読み出すべきバンク又はデータを書き
込むべきバンクとして、第１のアドレス信号が選択を指
示したバンクを選択すべきことを指示する選択バンク指
示手段（４２）を設けるという構成を採用したことによ
り、より少ないバンクを有する半導体記憶装置の互換品
としても使用することができるので、より高い利便性を
確保することができる。
含まれるバンクアドレス信号に基づいてワード線を選択
すべきバンクを指示する選択バンク指示手段（４１）
と、全バンク（４０−１、４０−２・・・４０−２x）
のそれぞれの活性・非活性状態を示す信号をデコード情
報信号とし、第１のアドレス信号に後続して供給される
第２のアドレス信号に含まれるバンクアドレス信号に基
づいて、データを読み出すべきバンク又はデータを書き
込むべきバンクとして、第１のアドレス信号が選択を指
示したバンクを選択すべきことを指示する選択バンク指
示手段（４２）を設けるという構成を採用したことによ
り、より少ないバンクを有する半導体記憶装置の互換品
としても使用することができるので、より高い利便性を
確保することができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の要部を分図して示すブロッ
ク図である。
ク図である。
【図３】本発明の一実施例の要部を分図して示すブロッ
ク図である。
ク図である。
【図４】本発明の一実施例が設ける２個のバンクデコー
ダのうちの１個を示す回路図である。
ダのうちの１個を示す回路図である。
【図５】本発明の一実施例が４バンク品として使用され
る場合の読出し動作を示すタイムチャートである。
る場合の読出し動作を示すタイムチャートである。
【図６】本発明の一実施例が２バンク品として使用され
る場合の読出し動作を示すタイムチャートである。
る場合の読出し動作を示すタイムチャートである。
【図７】従来のＳＤＲＡＭの一例の要部を分図して示す
ブロック図である。
ブロック図である。
【図８】従来のＳＤＲＡＭの一例の要部を分図して示す
ブロック図である。
ブロック図である。
【図９】図７及び図８に分図して示すＳＤＲＡＭの読出
し動作を示すタイムチャートである。
し動作を示すタイムチャートである。
【図１０】図７及び図８に分図して示すＳＤＲＡＭが有
する問題点を説明するためのタイムチャートである。
する問題点を説明するためのタイムチャートである。
４０−１、４０−２、４０−２y、４０−２x バンク ４１、４２ 選択バンク指示手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳沢 誠 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 重信 勝美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401
Claims (1)
- 【請求項１】２ x 個（但し、ｘは２以上の整数）のバン
ク（４０−１、４０−２・・・４０−２x）を設け、第
１のアドレス信号と、第２のアドレス信号とを順に取り
込むことにより所望のバンクの所望のメモリセルを選択
するモードを有し、かつ、書込み又は読出しのために活
性化されたバンクを、書込み又は読出し後も、所望によ
り活性状態とし、更に別のバンクを書込み又は読出しの
ために活性化することができる半導体記憶装置であっ
て、 前記２x 個のバンク（４０−１、４０−２・・・４０−
２x ）を有するものとして使用される場合には、前記第
１のアドレス信号が入力された場合、前記第１のアドレ
ス信号に含まれるｘビットのバンクアドレス信号をデコ
ードしてワード線を選択すべきバンクを指示し、２y 個
（但し、ｙはｘより小さい自然数）のバンクを有するも
のとして前記２x 個のバンク（４０−１、４０−２・・
・４０−２x ）が使用される場合には、前記第１のアド
レス信号に含まれるｙビットのバンクアドレス信号と、
残りのビットのアドレス信号のうち、前記２ x 個のバン
ク（４０−１、４０−２・・・４０−２ x ）を有するも
のとして使用される場合にバンクアドレスになるビット
に対応する（ｘ−ｙ）ビットのアドレス信号をデコード
してワード線を選択すべきバンクを指示する第１の選択
バンク指示手段（４１）と、 前記２x 個のバンク（４０−１、４０−２・・・４０−
２x ）のそれぞれの活性・非活性状態を示す信号をデコ
ード情報信号とし、前記２x 個のバンク（４０−１、４
０−２・・・４０−２x ）を有するものとして使用され
る場合には、前記第２のアドレス信号が入力された場
合、前記第２のアドレス信号に含まれるｘビットのバン
クアドレス信号をデコードし、データを読み出すべきバ
ンク又はデータを書込むべきバンクとして、前記第１の
アドレス信号が選択を指示したバンクを選択すべきこと
を指示し、２y 個のバンクを有するものとして前記２x
個のバンク（４０−１、４０−２・・・４０−２x ）が
使用される場合には、前記第２のアドレス信号が入力さ
れた場合、前記第２のアドレス信号に含まれるｙビット
のバンクアドレス信号をデコードし、データを読み出す
べきバンク又はデータを書き込むべきバンクとして、前
記第１のアドレス信号が選択を指示したバンクを選択す
べきことを指示する第２の選択バンク指示手段（４２）
とを設けて構成されていることを特徴とする半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20811793A JP3304531B2 (ja) | 1993-08-24 | 1993-08-24 | 半導体記憶装置 |
| US08/277,486 US5483497A (en) | 1993-08-24 | 1994-07-19 | Semiconductor memory having a plurality of banks usable in a plurality of bank configurations |
| EP94111301A EP0640980B1 (en) | 1993-08-24 | 1994-07-20 | Semiconductor memory having a plurality of banks |
| DE69428652T DE69428652T2 (de) | 1993-08-24 | 1994-07-20 | Halbleiterspeicher mit mehreren Banken |
| KR1019940017605A KR0144810B1 (ko) | 1993-08-24 | 1994-07-21 | 소정의 뱅크 형태로 세트하여 인에이블 하는 복수개의 뱅크를 갖는 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20811793A JP3304531B2 (ja) | 1993-08-24 | 1993-08-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765572A JPH0765572A (ja) | 1995-03-10 |
| JP3304531B2 true JP3304531B2 (ja) | 2002-07-22 |
Family
ID=16550921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20811793A Expired - Lifetime JP3304531B2 (ja) | 1993-08-24 | 1993-08-24 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5483497A (ja) |
| EP (1) | EP0640980B1 (ja) |
| JP (1) | JP3304531B2 (ja) |
| KR (1) | KR0144810B1 (ja) |
| DE (1) | DE69428652T2 (ja) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0615190A1 (en) * | 1993-03-11 | 1994-09-14 | Data General Corporation | Expandable memory for a digital computer |
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1993
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1994
- 1994-07-19 US US08/277,486 patent/US5483497A/en not_active Expired - Lifetime
- 1994-07-20 DE DE69428652T patent/DE69428652T2/de not_active Expired - Lifetime
- 1994-07-20 EP EP94111301A patent/EP0640980B1/en not_active Expired - Lifetime
- 1994-07-21 KR KR1019940017605A patent/KR0144810B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0640980A2 (en) | 1995-03-01 |
| KR950006853A (ko) | 1995-03-21 |
| KR0144810B1 (ko) | 1998-08-17 |
| DE69428652D1 (de) | 2001-11-22 |
| EP0640980B1 (en) | 2001-10-17 |
| EP0640980A3 (en) | 1995-03-29 |
| US5483497A (en) | 1996-01-09 |
| JPH0765572A (ja) | 1995-03-10 |
| DE69428652T2 (de) | 2002-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020409 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140510 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |