JPH05250867A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPH05250867A JPH05250867A JP4339884A JP33988492A JPH05250867A JP H05250867 A JPH05250867 A JP H05250867A JP 4339884 A JP4339884 A JP 4339884A JP 33988492 A JP33988492 A JP 33988492A JP H05250867 A JPH05250867 A JP H05250867A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 高速アクセス可能なＲＡＭを提供する。
【構成】 センスアンプ活性化信号ＳＡＰ，ＳＡＮがメ
モリアクセス終了後もそれぞれ高電位，低電位に保持さ
れ、センスアンプ３０ａを活性化状態に保ちメモリセル
からの読出しデータを保持するように構成した高速動作
のＭＯＳメモリ装置を記載している。このメモリ装置は
列選択信号ＲＡＳと行選択信号ＣＡＳとに同期して互い
に異なるセルアレイブロックを指定するブロックデコー
ダ５０を備えるので行選択信号ＣＡＳ入力時にはセルア
レイブロック１０ａ〜１０ｄにまたがったページモード
での書込み／読出し動作が可能である。
モリアクセス終了後もそれぞれ高電位，低電位に保持さ
れ、センスアンプ３０ａを活性化状態に保ちメモリセル
からの読出しデータを保持するように構成した高速動作
のＭＯＳメモリ装置を記載している。このメモリ装置は
列選択信号ＲＡＳと行選択信号ＣＡＳとに同期して互い
に異なるセルアレイブロックを指定するブロックデコー
ダ５０を備えるので行選択信号ＣＡＳ入力時にはセルア
レイブロック１０ａ〜１０ｄにまたがったページモード
での書込み／読出し動作が可能である。
Description
【０００１】
【産業上の利用分野】本発明はランダムアクセスメモリ
（ＲＡＭ）、特にメモリセルアレイがデジット線方向に
配列された複数のブロックから成り、それらブロックの
各々にローデコーダ，カラムデコーダ及びセンスアンプ
を備えた集積回路構成の大容量ＲＡＭに関する。
（ＲＡＭ）、特にメモリセルアレイがデジット線方向に
配列された複数のブロックから成り、それらブロックの
各々にローデコーダ，カラムデコーダ及びセンスアンプ
を備えた集積回路構成の大容量ＲＡＭに関する。
【０００２】
【従来の技術】従来のこの種のＲＡＭの一例のブロック
図である図８を参照すると、本例は集積回路で構成され
る４メガビットのダイナミックＲＡＭであり、書込み読
出しを４ビット単位で行う１Ｍ×４ビットダイナミック
ＲＡＭである。このダイナミックＲＡＭのメモリセルア
レイは後述のとおり互いにずれたタイミングでアクセス
される４個のセルアレイブロック１０ａ，１０ｂ，１０
ｃおよび１０ｄから成り、これらセルアレイブロックの
各々は２５６列×４０９６行のマトリクス状に配置され
たメモリセルから成る。これらメモリセルはＭＯＳで構
成されており、保持データの経時的揮発の補償のために
定期的なリフレッシュを必要とする。セルアレイブロッ
ク１０ａ，１０ｂ，１０ｃおよび１０ｄには、ローデコ
ーダ２０ａ，２０ｂ，２０ｃおよび２０ｄ，センスアン
プ３０ａ，３０ｂ，３０ｃおよび３０ｄ並びにカラムデ
コーダ４０ａ，４０ｂ，４０ｃおよび４０ｄがそれぞれ
付随して配置されている。以下セルアレイブロック１０
ａについて説明するが、この説明は他のブロック１０
ｂ，１０ｃおよび１０ｄについてもそのまま適合する。
図である図８を参照すると、本例は集積回路で構成され
る４メガビットのダイナミックＲＡＭであり、書込み読
出しを４ビット単位で行う１Ｍ×４ビットダイナミック
ＲＡＭである。このダイナミックＲＡＭのメモリセルア
レイは後述のとおり互いにずれたタイミングでアクセス
される４個のセルアレイブロック１０ａ，１０ｂ，１０
ｃおよび１０ｄから成り、これらセルアレイブロックの
各々は２５６列×４０９６行のマトリクス状に配置され
たメモリセルから成る。これらメモリセルはＭＯＳで構
成されており、保持データの経時的揮発の補償のために
定期的なリフレッシュを必要とする。セルアレイブロッ
ク１０ａ，１０ｂ，１０ｃおよび１０ｄには、ローデコ
ーダ２０ａ，２０ｂ，２０ｃおよび２０ｄ，センスアン
プ３０ａ，３０ｂ，３０ｃおよび３０ｄ並びにカラムデ
コーダ４０ａ，４０ｂ，４０ｃおよび４０ｄがそれぞれ
付随して配置されている。以下セルアレイブロック１０
ａについて説明するが、この説明は他のブロック１０
ｂ，１０ｃおよび１０ｄについてもそのまま適合する。
【０００３】ローデコーダ２０ａはセルアレイブロック
１０ａの２５６個の列の一つに対応するワード線を選択
し、センスアンプ３０ａはこの選択されたワード線によ
って励起される４０９６個のメモリセルそれぞれを読み
書きする。これら４０９６個のメモリセルのうち書込み
／読出しのために同時にアクセスされるのは４個のみで
あり、それらセルが属する４本のデジット線の選択をカ
ラムデコーダ４０ａが行う。
１０ａの２５６個の列の一つに対応するワード線を選択
し、センスアンプ３０ａはこの選択されたワード線によ
って励起される４０９６個のメモリセルそれぞれを読み
書きする。これら４０９６個のメモリセルのうち書込み
／読出しのために同時にアクセスされるのは４個のみで
あり、それらセルが属する４本のデジット線の選択をカ
ラムデコーダ４０ａが行う。
【０００４】一方、セルアレイブロック１０ａ，１０
ｂ，１０ｃおよび１０ｄのうちの一つを選択するブロッ
クデコーダ５０と、外部からの列選択信号ＲＡＳ，行選
択信号ＣＡＳ，書込イネーブル信号ＷＥ及びチップイネ
ーブル信号ＯＥの供給を受けて、上述の各回路の制御に
必要な制御信号を生成するコントローラ６０が上記セル
ブロック１０ａ，１０ｂ，１０ｃおよび１０ｄに共通に
備えられる。
ｂ，１０ｃおよび１０ｄのうちの一つを選択するブロッ
クデコーダ５０と、外部からの列選択信号ＲＡＳ，行選
択信号ＣＡＳ，書込イネーブル信号ＷＥ及びチップイネ
ーブル信号ＯＥの供給を受けて、上述の各回路の制御に
必要な制御信号を生成するコントローラ６０が上記セル
ブロック１０ａ，１０ｂ，１０ｃおよび１０ｄに共通に
備えられる。
【０００５】チップイネーブル信号ＯＥが活性化される
と、このＲＡＭは動作状態に入る。先ず、列選択信号Ｒ
ＡＳに同期して外部から供給される８ビットアドレスコ
ードＡＲＣ０〜７がローデコーダ２０ａ等に、また２ビ
ットアドレスコードＡＲＣ８〜９がブロックデコーダ５
０にそれぞれ導かれるとともに、ブロックデコーダ５０
の出力がローデコーダ２０ａ等およびカラムデコーダ４
０ａ等に供給される。この結果、例えばメモリセルアレ
イブロック１０ａのうち１本のワード線が選択される。
と、このＲＡＭは動作状態に入る。先ず、列選択信号Ｒ
ＡＳに同期して外部から供給される８ビットアドレスコ
ードＡＲＣ０〜７がローデコーダ２０ａ等に、また２ビ
ットアドレスコードＡＲＣ８〜９がブロックデコーダ５
０にそれぞれ導かれるとともに、ブロックデコーダ５０
の出力がローデコーダ２０ａ等およびカラムデコーダ４
０ａ等に供給される。この結果、例えばメモリセルアレ
イブロック１０ａのうち１本のワード線が選択される。
【０００６】次いで、行選択信号ＣＡＳに同期して外部
から供給される８ビットアドレスコードＡＲＣ０〜７お
よび２ビットアドレスコードＡＲＣ８〜９がカラムデコ
ーダ４０ａ等に導かれる。カラムデコーダ４０ａには既
にブロックデコーダ５０の出力が供給されているので、
上例に従えばセルアレイブロック１０ａの４０９６本の
デジット線のうちの４本が選択される。
から供給される８ビットアドレスコードＡＲＣ０〜７お
よび２ビットアドレスコードＡＲＣ８〜９がカラムデコ
ーダ４０ａ等に導かれる。カラムデコーダ４０ａには既
にブロックデコーダ５０の出力が供給されているので、
上例に従えばセルアレイブロック１０ａの４０９６本の
デジット線のうちの４本が選択される。
【０００７】読出し動作と書込み動作の区別は書込イネ
ーブル信号ＷＥで指定され、読出し動作時には上述の選
択されたワード線とデジット線とで特定される４個のメ
モリセルから読出し信号がセンスアンプ３０ａで増幅さ
れて４ビットのデータＩ／Ｏ０〜３ととして外部に出力
される。また、書込み動作時には外部から供給された４
ビットのデータＩ／Ｏ０〜３が同じ４個のメモリセルに
書き込まれる。一つのワード線についてのアクセスが終
了すると、そのワード線およびそのワード線が属するセ
ルアレイブロック１０ａ対応のセンスアンプ３０ａが不
活性化され、デジット線上のデータも消滅する。
ーブル信号ＷＥで指定され、読出し動作時には上述の選
択されたワード線とデジット線とで特定される４個のメ
モリセルから読出し信号がセンスアンプ３０ａで増幅さ
れて４ビットのデータＩ／Ｏ０〜３ととして外部に出力
される。また、書込み動作時には外部から供給された４
ビットのデータＩ／Ｏ０〜３が同じ４個のメモリセルに
書き込まれる。一つのワード線についてのアクセスが終
了すると、そのワード線およびそのワード線が属するセ
ルアレイブロック１０ａ対応のセンスアンプ３０ａが不
活性化され、デジット線上のデータも消滅する。
【０００８】
【発明が解決しようとする課題】上述した従来のＲＡＭ
では、他のセルアレイブロックに読出しのためのアクセ
ス（読出しアクセス）が移った場合に選択されたワード
線が、そのメモリセルアレイへの最後のアクセス時に選
択されたワード線と同一であったとしても、当該デジッ
ト線上のデータは消失しているのでワード線を再び励起
して読出しアクセスを開始しなければならない。それだ
け高速アクセスが阻害されることになる。つまり、従来
のＲＡＭでは、ページモードのような高速アクセスは、
同一セルアレイブロック内での同一ワード線でアクセス
されるデータに限られ、それ以外のセルアレイブロック
に移ることはできないという問題点がある。
では、他のセルアレイブロックに読出しのためのアクセ
ス（読出しアクセス）が移った場合に選択されたワード
線が、そのメモリセルアレイへの最後のアクセス時に選
択されたワード線と同一であったとしても、当該デジッ
ト線上のデータは消失しているのでワード線を再び励起
して読出しアクセスを開始しなければならない。それだ
け高速アクセスが阻害されることになる。つまり、従来
のＲＡＭでは、ページモードのような高速アクセスは、
同一セルアレイブロック内での同一ワード線でアクセス
されるデータに限られ、それ以外のセルアレイブロック
に移ることはできないという問題点がある。
【０００９】本発明の目的は、高速アクセスの可能なＲ
ＡＭを提供することにある。
ＡＭを提供することにある。
【００１０】本発明の他の目的は、ページモードでの動
作可能アドレス範囲を拡大できるＲ読Ｍを提供すること
にある。
作可能アドレス範囲を拡大できるＲ読Ｍを提供すること
にある。
【００１１】
【課題を解決するための手段】本発明のＲＡＭは、アク
セス終了後も当該アクセス対象のデジット線上のデータ
を保持するデータ保持回路を備える。また、列選択信号
ＲＡＳ及び行選択信号ＣＡＳに応答して、互いに異る２
つのブロックを指定できるブロックデコーダを備える。
セス終了後も当該アクセス対象のデジット線上のデータ
を保持するデータ保持回路を備える。また、列選択信号
ＲＡＳ及び行選択信号ＣＡＳに応答して、互いに異る２
つのブロックを指定できるブロックデコーダを備える。
【００１２】好ましくは、本発明のＲＡＭは、上記デー
タ保持回路及びブロックデコーダの他に、上記ブロック
の各々に設けた第１のレジスタを備える。この第１のレ
ジスタは、ブロックデコーダの指示により、当該ブロッ
クにおける最後のアクセス対象となったワード線を特定
するアドレス情報を保持する。このときメモリセルへの
書込みは実行されず、次に同じブロックがアクセスされ
たときに、そのアクセス実行に先立って、上記レジスタ
保持の上記アドレス情報に基づき実行される。ワード線
の電位は従来のＲＡＭと同様にメモリセルアクセス毎に
回帰する。
タ保持回路及びブロックデコーダの他に、上記ブロック
の各々に設けた第１のレジスタを備える。この第１のレ
ジスタは、ブロックデコーダの指示により、当該ブロッ
クにおける最後のアクセス対象となったワード線を特定
するアドレス情報を保持する。このときメモリセルへの
書込みは実行されず、次に同じブロックがアクセスされ
たときに、そのアクセス実行に先立って、上記レジスタ
保持の上記アドレス情報に基づき実行される。ワード線
の電位は従来のＲＡＭと同様にメモリセルアクセス毎に
回帰する。
【００１３】さらに好ましくは、本発明のＲＡＭは、上
記のデータ保持回路，ブロックデコーダ及び第２のレジ
スタを備え、ワード線の電位はメモリセルアクセス終了
後も回帰しない構成とする。
記のデータ保持回路，ブロックデコーダ及び第２のレジ
スタを備え、ワード線の電位はメモリセルアクセス終了
後も回帰しない構成とする。
【００１４】
【実施例】本発明の第１の実施例を、図８の従来例と共
通な構成要素には共通の参照番号を付けて示した図１を
参照すると、本実施例は、セルアレイブロック１０ａ，
１０ｂ，１０ｃおよび１０ｄに一対一対応で設けたレジ
スタ７０ａ，７０ｂ，７０ｃおよび７０ｄ並びにセレク
タ８０ａ，８０ｂ，８０ｃおよび８０ｄを備える。ま
た、これに伴ってコントローラ６１は、後述のとおり、
図８におけるコントローラ６０とは異る機能を備える。
通な構成要素には共通の参照番号を付けて示した図１を
参照すると、本実施例は、セルアレイブロック１０ａ，
１０ｂ，１０ｃおよび１０ｄに一対一対応で設けたレジ
スタ７０ａ，７０ｂ，７０ｃおよび７０ｄ並びにセレク
タ８０ａ，８０ｂ，８０ｃおよび８０ｄを備える。ま
た、これに伴ってコントローラ６１は、後述のとおり、
図８におけるコントローラ６０とは異る機能を備える。
【００１５】ブロックデコーダ５０は、２ビットのセル
アレイブロックコードＢ０〜１の供給を受け、ローデコ
ーダ２０ａ〜２０ｄ，カラムデコーダ４０ａ〜４０ｄ及
びレジスタ７０ａ〜７０ｄに出力を供給する。セルアレ
イブロックコードＢ０〜１は、列選択信号ＲＡＳおよび
行選択信号ＣＡＳに同期してそれぞれ異なった値をとる
ことができ、この結果により、セルアレイブロック１０
ａ〜１０ｄにわたるページモードでの後述の連続動作が
できる。レジスタ７０ａ〜７０ｄのうちブロックデコー
ダ５０により指示されたレジスタは、ワード線の指定に
必要な列選択信号ＲＡＳに同期した８ビットアドレスコ
ードＡＲＣ０〜７を保持する。このアドレスコードＡＲ
Ｃ０〜７の保持は、アクセスが他のセルアレイブロック
に移っても失われることはないので、これらレジスタ７
０ａ〜７０ｄはセルアレイブロック１０ａ〜１０ｄにお
ける最後のアクセスのアドレスコードＡＲＣ０〜７をそ
れぞれ記憶することになる。
アレイブロックコードＢ０〜１の供給を受け、ローデコ
ーダ２０ａ〜２０ｄ，カラムデコーダ４０ａ〜４０ｄ及
びレジスタ７０ａ〜７０ｄに出力を供給する。セルアレ
イブロックコードＢ０〜１は、列選択信号ＲＡＳおよび
行選択信号ＣＡＳに同期してそれぞれ異なった値をとる
ことができ、この結果により、セルアレイブロック１０
ａ〜１０ｄにわたるページモードでの後述の連続動作が
できる。レジスタ７０ａ〜７０ｄのうちブロックデコー
ダ５０により指示されたレジスタは、ワード線の指定に
必要な列選択信号ＲＡＳに同期した８ビットアドレスコ
ードＡＲＣ０〜７を保持する。このアドレスコードＡＲ
Ｃ０〜７の保持は、アクセスが他のセルアレイブロック
に移っても失われることはないので、これらレジスタ７
０ａ〜７０ｄはセルアレイブロック１０ａ〜１０ｄにお
ける最後のアクセスのアドレスコードＡＲＣ０〜７をそ
れぞれ記憶することになる。
【００１６】通常動作時においては、セレクタ８０ａ〜
８０ｄは列選択信号ＲＡＳに同期したアドレスコードＡ
ＲＣ０〜７の供給を受けてローデコーダ２０ａ〜２０ｄ
に導く。一方、後述のリストア信号ＲＳＴＲが外部から
コントローラ６１に入力されると、これらセレクタ８０
ａ〜８０ｄはスイッチ信号ＳＷに応答してレジスタ７０
ａ〜７０ｄの保持内容をローデコーダ２０ａ〜２０ｄに
それぞれ導く。
８０ｄは列選択信号ＲＡＳに同期したアドレスコードＡ
ＲＣ０〜７の供給を受けてローデコーダ２０ａ〜２０ｄ
に導く。一方、後述のリストア信号ＲＳＴＲが外部から
コントローラ６１に入力されると、これらセレクタ８０
ａ〜８０ｄはスイッチ信号ＳＷに応答してレジスタ７０
ａ〜７０ｄの保持内容をローデコーダ２０ａ〜２０ｄに
それぞれ導く。
【００１７】図２は、セルアレイブロック１０ａ，セン
スアンプ３０ａ及びカラムデコーダ４０ａの回路構成を
１つのデジット線対について示す（実際には、セルアレ
イブロック１０ａは４０９６個のデジット線対を有する
がそのうちの１対だけを図示してある）。入出力信号線
Ｉ／Ｏ及びＩ／Ｏ（バー）は、外部入出力インタフェー
スにより４組のみであり、各組には、カラムデコーダ４
０ａについて図示された１対のＮ型ＭＯＳトランジスタ
４１及び４２による１，０２４個のスイッチが対応付け
られる。カラム信号ＹＳＷは各組の同一位置の４個のス
イッチに共通した入力となる。
スアンプ３０ａ及びカラムデコーダ４０ａの回路構成を
１つのデジット線対について示す（実際には、セルアレ
イブロック１０ａは４０９６個のデジット線対を有する
がそのうちの１対だけを図示してある）。入出力信号線
Ｉ／Ｏ及びＩ／Ｏ（バー）は、外部入出力インタフェー
スにより４組のみであり、各組には、カラムデコーダ４
０ａについて図示された１対のＮ型ＭＯＳトランジスタ
４１及び４２による１，０２４個のスイッチが対応付け
られる。カラム信号ＹＳＷは各組の同一位置の４個のス
イッチに共通した入力となる。
【００１８】コントローラ６１の要部の詳細回路を示す
図３を参照すると、本回路は、列選択信号ＲＡＳとリス
トア信号ＲＳＴＲとから、中間信号ＳＥ′，ＰＲＣ′及
びＷＤＥ１を生成するＲＡＳ系タイミング発生回路６２
と、列選択信号ＲＡＳとリストア信号ＲＳＴＲ及び中間
信号ＷＤＥ１からワード線活性化信号ＷＤＥ，スイッチ
信号ＳＷ及び中間信号ＲＡＳ′を生成するリストア用ワ
ード制御回路６３と、セルアレイブロック１０ａ〜１０
ｄにそれぞれ対応して設けられた中間信号ＳＥ′，ＰＲ
Ｃ′及びＲＡＳ′に応答してプリチャージ信号ＰＲＣ及
び中間信号ＳＥを生成するセンスアンプ活性化状態保持
回路６４と、セルアレイブロック１０ａ〜１０ｄにそれ
ぞれ対応して設けられ中間信号ＳＥに応答してセンスア
ンプ活性化信号ＳＡＰ及びＳＡＮを生成するセンスアン
プ活性化回路６５とから成る。
図３を参照すると、本回路は、列選択信号ＲＡＳとリス
トア信号ＲＳＴＲとから、中間信号ＳＥ′，ＰＲＣ′及
びＷＤＥ１を生成するＲＡＳ系タイミング発生回路６２
と、列選択信号ＲＡＳとリストア信号ＲＳＴＲ及び中間
信号ＷＤＥ１からワード線活性化信号ＷＤＥ，スイッチ
信号ＳＷ及び中間信号ＲＡＳ′を生成するリストア用ワ
ード制御回路６３と、セルアレイブロック１０ａ〜１０
ｄにそれぞれ対応して設けられた中間信号ＳＥ′，ＰＲ
Ｃ′及びＲＡＳ′に応答してプリチャージ信号ＰＲＣ及
び中間信号ＳＥを生成するセンスアンプ活性化状態保持
回路６４と、セルアレイブロック１０ａ〜１０ｄにそれ
ぞれ対応して設けられ中間信号ＳＥに応答してセンスア
ンプ活性化信号ＳＡＰ及びＳＡＮを生成するセンスアン
プ活性化回路６５とから成る。
【００１９】ワード線活性化信号ＷＤＥはローデコーダ
２０ａ〜２０ｄ、スイッチ信号ＳＷはセレクタ８０ａ〜
８０ｄ、プリチャージ信号ＰＲＣはセルアレイブロック
１０ａ〜１０ｄ、センスアンプ活性化信号ＳＡＰ，ＳＡ
Ｎはセンスアンプ３０ａ〜３０ｄにそれぞれ供給され
る。
２０ａ〜２０ｄ、スイッチ信号ＳＷはセレクタ８０ａ〜
８０ｄ、プリチャージ信号ＰＲＣはセルアレイブロック
１０ａ〜１０ｄ、センスアンプ活性化信号ＳＡＰ，ＳＡ
Ｎはセンスアンプ３０ａ〜３０ｄにそれぞれ供給され
る。
【００２０】この実施例のＲＡＮ全体のタイミングチャ
ートである図４と図３図示部分のタイミングチャートで
ある図５とを併せ参照しながら本実施例の動作を次に説
明する。
ートである図４と図３図示部分のタイミングチャートで
ある図５とを併せ参照しながら本実施例の動作を次に説
明する。
【００２１】先ず、通常動作、すなわちリストア信号Ｒ
ＳＴＲが活性化されていない場合について説明する。こ
の場合には、リストア信号ＲＳＴＲはハイレベルである
ので、図３に示したリストア用ワード制御回路６３にお
ける中間信号ＷＤＥ２はロウレベルを維持する。したが
って、図４及び図５においてワード線波形ＷＯは省略さ
れる。
ＳＴＲが活性化されていない場合について説明する。こ
の場合には、リストア信号ＲＳＴＲはハイレベルである
ので、図３に示したリストア用ワード制御回路６３にお
ける中間信号ＷＤＥ２はロウレベルを維持する。したが
って、図４及び図５においてワード線波形ＷＯは省略さ
れる。
【００２２】列選択信号ＲＡＳに同期してセルアレイブ
ロックコードＢ０〜１及びアドレスコードＢ０〜１及び
アドレスコードＡＲＣ０〜７が外部から入力されると、
ブロックデコーダ５０はそのブロックコードを解読し
て、その結果によりデコーダ２０ａ〜２０ｄ及びレジス
タ８０ａ〜８０ｄのうちのいずれか一組を活性化する。
ブロックデコーダ５０の出力はカラムデコーダ４０ａ〜
４０ｄにも供給されるが、この時点では同回路は活性化
されないので受け入れられない。ローデコーダ２０ａ及
びレジスタ７０ａ、したがってセルアレイブロック１０
ａが選択されたものと仮定した上述の説明は、他のセル
アレイブロック１０ｂ〜１０ｄが選択された場合も、同
様に適合する。
ロックコードＢ０〜１及びアドレスコードＢ０〜１及び
アドレスコードＡＲＣ０〜７が外部から入力されると、
ブロックデコーダ５０はそのブロックコードを解読し
て、その結果によりデコーダ２０ａ〜２０ｄ及びレジス
タ８０ａ〜８０ｄのうちのいずれか一組を活性化する。
ブロックデコーダ５０の出力はカラムデコーダ４０ａ〜
４０ｄにも供給されるが、この時点では同回路は活性化
されないので受け入れられない。ローデコーダ２０ａ及
びレジスタ７０ａ、したがってセルアレイブロック１０
ａが選択されたものと仮定した上述の説明は、他のセル
アレイブロック１０ｂ〜１０ｄが選択された場合も、同
様に適合する。
【００２３】アドレスコードＡＲＣ０〜７は、スイッチ
信号ＳＷがハイレベルであるので、セレクタ８０ａ〜８
０ｄによってローデコーダ２０ａ〜２０ｄに供給される
が、ローデコーダ２０ａのみにおいて有効化される。ま
た、アドレスコードＡＲＣ０〜７はレジスタ７０ａに入
力され保持される。レジスタ７０ａの出力はセレクタ８
０ａに供給されるが、スイッチ信号ＳＷがハイレベルに
留まる間はセレクタ８０ａによって選択されることはな
い。カラムデコーダ４０ａに供給されているアドレスコ
ードＡＲＣ０〜７もまた前述の理由により、この時点で
は受け入れられない。
信号ＳＷがハイレベルであるので、セレクタ８０ａ〜８
０ｄによってローデコーダ２０ａ〜２０ｄに供給される
が、ローデコーダ２０ａのみにおいて有効化される。ま
た、アドレスコードＡＲＣ０〜７はレジスタ７０ａに入
力され保持される。レジスタ７０ａの出力はセレクタ８
０ａに供給されるが、スイッチ信号ＳＷがハイレベルに
留まる間はセレクタ８０ａによって選択されることはな
い。カラムデコーダ４０ａに供給されているアドレスコ
ードＡＲＣ０〜７もまた前述の理由により、この時点で
は受け入れられない。
【００２４】図３における中間信号ＳＥがロウレベルに
なると、センスアンプ活性化信号ＳＡＰ，ＳＡＮは同一
電位になってセンスアンプ３０ａは非活性化される。こ
れとほぼ同時に、図３のセンスアンプ活性化状態保持回
路６４で生成されたハイレベルのプリチャージ信号ＰＲ
Ｃが、図２のＮ型ＭＯＳトランジスタ１１のゲートに印
加され、デジット線Ｄ，Ｄ（バー）は、図４に示すよう
に等電位化される。これは、メモリセルの読出し信号に
備えて、それまでのデジット線Ｄ，Ｄ（バー）の電位ア
ンバランスをクリアしておくための前処理である。
なると、センスアンプ活性化信号ＳＡＰ，ＳＡＮは同一
電位になってセンスアンプ３０ａは非活性化される。こ
れとほぼ同時に、図３のセンスアンプ活性化状態保持回
路６４で生成されたハイレベルのプリチャージ信号ＰＲ
Ｃが、図２のＮ型ＭＯＳトランジスタ１１のゲートに印
加され、デジット線Ｄ，Ｄ（バー）は、図４に示すよう
に等電位化される。これは、メモリセルの読出し信号に
備えて、それまでのデジット線Ｄ，Ｄ（バー）の電位ア
ンバランスをクリアしておくための前処理である。
【００２５】プリチャージ信号ＰＲＣがローレベルに復
帰するとワード線活性化信号ＷＤＥがハイレベルとなっ
てワード線の電位が立ち上がる。このワード線は、勿論
ローデコーダ２０ａがアドレスコードＡＲＣ０〜７を解
読して得たものである。図２を併せ参照すると、ワード
線Ｗ１の選択によりメモリセル（Ｗ１）からの読出し出
力がデジット線Ｄに現われる。この読出し出力が２値デ
ジット“１”に相当するものである場合、デジット線Ｄ
はハイレベルとなる。
帰するとワード線活性化信号ＷＤＥがハイレベルとなっ
てワード線の電位が立ち上がる。このワード線は、勿論
ローデコーダ２０ａがアドレスコードＡＲＣ０〜７を解
読して得たものである。図２を併せ参照すると、ワード
線Ｗ１の選択によりメモリセル（Ｗ１）からの読出し出
力がデジット線Ｄに現われる。この読出し出力が２値デ
ジット“１”に相当するものである場合、デジット線Ｄ
はハイレベルとなる。
【００２６】ワード線活性化信号ＷＤＥの立上りにつれ
て、センスアンプ活性化信号ＳＡＰはハイレベル、同Ｓ
ＡＮはローレベルとなる。この結果、図２の回路におい
て、Ｐ型ＭＯＳトランジスタ３２及びＮ型ＭＯＳトラン
ジスタ３４のゲート（デジット線Ｄに接続されている）
の電位はハイレベルとなっているので、Ｐ型ＭＯＳトラ
ンジスタ３２はオフ、Ｎ型ＭＯＳトランジスタ３４はオ
ンとなる。従って、デジット線Ｄ（バー）にはＮ型ＭＯ
Ｓトランジスタ３４を介してＧＮＤ電位が現われる。こ
のＧＮＤ電位はＰ型ＭＯＳトランジスタ３１及びＮ型Ｍ
ＯＳトランジスタ３３のゲートの電位でもあるので、前
者はオン、後者はオフとなる。
て、センスアンプ活性化信号ＳＡＰはハイレベル、同Ｓ
ＡＮはローレベルとなる。この結果、図２の回路におい
て、Ｐ型ＭＯＳトランジスタ３２及びＮ型ＭＯＳトラン
ジスタ３４のゲート（デジット線Ｄに接続されている）
の電位はハイレベルとなっているので、Ｐ型ＭＯＳトラ
ンジスタ３２はオフ、Ｎ型ＭＯＳトランジスタ３４はオ
ンとなる。従って、デジット線Ｄ（バー）にはＮ型ＭＯ
Ｓトランジスタ３４を介してＧＮＤ電位が現われる。こ
のＧＮＤ電位はＰ型ＭＯＳトランジスタ３１及びＮ型Ｍ
ＯＳトランジスタ３３のゲートの電位でもあるので、前
者はオン、後者はオフとなる。
【００２７】上述の動作により、デジット線ＤはＰ型Ｍ
ＯＳトランジスタ３１を介して電源電位となる。この動
作により、メモリセル１２（Ｗ１）は、電源電位でリフ
レッシュされ、それまでに若干の揮発により記憶電荷が
失われていても電源電位のレベルに回復することにな
る。
ＯＳトランジスタ３１を介して電源電位となる。この動
作により、メモリセル１２（Ｗ１）は、電源電位でリフ
レッシュされ、それまでに若干の揮発により記憶電荷が
失われていても電源電位のレベルに回復することにな
る。
【００２８】次いで、列信号ＣＡＳの入力と同期して、
ブロックデコーダ５０の出力及びアドレスコードＡＲＣ
０〜７とＡＲＣ８〜９が入力する。この時点では、カラ
ムデコーダ４０ａ〜４０ｄのみがブロックコードＢ０〜
１及びアドレスコードＡＲＣＯ０〜７を受け入れること
ができ、さらに列選択信号ＲＡＳ入力時とは異なって、
２ビットアドレスコードＡＲＣ８〜９もカラムデコーダ
４０ａ〜４０ｄに入力される。その結果、列選択信号Ｒ
ＡＳ入力時と異なるカラムデコーダも含めて、カラムデ
コーダ４０ａ〜４０ｄのうちの任意の一つが選択可能で
あり、ページモードでの連続アクセス範囲が従来の４倍
に拡大する。
ブロックデコーダ５０の出力及びアドレスコードＡＲＣ
０〜７とＡＲＣ８〜９が入力する。この時点では、カラ
ムデコーダ４０ａ〜４０ｄのみがブロックコードＢ０〜
１及びアドレスコードＡＲＣＯ０〜７を受け入れること
ができ、さらに列選択信号ＲＡＳ入力時とは異なって、
２ビットアドレスコードＡＲＣ８〜９もカラムデコーダ
４０ａ〜４０ｄに入力される。その結果、列選択信号Ｒ
ＡＳ入力時と異なるカラムデコーダも含めて、カラムデ
コーダ４０ａ〜４０ｄのうちの任意の一つが選択可能で
あり、ページモードでの連続アクセス範囲が従来の４倍
に拡大する。
【００２９】選択されたカラムデコーダは８ビットアド
レスコードＡＲＣ０〜７と２ビットアドレスコードＡＲ
Ｃ８〜９とによって当該メモリセルアレイの４，０９６
本のデジット線内の４本を選ぶ。すなわち、図２におい
て、カラムデコーダ４０ａの行選択線ＹＳＷが選択され
てハイレベルになると、Ｎ型ＭＯＳトランジスタ４１及
び４２が導通し、デジット線ＤとＤ（バー）はそれぞれ
入出力線Ｉ／ＯとＩ／Ｏ（バー）に接続される。このと
き、書込みイネーブル信号ＷＥがロウレベルであれば読
出し動作が指示されているため、デジット線ＤとＤ（バ
ー）上の電位は入出力線Ｉ／ＯとＩ／Ｏ（バー）に導か
れ外部に取り出される。
レスコードＡＲＣ０〜７と２ビットアドレスコードＡＲ
Ｃ８〜９とによって当該メモリセルアレイの４，０９６
本のデジット線内の４本を選ぶ。すなわち、図２におい
て、カラムデコーダ４０ａの行選択線ＹＳＷが選択され
てハイレベルになると、Ｎ型ＭＯＳトランジスタ４１及
び４２が導通し、デジット線ＤとＤ（バー）はそれぞれ
入出力線Ｉ／ＯとＩ／Ｏ（バー）に接続される。このと
き、書込みイネーブル信号ＷＥがロウレベルであれば読
出し動作が指示されているため、デジット線ＤとＤ（バ
ー）上の電位は入出力線Ｉ／ＯとＩ／Ｏ（バー）に導か
れ外部に取り出される。
【００３０】一方、書込みイネーブル信号ＷＥがハイレ
ベルであれば入出力線Ｉ／ＯとＩ／Ｏ（バー）に外部か
ら入力した書込みデータがデジット線ＤとＤ（バー）に
導かれる。しかし、図４及び図５におけるワード線電位
の波形および図３のワード線活性化信号ＷＤＥの生成論
理から明らかなとおり、ワード線電位は下がるので、こ
の時点でのメモリセルへの書込みは行われない。
ベルであれば入出力線Ｉ／ＯとＩ／Ｏ（バー）に外部か
ら入力した書込みデータがデジット線ＤとＤ（バー）に
導かれる。しかし、図４及び図５におけるワード線電位
の波形および図３のワード線活性化信号ＷＤＥの生成論
理から明らかなとおり、ワード線電位は下がるので、こ
の時点でのメモリセルへの書込みは行われない。
【００３１】メモリセルへの書込み実行は、後述するよ
うに、当該セルアレイブロック内の他のワード線へのア
クセス時まで保留される。このような処置をしても不都
合が生じないのは、図４及び図５に示された如く、セン
スアンプ活性化信号ＳＡＰ／ＳＡＮが変化せずセンスア
ンプ３０ａ〜３０ｄを活性化状態に保持するため、デジ
ット線ＤとＤ（バー）上のデータが失なわれないからで
ある。センスアンプ活性化信号ＳＡＰ／ＳＡＮの生成論
理は図３から明らかである。
うに、当該セルアレイブロック内の他のワード線へのア
クセス時まで保留される。このような処置をしても不都
合が生じないのは、図４及び図５に示された如く、セン
スアンプ活性化信号ＳＡＰ／ＳＡＮが変化せずセンスア
ンプ３０ａ〜３０ｄを活性化状態に保持するため、デジ
ット線ＤとＤ（バー）上のデータが失なわれないからで
ある。センスアンプ活性化信号ＳＡＰ／ＳＡＮの生成論
理は図３から明らかである。
【００３２】したがって、上述のようなデジット線Ｄと
Ｄ（バー）上のメモリセルへの読出しは、ワード線の活
性化を行うことなく可能となる。このことはアクセスが
他のセルアレイブロックに移行した後に、当該セルアレ
イブロックの同一ワード線に回帰したとしても同様であ
る。
Ｄ（バー）上のメモリセルへの読出しは、ワード線の活
性化を行うことなく可能となる。このことはアクセスが
他のセルアレイブロックに移行した後に、当該セルアレ
イブロックの同一ワード線に回帰したとしても同様であ
る。
【００３３】しかしながら、当該セルアレイブロック内
の他のワード線を選択するアクセスが指示されたとき
は、その実行によってデジット線ＤとＤ（バー）上のデ
ータは同一性を担保できなくなる。この場合、当該ＲＡ
Ｍの使用主体、例えばＣＰＵはリストア信号ＲＳＴＲを
活性化する。
の他のワード線を選択するアクセスが指示されたとき
は、その実行によってデジット線ＤとＤ（バー）上のデ
ータは同一性を担保できなくなる。この場合、当該ＲＡ
Ｍの使用主体、例えばＣＰＵはリストア信号ＲＳＴＲを
活性化する。
【００３４】リストア信号ＲＳＴＲがロウレベルになっ
た場合のタイミングチャートは図４及び図５に示すとお
りである。同図は、メモリセルへの書込みが保留された
メモリセルはワード線Ｗ０によって指定され、新たにア
クセスされたメモリセルはワード線Ｗ１によって指定さ
れた例を示している。この例においては、図６にも示さ
れるとおり、セレクタ８０ａ〜８０ｄへのスイッチ信号
ＳＷがロウレベルになるので、レジスタ７０ａ〜７０ｄ
の出力が選択される。ここで、レジスタ７０ａ〜７０ｄ
は列選択信号ＲＡＳに同期したセルアレイブロック１０
ａ〜１０ｄへの最新のアドレスコードＡＲＣ０〜７を保
持しているという先の記述を想起することが重要であ
る。
た場合のタイミングチャートは図４及び図５に示すとお
りである。同図は、メモリセルへの書込みが保留された
メモリセルはワード線Ｗ０によって指定され、新たにア
クセスされたメモリセルはワード線Ｗ１によって指定さ
れた例を示している。この例においては、図６にも示さ
れるとおり、セレクタ８０ａ〜８０ｄへのスイッチ信号
ＳＷがロウレベルになるので、レジスタ７０ａ〜７０ｄ
の出力が選択される。ここで、レジスタ７０ａ〜７０ｄ
は列選択信号ＲＡＳに同期したセルアレイブロック１０
ａ〜１０ｄへの最新のアドレスコードＡＲＣ０〜７を保
持しているという先の記述を想起することが重要であ
る。
【００３５】このアドレスコードＡＲＣ０〜７がローデ
コーダ２０ａ〜２０ｄに導かれると、ワード線Ｗ０（図
４及び図５）が立ち上がり、デジット線ＤとＤ（バー）
の保持データがメモリセルに書き込まれ、留保されてい
た書込み動作が実行される。この場合におけるワード線
Ｗ０の立上げは、書込みが留保されたデジット線ＤとＤ
（バー）上の読出しの場合と異なり、メモリセル励起の
ために必要となる。
コーダ２０ａ〜２０ｄに導かれると、ワード線Ｗ０（図
４及び図５）が立ち上がり、デジット線ＤとＤ（バー）
の保持データがメモリセルに書き込まれ、留保されてい
た書込み動作が実行される。この場合におけるワード線
Ｗ０の立上げは、書込みが留保されたデジット線ＤとＤ
（バー）上の読出しの場合と異なり、メモリセル励起の
ために必要となる。
【００３６】上述のリストア動作に引続き、前述の通常
動作が行われる。
動作が行われる。
【００３７】次に、本発明の第２の実施例について述べ
る。
る。
【００３８】第２の実施例は、図７にそのタイミングチ
ャートを示すように動作し、次の行選択信号ＲＡＳが活
性化されるまではワード線の電位が保持されることに特
徴がある。この結果、書込み動作が指示されている場合
には、第１の実施例におけるようなメモリセルへの書込
み動作の保留はされず、直ちに書込みが実行される。し
たがって、この点は従来技術と異ることはないが、アク
セス動作の終了後もセンスアンプが活性化状態を接続す
る点は異なる。また、一つのメモリサイクルの終了後
も、他のワード線が選択されるまでは、ワード線の電位
も高電位に保持されるのでページモードでの書込み動作
が可能となる。したがって、第２の実施例では、第１の
実施例の構成要素のうちセレクタ８０ａ〜８０ｄに対応
するセレクタを必要としない。この場合のレジスタ７０
ａ〜７０ｄは、第１の実施例におけるリストアのために
機能するのではなく、上述のように、選択されたワード
線の電位を保持し続けるためのものである。
ャートを示すように動作し、次の行選択信号ＲＡＳが活
性化されるまではワード線の電位が保持されることに特
徴がある。この結果、書込み動作が指示されている場合
には、第１の実施例におけるようなメモリセルへの書込
み動作の保留はされず、直ちに書込みが実行される。し
たがって、この点は従来技術と異ることはないが、アク
セス動作の終了後もセンスアンプが活性化状態を接続す
る点は異なる。また、一つのメモリサイクルの終了後
も、他のワード線が選択されるまでは、ワード線の電位
も高電位に保持されるのでページモードでの書込み動作
が可能となる。したがって、第２の実施例では、第１の
実施例の構成要素のうちセレクタ８０ａ〜８０ｄに対応
するセレクタを必要としない。この場合のレジスタ７０
ａ〜７０ｄは、第１の実施例におけるリストアのために
機能するのではなく、上述のように、選択されたワード
線の電位を保持し続けるためのものである。
【００３９】コントローラ６１の要部の詳細回路を示す
図６を参照すると、本回路は、列選択信号ＲＡＳから中
間信号ＲＡＳ′，ＳＥ′，ＰＲＣ′及びＷＤＥ′を生成
するＲＡＳ系タイミング発生回路６６と、セルアレイブ
ロック１０ａ〜１０ｄにそれぞれ対応して設けられこれ
ら中間ＲＡＳ′，ＳＥ′，ＰＲＣ′及びＷＤＥ′に応答
して中間信号ＳＥ，プリチャージ信号ＰＲＣ及びワード
線活性化信号ＷＤＥを生成するセンスアンプ活性化状態
保持回路６７と、同様にセルアレイブロック１０ａ〜１
０ｄにそれぞれ対応して設けられ中間信号ＳＥに応答し
てセンスアンプ活性化信号ＳＡＰ及びＳＡＮを生成する
センスアンプ活性化回路６８とから成る。生成された各
信号の供給先は第１の実施例におけるのと同じである。
図６を参照すると、本回路は、列選択信号ＲＡＳから中
間信号ＲＡＳ′，ＳＥ′，ＰＲＣ′及びＷＤＥ′を生成
するＲＡＳ系タイミング発生回路６６と、セルアレイブ
ロック１０ａ〜１０ｄにそれぞれ対応して設けられこれ
ら中間ＲＡＳ′，ＳＥ′，ＰＲＣ′及びＷＤＥ′に応答
して中間信号ＳＥ，プリチャージ信号ＰＲＣ及びワード
線活性化信号ＷＤＥを生成するセンスアンプ活性化状態
保持回路６７と、同様にセルアレイブロック１０ａ〜１
０ｄにそれぞれ対応して設けられ中間信号ＳＥに応答し
てセンスアンプ活性化信号ＳＡＰ及びＳＡＮを生成する
センスアンプ活性化回路６８とから成る。生成された各
信号の供給先は第１の実施例におけるのと同じである。
【００４０】第１の実施例では、センスアンプ３０ａ〜
３０ｄの保持データ以外のデータのメモリアクセスを行
う場合には、センスアンプ３０ａ〜３０ｄの保持データ
のメモリセルへの書き込み（リストア）を行なってのち
当該メモリアクセスを行なっているのに対して、第２の
実施例では、センスアンプ３０ａ〜３０ｄの上記保持デ
ータのメモリセルへの書込みに既に終っているのでリス
トアは不要となり、それだけメモリアクセスの時間を短
縮できる。 なお、第１の実施例，第２の実施例とも、
現在、大容量ＲＡＭの大半を占めるダイナミックＭＯＳ
メモリの形で示してあるが、本発明はスタティックＲＡ
Ｍにも適用可能である。
３０ｄの保持データ以外のデータのメモリアクセスを行
う場合には、センスアンプ３０ａ〜３０ｄの保持データ
のメモリセルへの書き込み（リストア）を行なってのち
当該メモリアクセスを行なっているのに対して、第２の
実施例では、センスアンプ３０ａ〜３０ｄの上記保持デ
ータのメモリセルへの書込みに既に終っているのでリス
トアは不要となり、それだけメモリアクセスの時間を短
縮できる。 なお、第１の実施例，第２の実施例とも、
現在、大容量ＲＡＭの大半を占めるダイナミックＭＯＳ
メモリの形で示してあるが、本発明はスタティックＲＡ
Ｍにも適用可能である。
【００４１】
【発明の効果】以上説明したとおり、本発明のＲＡＭ
は、常時活性化されているセンスアンプを備え、そのセ
ンスアンプに存在しているデータをアクセスする場合は
センスアンプの活性化が不要となる。また、列選択信号
ＲＡＳと行選択信号ＣＡＳに同期して、それぞれ異なる
セルアレイブロックを指定できるブロックデコーダの導
入によって高速アクセス可能なメモリアドレス範囲を拡
大できるという効果がある。
は、常時活性化されているセンスアンプを備え、そのセ
ンスアンプに存在しているデータをアクセスする場合は
センスアンプの活性化が不要となる。また、列選択信号
ＲＡＳと行選択信号ＣＡＳに同期して、それぞれ異なる
セルアレイブロックを指定できるブロックデコーダの導
入によって高速アクセス可能なメモリアドレス範囲を拡
大できるという効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示した実施例におけるデジット系の回路
の一部の回路図である。
の一部の回路図である。
【図３】図１に示した実施例におけるコントローラの要
部の詳細回路図である。
部の詳細回路図である。
【図４】図１に示した実施例全体のタイミングチャート
である。
である。
【図５】図３に示したコントローラ要部のタイミングチ
ャートである。
ャートである。
【図６】本発明の第２の実施例におけるコントローラの
要部の詳細回路図である。
要部の詳細回路図である。
【図７】本発明の第２の実施例全体のタイミングチャー
トである。
トである。
【図８】従来のＲＡＭの一例のブロック図である。
１０ａ，１０ｂ，１０ｃ，１０ｄ セルアレイブロッ
ク ２０ａ，２０ｂ，２０ｃ，２０ｄ ローデコーダ ３０ａ，３０ｂ，３０ｃ，３０ｄ センスアンプ ４０ａ，４０ｂ，４０ｃ，４０ｄ カラムデコーダ ５０ ブロックデコーダ ６０，６１ コントローラ ７０ａ，７０ｂ，７０ｃ，７０ｄ レジスタ ８０ａ，８０ｂ，８０ｃ，８０ｄ セレクタ １２ メモリセル ３１，３２ Ｐ型ＭＯＳトランジスタ ３３，３４，４１，４２ Ｎ型ＭＯＳトランジスタ ６２，６６ ＲＡＳ系タイミング発生回路 ６３ リストア用ワード制御回路 ６４，６７ センスアンプ活性化状態保持回路 ６５，６８ センスアンプ活性化回路
ク ２０ａ，２０ｂ，２０ｃ，２０ｄ ローデコーダ ３０ａ，３０ｂ，３０ｃ，３０ｄ センスアンプ ４０ａ，４０ｂ，４０ｃ，４０ｄ カラムデコーダ ５０ ブロックデコーダ ６０，６１ コントローラ ７０ａ，７０ｂ，７０ｃ，７０ｄ レジスタ ８０ａ，８０ｂ，８０ｃ，８０ｄ セレクタ １２ メモリセル ３１，３２ Ｐ型ＭＯＳトランジスタ ３３，３４，４１，４２ Ｎ型ＭＯＳトランジスタ ６２，６６ ＲＡＳ系タイミング発生回路 ６３ リストア用ワード制御回路 ６４，６７ センスアンプ活性化状態保持回路 ６５，６８ センスアンプ活性化回路
Claims (3)
- 【請求項１】 デジット線方向に配列された複数のセル
アレイブロックから成るメモリセルアレイと、該セルア
レイブロックと一対一対応でそれぞれ設けられたローデ
コーダ，カラムデコーダ及びセンスアンプと、前記セル
アレイブロックへのアクセス終了後も該アクセスによっ
て読み出されたデジト線上のデータを保持するデータ電
位保持回路と、列選択タイミング信号及び行選択タイミ
ング信号に応答して前記複数のブロックを時間軸上の互
いにずれた位置に１つづつ指定できるブロックデコーダ
とを有することを特徴とするランダムアクセスメモリ。 - 【請求項２】 前記複数のセルアレイブロックにそれぞ
れ対応して設けられ、最新のアクセス時に選択されたワ
ード線に対応するメモリセルのアドレス情報を保持する
第１のレジスタと、同様に前記セルアレイブロックにそ
れぞれ対応して設けられ通常は列選択信号に同期したア
ドレス情報を受け入れるが、上位装置からリストア信号
が入力すると前記レジスタの保持する前記アドレス情報
を受け入れてそれぞれローデコーダに導くセレクタとを
さらに備え、前記メモリセルへの書込み動作を前記リス
トア信号入力時まで留保することを特徴とする請求項１
記載のランダムアクセスメモリ。 - 【請求項３】 前記複数のセルアレイブロックにそれぞ
れ対応して設けられ最新のアクセス時に選択されたワー
ド線に対応するメモリセルのアドレス情報を保持する第
２のレジスタをさらに備えることを特徴とする請求項１
記載のランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-360289 | 1991-12-27 | ||
| JP36028991 | 1991-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250867A true JPH05250867A (ja) | 1993-09-28 |
| JP2962080B2 JP2962080B2 (ja) | 1999-10-12 |
Family
ID=18468756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339884A Expired - Lifetime JP2962080B2 (ja) | 1991-12-27 | 1992-12-21 | ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367495A (ja) |
| JP (1) | JP2962080B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09115283A (ja) * | 1995-10-13 | 1997-05-02 | Nec Corp | 半導体記憶装置 |
| EP0704850A3 (en) * | 1994-09-29 | 1999-07-07 | Kabushiki Kaisha Toshiba | Dynamic memory |
| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894170B2 (ja) * | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
| JPH07201191A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5657287A (en) * | 1995-05-31 | 1997-08-12 | Micron Technology, Inc. | Enhanced multiple block writes to adjacent blocks of memory using a sequential counter |
| KR0172345B1 (ko) * | 1995-11-27 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로 |
| US5608681A (en) * | 1996-01-22 | 1997-03-04 | Lsi Logic Corporation | Fast memory sense system |
| JP3477018B2 (ja) * | 1996-03-11 | 2003-12-10 | 株式会社東芝 | 半導体記憶装置 |
| TW348266B (en) | 1996-03-11 | 1998-12-21 | Toshiba Co Ltd | Semiconductor memory device |
| US6370636B1 (en) | 1996-07-31 | 2002-04-09 | Hyundai Electronics Industries Co., Ltd. | Accessing byte lines from dual memory blocks and aligning for variable length instruction execution |
| KR100205351B1 (ko) * | 1996-07-31 | 1999-07-01 | 구본준 | 반도체 기억 장치의 주소 정렬 장치 |
| JPH11224492A (ja) * | 1997-11-06 | 1999-08-17 | Toshiba Corp | 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ |
| KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
| JP5481428B2 (ja) * | 2011-05-26 | 2014-04-23 | 株式会社東芝 | 半導体記憶装置およびメモリシステム |
| CN109446127B (zh) * | 2018-02-27 | 2020-03-24 | 上海安路信息科技有限公司 | 一种物理bram匹配方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| US5185720A (en) * | 1990-12-07 | 1993-02-09 | Trw Inc. | Memory module for use in a large reconfigurable memory |
-
1992
- 1992-12-21 JP JP4339884A patent/JP2962080B2/ja not_active Expired - Lifetime
- 1992-12-28 US US07/997,186 patent/US5367495A/en not_active Expired - Lifetime
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| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5367495A (en) | 1994-11-22 |
| JP2962080B2 (ja) | 1999-10-12 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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