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JPH11203896A - 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 - Google Patents

同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法

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Publication number
JPH11203896A
JPH11203896A JP10270255A JP27025598A JPH11203896A JP H11203896 A JPH11203896 A JP H11203896A JP 10270255 A JP10270255 A JP 10270255A JP 27025598 A JP27025598 A JP 27025598A JP H11203896 A JPH11203896 A JP H11203896A
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JP
Japan
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bit
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JP10270255A
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JP3822371B2 (ja
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Jei-Hwan Yoo
柳濟煥
Heichuru Kin
金炳▲ちゅる▼
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 並列ビットテストモードの書込みサイクル中
に書込み時間を短縮することのできる半導体メモリ装置
を提供する。 【解決手段】 並列ビットテストモードの書込みサイク
ル中に書込み時間を短縮するために、複数本のカラム選
択ラインCSL11乃至CSL1i、CSL21乃至CSL2iのうち少なく
とも２本（CSL1ia及びCSL1ib、CSL2ia及びCSL2ib）以上
を同時に活性化する同時カラム選択ライン活性化回路２
０３を備える。これにより、前記並列ビットテストモー
ドの書込みサイクル中に、前記同時カラム選択ライン活
性化回路により少なくとも２本以上のカラム選択ライン
が同時に活性化されるから、入出力ラインに２本以上の
ビットラインが同時に連結され、これにより前記入出力
ラインを介して前記２本以上のビットラインに連結され
ているメモリセルにデータが同時に書込まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、並列ビットテストが可能な同時カラム選択
ライン活性化回路を具備する半導体メモリ装置及びカラ
ム選択ライン制御方法に関する。
【０００２】
【従来に技術】近年、半導体メモリ装置の高集積化が進
むにつれ、半導体メモリ装置の内部のメモリセルをテス
トするのに多くの時間が要求される。そこで、最近は、
テスト時間を短縮するために、多数のメモリセルに同時
にデータを書込み且つ読出してメモリセルをテストする
並列ビットテスト方法が多用されている。
【０００３】図１を参照すれば、従来の半導体メモリ装
置は、メモリセルアレイ101と、入出力ラインIO1・/IO1
乃至IOn・/IOnと、データ入出力ラインDIO1・/DIO1乃至
DIOn・/DIOnと、カラム選択ラインCSL11乃至CSL1i、CSL
21乃至CSL2i、及びカラムデコーダ103を具備する。尚、
/XはXの反転信号を表わす。
【０００４】前記カラム選択ラインCSL11乃至CSL1i、CS
L21乃至CSL2iは、前記メモリセルアレイ101のビットラ
イン（図示せず）のうち該当ビットラインを前記それぞ
れの入出力ラインに連結する。
【０００５】並列ビットテストモード時には、前記入出
力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラ
インDIO1・/DIO1乃至DIOn・/DIOnと連結され、前記入出
力ライン及びデータ入出力ラインを介してメモリセルに
同時にデータが書込まれたりメモリセルから同時にデー
タが読出される。例えば、前記入出力ライン及びデータ
入出力ラインが32本の場合は、32ビットのデータが同時
にメモリセルに書込まれたり同時にメモリセルから読出
される。
【０００６】図１に示す従来の半導体メモリ装置におい
ては、並列ビットテストモード時に、前記カラム選択ラ
インCSL11乃至CSL1i、CSL2乃至CSL2iは前記カラムデコ
ーダ103により順次に１本ずつ活性化される。図１でカ
ラム選択ラインCSL1iaはCSL11乃至CSL1iから選択された
１本、カラム選択ラインCSL2iaはCSL21乃至CSL2iから選
択された１本である。すなわち、前記カラム選択ライン
CSL11乃至CSL1iは順次に１本ずつ活性化されると、これ
に従い該当ビットラインが前記入出力ラインIO1・/IO1
に順次に連結される。これにより、前記該当ビットライ
ンに連結されているメモリセルのデータが前記入出力ラ
インIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1
を介して順次に読出されたり、あるいは書込みデータが
前記入出力ラインIO1・/IO1及び前記データ入出力ライ
ンDIO1・/DIO1を介して該当ビットラインに連結されて
いるメモリセルに順次に書込まれる。この動作と同様に
して、メモリセルのデータが前記入出力ラインIO2・/IO
2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO
2乃至DIOn・/DIOnを介して順次に読出されたり、あるい
は書込みデータが前記入出力ラインIO2・/IO2乃至IOn・
/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn
・/DIOnを介してメモリセルに順次に書込まれる。
【０００７】
【発明が解決しようとする課題】ところが、前記従来の
半導体メモリ装置においては、メモリセルアレイの集積
度が非常に高い場合には、並列ビットテスト方法を利用
するとしても入出力ライン及びデータ入出力ラインの数
を増やさないと、書込み及び読出し時間が必要とされ、
テスト時間が長引いてしまう。例えば、正常動作のため
の入出力ライン及びデータ入出力ラインがそれぞれ32本
の場合、前記並列ビットテスト方法を用い64ビット並列
ビット書込み及び読出しテストを行おうとすれば、32本
の入出力ライン及びデータ入出力ラインが追加され、さ
らには32個の入出力ライン感知増幅器が追加されなけれ
ばならない。
【０００８】従って、本発明が果たそうとする技術的課
題は、別途の入出力ライン及びデータ入出力ラインの追
加なしに、並列ビットテストモードの書込みサイクル中
に書込み時間を短縮することのできる半導体メモリ装置
を提供することにある。
【０００９】本発明が果たそうとする他の技術的課題
は、並列ビットテストモードの書込みサイクル中に書込
み時間を短縮することのできる半導体メモリ装置のカラ
ム選択ラインの制御方法を提供することにある。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る半導体メモリ装置は、メモリセル
アレイ、入出力ライン、前記メモリセルアレイのビット
ラインのうち該当するビットラインを前記入出力ライン
に連結する複数本のカラム選択ライン、及び並列ビット
テストモードの書込みサイクル中に書込み時間を短縮す
るために、前記複数本のカラム選択ラインのうち少なく
とも２本以上を同時に活性化する同時カラム選択ライン
活性化回路とを備えることを特徴とする。
【００１１】ここで、前記同時カラム選択ライン活性化
回路は、カラム選択ライン活性化制御回路と、アドレス
バッファ、及びカラムデコーダを含んでなる。前記カラ
ム選択ライン活性化制御回路は、カラムアドレスストロ
ーブ信号、書込イネーブル信号、クロック、及び前記並
列ビットテストモードを表すテスト信号を論理的に組み
合わせ、前記並列ビットテストモードの書込みサイクル
中にアクティブされる制御信号を生じる。前記アドレス
バッファは、前記制御信号に応答して、上位アドレスビ
ットのうち少なくとも１ビット以上を無視する。前記カ
ラムデコーダは、前記アドレスバッファの出力に応答し
て、前記複数本のカラム選択ラインのうち少なくとも２
本以上を同時に活性化する。
【００１２】前記他の技術的課題を達成するための本発
明に係る半導体メモリ装置のカラム選択ラインの制御方
法は、メモリセルアレイ、入出力ライン、及び前記メモ
リセルアレイのビットラインのうち該当するビットライ
ンを前記入出力ラインに連結する複数本のカラム選択ラ
インを有する半導体メモリ装置のカラム選択ライン制御
方法であって、並列ビットテストモードの書込みサイク
ル中に書込み時間を短縮するために、前記複数本のカラ
ム選択ラインのうち少なくとも２本以上を同時に活性化
する段階を具備することを特徴とする。
【００１３】ここで、前記同時に活性化を行なう段階
は、前記並列ビットテストモードの書込みサイクル中に
アクティブされる制御信号を生じる段階と、前記制御信
号がアクティブされる時上位アドレスビットのうち少な
くとも１ビット以上を無視する段階と、前記上位アドレ
スビットのうち少なくとも１ビット以上が無視される時
に、前記複数本のカラム選択ラインのうち少なくとも２
本以上を同時に活性化する段階を具備することを特徴と
する。さらに、前記制御信号は、カラムアドレスストロ
ーブ信号、書込イネーブル信号、クロック、及び前記並
列ビットテストモードを表すテスト信号の論理的な組合
せである。
【００１４】
【発明の実施の形態】以下、本発明に係るカラム選択ラ
インの制御方法を実現する半導体メモリ装置の構成及び
その動作につき、添付の図面に基づいて詳細に説明す
る。
【００１５】図２を参照すれば、本実施の形態に係る半
導体メモリ装置は、メモリセルアレイ201と、入出力ラ
インIO1・/IO1乃至IOn・/IOnと、データ入出力ラインDI
O1・/DIO1乃至DIOn・/DIOnと、カラム選択ラインCSL11
乃至CSL1i、CSL21乃至CSL2i、及び同時カラム選択ライ
ン活性化回路203を具備する。
【００１６】前記カラム選択ラインCSL11乃至CSL1i、CS
L21乃至CSL2iは、前記メモリセルアレイ201のビットラ
イン（図示せず）のうち該当ビットラインを前記それぞ
れの入出力ラインに連結する。特に、前記同時カラム選
択ライン活性化回路203は、並列ビットテストモードの
書込みサイクル中に書込み時間を短縮するために、前記
カラム選択ラインのうち少なくとも２本以上（CSL11乃
至CSL1iからCSL1ia及びCSL1ibの２本、またはCSL21乃至
CSL2iからCSL2ia及びCSL2ibの２本）を同時に活性化す
る。
【００１７】具体的に説明すると、前記並列ビットテス
トモードの読出し及び書込みサイクル中には、前記入出
力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラ
インDIO1・/DIO1乃至DIOn・/DIOnに連結される。したが
って、前記並列ビットテストモードの読出しサイクル中
には、前記入出力ライン及びデータ入出力ラインを介し
て前記メモリセルアレイ201のメモリセルから同時にデ
ータが読出される。例えば、前記入出力ラインIO1・/IO
1乃至IOn・/IOn及びデータ入出力ラインDIO1・/DIO1乃
至DIOn・/DIOnがそれぞれ32本の場合には、32ビットの
データが同時にメモリセルから読出される。
【００１８】このとき、前記並列ビットテストモードの
読出しサイクル中には、前記カラム選択ラインCSL11乃
至CSL1i、CSL21乃至CSL2iは前記同時カラム選択ライン
活性化回路203により順次に１本ずつ活性化される。例
えば、カラム選択ラインCSL11乃至CSL1iは順次に１本ず
つ活性化されて、これに従い該当ビットラインが前記入
出力ラインIO1・/IO1に順次に連結される。したがっ
て、前記該当ビットラインに連結されているメモリセル
のデータが、前記入出力ラインIO1・/IO1及び前記デー
タ入出力ラインDIO1・/DIO1を介して順次に読出され
る。この動作と同様にしてメモリセルのデータIO2・/IO
2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO
2乃至DIOn・/DIOnを介して順次に読出される。
【００１９】一方、前記並列ビットテストモードの書込
みサイクル中には、前記同時カラム選択ライン活性化回
路203により前記カラム選択ラインのうちCSL11乃至CSL1
i、CSL21乃至CSL2iの少なくとも２本以上（CSL1ia及びC
SL1ib、またはCSL2ia及びCSL2ib）が同時に活性化され
る。すなわち、図２に示すように、２本のカラム選択ラ
インCSL1iが同時に活性化される場合、これにより２本
の該当ビットラインが前記入出力ラインIO1・/IO1に連
結される。したがって、前記２本の該当ビットラインに
連結されているメモリセルに前記データ入出力ラインDI
O1・/DIO1及び前記入出力ラインIO1・/IO1を介して同一
のデータが同時に書込まれる。この動作と同様にして、
前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOn及
び前記入出力ラインIO2・/IO2乃至IOn・/IOnを介してそ
れぞれ２本ずつのビットラインにデータが同時に書込ま
れる。
【００２０】これにより、前記本実施の形態に係る半導
体メモリ装置においては、並列ビットテストモードの書
込みサイクル中に少なくとも２本以上のカラム選択ライ
ンが同時に活性化することから、書込み時間が従来の技
術に比べ２倍以上に短縮できる。
【００２１】図３は、図２に示す同時カラム選択ライン
活性化回路の一実施の形態例のブロック図である。
【００２２】図３を参照すれば、前記同時カラム選択ラ
イン活性化回路は、カラム選択ライン活性化制御回路30
1、アドレスバッファ303、及びカラムデコーダ305を含
んでなる。
【００２３】前記カラム選択ライン活性化制御回路301
は、カラムアドレスストローブ信号/CAS、書込みイネー
ブル信号/WE、クロックCLK、及び前記並列ビットテスト
モードを表すテスト信号PBTを論理的に組み合わせ、前
記並列ビットテストモードの書込みサイクル中にアクテ
ィブされる制御信号PRTWRを生じる。前記アドレスバッ
ファ303は、前記制御信号PBTWRに応答して、アドレスA1
乃至Anの上位アドレスビットのうち少なくとも１ビット
以上を無視する。前記カラムデコーダ305は、前記アド
レスバッファの出力CA1／/CA1,…，CAn／/CAnに応答し
て、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2i
のうち少なくとも２本以上を同時に活性化する。
【００２４】具体的に説明すれば、例えばn=9で、前記
アドレスバッファ303が、上位アドレスビットA8が無視
されるような構成となっている場合、前記アドレスバッ
ファ303は、例えば、アドレス000000000とアドレス0000
00010を同一のアドレスとして認識し、同一の出力CA1／
/CA1,…，CAn／/CAnを発生する。したがって、アドレス
000000000が前記アドレスバッファ303に印加されると、
前記カラムデコーダ305は前記アドレス000000000及びア
ドレス000000010に該当する２本のカラム選択ラインを
同時に活性化する。
【００２５】図４は、図３に示すカラム選択ライン活性
化制御回路の一実施の形態例の回路図である。
【００２６】図４を参照すれば、前記カラム選択ライン
活性化制御回路は、前記カラムアドレスストローブ信号
/CASを反転するインバータ401と、前記書込みイネーブ
ル信号/WEを反転するインバータ403と、前記インバータ
401、403の出力及び前記クロックCLKを入力とするNAND
ゲート405、及び前記NANDゲート405の出力及び前記並列
ビットテストモードを表すテスト信号PBTを入力として
前記制御信号PBTWRを生ずるNORゲート407を含んでな
る。
【００２７】前記制御信号PBTWRは、前記並列ビットテ
ストモードの書込みサイクル中に、すなわち、前記カラ
ムアドレスストローブ信号/CASが論理"ロー"で、前記書
込みイネーブル信号/WEが論理"ロー"であり、かつ前記
クロックCLKが論理"ハイ"で、前記テスト信号PBTが論
理"ロー"の時に論理"ハイ"にアクティブされる。
【００２８】図５は、図３に示すアドレスバッファの一
実施の形態例のブロック図である。
【００２９】図５を参照すれば、前記アドレスバッファ
は、外部より印加されるアドレスの各ビットA1乃至Anを
バッファリングして各出力CA1／/CA1,…，CAn／/CAnを
生ずるバッファ501乃至507を含んでなる。特に、上位ア
ドレスビットに対するバッファ503乃至507のうち少なく
ともいずれか１つに、前記並列ビットテストモードの書
込みサイクル中にアクティブされる前記制御信号PBTWR
が印加される。図５には、所定の上位アドレスビットAi
をバッファリングするバッファ505に前記制御信号PBTWR
が印加される場合が示してある。
【００３０】図６は、図５に示すバッファの一実施の形
態例の回路図である。
【００３１】図６を参照すれば、前記バッファは、前記
制御信号PBTWRを反転するインバータ617と、クロックCL
Kが論理"ハイ"の時所定の上位アドレスビットAiを伝達
する第1の伝送ゲート601と、前記インバータ617の出力
に応答して、前記第1の伝送ゲート601を介して送られた
前記上位アドレスビットAiをラッチする第1のラッチ603
と、前記第1のラッチ603の出力をされ出力CAiを生ずる
第1のドライバー605とを含む。
【００３２】さらに前記バッファは、前記所定の上位ア
ドレスビットAiを反転するインバータ613と、クロックC
LKが論理"ハイ"の時前記インバータ613の出力を送る第2
の伝送ゲート607と、前記インバータ617の出力に応答し
て、前記第2の伝送ゲート607を介して送られた前記イン
バータ613の出力をラッチする第2のラッチ609と、前記
第2のラッチ609の出力をされ出力CAi/を生ずる第2のド
ライバー611とをさらに有する。
【００３３】したがって、前記制御信号PBTWRが論理"ロ
ー"にインアクティブされる時は、前記上位アドレスビ
ットAiの反転ビットが前記出力CAiとして生じ、前記上
位アドレスビットAiが前記出力/CAiとして生じる。すな
わち、前記制御信号PBTWRが論理"ロー"にイナクティブ
される時は前記バッファは正常の動作を遂行する。これ
にひきかえ、前記制御信号PBTWRが論理"ハイ"にアクテ
ィブされる時は、つまり、前記並列ビットテストモード
の書込みサイクル中には、前記出力CAi及び出力/CAiは
前記上位アドレスビットAiと無関係に全て論理"ハイ"と
なる。すなわち、前記上位アドレスビットAiは無視され
る。
【００３４】以上、本発明を一実施の形態例にして限定
的に説明してきたが、これに限らず本発明の思想の範囲
内で、且つ当該分野における通常の知識を有した者にと
って本願発明に関する種々たる変形が可能であることは
明らかである。
【００３５】
【発明の効果】以上述べたように、本発明に係る半導体
メモリ装置及びカラム選択ラインの制御方法において
は、並列ビットテストモードの書込みサイクル中に少な
くとも２本以上のカラム選択ラインが同時に活性化する
ことから、書込み時間が短縮できる。
【００３６】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の概略的なブロック図
である。
【図２】本発明に係る半導体メモリ装置の概略的なブロ
ック図である。
【図３】図２に示す同時カラム選択ライン活性化回路の
好適な実施の形態例のブロック図である。
【図４】図３に示すカラム選択ライン活性化制御回路の
一実施の形態例の回路図である。
【図５】図３に示すアドレスバッファの一実施の形態例
のブロック図である。
【図６】図５に示すバッファの一実施の形態例の回路
図。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、 入出力ラインと、 前記メモリセルアレイのビットラインのうち該当するビ
    ットラインを前記入出力ラインに連結する複数本のカラ
    ム選択ラインと、 並列ビットテストモードの書込みサイクル中に書込み時
    間を短縮するために、前記複数本のカラム選択ラインの
    うち少なくとも２本以上を同時に活性化する同時カラム
    選択ライン活性化回路とを備えることを特徴とする半導
    体メモリ装置。
  2. 【請求項２】 前記同時カラム選択ライン活性化回路
    は、 前記並列ビットテストモードの書込みサイクル中にアク
    ティブされる制御信号を生じるカラム選択ライン活性化
    制御回路と、 前記制御信号に応答して上位アドレスビットのうち少な
    くとも１ビット以上を無視するアドレスバッファと、 前記アドレスバッファの出力に応答して、前記複数本の
    カラム選択ラインのうち少なくとも２本以上を同時に活
    性化するカラムデコーダとを備えることを特徴とする請
    求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記カラム選択ライン活性化制御回路
    は、カラムアドレスストローブ信号、書込イネーブル信
    号、クロック、及び前記並列ビットテストモードを表す
    テスト信号を論理的に組み合わせて前記制御信号を生じ
    ることを特徴とする請求項２に記載の半導体メモリ装
    置。
  4. 【請求項４】 メモリセルアレイと、 入出力ラインと、 前記メモリセルアレイのビットラインのうち該当するビ
    ットラインを前記入出力ラインに連結する複数本のカラ
    ム選択ラインと、 並列ビットテストモードの書込みサイクル中に書込み時
    間を短縮するために、前記複数本のカラム選択ラインの
    うち少なくとも２本以上が同時に活性化するよう制御す
    るカラム選択ライン活性化制御回路とを備えることを特
    徴とする半導体メモリ装置。
  5. 【請求項５】 前記カラム選択ライン活性化制御回路の
    出力に応答して、上位アドレスビットのうち少なくとも
    １ビット以上を無視するアドレスバッファと、前記アド
    レスバッファの出力に応答して、前記複数本のカラム選
    択ラインのうち少なくとも二本以上を同時に活性化する
    カラムデコーダとをさらに備えることを特徴とする請求
    項４に記載の半導体メモリ装置。
  6. 【請求項６】 前記カラム選択ライン活性化制御回路
    は、カラムアドレスストローブ信号、書込イネーブル信
    号、クロック、及び前記並列ビットテストモードを表す
    テスト信号を論理的に組み合わせて出力を生じることを
    特徴とする請求項４に記載の半導体メモリ装置。
  7. 【請求項７】 メモリセルアレイ、入出力ライン、及び
    前記メモリセルアレイのビットラインのうち該当するビ
    ットラインを前記入出力ラインに連結する複数本のカラ
    ム選択ラインを有する半導体メモリ装置のカラム選択ラ
    イン制御方法であって、 並列ビットテストモードの書込みサイクル中に書込み時
    間を短縮するために、前記複数本のカラム選択ラインの
    うち少なくとも２本以上を同時に活性化する段階を具備
    することを特徴とするカラム選択ライン制御方法。
  8. 【請求項８】 前記同時に活性化を行なう段階は、 前記並列ビットテストモードの書込みサイクル中にアク
    ティブされる制御信号を生じる段階と、 前記制御信号がアクティブされる時上位アドレスビット
    のうち少なくとも１ビット以上を無視する段階と、 前記上位アドレスビットのうち少なくとも１ビット以上
    が無視される時に、前記複数本のカラム選択ラインのう
    ち少なくとも２本以上を同時に活性化する段階とを具備
    することを特徴とする請求項７に記載のカラム選択ライ
    ン制御方法。
  9. 【請求項９】 前記制御信号は、カラムアドレスストロ
    ーブ信号、書込イネーブル信号、クロック、及び前記並
    列ビットテストモードを表すテスト信号の論理的な組合
    せであることを特徴とする請求項８に記載のカラム選択
    ライン制御方法。
JP27025598A 1997-12-29 1998-09-24 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 Expired - Fee Related JP3822371B2 (ja)

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