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KR100897276B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100897276B1
KR100897276B1 KR1020070080622A KR20070080622A KR100897276B1 KR 100897276 B1 KR100897276 B1 KR 100897276B1 KR 1020070080622 A KR1020070080622 A KR 1020070080622A KR 20070080622 A KR20070080622 A KR 20070080622A KR 100897276 B1 KR100897276 B1 KR 100897276B1
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KR
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KR1020070080622A
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백창기
송호욱
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주식회사 하이닉스반도체
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Abstract

반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 어드레스 신호를 수신하여 디코딩된 로우 어드레스 신호, 제 1 디코딩된 뱅크 어드레스 신호 그룹 및 제 2 디코딩된 뱅크 어드레스 신호 그룹을 제공하는 어드레스 디코딩부, 활성화된 상기 제 1 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 1 스위칭부, 및 활성화된 상기 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 2 스위칭부를 포함한다.
Figure R1020070080622
멀티 뱅크, 어드레스 디코딩부, 로딩

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 디코딩된 로우 어드레스를 뱅크에 제공하는 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치의 패키지는 소형화, 경량화, 고속화, 다기능화되는 추세이다. 따라서, 인쇄 회로 기판을 사용하여 반도체 메모리 장치가 접착되는 면의 반대쪽 전면(全面)에 솔더볼(solder ball)들을 배치함으로써, 고집적화 할 수 있는 볼 그리드 어레이(BGA; Ball Grid Array) 패키지, 특히 칩 스케일 패키지(CSP; Chip Scale Package)인 미세 피치 볼 그리드 어레이(이하 ‘FBGA’; Fine Pitch Ball Grid Array)등이 이용되는 추세이다. 이러한 FBGA는 특히 소형화와 저소비 전력화가 요구되는 모바일 제품 등에서 주로 이용된다. 이와 같이 FBGA 형태로 패키징될 때에, 멀티 칩(Multi Chip) 형태로 장착됨이 요구되므로, 멀티 칩용 반도체 메모리 장치는 중앙(center)에 패드를 배치하지 않고, 반도체 메모리 장치의 가장자리(edge)에 패드를 배치하여 와이어 본딩이 용이하게 한다. 또한, 통상적으로 모바일 제품에 사용되는 반도체 메모리 장치는 멀티 뱅크를 구비한다.
한편, 멀티 뱅크를 갖는 반도체 메모리 장치에 있어서, 가장자리에 배치된 패드로부터 수신된 어드레스 신호는 디코딩되어 모든 멀티 뱅크에 동시에 제공된다. 이에 따라, 뱅크 액티브 정보에 따라 선택된 뱅크의 디코딩된 로우 어드레스에 대응하는 워드라인이 선택된다.
그런데, 상기와 같이 모든 멀티 뱅크에 디코딩된 로우 어드레스가 전달됨에 따라, 로우 어드레스 신호의 로딩이 길어지게 되고, 이로 인해 신호 지연이 발생할 수 있다. 또한, 어드레스의 정보가 바뀔 때마다 바뀐 정보의 디코딩된 로우 어드레스 신호가 모든 뱅크에 제공되어야 하므로 전류 소모가 증가할 수 있다. 특히, 핸드폰, PCS(Personal Communication Service), PDA(Personal Digital Assistant) 및 개인 휴대용 단말기 등의 모바일 제품은 소비 전력이 낮을 것이 요구된다. 그러므로, 로우 어드레스 신호의 정보가 각 멀티 뱅크마다 제공되는 것으로 인한 전류 소비가 크기 때문에 모바일 제품들의 저소비 전력을 만족시키기 어려울 수 있다.
본 발명의 기술적 과제는 선택된 뱅크가 포함된 뱅크 블록에만 선택적으로 디코딩된 로우 어드레스를 제공하여 로우 어드레스 신호의 로딩을 감소시키며, 저전력을 구현하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 반도체 메모리 장치는, 어드레스 신호를 수신하여 디코딩된 로우 어드레스 신호, 제 1 디코딩된 뱅크 어드레스 신호 그룹 및 제 2 디코딩된 뱅크 어드레스 신호 그룹을 제공하는 어드레스 디코딩부, 활성화된 상기 제 1 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 1 스위칭부, 및 활성화된 상기 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 2 스위칭부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제 1그룹의 뱅크를 포함하는 제 1 뱅크 블록, 제 2그룹의 뱅크를 포함하는 제 2 뱅크 블록 및 어드레스 신호를 수신하여 제 1 디코딩된 뱅크 어드레스 신호 그룹 또는 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 디코딩된 로우 어드레스 신호를 선택적으로 상기 제 1 뱅크 블록 또는 제 2 뱅크 블록에 제공하는 어드레스 제어부를 포함한다.
본 발명에 따르면 디코딩된 뱅크 어드레스에 응답하여 해당 뱅크가 포함된 뱅크 블록에만 선택적으로 디코딩된 로우 어드레스 신호를 제공한다. 이로써, 모든 뱅크에 디코딩된 로우 어드레스 신호를 제공하지 않음으로써 신호의 로딩을 감소시킬 수 있다. 또한, 해당 뱅크 블록에만 선택적으로 로우 어드레스 신호를 제공함으로써 전류 소모를 감소시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 블록도이다. 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기로 한다.
반도체 메모리 장치는 복수의 패드(10), 신호 버스선(20), 어드레스 입력 버퍼부(30), 어드레스 제어부(100), 제 1 뱅크 블록(200) 및 제 2 뱅크 블록(300)을 포함한다.
복수의 패드(10)는 반도체 메모리 장치의 일측 가장자리에 배치되며, 외부에서 제공하는 신호들, 예컨대 어드레스 신호, 클럭 신호, 데이터 신호등이 각 복수의 패드(10)에 수신된다. 그 중, 어드레스 패드에 신호를 인가하면 신호 버스선(20)을 통해 어드레스 입력 버퍼부(30)에 제공한다.
어드레스 입력 버퍼부(30)는 어드레스 신호(A<0:n+3>, n=자연수)를 버퍼링하여 로우 어드레스용 신호(A<0:i>, i=자연수) 및 뱅크 어드레스용 신호(A<n:n+3>)를 출력한다. 여기서, 설명의 편의상 로우 어드레스용 신호(A<0:i>) 및 뱅크 어드레스용 신호(A<n:n+3>)로 예시하나 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 어드레스 제어부(100)는 어드레스 디코딩부(130) 및 제 1 내지 제 2 스위칭부(150, 160)를 포함한다.
어드레스 디코딩부(130)는 어드레스 신호(A<0:n+3>)를 디코딩하여 메모리 셀의 워드라인을 선택하는 디코딩된 로우 어드레스 신호(Ra), 제 1 디코딩된 뱅크 어드레스 그룹 신호 (BA<0:3>) 및 제 2 디코딩된 뱅크 어드레스 그룹 신호(BA<4:7>)를 제공한다.
그리하여, 제 1 내지 제 2 스위칭부(150, 160)는 이러한 제 1 디코딩된 뱅크 어드레스 그룹 신호 (BA<0:3>) 및 제 2 디코딩된 뱅크 어드레스 그룹 신호(BA<4:7>)에 응답하여 제 1 뱅크 블록(200) 또는 제 2 뱅크 블록(300)으로 디코딩된 로우 어드레스(Ra)의 신호 경로를 제어한다.
본 발명의 일 실시예에 따르면, 디코딩된 로우 어드레스 신호(Ra)는 제 1 디코딩된 뱅크 어드레스 그룹 신호 (BA<0:3>) 또는 제 2 디코딩된 뱅크 어드레스 그룹 신호(BA<4:7>)에 응답하여 제 1 또는 제 2 뱅크 블록(200, 300)에 선택적으로 제공될 수 있다. 즉, 제 1 및 제 2디코딩된 뱅크 어드레스 신호 그룹(BA<0:3>, BA<4:7>)에 의해 응답하는 제 1 내지 제 2 스위칭부(150, 160)의 동작에 따라 제 1 또는 제 2 뱅크 블록(200,300)에만 선택적으로 로우 어드레스 신호(Ra)를 제공함으 로써, 로우 어드레스 신호의 로딩이 줄어들 수 있다. 또한, 어드레스 정보가 변하여도, 해당 뱅크 블록에만 전달됨으로써 어드레스 신호의 토글로 인한 전류 소모가 감소될 수 있다.
제 1 뱅크 블록(200)은 제 1 그룹인 제 1 내지 제 4 뱅크(210-240) 및 어드레스 MUX부(250a, 250b)를 포함한다. 제 1 뱅크 블록(200)은 제 1 스위칭부(150)에 의해 디코딩된 로우 어드레스 신호(Ra)를 수신하며, 그 때 제공된 활성화된 뱅크 어드레스 신호에 대응하여 뱅크(210-240)가 선택된다. 어드레스 MUX부(250a, 250b)는 서로 대향된 각각의 뱅크를 제어하며, 디코딩된 로우 어드레스 신호(Ra)에 해당하는 워드라인을 활성화시킨다.
제 2 뱅크 블록(300)은 제 2 그룹인 제 5 내지 제 8 뱅크(310-340) 및 어드레스 MUX부(350a, 350b)를 포함한다. 제 1 뱅크 블록(200)은 제 1 스위칭부(150)에 의해 디코딩된 로우 어드레스 신호(Ra)를 수신하며, 그 때 제공된 활성화된 뱅크 어드레스 신호에 대응하여 뱅크(210-240)가 선택된다. 어드레스 MUX부(250a, 250b)는 서로 대향된 각각의 뱅크를 제어하며, 디코딩된 로우 어드레스 신호(Ra)에 해당하는 워드라인을 활성화시킨다.
여기서, 제 1 뱅크 블록(200)과 제 2 뱅크 블록(300)은 디코딩된 로우 어드레스 신호(Ra)의 경로를 이분화하여 로딩을 줄이는 구조로서, 반도체 메모리 장치의 연장 방향을 따라 수직으로 이분(二分)된 구조의 뱅크 블록이다.
도 2는 도 1에 따른 어드레스 제어부(100)의 블록도이다.
어드레스 디코딩부(130)는 로우 어드레스 디코더(110) 및 뱅크 어드레스 디 코더(120)를 포함한다.
로우 어드레스 디코더(110)는 로우 어드레스용 신호(A<0:i>)를 수신하여 디코딩된 로우 어드레스 신호(Ra)를 제 1 스위칭부(150) 및 제 2 스위칭부(160)에 제공한다.
뱅크 어드레스 디코더(120)는 뱅크 어드레스용 신호(A<n:n+3>)를 수신하여 제 1 디코딩된 뱅크 어드레스 신호 그룹(BA<0:3>)을 제 1 스위칭부(150)에 제공하며, 제 2 디코딩된 뱅크 어드레스 신호 그룹(BA<4:7>)을 제 2 스위칭부(160)에 제공한다. 여기서, 반도체 메모리 장치의 멀티 뱅크인 8개를 예시함에 따라 디코딩된 뱅크 어드레스 신호(BA<0:7>)로 예시한다.
즉, 디코딩된 로우 어드레스 신호(Ra)는 각각의 스위칭부(150, 160)에 모두 제공되나, 활성화된 제 1디코딩된 뱅크 어드레스 신호 그룹(BA<0:3>) 또는 활성화된 제 2 디코딩된 뱅크 어드레스 신호 그룹(BA<4:7>)에 응답하여 제 1 스위칭부 또는 제 2 스위칭부(150, 160)가 활성화되어 동작할 수 있다.
도 3은 도 2에 따른 제 1 스위칭부(150)의 상세한 회로도이다.
설명의 편의상 제 1 스위칭부(150)만 도시하나, 제 2 스위칭부(160)의 구성과 동작 원리도 동일하다. 다만 제 2 스위칭부(160)는 제 2 디코딩된 뱅크 어드레스 신호 그룹(BA<4:7>)을 수신할 뿐이다. 따라서, 제 1 스위칭부(150)를 설명하는 것으로 제 2 스위칭부(160)에 대해서는 당업자가 충분히 이해할 수 있으므로, 제 2 스위칭부(160)에 대한 설명은 생략하기로 한다.
우선, 제 1 스위칭부(150)는 뱅크 어드레스 수신부(151), 제어부(152), 신호 전달부(153) 및 래치부(154)를 포함한다.
뱅크 어드레스 수신부(151)는 제 1 디코딩된 뱅크 어드레스 신호 그룹(BA<0:3>)을 수신하여 활성화된 어느 하나의 뱅크 어드레스 신호에 의해 활성화된 하이 레벨의 신호를 노드 a에 제공한다. 이러한 뱅크 어드레스 수신부(151)는 제 1 내지 제 2 노어 게이트(NOR1, NOR2) 및 제 1 낸드 게이트(ND1)를 포함한다. 보다 구체적으로 설명하면, 제 1 노어 게이트(NOR1) 또는 제 2 노어 게이트(NOR2)는 수신된 제 1 내지 제 4 뱅크 어드레스 신호(BA0-BA3) 중 활성화된 하이 레벨의 어느 하나의 뱅크 어드레스 신호(BA0-BA3)에 응답하여 노어 게이팅 동작에 의해 로우 레벨의 신호를 제공한다. 따라서, 이러한 로우 레벨의 신호는 제 1 낸드 게이트(ND1)에 수신되어 노드 a에 하이 레벨의 신호를 제공할 수 있다.
제어부(152)는 제 1 인버터(IV1)를 통한 노드 a의 반전된 신호 및 제 2 인버터(IV2)를 통한 리프레쉬 신호(REF)의 반전된 신호를 수신한다. 즉, 제어부(152)는 활성화된 리프레쉬 신호(REF) 또는 노드 a의 신호 즉, 활성화된 어느 하나의 뱅크 어드레스 신호(BA0-BA3)에 응답하여 노드 b에 하이 레벨의 신호를 제공한다. 여기서, 리프레쉬 신호(REF)는 노멀 모드에서 리프레쉬 동작을 활성화 시킬 수 있는 신호로 예시한다.
신호 전달부(153)는 제 3 인버터(IV3) 및 전송 게이트(TR)를 포함한다. 노드 b가 하이 레벨이 되면 전송 게이트(TR)가 턴온됨으로써 디코딩된 로우 어드레스 신호(Ra)를 전달할 수 있다.
래치부(154)는 제 4 및 제 5 인버터(IV4, IV5)를 포함하며, 노드 c의 신호를 래치한다.
계속해서, 도 3을 참조하여 제 1 스위칭부(150)의 동작을 설명하기로 한다.
뱅크 어드레스 신호(BA<0:3>) 중 활성화된 어느 하나의 뱅크 어드레스 신호(BA<0:3>)에 응답하여 노드 a가 하이 레벨이 된다. 그리하여, 제어부(152)는 노드 b에 하이 레벨의 신호를 제공하고, 이로써 신호 전달부(153)가 턴온되어 디코딩된 로우 어드레스 신호(Ra)가 제 1 뱅크 블록(200)에 전달될 수 있다.
또는, 활성화된 하이 레벨의 리프레쉬 신호(REF)가 수신되면 제어부(152)는 노드 b에 하이 레벨의 신호를 제공하고, 이로써 신호 전달부(153)가 턴온되어 디코딩된 로우 어드레스 신호(Ra)가 제 1 뱅크 블록(도1의 200 참조)에 전달될 수 있다.
한편, 모든 뱅크 어드레스 신호(BA<0:3>) 및 리프레쉬 신호(REF)가 비활성화되면, 신호 전달부(153)는 턴오프됨으로써 디코딩된 로우 어드레스 신호(Ra)의 전달 경로는 차단된다.
다시 말하면, 제 1 스위칭부(150)는 활성화된 제 1 뱅크 어드레스 신호 그룹(BA<0:3>) 중 어느 하나의 신호 또는 활성화된 리프레쉬 신호(REF)에 응답하여 디코딩된 어드레스 신호(Ra)를 제 1 뱅크 블록(200)에 제공할 수 있다. 종래에는 디코딩된 어드레스 신호(Ra)가 항상 모든 멀티 뱅크에 제공되었으므로, 이로 인한 신호의 로딩이 커짐으로써 신호의 지연이 발생될 수 있었다. 또한 모든 멀티 뱅크에 디코딩된 로우 어드레스 신호(Ra)가 제공되어야 하므로 전류의 소모가 컸다. 하지만, 본 발명의 일 실시예에 따르면 활성화된 뱅크 어드레스 신호에 응답하여 해 당 뱅크가 포함된 뱅크 블록에만 신호를 선택적으로 전달함으로써 이러한 문제점들을 감소시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 제 1 스위칭부(150)의 회로도이다.
다른 실시예에 따른 제 1 스위칭부(450)는 뱅크 어드레스 수신부(451), 제어부(452), 신호 전달부(453) 및 래치부(454)를 포함한다.
도 3과 동일 도면 부호로 도시된 중복되는 구성의 설명에 대해서는 생략하기로 하며, 도 3과 다른 점에 대해서만 자세히 설명하기로 한다.
신호 전달부(453)는 제 3 낸드 게이트(ND3)를 포함한다. 제 3 낸드 게이트(ND3)는 제어부(452)의 출력 신호 및 디코딩된 로우 어드레스 신호(Ra)를 수신하여 낸드 연산 후 노드 d에 제공한다. 이러한 신호 전달부(453)는 일 실시예와 마찬가지로 활성화된 제 1 뱅크 어드레스 신호 그룹(BA<0:3>) 중 어느 하나의 신호 또는 활성화된 리프레쉬 신호(REF)에 응답하여 디코딩된 로우 어드레스 신호(Ra)를 래치부(454)를 통해 제 1 뱅크 블록(도 1의 200 참조)에 전달할 수 있다.
그러나, 다른 실시예에 따른 신호 전달부(453)는 도 3과 달리, 제 1 뱅크 어드레스 신호 그룹(BA<0:3>) 및 리프레쉬 신호(REF)가 비활성화되면 디코딩된 로우 어드레스 신호(Ra)에 대해 고정된 로우 레벨(fixed low level) 신호로서 제 1 뱅크 블록(도 1의 200 참조)에 제공한다.
즉, 신호 전달부(453)는 제 1 뱅크 블록(도 1의 200참조)에 해당하는 제 1 뱅크 어드레스 신호 그룹(BA<0:3>) 중 어느 하나의 신호가 활성화되면, 그 뱅크가 포함된 제 1 뱅크 블록(도 1의 200 참조)에만 선택적으로 디코딩된 로우 어드레스 신호(Ra)를 제공한다. 하지만, 제 1 뱅크 블록(도 1의 200참조)에 해당하는 제 1 뱅크 어드레스 신호 그룹(BA<0:3>)이 모두 비활성화되면, 선택되는 뱅크가 없음을 의미하므로 이 경우에는 고정된 로우 레벨 신호를 제공한다. 이로써, 선택되는 뱅크가 없을 경우 해당 뱅크 블록에는 디코딩된 로우 어드레스 신호(Ra) 대신 고정된 로우 레벨의 신호를 제공함으로써 활성화된 로우 어드레스 신호의 로딩을 줄이고, 바뀌는 어드레스 정보에 대한 디코딩된 로우 어드레스 신호(Ra)에 대해 무관하도록 함으로써 전류 소모를 줄일 수 있다.
이상과 같이, 본 발명의 실시예들에 따르면, 디코딩된 로우 어드레스 신호를 모든 뱅크에 전달하지 않고 선택적으로 뱅크에 전달하도록 뱅크를 제어할 수 있다. 즉, 멀티 뱅크의 뱅크를 블록화 시키고 이에 대해 해당 뱅크가 포함된 뱅크 블록에만 디코딩된 로우 어드레스 신호를 제공하고, 선택되지 않은 뱅크들이 포함된 블록에는 디코딩된 로우 어드레스 신호의 경로를 차단함으로써 전류의 소모를 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 따른 어드레스 제어부의 블록도,
도 3은 도 2에 따른 제 1 스위칭부의 회로도, 및
도 4는 본 발명의 다른 실시예에 따른 제 1 스위칭부의 회로도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 어드레스 제어부 110 : 로우 어드레스 디코더
120 : 뱅크 어드레스 디코더 130 : 어드레스 디코딩부
150 : 제 1 스위칭부 160 : 제 2 스위칭부
200 : 제 1 뱅크 블록 300 : 제 2 뱅크 블록

Claims (11)

  1. 어드레스 신호를 수신하여, 디코딩된 로우 어드레스 신호, 제 1 디코딩된 뱅크 어드레스 신호 그룹 및 제 2 디코딩된 뱅크 어드레스 신호 그룹을 제공하는 어드레스 디코딩부;
    활성화된 상기 제 1디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 1 스위칭부; 및
    활성화된 상기 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 2 스위칭부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 스위칭부는 각각 비활성화된 상기 제 1 및 제 2디코딩된 뱅크 어드레스 신호에 응답하여 상기 디코딩된 로우 어드레스 신호의 경로를 차단하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2 스위칭부는 각각 비활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호에 응답하여 고정된 로우 레벨(fixed low level)의 신호를 제공하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 제 1 및 제 2 스위칭부는,
    활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호 그룹 중 어느 하나에 응답하여 활성화된 하이 레벨의 신호를 제공하는 뱅크 어드레스 수신부;
    리프레쉬 신호 및 상기 뱅크 어드레스 수신부의 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호의 전달 여부를 제어하는 제어부; 및
    상기 제어부의 활성화된 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호를 전달하는 신호 전달부를 포함하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 제 1 및 제 2 스위칭부는,
    활성화된 상기 제 1 및 제 2 뱅크 어드레스 신호 그룹 중 어느 하나에 응답하여 활성화된 하이 레벨의 신호를 제공하는 뱅크 어드레스 수신부;
    리프레쉬 신호 및 상기 뱅크 어드레스 수신부의 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호의 전달 여부를 제어하는 제어부; 및
    상기 제어부의 비활성화된 출력 신호에 응답하여 고정된 로우 레벨의 신호(fixed low level signal)를 제공하는 신호 전달부를 포함하는 반도체 메모리 장치.
  6. 삭제
  7. 제 1그룹의 뱅크를 포함하는 제 1 뱅크 블록;
    제 2그룹의 뱅크를 포함하는 제 2 뱅크 블록; 및
    어드레스 신호 및 뱅크 어드레스 신호를 수신하고, 상기 뱅크 어드레스 신호에 응답하여 디코딩된 로우 어드레스 신호를 선택적으로 상기 제 1 뱅크 블록 또는 제 2 뱅크 블록에 제공하는 어드레스 제어부를 포함하며,
    상기 어드레스 제어부는,
    상기 어드레스 신호를 수신하여, 상기 디코딩된 로우 어드레스 신호, 제 1 디코딩된 뱅크 어드레스 신호 그룹 및 제 2 디코딩된 뱅크 어드레스 신호 그룹을 제공하는 어드레스 디코딩부;
    활성화된 상기 제 1 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 1 스위칭부; 및
    활성화된 상기 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 디코딩된 로우 어드레스 신호를 제공하는 제 2 스위칭부를 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제 1 및 제 2 스위칭부는 각각 비활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 제 1 및 제 2 뱅크 블록으로 상기 디코 딩된 로우 어드레스 신호가 전달되는 경로를 차단하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 제 1 및 제 2 스위칭부는 각각 비활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호 그룹에 응답하여 상기 제 1 및 제 2 뱅크 블록에 고정된 로우 레벨의 신호로 제공하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 제 1 및 제 2 스위칭부는,
    활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호 그룹 중 어느 하나에 응답하여 활성화된 하이 레벨의 신호를 제공하는 뱅크 어드레스 수신부;
    리프레쉬 신호 및 상기 뱅크 어드레스 수신부의 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호의 전달 여부를 제어하는 제어부; 및
    상기 제어부의 활성화된 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호를 상기 제 1 및 제 2 뱅크 블록에 전달하는 신호 전달부를 포함하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 제 1 또는 제 2 스위칭부는,
    활성화된 상기 제 1 및 제 2 디코딩된 뱅크 어드레스 신호 그룹 중 어느 하 나에 응답하여 활성화된 하이 레벨의 신호를 제공하는 뱅크 어드레스 수신부;
    리프레쉬 신호 및 상기 뱅크 어드레스 수신부의 출력 신호에 응답하여 상기 디코딩된 로우 어드레스 신호의 전달 여부를 제어하는 제어부; 및
    상기 제어부의 비활성화된 출력 신호에 응답하여 상기 제 1 및 제 2 뱅크 블록에 고정된 로우 레벨의 신호(fixed low level signal)를 제공하는 신호 전달부를 포함하는 반도체 메모리 장치.
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