JP3049255B2 - Ｃｍｉｓ半導体装置の製造方法 - Google Patents
Ｃｍｉｓ半導体装置の製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同極ゲート即ちPMOSにはｐ型ゲート電極
を、NMOSにはｎ型ゲート電極を有する構造の相補型MOS
（CMOS）、一般的には相補型絶縁ゲート（CMIS）半導体
装置の製造に関する。
を、NMOSにはｎ型ゲート電極を有する構造の相補型MOS
（CMOS）、一般的には相補型絶縁ゲート（CMIS）半導体
装置の製造に関する。
本発明によるCMISの構造は、ゲート電極とするべき多
結晶Si膜に対し例えばｎ型不純物源となる酸化膜で多結
晶Siを選択的にｎ型化する一方、この酸化膜をマスクに
ｐ型多結晶Siを選択形成し、ｎ型とｐ型多結晶の電気的
接続は多結晶Si上の高融点金属またはそのシリサイド膜
で行うものである。
結晶Si膜に対し例えばｎ型不純物源となる酸化膜で多結
晶Siを選択的にｎ型化する一方、この酸化膜をマスクに
ｐ型多結晶Siを選択形成し、ｎ型とｐ型多結晶の電気的
接続は多結晶Si上の高融点金属またはそのシリサイド膜
で行うものである。
従来CMISのゲート電極は、PMOS,NMOS共に主にｎ型多
結晶Siを用いてきたが、例えば0.5V以下の低いしきい値
電圧のCMISを得るためには、同極ゲート構造が有効にな
ってきた。同極ゲート構造CMISを製造する上で、導電型
の異なるゲート電極の接続が問題となる。従来の金属配
線で接続方法では集積密度が犠牲になり、シリサイド技
術を用いるには技術的に不安定な点があった。
結晶Siを用いてきたが、例えば0.5V以下の低いしきい値
電圧のCMISを得るためには、同極ゲート構造が有効にな
ってきた。同極ゲート構造CMISを製造する上で、導電型
の異なるゲート電極の接続が問題となる。従来の金属配
線で接続方法では集積密度が犠牲になり、シリサイド技
術を用いるには技術的に不安定な点があった。
本発明は、上記の問題を既存の確立された技術を用い
て容易な方法で改善すべくなされたものである。
て容易な方法で改善すべくなされたものである。
本発明の同極ゲートCMIS半導体装置の製造方法は、ｎ
型Si基板とｐウエルの表面のそれぞれにゲート酸化膜を
設け、多結晶Si膜を堆積する工程と、例えばｐウエル上
の前記多結晶膜上に選択的にｎ型不純物を含む酸化膜拡
散源を形成する工程と、この酸化膜をマスクに多結晶膜
を選択的にｐ型不純物を添加する工程と、この酸化膜を
除去し多結晶膜上に高融点金属もしくはそのシリサイド
の薄膜を堆積する工程と、前記薄膜および多結晶膜の２
層構造で各ゲート電極と配線を設ける工程と、ｎ型基板
にPMOSをｐウエルにNMOSを形成する工程とから成る。
型Si基板とｐウエルの表面のそれぞれにゲート酸化膜を
設け、多結晶Si膜を堆積する工程と、例えばｐウエル上
の前記多結晶膜上に選択的にｎ型不純物を含む酸化膜拡
散源を形成する工程と、この酸化膜をマスクに多結晶膜
を選択的にｐ型不純物を添加する工程と、この酸化膜を
除去し多結晶膜上に高融点金属もしくはそのシリサイド
の薄膜を堆積する工程と、前記薄膜および多結晶膜の２
層構造で各ゲート電極と配線を設ける工程と、ｎ型基板
にPMOSをｐウエルにNMOSを形成する工程とから成る。
ｐ型およびｎ型多結晶Siはその上の高融点金属もしく
はそのシリサイドの薄膜で自動的に結線され、従来のCM
OSと同等の集積密度が得られる。また、同極ゲート構造
も一回のマスク工程の追加でできる。
はそのシリサイドの薄膜で自動的に結線され、従来のCM
OSと同等の集積密度が得られる。また、同極ゲート構造
も一回のマスク工程の追加でできる。
以下に図面を用いて本発明を詳述する。
（１） 実施例１（第１図および第２図） 第１図は本発明によるCMOSの模式的平面図であり、第
２図（ａ）〜（ｅ）は製造工程に沿った第１図のＡ−
Ａ′線断面図である。第２図（ａ）は、通常のCMOS製造
工程と同様にｎ型Si基板10にｐウエル11を設け、分離用
フィールド酸化膜５を形成しゲート酸化膜６をｎ活性領
域１及びｐウエル11上に堆積した後、多結晶Si膜20を全
面に成長した断面である。この場合、多結晶膜20はアン
ドープもしくは低不純物密度である。第２図（ｂ）は、
ｐウエル11上の多結晶膜20をすべて被う形でｎ型不純物
例えばリンが添加された拡散源酸化膜７を堆積し選択的
に残し、この酸化膜７をマスクに他の多結晶膜20にｐ型
不純物例えばボロンを選択添加した状態を示す。その結
果、多結晶膜20にはｎ型多結晶膜23とｐ型多結晶膜24が
選択形成される。拡散源酸化膜７には例えばリンを含有
するSOG（Spin On Glass）やドープト・オキサイドが
用いられ、必要に応じその上にCVD酸化膜も設けられ
る。ボロンの選択添加は、イオン注入やプリデポジショ
ンなどが適用される。リンやボロンの添加密度は例えば
1019〜５×1020cm-3程度である。第２図（ｃ）には、拡
散源酸化膜７など多結晶膜23,24上の酸化膜を除去した
後に多結晶膜23,24上に例えばシリサイド膜25を堆積し
た状態を示す。シリサイド膜25としては、例えばWSixや
MoSixのCVD膜やスパッター膜が適用される。また、シリ
サイドのかわりにＷやMoなどの高融点金属も使用でき
る。第２図（ｄ）では、例えば第１図の形状にシリサイ
ド膜25と多結晶膜23,24を一括選択エッチして、ポリサ
イド（Silicide,poly Si2層構造）から成るゲート電極2
1,22や配線（p,n多結晶膜124,123とシリサイド膜125で
構成）を設けている。p,n多結晶膜124,123はシリサイド
膜125で接続された形となっている。以下、第２図
（ｅ）に示すように通常のCMOS製造と同様にn+ソース・
ドレイン領域111,112およびp+ソース・ドレイン領域21
1,212を設け、層間絶縁膜８の堆積、コンタクト開孔、
各金属配線101,102,201,202,225形成工程を経てNMOS100
とPMOS220から成るCMOSが完成する。
２図（ａ）〜（ｅ）は製造工程に沿った第１図のＡ−
Ａ′線断面図である。第２図（ａ）は、通常のCMOS製造
工程と同様にｎ型Si基板10にｐウエル11を設け、分離用
フィールド酸化膜５を形成しゲート酸化膜６をｎ活性領
域１及びｐウエル11上に堆積した後、多結晶Si膜20を全
面に成長した断面である。この場合、多結晶膜20はアン
ドープもしくは低不純物密度である。第２図（ｂ）は、
ｐウエル11上の多結晶膜20をすべて被う形でｎ型不純物
例えばリンが添加された拡散源酸化膜７を堆積し選択的
に残し、この酸化膜７をマスクに他の多結晶膜20にｐ型
不純物例えばボロンを選択添加した状態を示す。その結
果、多結晶膜20にはｎ型多結晶膜23とｐ型多結晶膜24が
選択形成される。拡散源酸化膜７には例えばリンを含有
するSOG（Spin On Glass）やドープト・オキサイドが
用いられ、必要に応じその上にCVD酸化膜も設けられ
る。ボロンの選択添加は、イオン注入やプリデポジショ
ンなどが適用される。リンやボロンの添加密度は例えば
1019〜５×1020cm-3程度である。第２図（ｃ）には、拡
散源酸化膜７など多結晶膜23,24上の酸化膜を除去した
後に多結晶膜23,24上に例えばシリサイド膜25を堆積し
た状態を示す。シリサイド膜25としては、例えばWSixや
MoSixのCVD膜やスパッター膜が適用される。また、シリ
サイドのかわりにＷやMoなどの高融点金属も使用でき
る。第２図（ｄ）では、例えば第１図の形状にシリサイ
ド膜25と多結晶膜23,24を一括選択エッチして、ポリサ
イド（Silicide,poly Si2層構造）から成るゲート電極2
1,22や配線（p,n多結晶膜124,123とシリサイド膜125で
構成）を設けている。p,n多結晶膜124,123はシリサイド
膜125で接続された形となっている。以下、第２図
（ｅ）に示すように通常のCMOS製造と同様にn+ソース・
ドレイン領域111,112およびp+ソース・ドレイン領域21
1,212を設け、層間絶縁膜８の堆積、コンタクト開孔、
各金属配線101,102,201,202,225形成工程を経てNMOS100
とPMOS220から成るCMOSが完成する。
以上のように本発明によれば、同極ゲート構造をもつ
CMOSが従来の製造工程に１マスク工程を追加して集積密
度の低下なしに実現される。本発明は、実施例で示した
例にとどまらず各領域の導電型を逆転もできるし、DDD
構造やLDD構造にも応用できる。ゲート絶縁膜は酸化膜
に限らない意味で一般的にCMISに適用できるものであ
る。さらに、本発明はシリサイドもしくは高融点金属を
配線の一部に用いているので、高速性にも優れている。
CMOSが従来の製造工程に１マスク工程を追加して集積密
度の低下なしに実現される。本発明は、実施例で示した
例にとどまらず各領域の導電型を逆転もできるし、DDD
構造やLDD構造にも応用できる。ゲート絶縁膜は酸化膜
に限らない意味で一般的にCMISに適用できるものであ
る。さらに、本発明はシリサイドもしくは高融点金属を
配線の一部に用いているので、高速性にも優れている。
第１図は本発明によるCMOSの模式的平面図であり、第２
図（ａ）〜（ｅ）は製造工程に沿った第１図のＡ−Ａ′
線断面図である。 1,10……ｎ型領域 ６……ゲート酸化膜 ７……拡散源酸化膜 11……ｐウエル 20……多結晶Si 23……−ｎ型多結晶 24……ｐ型多結晶 25,125……シリサイド 100……NMOS 200……PMOS
図（ａ）〜（ｅ）は製造工程に沿った第１図のＡ−Ａ′
線断面図である。 1,10……ｎ型領域 ６……ゲート酸化膜 ７……拡散源酸化膜 11……ｐウエル 20……多結晶Si 23……−ｎ型多結晶 24……ｐ型多結晶 25,125……シリサイド 100……NMOS 200……PMOS
Claims (2)
- 【請求項１】一導電型の第１半導体領域と逆導電型の第
２半導体領域の表面のそれぞれにゲート絶縁膜を設け、
前記第１半導体領域と前記第２半導体領域を分離する分
離用フィールド酸化膜を形成した後、多結晶半導体膜を
全面に堆積する第１工程と、 前記第１工程に引き続き、前記第１半導体領域、及び前
記第１半導体領域と連続して前記フィールド絶縁膜の一
部の領域で、前記多結晶半導体膜直上に選択的に、逆導
電型不純物を含む酸化膜と、更に前記酸化膜上にCVDに
よるCVD酸化膜とを形成する第２工程と、 前記第２工程に引き続き、前記逆導電型不純物を含む酸
化膜及び前記CVD酸化膜をマスクに前記多結晶半導体膜
に選択的に一導電型不純物を添加する第３工程と、 前記第３工程に引き続き、前記逆導電型不純物を含む酸
化膜及び前記CVD酸化膜を除去し、前記多結晶半導体膜
上に高融点金属もしくはそのシリサイドの薄膜を堆積す
る第４工程と、 前記第４工程に引き続き、前記薄膜および前記多結晶半
導体膜を所定の形状に選択エッチし、各ゲート電極と前
記フィールド酸化膜上の配線を設ける第５工程と、 前記第５工程に引き続き、前記第１半導体領域に逆導電
チャネルトランジスタを第２半導体領域に一導電チャネ
ルトランジスタを形成する第６工程とからなる同極ゲー
トCMIS半導体装置の製造方法。 - 【請求項２】前記逆導電型不純物は、リンである請求項
１記載のCMIS半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167753A JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167753A JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332056A JPH0332056A (ja) | 1991-02-12 |
| JP3049255B2 true JP3049255B2 (ja) | 2000-06-05 |
Family
ID=15855461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167753A Expired - Lifetime JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049255B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394160B2 (en) | 2005-02-02 | 2008-07-01 | Samsung Electronics Co., Ltd. | Printed wires arrangement for in-line memory (IMM) module |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4760414B2 (ja) * | 2006-02-06 | 2011-08-31 | ソニー株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-06-29 JP JP1167753A patent/JP3049255B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394160B2 (en) | 2005-02-02 | 2008-07-01 | Samsung Electronics Co., Ltd. | Printed wires arrangement for in-line memory (IMM) module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332056A (ja) | 1991-02-12 |
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Legal Events
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