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KR940008219B1 - Cmos 제조방법 - Google Patents

Cmos 제조방법 Download PDF

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KR940008219B1
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문정환
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Abstract

내용 없음.

Description

CMOS 제조방법
제1도는 종래의 CMOS 제조공정 단면도.
제2도는 본 발명의 CMOS 제조공정 단면도 및 종단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2, 3, 6, 9, 12 : 산화막
4 : P_MOS 채널 5 : P-MOS의 소오스/드레인
7 : N-MOS 채널 8 : N-MOS의 소오스/드레인
10 : N-MOS의 게이트 11 : 측벽산화막
13 : P-MOS의 게이트
본 발명은 CMOS 트랜지스터 제조방법에 관한 것으로 특히 게이트 어레이의 기본게이트를 구성하는 트랜지스터에 적당하도록 한 것이다.
종래의 CMOS 게이트 어레이 구조는 집적도를 높이기 위하여 P-MOS와 N-MOS를 적층하여 형성하였는데 그 제조방법을 제1도를 이용하여 설명하면 다음과 같다.
즉, 제1도 (a)와 같이 실리콘기판(1)에 산화막(2)을 형성하고 그위에 진성 다결정 실리콘막을 증착하고 마스크를 사용하여 N-MOS의 채널(7)과 소오스/드레인(8)이 될 부분의 활성영역만 남기고 나머지 부분을 식각 제거한후 결정성장 과정으로 단결정화시킨다.
전면에 게이트산화막(3)을 형성하고 게이트 다결정 실리콘을 증착하여 마스크와 식각공정으로 게이트(14)를 형성한다.
그다음 게이트(14)를 마스크로 이용하여 활성영역에 n-이온주입하고, 측벽용 산화막을 증착하여 RIE(Reactive Ion Etch)로 측벽산화막(11)을 형성한 다음 n+이온주입하여 LDD구조를 갖는 소오스/드레인(8)을 형성한다.
그후 제1도(b)와 같이 전면에 P-MOS용 게이트 산화막(6)을 형성한후 진성 다결정 실리콘을 증착하고 마스킹과 식각공정으로 P-MOS의 채널(4)과 소오스/드레인(5)이 될부분의 활성영역만 남기고 나머지 부분은 제거한 다음 결정성장 과정을 통하여 단결정을 형성하고 상기 게이트(14) 상측으로 마스킹하여 p형 이온주입으로 소오스/드레인(5)을 형성한다.
그리고 그위에 P-MOS의 채널(4) 및 소오스/드레인(5) 격리용 산화막(9)을 증착하고 마스크를 사용하여 회로 설계의 목적에 맞도록 콘택홀과 금속배선을 한다.
그러나 이와 같은 종래의 CMOS 제조방법은 P/N-MOS의 공통게이트위에 P-MOS의 채널(4)과 소오스/드레인을 형성하기 때문에 단결정 성장이 어렵고, P-MOS와 N-MOS간의 층간절연막의 두께가 N-MOS의 게이트 산화막(3) 두께와 P-MOS의 게이트 산화막(6) 두께의 합으로 한정되어 P-MOS/N-MOS간의 누설 전류 및 결합 용량이 크다.
또한 P-MOS/N-MOS의 게이트 길이가 동일해야하는 어려움이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로 본 발명의 목적은 P-MOS와 N-MOS간의 누설전류 및 결합 용량을 감소시키며 P/N-MOS의 채널길이를 독립적으로 가변시킬 수 있도록 적층 SOI(Silicon On Insulator)구조의 CMOS를 제조하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명을 제2도를 이용하여 설명하면 다음과 같다.
우선 제2도 (a)와 같이 실리콘기판(1)에 P-MOS 게이트가 놓여질 부분의 실리콘기판(1)을 마스킹과 식각으로 트랜치를 형성하고 실리콘기판(1)을 산화시켜 산화막(2)을 형성한다.
그다음 도핑된 다결정 실리콘을 증착하고 평탄화하여 트랜치내에 게이트(13)를 형성한 다음 게이트 산화막(3)을 전표면에 형성한다.
그후 전면에 다결정 실리콘을 증착하고 활성영역을 정의한 다음 열처리하여 단결정화 시킨뒤 p형 이온주입으로 소오스/드레인(5)을 형성하고 P-MOS와 N-MOS간의 격리용 산화막(6)을 전면에 증착한다.
그리고 제2도(b) 및 제2도(b)의 종단면도(A-A')인 제2도(c)와 같이 다결정 실리콘을 증착하고 열처리하여 단결정 실리콘을 형성한뒤 N-MOS 트랜지스터의 채널영역 및 소오스 드레인영역이 될 활성영역만 남도록 패터닝한 다음 전면에 게이트 산화막(9)을 형성한다.
그후, P-MOS 게이트(13)와 N-MOS 게이트를 연결하기 위해 P-MOS 게이트(13) 상측의 게이트 산화막(9) 및 격리용 산화막(6)을 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀을 통하여 P-MOS 게이트(13)와 연결되게 도핑된 다결정 실리콘을 증착한 다음, 마스킹과 식각으로 N-MOS 게이트(10)를 형성한다.
그다음 게이트(10)를 마스크로 이용하여 n-불순물 이온주입후 게이트(10) 측면에 측벽산화막(11)을 형성하고 n+불순물 이온주입하여 LDD구조의 N-MOS용 소오스/드레인(8)을 형성한뒤 금속층과 하부층의 전도층간의 격리용 산화막(12)을 증착한다.
그뒤에 목적에 따라 금속콘택과 금속배선을 하여 논리회를 구성한다.
이상에서 설명한 바와 같이 본 발명은, P-MOS와 N-MOS의 게이트(13,10)를 분리하여 형성하므로 P-MOS/N-MOS의 게이트 길이와 채널 영역을 각각 다르게 할 수 있으며 P/N-MOS간의 층간절연막(6)의 두께를 게이트 산화막(9) 두께와 별개로 할수 있고, P/N-MOS의 결합 용량을 감소시킬 수 있고, P-MOS/N-MOS가 평탄하여 단결정 형성이 용이한 효과가 있다.

Claims (1)

  1. 하나의 P-MOS와 하나의 N-MOS를 적층시켜 구성되는 CMOS에 있어서, 실리콘기판(1)에 트랜치를 형성하고, 실리콘기판(1)을 산화시켜 트랜치내에 P-MOS 게이트(13)를 형성하는 공정과, 전면에 게이트 산화막(3)을 형성하고 게이트 산화막(3)위의 활성영역에 반도체층을 형성하고 게이트(13) 양측상의 반도체층에 P형 이온주입으로 p형 소오스/드레인(5)을 형성하여 p형 MOS를 형성하는 공정과, 상기의 전표면에 격리용 산화막(6)을 형성하고 격리용 산화막(6)위의 활성영역에 N-MOS용 반도체층을 형성하는 공정과, 전면에 N-MOS용 게이트 산화막(9)을 형성하고 상기 P-MOS의 게이트(13)가 노출되도록 콘택홀을 형성하는 공정과, 상기 콘택홀을 통해 P-MOS 게이트(13)와 연결되도록 N-MOS 게이트(10)를 형성하는 공정과, 상기 게이트(10) 양측 N-MOS용 반도체층에 n형 이온주입 공정으로 LDD 구조의 소오스/드레인(8) 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 CMOS 제조방법.
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