JPS5856450A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
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- JPS5856450A JPS5856450A JP56155682A JP15568281A JPS5856450A JP S5856450 A JPS5856450 A JP S5856450A JP 56155682 A JP56155682 A JP 56155682A JP 15568281 A JP15568281 A JP 15568281A JP S5856450 A JPS5856450 A JP S5856450A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、相補型ＭＯ８半導体装置（以下ＣＭＯ８と呼
ぶ）に関し、特にＮチャンネルトランジスタのソースま
たはドレイン領域のＰＮ接合リーク減少に関するもので
ある。
ぶ）に関し、特にＮチャンネルトランジスタのソースま
たはドレイン領域のＰＮ接合リーク減少に関するもので
ある。
従来、相補型ＭＯ８半導体装置では、Ｐチャンネルおよ
びＮチャンネルトランジスタのソースまたはドレインの
電極部に対するコンタクト孔を形成した後、例えば、通
常、Ｎ型の半導体層の接合部リーク電流低減のために行
なわれるコンタクト開孔部からのＮ型不純物（例えばリ
ン）拡散等の手段をとると％Ｐチャンネルトランジスタ
のＰ型半導体層表面にＰ−Ｎ接合が形成されてしまい接
続不良になる。
びＮチャンネルトランジスタのソースまたはドレインの
電極部に対するコンタクト孔を形成した後、例えば、通
常、Ｎ型の半導体層の接合部リーク電流低減のために行
なわれるコンタクト開孔部からのＮ型不純物（例えばリ
ン）拡散等の手段をとると％Ｐチャンネルトランジスタ
のＰ型半導体層表面にＰ−Ｎ接合が形成されてしまい接
続不良になる。
このために、従来のＣＭＯ８においては、Ｎチャンネル
トランジスタのソースまたはドレインとしての電極部に
対するコンタクト孔を、能動領域と絶縁領域の境界に対
して十分マージンを見込咬なければならない。従って、
装ＲＣ／）設計寸法が大きくなり、最近の相補型ＭＯ８
半導体装置の高密度化に、太き表妨げになっていた。
トランジスタのソースまたはドレインとしての電極部に
対するコンタクト孔を、能動領域と絶縁領域の境界に対
して十分マージンを見込咬なければならない。従って、
装ＲＣ／）設計寸法が大きくなり、最近の相補型ＭＯ８
半導体装置の高密度化に、太き表妨げになっていた。
本発明の目的は、上記欠点を除き、集積度が高く、装置
寸法が小さい相補型ＭＯ８半導体装置を提供することに
ある。
寸法が小さい相補型ＭＯ８半導体装置を提供することに
ある。
本発明Ｏ相補型ＭＯ８半導体装置は、Ｎチャンネルトラ
ンジスタの形成されるＮチャンネル能動領域の表面の絶
縁膜に設けられたソースまたはドレイン電極部用として
のコンタクト孔を通して、耐酸化性絶縁膜で覆われたＰ
チャンネル能動領域とは独立に形成された、前記コンタ
クト孔形成前に既に形成されているＮチャンネルトラン
ジスタのソースまたはドレイとしての第１Ｃ）Ｎ型半導
体層よりも深い第２のＮ型半導体層を備えている構成を
有する。
ンジスタの形成されるＮチャンネル能動領域の表面の絶
縁膜に設けられたソースまたはドレイン電極部用として
のコンタクト孔を通して、耐酸化性絶縁膜で覆われたＰ
チャンネル能動領域とは独立に形成された、前記コンタ
クト孔形成前に既に形成されているＮチャンネルトラン
ジスタのソースまたはドレイとしての第１Ｃ）Ｎ型半導
体層よりも深い第２のＮ型半導体層を備えている構成を
有する。
つぎに本発明を実施例によシ説明する。
第１図ないし第８図は本発明の一実施例においての製造
工程を説明するための断面図である。まず、第１図のよ
うに、Ｎ型シリコン基板ｌの一主面上に、シリコン基板
１と逆の導電性を有するＰ型半導体層２（以下Ｐウェル
と呼ぶ）を形成する。
工程を説明するための断面図である。まず、第１図のよ
うに、Ｎ型シリコン基板ｌの一主面上に、シリコン基板
１と逆の導電性を有するＰ型半導体層２（以下Ｐウェル
と呼ぶ）を形成する。
次に、Ｐチャンネル及びＮチャンネル能動領域を絶縁分
離するため、シリコン基板１の表面に、選択酸化法にて
絶縁領域３を形成する。次に、第２図のように、シリコ
ン基板１の一主表面を酸化して、膜厚約４００人の薄い
ゲート酸化膜４を成長させ、ゲート電極及び相互配線を
形成するだめのポリシリコン膜５を約６０００Ａｆ）膜
厚で成長させる。
離するため、シリコン基板１の表面に、選択酸化法にて
絶縁領域３を形成する。次に、第２図のように、シリコ
ン基板１の一主表面を酸化して、膜厚約４００人の薄い
ゲート酸化膜４を成長させ、ゲート電極及び相互配線を
形成するだめのポリシリコン膜５を約６０００Ａｆ）膜
厚で成長させる。
次に第３図のように、ポリシリコン膜５にシリコン基板
ｌと同じ導電型のＮ型不純物イオン、例えばリンを拡散
して、へ型導電性をもたせる０次に７オトレジスト技術
を用いて、Ｐチャンネルトランジスタのゲート電極６お
よびヘテヤンネルトランジスタのゲート電極７を形成す
る。次に、Ｐチャンネル及びＮチャンネル能動領域のシ
リコン基板表面並びにゲート電極６．７を酸化してｇ４
約６０ＯＡの二酸化ケイ素膜８を形成する０次に二酸化
ケイ素膜８の上に、膜厚的８０ＯＡの窒化シリコン膜９
を成長させ、さらに、二酸化ケイ＊！１０を膜厚５ｏｏ
ＯＡ！［気相成長させる。次に第４図のように、フォト
レジスト技術を用いて％Ｐチャンネル能能動領土上二酸
化ケイ素膜４０を除去する。このとき、Ｐチャンネル能
動領域は、窒化シリコン膜９が露出した状態になってい
る。次に。
ｌと同じ導電型のＮ型不純物イオン、例えばリンを拡散
して、へ型導電性をもたせる０次に７オトレジスト技術
を用いて、Ｐチャンネルトランジスタのゲート電極６お
よびヘテヤンネルトランジスタのゲート電極７を形成す
る。次に、Ｐチャンネル及びＮチャンネル能動領域のシ
リコン基板表面並びにゲート電極６．７を酸化してｇ４
約６０ＯＡの二酸化ケイ素膜８を形成する０次に二酸化
ケイ素膜８の上に、膜厚的８０ＯＡの窒化シリコン膜９
を成長させ、さらに、二酸化ケイ＊！１０を膜厚５ｏｏ
ＯＡ！［気相成長させる。次に第４図のように、フォト
レジスト技術を用いて％Ｐチャンネル能能動領土上二酸
化ケイ素膜４０を除去する。このとき、Ｐチャンネル能
動領域は、窒化シリコン膜９が露出した状態になってい
る。次に。
シリコン基板１と逆導電性のＰ型不純物１例えばボロン
を打込みエネルギ７９ｋｅｙでイオン注入してＰ型半導
体層１．１ 、１１を形成する。このとき。
を打込みエネルギ７９ｋｅｙでイオン注入してＰ型半導
体層１．１ 、１１を形成する。このとき。
Ｎチャンネル能動領域にａ、６００Ａの二酸化ケイ素膜
８および８００Ａの窒化シリコン膜９ならびに５０００
Ａの二酸化ケイ素膜ｌＯがあるため、不純物のボロンイ
オンは注入されない０次に％Ｎチャンネル能動領域上残
された二酸化ケイ素膜１０を除去して、全面に窒化シリ
コン膜９を露出させる。
８および８００Ａの窒化シリコン膜９ならびに５０００
Ａの二酸化ケイ素膜ｌＯがあるため、不純物のボロンイ
オンは注入されない０次に％Ｎチャンネル能動領域上残
された二酸化ケイ素膜１０を除去して、全面に窒化シリ
コン膜９を露出させる。
次に、フォトレジスト技術を用いて、第５図のように、
Ｎチャンネル能動領域上の窒化シリコン膜９および二酸
化ケイ素８を除去して、Ｐウェル２の表面を露出させる
。次に、Ｐウェル２と逆導電性のＮ型不純物１例えばヒ
素を打込みエネルギー７９ｋｅマでイオン注入して第１
のＮ型半導体層１２を形成する。このとき、Ｐチャンネ
ル能動領域にリコン膜９があるため、不純物のヒ素イオ
ンは注入されない０次に第６図に示すように、第１のへ
型半導体層１２並びにゲート電極７の１表面を膜厚１０
００Ａ＠度酸化して、二酸化ケイ素膜１３を形成した後
、ゲート電極６．７を絶縁するために、全面に二酸化ケ
イ素膜１４を、膜厚５０００Ａ程度気相成長させる。つ
ぎに、第７図のように、各電極部をとシだすために、フ
ォトレジスト技術を用いて、Ｐ型及びＮ型半導体層１１
．１２上にコンタクト孔１５．１６を同時に開孔する。
Ｎチャンネル能動領域上の窒化シリコン膜９および二酸
化ケイ素８を除去して、Ｐウェル２の表面を露出させる
。次に、Ｐウェル２と逆導電性のＮ型不純物１例えばヒ
素を打込みエネルギー７９ｋｅマでイオン注入して第１
のＮ型半導体層１２を形成する。このとき、Ｐチャンネ
ル能動領域にリコン膜９があるため、不純物のヒ素イオ
ンは注入されない０次に第６図に示すように、第１のへ
型半導体層１２並びにゲート電極７の１表面を膜厚１０
００Ａ＠度酸化して、二酸化ケイ素膜１３を形成した後
、ゲート電極６．７を絶縁するために、全面に二酸化ケ
イ素膜１４を、膜厚５０００Ａ程度気相成長させる。つ
ぎに、第７図のように、各電極部をとシだすために、フ
ォトレジスト技術を用いて、Ｐ型及びＮ型半導体層１１
．１２上にコンタクト孔１５．１６を同時に開孔する。
このとき、Ｎ型半導体層１２の上のコンタクト孔１６は
、少なくとも１つ以上、絶縁分離領域３にまたがって開
孔されている０コンタクト孔１５は窒化シリコン膜９が
、また、コンタクト孔１６は、第１のＮ型半導体層１２
が露出した状態になっている。
、少なくとも１つ以上、絶縁分離領域３にまたがって開
孔されている０コンタクト孔１５は窒化シリコン膜９が
、また、コンタクト孔１６は、第１のＮ型半導体層１２
が露出した状態になっている。
この後、ヘテヤンネル側のＮ型半導体層の接合部の電気
的リークを低減させるために、第１のＮ型半導体層１２
と同じ導電型を有するへ型不純物。
的リークを低減させるために、第１のＮ型半導体層１２
と同じ導電型を有するへ型不純物。
例えばリンを拡散して、第２のＮ型半導体層１７を形成
する。このとき、Ｐチャンネル側のコンタクト孔１５に
杜、窒化シリコン膜９があるため、Ｎ型不純物は拡散さ
れない。従って、Ｐ型半導体層１１の表面にＰ−へ接合
が形成されて接続不良になるということはない。
する。このとき、Ｐチャンネル側のコンタクト孔１５に
杜、窒化シリコン膜９があるため、Ｎ型不純物は拡散さ
れない。従って、Ｐ型半導体層１１の表面にＰ−へ接合
が形成されて接続不良になるということはない。
このあと、Ｐチャンネル側のコンタクト孔１５に残され
た窒化シリコン膜９及び二酸化シリコン膜８を除去して
から、第８図に示すように、相互配線用の金属薄膜、例
えばアルミを蒸着して、金属配線１８を形成すれば、第
８図に示す様な相補型ＮＯ８半導体装置が得られる。
た窒化シリコン膜９及び二酸化シリコン膜８を除去して
から、第８図に示すように、相互配線用の金属薄膜、例
えばアルミを蒸着して、金属配線１８を形成すれば、第
８図に示す様な相補型ＮＯ８半導体装置が得られる。
以上、本発明を一実施例によシ説明したように、従来、
ＣＭＯ８でｄ、Ｎテヤンネルト２ンジスタ側のへ型半
導体層の接合部リーク電流低減のためにコンタクト開孔
部からへ型導電性不純物を拡散させる方法をとることが
できなかった０従って、コンタクト孔を能動領域と絶縁
領域の境界に対して。
ＣＭＯ８でｄ、Ｎテヤンネルト２ンジスタ側のへ型半
導体層の接合部リーク電流低減のためにコンタクト開孔
部からへ型導電性不純物を拡散させる方法をとることが
できなかった０従って、コンタクト孔を能動領域と絶縁
領域の境界に対して。
十分マージンをとらなければならず、ＣＭＯ８半導体装
置の小型化の妨げになっていた。しかし、本発明によれ
ば、Ｐチャンネル能動領域が窒化シリコン膜で覆われて
いるため、コンタクト開孔部からＮ型導電性不純物を拡
散させる方法をとることが可能になシ、従って、Ｎチャ
ンネル能動領域のソース及びドレイン電極部（対するコ
ンタクト孔を、能動領域と絶縁領域にまたがって開孔す
ることができる。このため、設計時、装置の寸法を小さ
くすることができ、素子の集積度を上げることが可能に
なシ、その効果は非常に大きい。
置の小型化の妨げになっていた。しかし、本発明によれ
ば、Ｐチャンネル能動領域が窒化シリコン膜で覆われて
いるため、コンタクト開孔部からＮ型導電性不純物を拡
散させる方法をとることが可能になシ、従って、Ｎチャ
ンネル能動領域のソース及びドレイン電極部（対するコ
ンタクト孔を、能動領域と絶縁領域にまたがって開孔す
ることができる。このため、設計時、装置の寸法を小さ
くすることができ、素子の集積度を上げることが可能に
なシ、その効果は非常に大きい。
第１図ないし第８図は本発明の一実施例を製造工程につ
いて説明するための製造工程順に示す断面図である。
いて説明するための製造工程順に示す断面図である。
Claims (1)
- 【特許請求の範囲】 Ｐチャンネルトランジスタの形成されるＰチャンネル能
動領域とＮチャンネルトランジスタの形成されるＮチャ
ンネル能動領域とが絶縁領域によフ分離された相補型Ｍ
Ｏ８半導体装置において。 前記Ｎチャンネル能動領域の表面の絶縁膜に設けられた
ソースまたはドレイン電極部用としてのコンタクト孔を
通して、耐酸化性絶縁膜で覆われた前記Ｐチャンネル能
動領域とは独立に形成された前記コンタクト孔形成前に
既に形成されているＮチャンネルトランジスタのソース
またはドレインとしての第１ＱＮ型半導体層よ５も深い
第２のＮ型半導体層を備えていることを特徴とする相補
型ＭＯ８半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155682A JPS5856450A (ja) | 1981-09-30 | 1981-09-30 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155682A JPS5856450A (ja) | 1981-09-30 | 1981-09-30 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856450A true JPS5856450A (ja) | 1983-04-04 |
Family
ID=15611258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155682A Pending JPS5856450A (ja) | 1981-09-30 | 1981-09-30 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856450A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
-
1981
- 1981-09-30 JP JP56155682A patent/JPS5856450A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137056A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体装置 |
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| US6933565B2 (en) | 2000-06-08 | 2005-08-23 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7393731B2 (en) | 2000-06-08 | 2008-07-01 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
| US7838349B2 (en) | 2000-06-08 | 2010-11-23 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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