JP2971083B2 - 半導体装置 - Google Patents
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関し、特に、薄膜トランジス
タを有するスタティックRAM（SRAM）の構造に関するも
のである。
タを有するスタティックRAM（SRAM）の構造に関するも
のである。
（従来技術） 薄膜トランジスタを有する従来のSRAMセルの回路図の
一例は、第２図のように示される。このSRAMセルは、４
個のｎチャネルMOSFETQ1、Q2、Q3、Q4と、２個のｐチャ
ネルMOSFETQ5、Q6とからなり、ｐチャネルMOSFETQ5、Q6
が薄膜トランジスタにより構成されている。
一例は、第２図のように示される。このSRAMセルは、４
個のｎチャネルMOSFETQ1、Q2、Q3、Q4と、２個のｐチャ
ネルMOSFETQ5、Q6とからなり、ｐチャネルMOSFETQ5、Q6
が薄膜トランジスタにより構成されている。
また、SRAMセルのパターン例は第３図のように示され
る。実線はｎ型拡散層、破線は薄膜を示している。半導
体基板上に４個のｎチャネルMOSFETを形成し、その上層
に２個のｐチャネルMOSFETを積層化して１つのSRAMセル
を構成する。この際、半導体基板上のMOSFETの拡散層は
ポリシリコンゲート電極をマスクにセルフアラインで形
成されるため、ｎチャネルMOSFETの拡散層（ソース、ド
レイン）はSRAMセル内で単一の濃度であった。この様子
を第４図の製造工程を示す図を参照して説明する。第４
図は、第３図のＡ−Ａ′線に沿ったそれぞれの工程にお
ける断面図を示している。
る。実線はｎ型拡散層、破線は薄膜を示している。半導
体基板上に４個のｎチャネルMOSFETを形成し、その上層
に２個のｐチャネルMOSFETを積層化して１つのSRAMセル
を構成する。この際、半導体基板上のMOSFETの拡散層は
ポリシリコンゲート電極をマスクにセルフアラインで形
成されるため、ｎチャネルMOSFETの拡散層（ソース、ド
レイン）はSRAMセル内で単一の濃度であった。この様子
を第４図の製造工程を示す図を参照して説明する。第４
図は、第３図のＡ−Ａ′線に沿ったそれぞれの工程にお
ける断面図を示している。
第４図（ａ）に示されるように、ｎ型シリコン基板１
に形成されたｐウェル領域２にシリコン酸化膜からなる
素子分離領域３を形成する。露出したｐウェル領域２の
表面にゲート絶縁膜４を形成し、ゲート絶縁膜４上に選
択的にｎチャネルMOSFETのゲート電極５を形成する。こ
のゲート電極５はポリシリコンからなる。ゲート電極５
をマスクにして、ｎ型不純物、例えばAsまたはＰのイオ
ン注入６を行い、第４図（ｂ）に示されるように、セル
フアラインにｎ型不純物拡散領域７を形成する。次に、
第４図（ｃ）に示されるように、全面に絶縁膜８を形成
し、拡散領域7a上に選択的にｐ型薄膜MOSトランジスタ
のチャネル領域９を形成する。また、素子分離領域３上
にはｐ型薄膜MOSトランジスタのソース・ドレイン配線
層10を形成する。
に形成されたｐウェル領域２にシリコン酸化膜からなる
素子分離領域３を形成する。露出したｐウェル領域２の
表面にゲート絶縁膜４を形成し、ゲート絶縁膜４上に選
択的にｎチャネルMOSFETのゲート電極５を形成する。こ
のゲート電極５はポリシリコンからなる。ゲート電極５
をマスクにして、ｎ型不純物、例えばAsまたはＰのイオ
ン注入６を行い、第４図（ｂ）に示されるように、セル
フアラインにｎ型不純物拡散領域７を形成する。次に、
第４図（ｃ）に示されるように、全面に絶縁膜８を形成
し、拡散領域7a上に選択的にｐ型薄膜MOSトランジスタ
のチャネル領域９を形成する。また、素子分離領域３上
にはｐ型薄膜MOSトランジスタのソース・ドレイン配線
層10を形成する。
このような従来の技術では、ｎチャネルMOSFETの拡散
層はポリシリコンゲート電極５をマスクにしてセルフア
ラインに形成されるので、SRAMセル内のｎチャネルMOSF
ETのソースとドレインは同一の濃度であった。
層はポリシリコンゲート電極５をマスクにしてセルフア
ラインに形成されるので、SRAMセル内のｎチャネルMOSF
ETのソースとドレインは同一の濃度であった。
ところで、従来のSRAMセルでは、ドライバートランジ
スタとなる基板上のｎチャネルMOSFETQ1、Q2のドレイン
領域7aが、積層化されたｐチャネルMOSFETQ3、Q4のゲー
ト電極として用いられるので、ｐチャネルMOSFETQ3、Q4
の性能を向上するには、ｐチャネルMOSFETQ3、Q4のゲー
ト絶縁膜８を薄膜化する必要があった。
スタとなる基板上のｎチャネルMOSFETQ1、Q2のドレイン
領域7aが、積層化されたｐチャネルMOSFETQ3、Q4のゲー
ト電極として用いられるので、ｐチャネルMOSFETQ3、Q4
の性能を向上するには、ｐチャネルMOSFETQ3、Q4のゲー
ト絶縁膜８を薄膜化する必要があった。
しかし、ｎチャネルMOSFETQ1、Q2のソース及びドレイ
ン領域の濃度は、上述したように同一の濃度を有し、ソ
ース及びドレイン領域の抵抗を低減化するために、通常
約１×1020cm-3の高濃度にしなければならなかった。従
って、ｐチャネルMOSFETQ3、Q4のゲートリークが生じた
り、ｐチャネルMOSFETQ3、Q4を高耐圧にできないという
問題があった。
ン領域の濃度は、上述したように同一の濃度を有し、ソ
ース及びドレイン領域の抵抗を低減化するために、通常
約１×1020cm-3の高濃度にしなければならなかった。従
って、ｐチャネルMOSFETQ3、Q4のゲートリークが生じた
り、ｐチャネルMOSFETQ3、Q4を高耐圧にできないという
問題があった。
（発明が解決しようとする課題） このように、ｎチャネルMOSFETに対して積層化された
ｐチャネルMOSFETを有する従来のSRAMセルでは、ｐチャ
ネルMOSFETのゲートリークが生じたり、ｐチャネルMOSF
ETを高耐圧にできないという問題があった。上記のゲー
ト耐圧の問題は、薄膜トランジスタのソース、ドレイ
ン、チャネル領域となる導電体層をアモルファスシリコ
ンの堆積によって形成する際に特に顕著となる問題であ
る。
ｐチャネルMOSFETを有する従来のSRAMセルでは、ｐチャ
ネルMOSFETのゲートリークが生じたり、ｐチャネルMOSF
ETを高耐圧にできないという問題があった。上記のゲー
ト耐圧の問題は、薄膜トランジスタのソース、ドレイ
ン、チャネル領域となる導電体層をアモルファスシリコ
ンの堆積によって形成する際に特に顕著となる問題であ
る。
本発明は、前述の問題点を回避するためになされたも
ので、ｎチャネルMOSFETに対して積層化されたｎチャネ
ルMOSFETを有するSRAMセルにおいて、ｎチャネルMOSFET
の駆動力、スピードを低減することなく、高性能かつ高
信頼性を有する積層化されたｐチャネルMOSFETを提供す
ることを目的とする。
ので、ｎチャネルMOSFETに対して積層化されたｎチャネ
ルMOSFETを有するSRAMセルにおいて、ｎチャネルMOSFET
の駆動力、スピードを低減することなく、高性能かつ高
信頼性を有する積層化されたｐチャネルMOSFETを提供す
ることを目的とする。
［発明を構成］ （課題を解決するための手段） 上記課題を解決するための本発明に係る半導体装置
は、半導体基板に形成された複数のｎチャネルMOSFET
と、前記ｎチャネルMOSFETの内の一のｎチャネルMOSFET
のドレイン拡散層をゲート電極として使用し、前記ドレ
イン拡散層上に積層された導電性膜にソース、ドレイ
ン、チャネル領域が形成されたｐチャネルMOSFETとによ
りフリップフロップを構成するスタティックRAMのメモ
リセルにおいて、前記一のｎチャネルMOSFETのドレイン
拡散層の濃度を他のｎチャネルMOSFETより低くしたこと
を特徴とする。
は、半導体基板に形成された複数のｎチャネルMOSFET
と、前記ｎチャネルMOSFETの内の一のｎチャネルMOSFET
のドレイン拡散層をゲート電極として使用し、前記ドレ
イン拡散層上に積層された導電性膜にソース、ドレイ
ン、チャネル領域が形成されたｐチャネルMOSFETとによ
りフリップフロップを構成するスタティックRAMのメモ
リセルにおいて、前記一のｎチャネルMOSFETのドレイン
拡散層の濃度を他のｎチャネルMOSFETより低くしたこと
を特徴とする。
（作用） ドレイン拡散層がソース拡散層の濃度より低濃度に設
定されるので、pMOSFETのゲート耐圧が向上する。
定されるので、pMOSFETのゲート耐圧が向上する。
また、ドライバートランジスタのドレイン拡散層を低
濃度にすることによって懸念されるドライバートランジ
スタの駆動力低下の問題は、ドレイン拡散層のみ低濃度
化し、ソース拡散層の濃度を高くし、ドライバートラン
ジスタを電流の飽和領域で動作させるので問題は生じな
い。
濃度にすることによって懸念されるドライバートランジ
スタの駆動力低下の問題は、ドレイン拡散層のみ低濃度
化し、ソース拡散層の濃度を高くし、ドライバートラン
ジスタを電流の飽和領域で動作させるので問題は生じな
い。
ソース拡散層とドレイン拡散層の抵抗が異なるために
より生じる非対称性は、セル内の２個のドライバートラ
ンジスタを対称に用いるので、問題は生じない。
より生じる非対称性は、セル内の２個のドライバートラ
ンジスタを対称に用いるので、問題は生じない。
従って、本発明により、性能の劣化をもたらすことは
なく、高信頼性のSRAMセルを得ることができる。
なく、高信頼性のSRAMセルを得ることができる。
（実施例） 第１図を参照して、本発明に係るSRAMセルの実施例を
説明する。尚、第１図はSRAMセルの断面図であるが、こ
のSRAMセルの回路図及びパターンはそれぞれ第２図及び
第３図に示されているものと同一である。
説明する。尚、第１図はSRAMセルの断面図であるが、こ
のSRAMセルの回路図及びパターンはそれぞれ第２図及び
第３図に示されているものと同一である。
第１図（ａ）に示すように、単結晶ｎ型シリコン基板
１の表面にｐウェル領域２及び素子分離領域３を形成し
た後、HClを用いた希釈酸化により、シリコン酸化膜４
を形成し、ゲート絶縁膜とする。次に、ダイレクトコン
タクト形成部を開孔した後、減圧CVD（LPCVD）法によ
り、多結晶シリコン膜を約400nm選択的に堆積し、POCl3
ガスを用いて前記多結晶シリコン膜にＰ（リン）を導入
する。そしてこの後、レジストを用いて前記多結晶シリ
コン膜をパターニングし、ｎ型のゲート電極５を形成す
る。ゲート電極５を形成する際に、ゲート電極５の下に
存在するゲート絶縁膜４以外の絶縁膜は除去されるの
で、ゲート電極５を形成した後前面に絶縁膜4aを形成す
る。
１の表面にｐウェル領域２及び素子分離領域３を形成し
た後、HClを用いた希釈酸化により、シリコン酸化膜４
を形成し、ゲート絶縁膜とする。次に、ダイレクトコン
タクト形成部を開孔した後、減圧CVD（LPCVD）法によ
り、多結晶シリコン膜を約400nm選択的に堆積し、POCl3
ガスを用いて前記多結晶シリコン膜にＰ（リン）を導入
する。そしてこの後、レジストを用いて前記多結晶シリ
コン膜をパターニングし、ｎ型のゲート電極５を形成す
る。ゲート電極５を形成する際に、ゲート電極５の下に
存在するゲート絶縁膜４以外の絶縁膜は除去されるの
で、ゲート電極５を形成した後前面に絶縁膜4aを形成す
る。
この後、ゲート電極５をマスクにしてゲート電極５に
対してセルフアラインにて、ｐウェル領域２内にｎ型の
不純物Ｐ（リン）もしくはAs（ヒ素）をイオン注入11に
より導入する。
対してセルフアラインにて、ｐウェル領域２内にｎ型の
不純物Ｐ（リン）もしくはAs（ヒ素）をイオン注入11に
より導入する。
その後、第１図（ｂ）に示すように、選択的にパター
ニングされたレジスト15を形成し、高濃度のｎ型拡散層
（ソース）となる領域に第２のｎ型不純物ｐ（リン）も
しくはAs（ヒ素）をイオン注入12によって導入する。
ニングされたレジスト15を形成し、高濃度のｎ型拡散層
（ソース）となる領域に第２のｎ型不純物ｐ（リン）も
しくはAs（ヒ素）をイオン注入12によって導入する。
その後、第１図（ｃ）に示すように、熱工程、例えば
N2雰囲気中での850℃、30分のアニールにより、異なる
濃度の、ｎチャネルMOSFETの拡散層13、14を形成する。
低濃度の拡散層13はドレインとして機能し、高濃度の拡
散層14はソースとして機能する。
N2雰囲気中での850℃、30分のアニールにより、異なる
濃度の、ｎチャネルMOSFETの拡散層13、14を形成する。
低濃度の拡散層13はドレインとして機能し、高濃度の拡
散層14はソースとして機能する。
その後、O2雰囲気中の酸化によりｐチャネルMOSFETの
ゲート酸化膜８の厚さを所望のものとする。次に１層め
の多結晶シリコン膜５とのコンタクト孔を開孔の後、薄
膜トランジスタのチャネル、ソース、ドレインとなる導
電層膜９をゲート酸化膜８上に形成する。この、導電性
膜９は、550℃のSiH4雰囲気中でアモルファスシリコン
膜を堆積した後、600℃、２時間のN2雰囲気でアモルフ
ァスシリコン膜をアニールによって局部的に単結晶化す
ることにより形成される。
ゲート酸化膜８の厚さを所望のものとする。次に１層め
の多結晶シリコン膜５とのコンタクト孔を開孔の後、薄
膜トランジスタのチャネル、ソース、ドレインとなる導
電層膜９をゲート酸化膜８上に形成する。この、導電性
膜９は、550℃のSiH4雰囲気中でアモルファスシリコン
膜を堆積した後、600℃、２時間のN2雰囲気でアモルフ
ァスシリコン膜をアニールによって局部的に単結晶化す
ることにより形成される。
その後、レジストのパターニングにより、導電性膜９
のチャネル部分にｎ型もしくはｐ型の不純物を、導電性
膜９のソース、ドレイン及び配線部分10に１×1015cm-2
程度のｐ型不純物をイオン注入する。その後、800℃、3
0分程度のN2雰囲気中でのアニールにより、ｐチャネルM
OSFETの拡散層（ソース、ドレイン）を形成する。
のチャネル部分にｎ型もしくはｐ型の不純物を、導電性
膜９のソース、ドレイン及び配線部分10に１×1015cm-2
程度のｐ型不純物をイオン注入する。その後、800℃、3
0分程度のN2雰囲気中でのアニールにより、ｐチャネルM
OSFETの拡散層（ソース、ドレイン）を形成する。
その後、CVD法により、SiO2膜を堆積後、所望の領域
にｎチャネルMOSFETのゲート、ソース、ドレイン部に対
するコンタクトを形成する。そして、Siを１％程含有す
るArターゲットを用いて、スパッタにより１層めのAl配
線層を堆積し、パターニングする。その後、プラズマCV
DによりSiO2膜を堆積した後、１層めのAl配線に対する
コンタクト部を開孔し、２層めのAl配線層を１層めのAl
配線層と同様の方法にて堆積し、パターニングする。そ
の後、表面にプラズマCVDによりSiN膜をパシベーション
膜として堆積後、パッド部分のパシベーション膜を除去
する。
にｎチャネルMOSFETのゲート、ソース、ドレイン部に対
するコンタクトを形成する。そして、Siを１％程含有す
るArターゲットを用いて、スパッタにより１層めのAl配
線層を堆積し、パターニングする。その後、プラズマCV
DによりSiO2膜を堆積した後、１層めのAl配線に対する
コンタクト部を開孔し、２層めのAl配線層を１層めのAl
配線層と同様の方法にて堆積し、パターニングする。そ
の後、表面にプラズマCVDによりSiN膜をパシベーション
膜として堆積後、パッド部分のパシベーション膜を除去
する。
以上のようにして、本発明のSRAMセルが形成される。
このSRAMセルでは、ドライバトランジスタのドレイン拡
散層13の不純物濃度がソース拡散層14の不純物濃度より
低く設定されている。
このSRAMセルでは、ドライバトランジスタのドレイン拡
散層13の不純物濃度がソース拡散層14の不純物濃度より
低く設定されている。
本発明は以上の実施例に限定されない。薄膜ｐチャネ
ルMOSFETのゲート電極を、半導体基板上に形成されたド
ライバートランジスタとしての２個のｎチャネルMOSFET
のドレイン拡散層上に形成してもよい。
ルMOSFETのゲート電極を、半導体基板上に形成されたド
ライバートランジスタとしての２個のｎチャネルMOSFET
のドレイン拡散層上に形成してもよい。
また、ｐチャネルMOSFETのゲート電極を、ソース、ド
レイン、チャネル領域となる導電性膜の更に上層に形成
してもよい。
レイン、チャネル領域となる導電性膜の更に上層に形成
してもよい。
ｐチャネルMOSFETのソース、ドレイン、チャネル領域
を形成する導電性膜を多結晶シリコン膜で作製してもよ
い。
を形成する導電性膜を多結晶シリコン膜で作製してもよ
い。
更に、ｐチャネルMOSFETのソース、ドレインのゲート
電極側の領域に、ソース、ドレイン部と同導電性で且つ
低濃度の領域を設けてもよい。
電極側の領域に、ソース、ドレイン部と同導電性で且つ
低濃度の領域を設けてもよい。
また更に、本発明は６個のMOSFETを用いたシングルポ
ートのSRAMセルについて述べたが、MOSFETの個数に拘る
ものではなく、複数のｎチャネルMOSFETを備え、そのう
ちの少なくとも一つのｎチャネルMOSFET上にｐチャネル
MOSFETを前述したように積層形成した全てのセル、例え
ばデュアルポートのSRAMセルにも適用することができ
る。
ートのSRAMセルについて述べたが、MOSFETの個数に拘る
ものではなく、複数のｎチャネルMOSFETを備え、そのう
ちの少なくとも一つのｎチャネルMOSFET上にｐチャネル
MOSFETを前述したように積層形成した全てのセル、例え
ばデュアルポートのSRAMセルにも適用することができ
る。
［発明の効果］ 本発明によれば、ｐチャネルMOSFETのゲート電極を兼
ねるｎチャネルMOSFETのドレイン拡散層の不純物濃度
を、他のｎチャネルMOSFETの拡散層に比べ低濃度にして
いるので、薄膜トランジスタであるｐチャネルMOSFETの
ゲート絶縁膜の耐圧を向上させ、信頼性の高いスタティ
ックRAMが得られる。
ねるｎチャネルMOSFETのドレイン拡散層の不純物濃度
を、他のｎチャネルMOSFETの拡散層に比べ低濃度にして
いるので、薄膜トランジスタであるｐチャネルMOSFETの
ゲート絶縁膜の耐圧を向上させ、信頼性の高いスタティ
ックRAMが得られる。
第１図（ａ）乃至（ｃ）は本発明のSRAMセルの構成を説
明するための図であって第３図のＡ−Ａ′線に沿った断
面図、第２図は薄膜トランジスタを用いたSRAMセルの回
路図、第３図は薄膜トランジスタを用いたSRAMセルのパ
ターン図、第４図は従来のSRAMセルの構成を説明するた
めの図であって第３図のＡ−Ａ′線に沿った断面図であ
る。 １……ｎ型シリコン基板、２……ｐウェル領域、３……
素子分離領域、4,8……ゲート絶縁膜、５……ｎチャネ
ルMOSFETのゲート電極、６……ｎ型不純物のイオン注
入、７……ｎ型不純物の拡散領域、９……薄膜ｐチャネ
ルMOSFETのチャネル部分、10……薄膜ｐチャネルMOSFET
のソース・ドレイン配線部分、11,12……ｎ型不純物の
イオン注入、13……低濃度のｎ型不純物拡散層、14……
高濃度のｎ型不純物拡散層、15……レジスト。
明するための図であって第３図のＡ−Ａ′線に沿った断
面図、第２図は薄膜トランジスタを用いたSRAMセルの回
路図、第３図は薄膜トランジスタを用いたSRAMセルのパ
ターン図、第４図は従来のSRAMセルの構成を説明するた
めの図であって第３図のＡ−Ａ′線に沿った断面図であ
る。 １……ｎ型シリコン基板、２……ｐウェル領域、３……
素子分離領域、4,8……ゲート絶縁膜、５……ｎチャネ
ルMOSFETのゲート電極、６……ｎ型不純物のイオン注
入、７……ｎ型不純物の拡散領域、９……薄膜ｐチャネ
ルMOSFETのチャネル部分、10……薄膜ｐチャネルMOSFET
のソース・ドレイン配線部分、11,12……ｎ型不純物の
イオン注入、13……低濃度のｎ型不純物拡散層、14……
高濃度のｎ型不純物拡散層、15……レジスト。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 27/11 H01L 21/8238 H01L 21/8244
Claims (1)
- 【請求項１】半導体基板に形成された複数のｎチャネル
MOSFETと、前記ｎチャネルMOSFETの内の一のｎチャネル
MOSFETのドレイン拡散層をゲート電極として使用し、前
記ドレイン拡散層上に積層された導電性膜にソース、ド
レイン、チャネル領域が形成されたｐチャネルMOSFETと
によりフリップフロップを構成するスタティックRAMの
メモリセルにおいて、前記一のｎチャネルMOSFETのドレ
イン拡散層の濃度を他のｎチャネルMOSFETより低くした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325393A JP2971083B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
Applications Claiming Priority (1)
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| JP1325393A JP2971083B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
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| Publication Number | Publication Date |
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| JPH03185859A JPH03185859A (ja) | 1991-08-13 |
| JP2971083B2 true JP2971083B2 (ja) | 1999-11-02 |
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ID=18176337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1325393A Expired - Fee Related JP2971083B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置 |
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-
1989
- 1989-12-15 JP JP1325393A patent/JP2971083B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03185859A (ja) | 1991-08-13 |
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